KR20010029617A - 출력회로 - Google Patents

출력회로 Download PDF

Info

Publication number
KR20010029617A
KR20010029617A KR1020000017554A KR20000017554A KR20010029617A KR 20010029617 A KR20010029617 A KR 20010029617A KR 1020000017554 A KR1020000017554 A KR 1020000017554A KR 20000017554 A KR20000017554 A KR 20000017554A KR 20010029617 A KR20010029617 A KR 20010029617A
Authority
KR
South Korea
Prior art keywords
operational amplifier
circuit
impedance conversion
output
bias
Prior art date
Application number
KR1020000017554A
Other languages
English (en)
Other versions
KR100375259B1 (ko
Inventor
후쿠오모토오
Original Assignee
가네코 히사시
닛폰 덴키 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰 덴키 주식회사 filed Critical 가네코 히사시
Publication of KR20010029617A publication Critical patent/KR20010029617A/ko
Application granted granted Critical
Publication of KR100375259B1 publication Critical patent/KR100375259B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Amplifiers (AREA)

Abstract

출력회로에는 연산 증폭기, 전류 공급 회로 및 임피던스 변환 회로가 제공되어 있다. 상기 전류 공급 회로는 연산 증폭기에 의해 전달된 출력신호의 상승 및 하강상태에서 연산 증폭기에 전류를 공급한다. 상기 임피던스 변환 회로는 연산 증폭기와 출력 단자 사이의 임피던스를 변환한다.

Description

출력회로{OUTPUT CIRCUIT}
본 발명은 액정 표시 장치 등의 도트 반전용 구동회로 또는 라인 반전용 구동회로에 사용되는 출력회로 특히, 저전력 및 고 슬루 레이트(slew rate)의 출력회로에 관한 것이다.
액정 표시 장치(LCD)에는 표시될 화상에 따른 전압을 각 픽셀에 인가하는 구동회로가 설치되어 있다. 예를들면, 일본 특표평9-504389 공보에 종래의 도트 반전용 구동회로가 개시되어 있다. 도 1 은 종래의 도트 반전용 구동회로의 구성을 도시하는 블록도이다.
종래의 도트 반전용 구동회로는 복수의 연산 증폭기(51)가 설치되어 있다. 2 개의 연산 증폭기(51)가 도 1 에 도시되어 있다. 스위치 소자(53)는 각 연산 증폭기(51)의 출력단자에 접속되어 있다. 스위치 소자(53)의 다른 단부는 구동회로의 출력단자로서 작용한다. 모든 스위치 소자(53)에는 그 온/오프를 제어하는 제어신호(S51)가 입력된다. 각 출력단자에는 저항소자(54)와 용량소자(55)를 포함하는 패널 부하가 접속되어 있다.
도 2 는 종래의 도트 반전용 구동회로의 동작을 도시하는 타이밍 챠트이다. 상술한 구성으로 된 종래의 도트 반전용 구동회로에 있어서, 스위치 소자(53)가 오프될 때 전압은 고 임피던스 상태로 출력된다. 스위치 소자(53)가 온 이면, 연산 증폭기(51)의 출력전압은 그대로 출력된다.
도트 반전용 구동회로 등에 사용되는 연산 증폭기는 일본 특개평 7-221560 공보에 개시되어 있다. 상기 공보에 개시된 종래의 연산 증폭기에서, 용량성 부하를 충전할 때에 직류 바이어스 전압의 레벨을 낮추어서 공급전류를 크게하고, 충전완료 후에 직류 바이어스 전압의 레벨을 높게하는 것에 의해 평균 소비전력을 저감하고 있다.
일본 특표평 9-504389 공보에 기재된 종래의 구동회로에 의하면, 복수개의 출력단자의 단락에 의해 그들의 중간 전위가 얻어져서 소비전력을 저감하는 것은 가능하지만, 연산 증폭기에는 항상 전류가 공급되므로, 전체적인 소비전력이 높아지는 문제점이 있다.
연산 증폭기만을 특개평 7-221560 공보에 기재된 것으로 치환하면, 전체적인 소비전력을 저감하는 것이 가능하다고 생각될 수 있지만, 실제로는 출력전압에 불필요한 진동, 링깅(ringing)이 발생되고 슬루 레이트가 저감한다는 문제가 발생된다.
본 발명은 슬루 레이트를 향상시키고 소비전력을 저감할수 있는 출력회로를 제공하는 것을 그 목적으로 한다.
본 발명의 제 1 양상에 따르면, 출력회로는 연산 증폭기, 전류 공급 회로 및 임피던스 변환 회로를 포함한다.상기 전류 공급 회로는 연산 증폭기로 부터 출력신호의 상승 및 하강 시에 연산 증폭기에 전류를 공급한다. 상기 임피던스 변환 회로는 연산 증폭기와 출력 단자 사이의 임피던스를 변화시킨다.
본 발명의 양상에 따라서, 상기 연산 증폭기는 연산 증폭기로부터 출력의 상승 및 하강시에 전류 공급 회로로 부터 전류를 공급받는다. 그래서, 출력신호의 상승 및 하강이 행해지지 않을때에는 연산 증폭기에 대한 전류 공급 레벨이 하한까지 저감될 수 있다. 출력신호의 상승 및 하강시의 슬루 레이트는 상승 또는 하강 개시후에 임피던스 변환 회로에 의해 출력단자 사이의 임피던스를 변화시켜서 연산 증폭기의 부하를 저하시킴으로써 향상된다.
상기 임피던스 변환 회로는 출력단자와 연산 증폭기 사이에서 서로 평행하게 접속되고 서로 다른 저항값을 갖는 2 개의 스위치 소자를 갖는다. 높은 저항값을 갖는 하나의 스위치 소자의 저항값은 보다 낮은 저항값의 다른 스위치 소자 보다 80 내지 100배 큰것이 좋다.
임피던스 변환 회로는 출력단자와 연산 증폭기 사이에 접속된 트랜스퍼 게이트 스위치를 갖는다. 이 경우, 임피던스 변환 회로는 트랜스퍼 게이트 스위치를 구성하는 2 개의 전계효과 트랜지스터의 게이트 전압을 제어하는 제어 소자를 갖는다.
또한, 액정 표시 장치의 용량성 부하는 출력단자에 접속될 수 있다. 이 경우, 출력회로는 예를들어, 라인 반전 구동회로 또는 도트 반전 구동 회로로서 사용된다.
더나아가, 상기 출력회로는 적어도 1 조의 연산 증폭기, 바이어스 회로 및 임피던스 변환 회로를 가지며, 복수개의 출력단자를 단락하는 단락회로를 갖을 수 있다. 상기 출력회로가 도트 반전용 구동회로로서 사용되는 경우, 출력단자의 단락에 의해 그들의 중간전위가 얻어질수 있으므로, 소비전력이 보다 저감된다.
도 1 은 종래의 도트 반전용 구동회로의 구성을 도시하는 블록도.
도 2 는 종래의 도트 반전용 구동회로의 동작을 도시하는 타이밍 챠트
도 3 은 본 발명의 제 1 실시예에 따른 출력회로의 구성을 도시하는 블록도.
도 4 는 연산 증폭기(1)의 구성을 도시하는 회로도.
도 5 는 전류원(17,18)의 예를 도시하는 회로도.
도 6 은 연산 증폭기(1)의 동작을 도시하는 타이밍 챠트.
도 7 은 본 발명의 제 1 실시예에 따른 출력회로의 동작을 도시하는 타이밍 챠트
도 8 은 본 발명의 제 2 실시예에 따른 출력회로의 구성을 도시하는 블록도.
도 9a 는 저항조정용 전원(8a)에 의해 인가된 전압과 트랜지스터(7a,7b)의 게이트 전압 사이의 관계를 도시하는 그래프.
도 9b 는 저항조정용 전원(8a)에 의해 인가된 전압과 트랜스퍼 게이트 스위치(7)의 저항 사이의 관계를 도시하는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 연산 증폭기 2: 바이어스 회로
4: 저항소자 5: 용량소자
12: 신호선 13 : 차동 증폭기
17,18: 전류원
이하, 본 발명의 양호한 실시예에 따른 출력회로에 대해 첨부도면을 참조로 구체적으로 설명한다. 도 3 은 본 발명의 제 1 실시예에 따른 출력회로의 구성을 도시하는 블록도이다. 제 1 실시예의 출력회로는 액정 표시 장치용 도트 반전용ㅇ 구동회로로서 사용된다.
제 1 실시예는 복수개의 연산 증폭기(1)를 포함한다. 상기 연산 증폭기(1)에는 슬루 레이트 제어(SRC) 신호 BIAS＿S 를 공급하는 바이어스 회로(2)가 설치되어 있다. 상기 연산 증폭기(1)는 슬루 레이트 제어 신호 BIAS＿S에 관련하여 그 증폭능력(증폭율)을 변화시킨다.
각 연산 증폭기(1)는 그 출력단자에 서로 평행하게 접속된 2 개의 스위치 소자(3a,3b)를 갖고 있다. 상기 스위치 소자(3a,3b)는 예를 들어, 전계효과 트랜지스터로 구성되고, 온 저항을 갖는다. 스위치 소자(3a,3b)는 서로 다른 저항값을 갖는다. 예를들어, 상기 스위치 소자(3a)는 20k 내지 30㏀ 정도이고, 스위치 소자(3b)는 200 내지 300Ω 정도이다. 상기 스위치 소자(3a)는 온/오프 상태를 제어하는 제어 신호(S1)의 입력을 수신하고, 스위치 소자(3b)는 온/오프 상태를 제어하는 제어신호(S2)의 입력을 수신한다.
또한, 연산 증폭기(1)의 출력단자에 접속된 스위치 소자(3a,3b)의 타단에는 저항소자(4)와 용량소자(5)가 순서대로 직렬접속되어 있다. 상기 저항소자(4)및 용량소자(5)는 액정 표시 장치의 패널 부하를 구성한다. 스위치 소자(3a,3b)와 저항소자(4)가 접속된 접속점(출력단자)에는 스위치 소자(6)가 접속되어 있다. 예를들면, 스위치 소자(6)는 트랜스퍼 게이트 스위치이다. 스위치 소자(6)는 그 온/오프 상태를 제어하는 스탠드바이(STB)신호(S3)를 수신한다. 상기 스위치 소자(6)는 서로 직렬로 접속되고 그 일단에는 다른쪽의 전극이 접지된 용량소자(도시생략)의 전극이 접속되어 있다.
출력단자가 도트 반전용으로 사용되므로, 인접 패널 부하에 접속된 그 출력단자는 서로 반전상태에 있는 출력을 제공한다.
제 1 실시예에서, 제어 회로(도시생략)는 제어 신호(S1,S2,S3)를 제어하도록 제공된다.
도 4 는 연산 증폭기(1)의 구성을 도시하는 회로도이다. 상기 연산 증폭기(1)는 2 개의 신호선(11,12) 사이에 접속된 차동증폭기(13)를 갖는다. 상기 차동증폭기(13)의 출력단자에는 용량소자(15)의 일단과 N-채널MOS 트랜지스터(14)의 게이트 전극이 접속되어 있다. 트랜지스터(14)의 소스 전극은 신호선(11)에 접속되어 있고, 그 드레인 전극은 용량소자(15)의 타단에 접속되어 있다. 연산 증폭기(1)의 출력신호는 용량소자(15)의 타단과 트랜지스터(14)의 소스 전극의 접속점(16)에 제공된다. 또한, 차동증폭기(13)와 신호선(12) 사이 및 접속점(16)과 신호선(12) 사이에는 각각 전류원(17,18)이 접속되어 있다. 도 5 는 전류원(17,18)의 예를 도시하는 회로도이다.
예를들면, 차동증폭회로(13)와 신호선(12) 사이에는 그 게이트 전극에 SRC 신호 BIAS＿S 가 입력된 N 채널 MOS 트랜지스터(17a)가 전류원(17)로서 접속되어 있다. 접속점(16)과 신호선(12)사이에는 그 게이트 전극에 SRC 신호 BIAS＿S 가 입력된 N 채널 MOS 트랜지스터(18a)가 전류원(18)로서 접속되어 있다.
이렇게 구성된 연산 증폭기(1)에서는, 용량소자(15)의 용량값을 C, 전류원(17)에 흐르는 전류값을 I 라 하면, 그 슬루 레이트는 (C/I)에 비례한다.
다음, 연산 증폭기(1)의 동작에 대해 설명한다. 도 6 은 연산 증폭기(1)의 동작을 도시하는 타이밍 챠트이다.
상기 SRC 신호 BIAS＿S 가 온으로 되기 전에, 상기 트랜지스터(17a)에 흐르는 전류 레벨은 낮아지고, 그 출력신호 레벨도 낮아지게 된다. 이 상태에서, 출력이 상승할 때 바이어스가 온되여 트랜지스터(17a)에 흐르는 전원이 크게 된다. 이에 의해 상승률이 증가한다.
출력이 증가하고 안정되면, SRC 신호 BIAS＿S 가 트랜지스터(17a)에 흐르는 전류를 감소시키도록 오프된다.
SRC 신호 BIAS＿S 가 다시 온 되면, 트랜지스터(17a)에 흐르는 전류가 증가된다.
출력이 하강되어 안정화 되면, SRC 신호 BIAS＿S 가 다시 오프되므로, 트랜지스터(17a)에 흐르는 전류가 감소된다.
상술한 바와같이 구성된 제 1 실시예의 출력회로의 동작에 대해 설명한다. 도 7 은 본 발명의 제 1 실시예에 따른 출력회로의 동작을 도시하는 타이밍 챠트이다. 표 1 은 각 기간에 있어서의 제어 신호의 온/오프 를 표시한 것이다.
기간 BIAS＿S S1 S2 S3
A 온 오프 오프 온
B 온 온 온 오프
C 오프 온 오프 오프
먼저, 부하 리셋 기간(기간A)에 있어서, SRC 신호 BIAS＿S 를 온, 제어 신호(S1,S2)를 오프, STB 신호 S 를 온으로 한다. 이에 의해 출력단자가 모두 단락되고, 패널 부하에 충전된 전하가 리셋된다. 이 때, 상술한 바와같이, 인접 출력단자 끼리 출력반전하도록 각 출력단자 사이로 전하의 수신이 행해지고 그 전위는 중간 전위로 된다. 또한, 연산 증폭기(1)에서, SRC 신호 BIAS＿S가 최초의 온 으로 되므로, 증폭능력이 높아지고, 슬루 레이트도 높아진다.
고속 기입 기간(기간B)에 있어서, SRC 신호 BIAS＿S를 온 으로 유지한채로 제어신호(S1,S2)를 온, STB 신호(S3)를 오프로 변경한다. STB 신호(S3)가 오프되므로, 출력단자의 단락이 해제된다. 또한, 제어 신호(S1,S2)가 온되므로, 연산 증폭기(1)의 부하가 감소된다. SRC 신호 BIAS＿S가 온으로 유지되므로, 출력전압이 고속으로 변화된다.
그 후, 제어 신호(S1,S2)를 각각, 온, 오프로 유지한 채로, SRC 신호 BIAS＿S 을 오프, 제어신호(S2)를 오프로 변경한다. SRC 신호 BIAS＿S 을 오프로 하므로, 연산 증폭기(1)의 증폭 능력은 하한 까지 저하된다. 동시에, 저저항 스위치 소자(3b)를 위한 제어 신호(S2)가 오프되므로, 부하가 크게되어 출력전압의 발진이 억제된다.
상기 실시예에 따라, 상술한 바와같이, 연산 증폭기(1)와 출력단자 사이의 임피던스가 2 개의 스위치 소자(3a,3b)에 의해 두 단계로 변경될 수 있으므로, 얀호한 출력전압이 고속으로 성취될 수 있다. 즉, 슬루 레이트가 높아진다. 또한, 도트 반전용 구동회로로서 출력전압의 상승 개시와 함께 출력단자 끼리를 단락시키는 것이 가능하므로, 중간전위를 이용하는 것에 의해 소비전력을 저감하는 것이 가능하다.
연산 증폭기(1)와 출력단자 사이의 임피던스가 변화될 수 없는 경우에는, 이하와 같은 문제가 생긴다. 예를들면, 스위치 소자(3a)가 설치되지 않은 경우에는, 저항값이 200 내지 300Ω 정도의 스위치 소자(3b)만이 존재하므로, 출력전압이 상승될 때에 발진이 생긴다. 한편, 예를들어, 스위치 소자(3b)가 설치되지 않은 경우에는, 저항값이 20k 내지 30㏀ 정도의 스위치 소자(3a)만이 존재하므로, 출력전압의 상승이 지연되어 슬루 레이트가 낮게된다.
스위치 소자(3a,3b)의 저항값은 상술한 바와같이 한정되지 않으며, 연산 증폭기(1)의 이득에 따라 설정될 수 있다. 단지, 발진의 방지 및 고 슬루 레이트의 확보를 위해, 스위치 소자의 한쪽의 저항값이 다른쪽의 80 배 정도 이상인 것이 바람직하다. 또한, 실용성을 고려하면, 80 내지 100 배 정도가 적당하다.
제 1 실시예에서는 2 개의 스위치 소자(3a,3b)가 설치되었지만, 임피던스를 적어도 2 단계로 변화할수 있는 한, 예를들어, 단일의 스위치 소자가 설치되어도 바람직하다. 1 개의 스위치 소자에 의해 임피던스를 변화시키는 제 2 실시예에 대해 설명한다. 도 8 은 제 2 실시예에 따른 출력회로의 구성을 도시하는 블록도이다. 도 8 에 도시된 제 2 실시예에 있어서, 도 3에 도시된 제 1 실시예의 것과 동일한 구성요소에 대해서는 동일한 참조부호를 사용하며, 그 설명을 생략한다. 연산증폭기(1)등의 반복적으로 복수개 설치되는 구성요소에 대해서는 그 하나만을 도시한다.
제 2 실시예에서, P-채널 MOS 트랜지스터(7a)와 N-채널 MOS 트랜지스터(7b)로 이루어진 트랜스퍼 게이트 스위치(7)는 연산 증폭기(1)와 저항소자(4) 사이에 접속된다. 저항 조정용 전원(제어소자)(8a,8b)는 각각, 트랜스퍼(7a,7b)의 게이트에 접속되어 있다. 트랜지스터(7a,7b)의 게이트에는 각각 저항 조정용 전원(8a,8b)으로 부터의 전압이 공급되고, 각 게이트 전압은 저항 조정용 전원(8a,8b)에 의해 제어된다.
도 9a 는 저항 조정용 전원(8a)에 의해 인가된 전압과 트랜지스터(7a,7b)의 게이트 전압 사이의 관계를 도시하는 그래프이다. 도 9b 는 트랜스퍼 게이트 스위치(7)의 저항값과 저항 조정용 전원(8a)에 의해 인가된 전압 사이의 관계를 도시한 그래프이다. 도 9a 에 있어서, 트랜지스터(7a)의 게이트 전압(저항 조정용 전원(8a)에 의해 인가된 전압)을 나타내며, 파선은 트랜지스터(7b)의 게이트 전압(저항 조정용 전원(8b)에 의해 인가된 전압)을 나타낸다.
도 9a 에 도시된 바와같이, 저항 조정용 전원(8a)에 의해 인가된 전압과 저항 조정용 전원(8b)에 의해 인가된 전압의 합은 언제나 VDD로 된다. 따라서, 저항 조정용 전원(8a)에 의해 인가된 전압이 증가하면, 그 증가분 만큼 저항 조정용 전원(8b)에 의해 인가된 전압이 감소한다. 도 9b 에 도시된 바와같이, 저항 조정용 전원(8a)에 의한 인가전압의 증가 및 저항 조정용 전원(8b)에 의한 인가전압의 저감에 따라 트랜스퍼 게이트 스위치(7)의 온 저항이 상승한다.
그러므로, 도 9b 에 도시된 바와같이, 저항 조정용 전원(8a)에 의해 저전압이 인가된 영역(D)와 저항 조정용 전원(8a)에 의해 고전압이 인가된 영역(E)은 예를들어, 2 단계의 임피던스를 위해 사용될 수 있다. 도 9b 에 도시된 영역(F)에서, 트랜지스터(7a,7b)는 둘다 오프 상태로 된다. 이 상태는 도 7 에 도시된 기간(A)에 사용될 수 있다.
또한, 임피던스를 변화시키는 소자로서 1 개의 MOS 트랜지스터를 사용하는 것도 가능하다. 이 경우도, 온- 저항이 게이트 전압을 제어하는 것에 의해 적어도 2 단계로 변화될 수 있다.
제 1 실시예와 제 2 실시예는 도트 반전용 구동회로로서 사용된 출력회로이지만 라인 반전용 구동회로로서 사용될 수도 있다. 이 경우, 스위치 소자(6)는 인접 출력단자의 출력반전이 행해지지 않으므로 필요없다.
더나아가, 이들 출력회로가 액정 표시 장치용 구동회로로서 사용되지만, 다른 장치용의 출력회로로서 사용될 수 있다. 이 경우, 패널 부하 대신에, 다양한 회로가 용도에 따라 출력단자에 접속된다.
상술한 바와같이, 본 발명에 의하면, 출력의 상승 및 하강시에, 연산 증폭기에 전류를 공급하는 전류 공급 회로 및, 연산 증폭기와 출력단자 사이의 임피던스를 변화시키는 임피던스 변환 회로를 설치하고 있으므로, 출력의 상승 또는 하강시 이외에는 연산 증폭기로의 전류의 공급은 필요치 않으며, 소비전력을 저감할 수 있다. 또한, 출력의 상승 또는 하강시의 연산 증폭기의 부하를 내리므로써, 슬루 레이트를 향상시킬수 있다. 따라서, 출력단자가 액정 표시 장치의 구동회로 사용된 경우에는 액정 표시 패널 상에서의 소비 전력의 저감과 그에 의한 패널의 장수명화를 가능케 함과 동시에, 패널상에서의 다소의 결함에 의한 부하증대에 대하여 출력의 상승 또는 하강을 고속화하는 것에 의해 수율을 향상시킬 수 있다.

Claims (15)

  1. 연산 증폭기와,
    상기 연산 증폭기로 부터의 출력신호의 상승 및 하강시에 연산 증폭기에 전류를 공급하는 전류 공급 회로 및,
    연산 증폭기와 출력단자 사이의 임피던스를 변화시키는 임피던스 변환 회로를 포함하는 것을 특징으로 하는 출력회로.
  2. 제 1 항에 있어서,
    상기 임피던스 변환 회로는 상기 연산 증폭기와 출력단자 사이에 병렬로 접속된 저항값이 다른 2 개의 스위치 소자를 가진 것을 특징으로 하는 출력회로.
  3. 제 2 항에 있어서,
    상기 2 개의 스위치 소자중 저항값이 높은 스위치 소자의 저항값은 저항값이 낮은 스위치 소자의 저항값의 80 내지 100 배 큰 것을 특징으로 하는 출력회로.
  4. 제 1 항에 있어서,
    상기 임피던스 변환 회로는 출력단자와 연산 증폭기 사이에 접속된 트랜스퍼 게이트 스위치를 갖는 것을 특징으로 하는 출력회로.
  5. 제 4 항에 있어서,
    상기 임피던스 변환 회로는 트랜스퍼 게이트 스위치를 구성하는 2 개의 전계효과 트랜지스터의 게이트 전압을 제어하는 제어 소자를 갖는 것을 특징으로 하는 출력회로.
  6. 제 1 항에 있어서,
    액정 표시 장치의 용량성 부하가 출력단자에 접속된 것을 특징으로 하는 출력회로.
  7. 제 2 항에 있어서,
    상기 액정 표시 장치의 용량성 부하는 출력단자에 접속된 것을 특징으로 하는 출력회로.
  8. 제 3 항에 있어서,
    상기 액정 표시 장치의 용량성 부하는 출력단자에 접속된 것을 특징으로 하는 출력회로.
  9. 제 4 항에 있어서,
    상기 액정 표시 장치의 용량성 부하는 출력단자에 접속된 것을 특징으로 하는 출력회로.
  10. 제 5 항에 있어서,
    상기 액정 표시 장치의 용량성 부하는 출력단자에 접속된 것을 특징으로 하는 출력회로.
  11. 제 6 항에 있어서,
    적어도 1 조의 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로 및,
    각 조의 출력단자를 단락하는 단락회로를 부가로 포함하며;
    상기 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로는 각각, 상기 연산 증폭기, 바이어스 회로 및 임피던스 변환회로와 유사한 구성을 갖는 것을 특징으로 하는 출력회로.
  12. 제 7 항에 있어서,
    적어도 1 조의 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로 및,
    각 조의 출력단자를 단락하는 단락회로를 부가로 포함하며;
    상기 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로는 각각, 상기 연산 증폭기, 바이어스 회로 및 임피던스 변환회로와 유사한 구성을 갖는 것을 특징으로 하는 출력회로.
  13. 제 8 항에 있어서,
    적어도 1 조의 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로 및,
    각 조의 출력단자를 단락하는 단락회로를 부가로 포함하며;
    상기 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로는 각각, 상기 연산 증폭기, 바이어스 회로 및 임피던스 변환회로와 유사한 구성을 갖는 것을 특징으로 하는 출력회로.
  14. 제 9 항에 있어서,
    적어도 1 조의 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로 및,
    각 조의 출력단자를 단락하는 단락회로를 부가로 포함하며;
    상기 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로는 각각, 상기 연산 증폭기, 바이어스 회로 및 임피던스 변환회로와 유사한 구성을 갖는 것을 특징으로 하는 출력회로.
  15. 제 10 항에 있어서,
    적어도 1 조의 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로 및,
    각 조의 출력단자를 단락하는 단락회로를 부가로 포함하며;
    상기 제 2 연산 증폭기, 제 2 바이어스 회로 및 제 2 임피던스 변환회로는 각각, 상기 연산 증폭기, 바이어스 회로 및 임피던스 변환회로와 유사한 구성을 갖는 것을 특징으로 하는 출력회로.
KR10-2000-0017554A 1999-04-05 2000-04-04 출력 회로 KR100375259B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP09730099A JP3478989B2 (ja) 1999-04-05 1999-04-05 出力回路
JP99-97300 1999-04-05

Publications (2)

Publication Number Publication Date
KR20010029617A true KR20010029617A (ko) 2001-04-06
KR100375259B1 KR100375259B1 (ko) 2003-03-08

Family

ID=14188651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0017554A KR100375259B1 (ko) 1999-04-05 2000-04-04 출력 회로

Country Status (4)

Country Link
US (1) US6496175B1 (ko)
JP (1) JP3478989B2 (ko)
KR (1) KR100375259B1 (ko)
TW (1) TW538399B (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3704003B2 (ja) * 1999-08-16 2005-10-05 株式会社東芝 無線基地局装置、無線端末装置及び情報通信方法
JP3759394B2 (ja) * 2000-09-29 2006-03-22 株式会社東芝 液晶駆動回路および負荷駆動回路
JP3791354B2 (ja) * 2001-06-04 2006-06-28 セイコーエプソン株式会社 演算増幅回路、駆動回路、及び駆動方法
KR100438785B1 (ko) * 2002-02-23 2004-07-05 삼성전자주식회사 슬루 레이트 (ｓｌｅｗ ｒａｔｅ)를 감소시키는 박막트랜지스터형 액정 표시 장치의 소스 드라이버 회로 및 방법
GB0215721D0 (en) * 2002-07-06 2002-08-14 Koninkl Philips Electronics Nv Matrix display and method of driving a matrix display
KR100486254B1 (ko) * 2002-08-20 2005-05-03 삼성전자주식회사 액정 표시 장치를 저 전력으로 구동하는 회로 및 그 방법
JP3847241B2 (ja) 2002-10-01 2006-11-22 Ｎｅｃエレクトロニクス株式会社 演算増幅器
US7429972B2 (en) * 2003-09-10 2008-09-30 Samsung Electronics Co., Ltd. High slew-rate amplifier circuit for TFT-LCD system
JP4515821B2 (ja) 2004-05-25 2010-08-04 ルネサスエレクトロニクス株式会社 駆動回路、動作状態検出回路及び表示装置
JP4082398B2 (ja) * 2004-09-07 2008-04-30 セイコーエプソン株式会社 ソースドライバ、電気光学装置、電子機器及び駆動方法
JP4400403B2 (ja) * 2004-10-06 2010-01-20 セイコーエプソン株式会社 電源回路、表示ドライバ、電気光学装置及び電子機器
KR100699829B1 (ko) * 2004-12-09 2007-03-27 삼성전자주식회사 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법
WO2006086075A1 (en) 2004-12-17 2006-08-17 Medtronic, Inc. System and method for regulating cardiac triggered therapy to the brain
US8108046B2 (en) * 2004-12-17 2012-01-31 Medtronic, Inc. System and method for using cardiac events to trigger therapy for treating nervous system disorders
US20070239230A1 (en) * 2004-12-17 2007-10-11 Medtronic, Inc. System and method for regulating cardiac triggered therapy to the brain
US8214035B2 (en) * 2004-12-17 2012-07-03 Medtronic, Inc. System and method for utilizing brain state information to modulate cardiac therapy
US8112153B2 (en) 2004-12-17 2012-02-07 Medtronic, Inc. System and method for monitoring or treating nervous system disorders
US8112148B2 (en) 2004-12-17 2012-02-07 Medtronic, Inc. System and method for monitoring cardiac signal activity in patients with nervous system disorders
US8209019B2 (en) * 2004-12-17 2012-06-26 Medtronic, Inc. System and method for utilizing brain state information to modulate cardiac therapy
US8485979B2 (en) 2004-12-17 2013-07-16 Medtronic, Inc. System and method for monitoring or treating nervous system disorders
US8209009B2 (en) 2004-12-17 2012-06-26 Medtronic, Inc. System and method for segmenting a cardiac signal based on brain stimulation
US8108038B2 (en) 2004-12-17 2012-01-31 Medtronic, Inc. System and method for segmenting a cardiac signal based on brain activity
US7928953B2 (en) 2005-03-29 2011-04-19 Panasonic Corporation Display driver circuit
JP4731195B2 (ja) * 2005-04-07 2011-07-20 ルネサスエレクトロニクス株式会社 液晶表示装置、液晶ドライバ、及び液晶表示パネルの駆動方法
KR100721578B1 (ko) * 2005-04-29 2007-05-23 삼성에스디아이 주식회사 유기전계발광장치의 직류 안정화 회로 및 이를 이용하는전원 공급 장치
KR100717278B1 (ko) 2005-05-31 2007-05-15 삼성전자주식회사 슬루 레이트 조절이 가능한 소스 드라이버
KR100790492B1 (ko) 2005-07-01 2008-01-02 삼성전자주식회사 슬루 레이트를 제어하는 소스 드라이버 및 그것의 구동방법
KR100712553B1 (ko) 2006-02-22 2007-05-02 삼성전자주식회사 프레임 주파수에 따라 슬루율이 조절되는 소스 드라이버회로 및 소스 드라이버 회로에서 프레임 주파수에 따른슬루율 조절 방법
KR100795687B1 (ko) * 2006-06-19 2008-01-21 삼성전자주식회사 소스 드라이버의 출력 회로 및 방법
US8115755B2 (en) * 2006-09-28 2012-02-14 Intersil Americas Inc. Reducing power consumption associated with high bias currents in systems that drive or otherwise control displays
KR101326582B1 (ko) * 2006-12-29 2013-11-08 엘지디스플레이 주식회사 액정표시장치
KR101378054B1 (ko) * 2006-12-29 2014-03-27 엘지디스플레이 주식회사 액정표시장치
US8000788B2 (en) 2007-04-27 2011-08-16 Medtronic, Inc. Implantable medical device for treating neurological conditions including ECG sensing
JP2009008948A (ja) * 2007-06-28 2009-01-15 Nec Electronics Corp データ線の駆動回路と駆動方法
KR100867084B1 (ko) * 2007-07-03 2008-11-04 주식회사 동부하이텍 액정표시장치 구동용 아날로그 버퍼의 쇼트전류 감쇠장치의 제어방법
JP4386116B2 (ja) * 2007-08-27 2009-12-16 セイコーエプソン株式会社 インピーダンス変換回路、ソースドライバ、電気光学装置及び電子機器
KR100893392B1 (ko) * 2007-10-18 2009-04-17 (주)엠씨테크놀로지 전압 증폭 출력 회로 및 이를 이용하는 액정 표시 장치의구동 장치
US7663439B2 (en) * 2007-12-06 2010-02-16 Himax Technologies Limited Operational amplifier
JP5354899B2 (ja) * 2007-12-26 2013-11-27 ルネサスエレクトロニクス株式会社 表示パネルのデータ線駆動回路、ドライバ回路、表示装置
JP2009300866A (ja) * 2008-06-16 2009-12-24 Nec Electronics Corp 駆動回路および表示装置
US8411015B2 (en) * 2008-12-22 2013-04-02 Himax Technologies Limited Operational amplifier, source driver of a display, and method for controlling the operational amplifier thereof
JP5588996B2 (ja) * 2009-11-12 2014-09-10 パナソニック株式会社 駆動電圧生成回路
JP5484106B2 (ja) * 2010-02-02 2014-05-07 株式会社フォトロン アナログ高速増幅器及びそれを使用するイメージセンサ
JP2017181701A (ja) * 2016-03-30 2017-10-05 ラピスセミコンダクタ株式会社 表示ドライバ
KR101731032B1 (ko) * 2016-06-14 2017-04-27 주식회사 이노액시스 고속 충방전이 가능한 소스 드라이버

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0208433A2 (en) 1985-07-05 1987-01-14 Robert G. Irvine Response-gain independent amplifier
NL8701515A (nl) 1987-06-29 1989-01-16 Hollandse Signaalapparaten Bv Geschakelde helixvoeding voor een twt.
US5283477A (en) * 1989-08-31 1994-02-01 Sharp Kabushiki Kaisha Common driver circuit
JPH05224621A (ja) * 1992-02-14 1993-09-03 Toshiba Corp 液晶パネル駆動電源用半導体装置
JP3234043B2 (ja) * 1993-05-10 2001-12-04 株式会社東芝 液晶駆動用電源回路
JP3171418B2 (ja) 1994-01-31 2001-05-28 富士通株式会社 演算増幅器及びこれを内蔵した半導体集積回路並びにその使用方法
US5528256A (en) * 1994-08-16 1996-06-18 Vivid Semiconductor, Inc. Power-saving circuit and method for driving liquid crystal display
JP2993461B2 (ja) * 1997-04-28 1999-12-20 日本電気株式会社 液晶表示装置の駆動回路

Also Published As

Publication number Publication date
JP2000295044A (ja) 2000-10-20
TW538399B (en) 2003-06-21
JP3478989B2 (ja) 2003-12-15
US6496175B1 (en) 2002-12-17
KR100375259B1 (ko) 2003-03-08

Similar Documents

Publication Publication Date Title
KR100375259B1 (ko) 출력 회로
US6567327B2 (en) Driving circuit, charge/discharge circuit and the like
US6232948B1 (en) Liquid crystal display driving circuit with low power consumption and precise voltage output
US7903078B2 (en) Data driver and display device
CN101174397B (zh) 数据驱动器及显示装置
US6392485B1 (en) High slew rate differential amplifier circuit
JP4515821B2 (ja) 駆動回路、動作状態検出回路及び表示装置
JP4103468B2 (ja) 差動回路と増幅回路及び該増幅回路を用いた表示装置
KR0147249B1 (ko) 액정구동용 전원회로
JP3776890B2 (ja) 表示装置の駆動回路
JP3482908B2 (ja) 駆動回路、駆動回路システム、バイアス回路及び駆動回路装置
JP7283939B2 (ja) 半導体装置及びデータドライバ
US7116171B2 (en) Operational amplifier and driver circuit using the same
US8310428B2 (en) Display panel driving voltage output circuit
US20020140660A1 (en) Liquid crystal display apparatus having level conversion circuit
CN108962156B (zh) 半导体装置及数据驱动器
JP3228411B2 (ja) 液晶表示装置の駆動回路
US8294653B2 (en) Display panel driving voltage output circuit
JP3398573B2 (ja) 差動増幅装置
JPH07235844A (ja) アナログドライバｉｃの出力バッファ回路
US6297596B1 (en) Power supply circuit arranged to generate intermediate voltage and liquid crystal display device including power supply circuit
US20020171490A1 (en) Amplifier
KR100522711B1 (ko) 차동 증폭 장치, 반도체 장치, 전원 회로 및 이것을사용한 전자기기
US5835999A (en) Low power regenerative feedback device and method
JP2004350256A (ja) オフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee