JP7283939B2 - 半導体装置及びデータドライバ - Google Patents

Description

本発明は、増幅回路が形成されている半導体装置、及び表示装置のデータドライバに関する。

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。

また、近時、表示パネルの大画面化及び高解像度化に伴い、表示パネルのデータ線の負荷容量が増加し、データドライバがデータ線を駆動する１画素あたりの駆動期間は短くなる傾向にある。ここで、データドライバは、映像信号にて示される輝度レベルに対応した入力信号に応じてデータ線の負荷容量を充電又は放電させることにより、当該入力信号に対応した出力信号をデータ線に供給している。

よって、データ線の負荷容量が大きく且つ駆動期間が短くなると、入力映像信号のレベル推移に増幅動作が追従できなくなり、それに伴い出力信号の電圧レベルの立ち上がり又は立下りに遅延が生じ、表示ムラ等の画質劣化を招く虞があった。

そこで、このような不具合を防止する為に、データドライバの出力段から出力される出力信号の立ち上がり及び立ち下り時間、いわゆる出力応答時間を短縮させる回路（以下、ブースト回路と称する）を付加したデータドライバが提案されている（例えば特許文献１の図１参照）。

当該ブースト回路は、ＭＯＳ（metal oxide semiconductor）型の第１～第３のトランジスタを含む。第１のトランジスタ（ＭＰ９、ＭＮ９）は、定電流を生成しこれを第２のトランジスタ（ＭＰ８、ＭＮ８）のソース端子に供給する。第２のトランジスタのゲート端子は、増幅回路としてのオペアンプ（２４）に含まれる出力トランジスタのゲート端子と接続されている。第２のトランジスタのソース端子には、第３のトランジスタ（ＭＰＯ２、ＭＮＯ２）のゲート端子が接続されている。第３のトランジスタのソース端子には電源電位が印加されており、ドレイン端子は、当該オペアンプの出力端子に接続されている。

かかる構成により、例えば当該オペアンプへの入力信号の電圧レベルが増加し、それに遅れて当該オペアンプの出力端子から出力される出力信号の電圧レベルが増加すると、その間、第２及び第３のトランジスタ（ＭＰ８、ＭＰＯ２）がオン状態となる。第３のトランジスタがオン状態になると、当該トランジスタはゲート電位に応じた電流をオペアンプの出力端子に送出することで、当該出力端子を充電する。これにより、出力信号の電圧レベルが増加する速度が加速され、その立ち上がり時間を短くすることが可能となる。

特開２００９－１９８８０１号公報

ところで、上記した第３のトランジスタ（ＭＰＯ２、ＭＮＯ２）のゲート端子の電位は、オペアンプ（２４）の出力トランジスタ（ＭＰ０、ＭＮ０）のゲート端子の電位から、第２のトランジスタ（ＭＰ８、ＭＮ８）の閾値電圧分だけシフトした電位になる。そのため、第３のトランジスタ（ＭＰＯ２、ＭＮＯ２）のゲート・ソース間電圧｜Ｖｇｓ｜は、オペアンプ（２４）の出力トランジスタ（ＭＰ０、ＭＮ０）の｜Ｖｇｓ｜より低くなるので、当該第３のトランジスタがオン状態にならない虞が生じる。

従って、このようなブースト回路で出力応答時間を短縮させるためには、第３のトランジスタ（ＭＰＯ２、ＭＮＯ２）のサイズ（特にゲート幅）を大きくしなければならず、チップ面積が増加するという問題があった。

そこで、本発明は、チップ占有面積の増加を抑えて、増幅回路の出力応答時間を短縮することが可能な半導体装置及びデータドライバを提供する。

本発明に係る半導体装置は、入力信号を受ける入力端子と、出力信号を出力する出力端子と、第１の電源電位及び前記第１の電源電位よりも低い第２の電源電位を夫々受ける第１及び第２の電源端子と、前記入力信号と前記出力信号との差分に対応した第１差動信号及び前記第１差動信号と同位相で電位の異なる第２差動信号を生成する差動段と、前記第１の電源端子に接続されており、前記第１差動信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１差動信号に対応した電流を前記出力端子に供給する第１導電型の第１の出力トランジスタと、前記第２の電源端子に接続されており、前記第２差動信号を自身の制御端子で受け、当該第２差動信号に対応した電流を前記出力端子から前記第２の電源端子に向けて流す第２導電型の第２の出力トランジスタと、前記第１差動信号を前記第１の電源電位側へレベルシフトした第１シフト信号を生成する第１の電位制御回路と、前記第２差動信号を前記第２の電源電位側へレベルシフトした第２シフト信号を生成する第２の電位制御回路と、前記第１の電源端子に接続されており、前記第１シフト信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１シフト信号に対応した電流を前記出力端子に供給する第１導電型の第３の出力トランジスタと、前記第２の電源端子に接続されており、前記第２シフト信号を自身の制御端子で受け、前記第２シフト信号に対応した電流を前記出力端子から前記第２の電源端子に向けて流す第２導電型の第４の出力トランジスタと、を有し、前記第３の出力トランジスタは、前記第１の出力トランジスタと比べて、前記第１の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第１の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであり、前記第４の出力トランジスタは、前記第２の出力トランジスタと比べて、前記第２の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第２の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタである。

本発明に係る半導体装置は、入力信号を受ける入力端子と、出力信号を出力する出力端子と、第１の電源電位及び前記第１の電源電位と異なる第２の電源電位を夫々受ける第１及び第２の電源端子と、前記入力信号と前記出力信号との差分に対応した第１差動信号及び前記第１差動信号と同位相で電位の異なる第２差動信号を生成する差動段と、前記第１の電源端子に接続されており、前記第１差動信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１差動信号に対応した電流を前記出力端子に出力する第１導電型の第１の出力トランジスタと、前記第２の電源端子に接続されており、前記第２差動信号を自身の制御端子で受け、前記第２の電源電位に基づき前記第２差動信号に対応した電流を前記出力端子に出力する第２導電型の第２の出力トランジスタと、前記第１差動信号を前記第１の電源電位側へレベルシフトした第１シフト信号を生成する第１の電位制御回路と、前記第１の電源端子に接続されており、前記第１シフト信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１シフト信号に対応した電流を前記出力端子に出力する第１導電型の第３の出力トランジスタと、を有し、前記第３の出力トランジスタは、前記第１の出力トランジスタと比べて、前記第１の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第１の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタである。

本発明に係るデータドライバは、複数の画素各々の輝度レベルに対応した電圧値を夫々有する複数の階調電圧を個別に増幅して表示デバイスに供給する複数の増幅回路を含むデータドライバであって、前記増幅回路の各々は、前記階調電圧を入力信号として受ける入力端子と、前記階調電圧を増幅して得た出力信号を前記表示デバイスに供給する出力端子と、第１の電源電位及び前記第１の電源電位と異なる第２の電源電位を夫々受ける第１及び第２の電源端子と、前記入力信号と前記出力信号との差分に対応した第１差動信号及び前記第１差動信号と同位相で電位の異なる第２差動信号を生成する差動段と、前記第１の電源端子に接続されており、前記第１差動信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１差動信号に対応した電流を前記出力端子に出力する第１導電型の第１の出力トランジスタと、前記第２の電源端子に接続されており、前記第２差動信号を自身の制御端子で受け、前記第２の電源電位に基づき前記第２差動信号に対応した電流を前記出力端子に出力する第２導電型の第２の出力トランジスタと、前記第１差動信号を前記第１の電源電位側へレベルシフトした第１シフト信号を生成する第１の電位制御回路と、前記第１の電源端子に接続されており、前記第１シフト信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１シフト信号に対応した電流を前記出力端子に出力する第１導電型の第３の出力トランジスタと、を有し、前記第３の出力トランジスタは、前記第１の出力トランジスタと比べて、前記第１の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第１の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタである。

本発明では、差動段で生成された第１の差動信号に応じた電流を出力端子に送出する第１の出力トランジスタと、この第１の差動信号と同位相で電位の異なる第２の差動信号に応じた電流を出力端子から引き抜く第２の出力トランジスタとを含む差動アンプに、以下のブースト回路を設ける。つまり、第１の差動信号のレベルをシフトしたレベルシフト信号をゲート端で受けることで出力端子に電流を送出する第３の出力トランジスタと、第２の差動信号のレベルをシフトしたレベルシフト信号をゲート端で受けることで上記出力端子から電流を引き抜く第４の出力トランジスタとの少なくとも一方を含むブースト回路を設ける。この際、第３及び第４の出力トランジスタとして、第１及び第２の出力トランジスタと比べてゲート・ソース間電圧に対するドレイン電流が大きく、ゲート・ソース間電圧に対する耐圧が低いトランジスタを採用する。

かかる構成により、ブースト回路の第３又は第４の出力トランジスタの素子サイズを大きくすることなく、出力端子に接続される負荷に対する充放電速度を促進させることができるので、チップ占有面積の増加及びコスト高を招くことなく増幅回路の出力応答時間を短縮することが可能となる。

本発明に係る半導体装置としてのデータドライバを含む表示装置２００の概略構成を示すブロック図である。 データドライバ１０３の内部構成を示すブロック図である。 増幅回路１００の第１の実施例を示す回路図である。 増幅回路１００に含まれるトランジスタのゲート・ソース間電圧－ドレイン電流特性を表す特性図である。 増幅回路１００の第２の実施例を示す回路図である。 増幅回路１００の第３の実施例を示す回路図である。 増幅回路１００の第４の実施例を示す回路図である。 差動段１０Ａの回路図である。

図１は、本発明に係る半導体装置としてのデータドライバを含む表示装置２００の概略構成を示すブロック図である。

図１に示すように、表示装置２００は、表示パネル８０、駆動制御部１０１、走査ドライバ１０２及びデータドライバ１０３を有する。

表示パネル８０は、例えば液晶又は有機ＥＬパネル等からなり、２次元画面の水平方向に伸張するｒ個（ｒは２以上の自然数）の水平走査線Ｓ１～Ｓｒと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ１～Ｄｎと、を含む。水平走査線及びデータ線の各交叉部には、画素を担う表示セルが形成されている。

駆動制御部１０１は、各水平走査線に供給する水平走査パルスを生成する為の走査タイミング信号を走査ドライバ１０２に供給する。

更に、駆動制御部１０１は、映像信号ＶＤに基づき、スタートパルス信号ＳＴＰ、クロック信号ＣＬＫ等の制御信号、及び各画素の輝度レベルを例えば８ビットで表す映像データ片の系列を含む映像デジタル信号ＤＶＳを生成し、データドライバ１０３に供給する。

走査ドライバ１０２は、駆動制御部１０１から供給された走査タイミング信号に基づいて、水平走査パルスを表示パネル８０の水平走査線Ｓ１～Ｓｒの各々に順次印加する。

データドライバ１０３は、駆動制御部１０１から供給された制御信号（ＳＴＰ、ＣＬＫ）に応じて、映像デジタル信号ＤＶＳに含まれる映像データ片（以下、映像データＰＤと称する）の系列を取り込む。そして、データドライバ１０３は、取り込んだ映像データＰＤの系列を１水平走査線分（ｎ個）ずつ、それぞれの輝度レベルに対応した大きさの電圧値を有するｎ個の駆動電圧Ｇ１～Ｇｎに変換し、夫々を表示パネル８０のデータ線Ｄ１～Ｄｎに供給する。

図２は、データドライバ１０３の内部構成を示すブロック図である。

データドライバ１０３は、半導体ＩＣチップに形成されており、図２に示すように、シフトレジスタ８０１、データレジスタラッチ８０２、レベルシフタ８０３、参照電圧生成回路８０４、デコーダ８０５、出力部８０６及びバイアス電圧生成回路８０７を含む。

シフトレジスタ８０１は、駆動制御部１０１から供給されたスタートパルスＳＴＰに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為のラッチタイミング信号Ｕ１～Ｕｎを生成し、データレジスタラッチ８０２に供給する。

データレジスタラッチ８０２は、ラッチタイミング信号Ｕ１～Ｕｎに基づき、駆動制御部１０１から供給された映像データＰＤを順次取り込み、１水平走査線分（ｎ個）毎に、各映像データＰＤを表す映像データ信号Ｒ１～Ｒｎをレベルシフタ８０３に供給する。

レベルシフタ８０３は、映像データ信号Ｒ１～Ｒｎの各々に対して、その信号レベルを増加するレベルシフト処理を施して得たｎ個の映像データ信号Ｊ１～Ｊｎをデコーダ８０５に供給する。

参照電圧生成回路８０４は、例えば２５６階調の各階調に対応した参照電圧Ｖ０～Ｖ２５５を生成し、これら参照電圧Ｖ０～Ｖ２５５をデコーダ８０５に供給する。

デコーダ８０５は、映像データ信号Ｊ１～Ｊｎの各々毎に、参照電圧Ｖ０～Ｖ２５５のうちから、その映像データ信号に対応した参照電圧を選択する。そして、デコーダ８０５は、映像データ信号Ｊ１～Ｊｎの各々毎に選択した参照電圧を有する階調電圧信号Ｆ１～Ｆｎを出力部８０６に供給する。

バイアス電圧生成回路８０７は、出力部８０６を動作させる動作電流を設定する複数のバイアス信号を生成して出力部８０６に供給する。第１及び第２のバイアス信号ＶＢＰ及びＶＢＮもバイアス電圧生成回路８０７で生成される。

出力部８０６は、階調電圧信号Ｆ１～Ｆｎを夫々個別に増幅したものを、駆動電圧信号Ｇ１～Ｇｎとして出力する。出力部８０６から出力された駆動電圧信号Ｇ１～Ｇｎは表示パネル８０のデータ線Ｄ１～Ｄｎに夫々供給される。

出力部８０６は、図２に示すように、階調電圧信号Ｆ１～Ｆｎの各々と一対一に対応して設けられた、夫々同一の内部構成を有するｎ個の増幅回路１００を含む。

増幅回路１００の各々は、上記した電源電位Ｅ１～Ｅ４を受けて動作し、自身が受けた入力信号ＶＩに基づき、当該入力信号ＶＩに対応した電圧値を有し且つ電流量を増幅した出力信号ＶＯを生成し、これを出力端子Ｎ２から出力する。

例えば、上記した階調電圧信号Ｆ１を入力信号ＶＩとして受けた増幅回路１００は、この階調電圧信号Ｆ１に対応した電圧値を有し且つ電流量を増幅した出力信号ＶＯを駆動電圧信号Ｇ１として生成し、これを出力する。また、階調電圧信号Ｆ２を入力信号ＶＩとして受けた増幅回路１００は、この階調電圧信号Ｆ２に対応した電圧値を有し且つ電流量を増幅した出力信号ＶＯを駆動電圧信号Ｇ２として生成し、これを出力する。

図３は、第１の実施例としての増幅回路１００の内部構成を示す回路図である。

増幅回路１００は、入力信号ＶＩを受ける入力端子Ｎ１と、増幅結果としての出力信号ＶＯを出力する出力端子Ｎ２と、第１～第４の電源電位Ｅ１～Ｅ４を夫々受ける第１～第４の電源端子ＮＥ１～ＮＥ４を含む。

尚、電源電位Ｅ１～Ｅ４は、例えば以下のような大小関係を有する。

Ｅ３≧Ｅ１＞Ｅ２≧Ｅ４
更に、増幅回路１００は、差動段１０、第１導電型（Ｐチャネル型）の第１の出力トランジスタ１１、第２導電型（Ｎチャネル型）の第２の出力トランジスタ１２を含む差動アンプと、ブースト回路ＢＳＴと、を含む。

差動段１０は、入力端子Ｎ１で受けた入力信号ＶＩを自身の非反転入力端（＋）で受けると共に、出力端子Ｎ２の出力信号ＶＯを自身の反転入力端（－）で受ける。差動段１０は、入力信号ＶＩと出力信号ＶＯとの差分に対応した第１差動信号ＶＮ３を自身の第１出力端Ｎ３を介して出力すると共に、当該第１差動信号ＶＮ３と同位相で電位の異なる第２差動信号ＶＮ４を第２出力端Ｎ４から出力する。

第１の出力トランジスタ１１は、自身の第１端子（ソース）が第１電源端子ＮＥ１に接続されていると共に、第２端子（ドレイン）が出力端子Ｎ２に接続されている。出力トランジスタ１１は、差動段１０の第１出力端Ｎ３から出力された第１差動信号ＶＮ３を自身の制御端子（ゲート）で受ける。出力トランジスタ１１は、第１の電源電位Ｅ１に基づき第１差動信号ＶＮ３に対応した電流を出力端子Ｎ２に供給する。

第２の出力トランジスタ１２は、自身の第１端子（ソース）が第２電源端子ＮＥ２に接続されていると共に、第２端子（ドレイン）が出力端子Ｎ２に接続されている。出力トランジスタ１２は、差動段１０の第２出力端Ｎ４から出力された第２差動信号ＶＮ４を自身の制御端子（ゲート）で受ける。出力トランジスタ１２は、第２差動信号ＶＮ４に対応した電流を出力端子Ｎ２から第２の電源端子ＮＥ２に向けて流す。

ブースト回路ＢＳＴは、入力信号ＶＩのレベルが所定値よりも大きく推移した場合に、出力端子Ｎ２に電流を送出することで、当該入力信号ＶＩに応じて出力トランジスタ１１及び１２によって出力される出力信号ＶＯの出力応答時間を短縮させる。

ブースト回路ＢＳＴは、第１の電位制御回路２０、第２の電位制御回路３０、第１導電型（Ｐチャネル型）の第３の出力トランジスタ１３、第２導電型（Ｎチャネル型）の第４の出力トランジスタ１４を含む。

第１の電位制御回路２０は、第１導電型（Ｐチャネル型）の第１及び第２のトランジスタ２１及び２２と、電源端子ＮＥ１に自身の第１端子が接続されている第１の負荷としての第１負荷素子２３と、を含む。第１負荷素子２３としては、例えば抵抗素子や電流源を採用してもよい。

トランジスタ２１は、自身の第２端子（ドレイン）が電源端子ＮＥ４に接続されており、第１端子（ソース）がトランジスタ２２の第２端子（ドレイン）に接続されている。トランジスタ２１は、自身の制御端子（ゲート）で、差動段１０の第１出力端Ｎ３から出力された第１差動信号ＶＮ３を受ける。トランジスタ２２は、自身の第１端子（ソース）が、ノードＮ５を介して第１負荷素子２３の第２端子及び出力トランジスタ１３の制御端子（ゲート）に接続されている。トランジスタ２２は、自身の制御端子（ゲート）で、バイアス電圧生成回路８０７から供給されたバイアス信号ＶＢＰを受ける。このように、第１負荷素子２３の第２端子（Ｎ５）及び電源端子ＮＥ４間には、第１及び第２のトランジスタ２１及び２２が縦続接続されている。尚、第１負荷素子２３の第２端子（Ｎ５）及び電源端子ＮＥ４間において縦続接続される第１及び第２のトランジスタ２１及び２２の位置は入れ替わっていても良い。

かかる構成により、第１の電位制御回路２０は、差動段１０から出力された第１差動信号ＶＮ３を受け、これを第１の電源電位Ｅ１側へレベルシフトした第１シフト信号ＶＮ５を生成し、これを出力トランジスタ１３の制御端子（ゲート）に供給する。

第２の電位制御回路３０は、第２導電型（Ｎチャネル型）の第３及び第４のトランジスタ３１及び３２と、第２電源端子ＮＥ２に自身の第１端子が接続されている第２の負荷としての第２負荷素子３３と、を含む。第２負荷素子３３としては、例えば抵抗素子を採用してもよい。

トランジスタ３１は、自身の第２端子（ドレイン）が電源端子ＮＥ３に接続されており、第１端子（ソース）がトランジスタ３２の第２端子（ドレイン）に接続されている。トランジスタ３１は、自身の制御端子（ゲート）で、差動段１０の第２出力端Ｎ４から出力された第２差動信号ＶＮ４を受ける。トランジスタ３２は、自身の第１端子（ソース）が、ノードＮ６を介して第２負荷素子３３の第２端子及び出力トランジスタ１４の制御端子（ゲート）に接続されている。トランジスタ３２は、自身の制御端子（ゲート）で、バイアス電圧生成回路８０７から供給されたバイアス信号ＶＢＮを受ける。このように、第２負荷素子３３の第２端子（Ｎ６）及び電源端子ＮＥ３間には、第３及び第４のトランジスタ３１及び３２が縦続接続されている。尚、第２負荷素子３３の第２端子（Ｎ６）及び電源端子ＮＥ３間において縦続接続される第３及び第４のトランジスタ３１及び３２の位置は入れ替わっていても良い。

かかる構成により、第２の電位制御回路３０は、差動段１０から出力された第２差動信号ＶＮ４を受け、これを第２の電源電位Ｅ２側へレベルシフトした第２シフト信号ＶＮ６を生成し、これを出力トランジスタ１４の制御端子（ゲート）に供給する。

ここで、第２のトランジスタ２２は、以下で説明する第３の出力トランジスタ１３の第１端子（ソース）と制御端子（ゲート）との間の耐圧を超えないように、第１のバイアス信号ＶＢＰで制御されたクランプ素子として機能する。尚、以降、このような耐圧、つまりトランジスタのゲート及びソース間に印加することができる最大電圧の絶対値をＶｇｓ最大印加電圧と称する。

第１のバイアス信号ＶＢＰは、第１の電源電位Ｅ１から、出力トランジスタ１３のＶｇｓ最大印加電圧と、トランジスタ２２の閾値電圧（絶対値）との合計電圧を超えない電圧分だけ第４の電源電位Ｅ４側へレベルシフトした電位を有する。

これにより、第１シフト信号ＶＮ５は、第１電源電位Ｅ１から、出力トランジスタ１３のＶｇｓ最大印加電圧までの電圧範囲に制限される。

同様に、第４のトランジスタ３２は、以下で説明する第４の出力トランジスタ１４の第１端子（ソース）と制御端子（ゲート）との間の耐圧（Ｖｇｓ最大印加電圧）を超えないように、第２のバイアス信号ＶＢＮで制御されたクランプ素子として機能する。

よって、第２のバイアス信号ＶＢＮは、第２の電源電位Ｅ２から、出力トランジスタ１４のＶｇｓ最大印加電圧とトランジスタ３２の閾値電圧との合計電圧を超えない電圧分だけ第３の電源電位側へシフトした電位を有する。

これにより、第２シフト信号ＶＮ６は、第２電源電位Ｅ２から、出力トランジスタ１４のＶｇｓ最大印加電圧までの電圧範囲に制限される。

第３の出力トランジスタ１３は、自身の第１端子（ソース）が第１電源端子ＮＥ１に接続されていると共に、第２端子（ドレイン）が出力端子Ｎ２に接続されている。出力トランジスタ１３は、第１の電位制御回路２０から出力された第１シフト信号ＶＮ５を自身の制御端子（ゲート）で受ける。出力トランジスタ１３は、第１の電源電位Ｅ１に基づき第１シフト信号ＶＮ５に対応した電流を出力端子Ｎ２に供給する。

第４の出力トランジスタ１４は、自身の第１端子（ソース）が第２電源端子ＮＥ２に接続されていると共に、第２端子（ドレイン）が出力端子Ｎ２に接続されている。出力トランジスタ１４は、第２の電位制御回路３０から出力された第２シフト信号ＶＮ６を自身の制御端子（ゲート）で受ける。出力トランジスタ１４は、第２シフト信号ＶＮ６に対応した電流を出力端子Ｎ２から第２の電源端子ＮＥ２に向けて流す。

ここで、第３及び第４の出力トランジスタ１３及び１４は、上記した第１及び第２の出力トランジスタ１１及び１２とは異なるゲート・ソース間電圧－ドレイン電流特性を有する。

図４は、増幅回路１００に含まれるトランジスタのゲート・ソース間電圧－ドレイン電流特性を表す特性図である。

ここで、増幅回路１００内に含まれる各トランジスタのうちで、出力トランジスタ１３及び１４を除く全てのトランジスタ（１１、１２、２１、２２、３１、３２）は、図４の特性曲線Ｌ１に示されるゲート・ソース間電圧－ドレイン電流特性を有する。一方、出力トランジスタ１３及び１４は、図４の特性曲線Ｌ２に示されるゲート・ソース間電圧－ドレイン電流特性を有する。

図４に示すように、第３の出力トランジスタ１３は、例えば第１の出力トランジスタ１１と比べて第１端子（ソース）及び制御端子（ゲート）間の電圧｜Ｖｇｓ｜に応じたドレイン電流量｜Ｉｄｓ／Ｗ｜が大きく、且つ第１端子（ソース）及び制御端子（ゲート）間の耐圧（Ｖｇｓ最大印加電圧）が低いトランジスタである。このような特性を有する第１導電型（Ｐチャネル型）の出力トランジスタ１３としては、例えば第１の出力トランジスタ１１と比べてゲート絶縁膜を薄く形成したトランジスタや、第１導電型（Ｐチャネル型）の例えばＬＤＭＯＳ（横方向拡散ＭＯＳ）トランジスタが用いられる。なお、第１導電型（Ｐチャネル型）の出力トランジスタ１３の第１端子（ソース）及び第２端子（ドレイン）間の耐圧は、第１の出力トランジスタ１１と同等以上あればよい。

同様に、第４の出力トランジスタ１４は、例えば第２の出力トランジスタ１２と比べて第１端子（ソース）及び制御端子（ゲート）間の電圧Ｖｇｓに応じたドレイン電流量Ｉｄｓ／Ｗが大きく、且つ第１端子（ソース）及び制御端子（ゲート）間の耐圧（Ｖｇｓ最大印加電圧）が低いトランジスタである。このような特性を有する第２導電型（Ｎチャネル型）の出力トランジスタ１４としては、例えば第２の出力トランジスタ１２と比べてゲート絶縁膜を薄く形成したトランジスタや、第２導電型（Ｎチャネル型）の例えばＬＤＭＯＳ（横方向拡散ＭＯＳ）トランジスタが用いられる。なお、第２導電型（Nチャネル型）の出力トランジスタ１４の第１端子（ソース）及び第２端子（ドレイン）間の耐圧は、第２の出力トランジスタ１２と同等以上あればよい。

以下に、図１に示す増幅回路１００の動作について、上記した第１導電型（Ｐチャネル型）のトランジスタを「ＰＭＯＳトランジスタ」、第２導電型（Ｎチャネル型）のトランジスタを「ＮＭＯＳトランジスタ」と称して説明する。

図３に示す増幅回路１００は、差動段１０の非反転入力端（＋）に入力端子Ｎ１が接続され、反転入力端（－）に出力端子Ｎ２が接続された負帰還構成を有する。この際、図２に示す一例では、各増幅回路１００が受ける入力信号ＶＩとは、デコーダ８０５から出力された階調電圧信号Ｆである。よって、増幅回路１００には、各画素に対応した映像データ片のデータ期間毎に、画素の輝度レベルを表す階調に対応した電圧レベルのステップ信号が入力信号ＶＩとして入力され、当該入力信号ＶＩに対応した出力電圧ＶＯが出力端子Ｎ２から出力される。尚、増幅回路１００が受ける電源電位Ｅ１～Ｅ４のうちの、例えば電源電位Ｅ１、Ｅ３が高位電源電位、電源電位Ｅ２、Ｅ４が低位電源電位である。

ここで、初期状態として、入力信号ＶＩが一定電圧であり出力電圧ＶＯが出力安定状態にあるときは、差動段１０の出力端Ｎ３、Ｎ４から夫々出力された第１差動信号ＶＮ３、及び第２差動信号ＶＮ４の電圧値は一定である。つまり、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２各々のゲート・ソース間電圧｜Ｖｇｓ｜が、それぞれの閾値電圧の絶対値よりも若干大きい電圧で安定している。尚、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２が共にオン状態の際に、夫々に流れるアイドリング電流は、第１及び第２差動信号ＶＮ３、ＶＮ４によって十分小さい電流に制御されている。

第１の電位制御回路２０に含まれるＰＭＯＳトランジスタ２１は、ノードＮ５の第１シフト信号ＶＮ５を、差動段１０の第１差動信号ＶＮ３からＰＭＯＳトランジスタ２１の閾値電圧（絶対値）程度に高い電位に制御する。ここで、ＰＭＯＳトランジスタ１１及び２１の閾値電圧が同程度とすると、出力安定状態にあるノードＮ５の第１シフト信号ＶＮ５は電源電位Ｅ１に十分近い電圧を有する。このとき、ＰＭＯＳトランジスタ２２は、自身のゲート・ソース間電圧が閾値電圧（絶対値）より十分大きく、オン状態となっている。したがって、第１シフト信号ＶＮ５を制御端子（ゲート）に受けるＰＭＯＳトランジスタ１３は、ゲート・ソース間電圧差が閾値電圧（絶対値）より小さいので、オフ状態となる。

また、第２の電位制御回路３０に含まれるＮＭＯＳトランジスタ３１は、ノードＮ６の第２シフト信号ＶＮ６を、差動段１０の第２差動信号ＶＮ４からＮＭＯＳトランジスタ３１の閾値電圧程度に低い電位に制御する。ここで、ＮＭＯＳトランジスタ１２及び３１の閾値電圧が同程度とすると、出力安定状態にあるノードＮ６の第２シフト信号ＶＮ６は電源電位Ｅ２に十分近い電圧を有する。このとき、ＮＭＯＳトランジスタ３２は、ゲート・ソース間電圧差が閾値電圧より十分大きく、オン状態となっている。したがって、第２シフト信号ＶＮ６を制御端子（ゲート）に受けるＮＭＯＳトランジスタ１４は、自身のゲート・ソース間電圧差が閾値電圧より小さく、オフ状態となる。

このように、入力信号ＶＩが一定電圧で出力電圧ＶＯが出力安定状態のときには、出力トランジスタとしてのＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１４は共にオフ状態となる。

次に、入力信号ＶＩ及び出力信号ＶＯが共に安定状態にあるデータ期間から次のデータ期間で入力信号ＶＩが電源電位Ｅ１側（高電位側）のレベル電圧へ変化する場合の動作について説明する。この際、差動段１０の第１及び第２出力端Ｎ３、Ｎ４の第１及び第２差動信号ＶＮ３、ＶＮ４は共に電源電位Ｅ２側（低電位側）へ変化し、ＮＭＯＳトランジスタ１２はオフ状態となる。これに対して、ＰＭＯＳトランジスタ１１は自身のゲート・ソース間電圧差が拡大してオン状態となり、電源電位Ｅ１に基づく電流を出力端子Ｎ２に送出することで、当該出力端子Ｎ２、及びこの出力端子Ｎ２に接続されている負荷、つまりデータ線の負荷容量に対して充電を行う。

また、差動段１０の第２差動信号ＶＮ４が低下すると、第２の電位制御回路３０から出力される第２シフト信号ＶＮ６は電源電位Ｅ２まで低下する。このためＮＭＯＳトランジスタ１４は引き続きオフ状態を維持する。また、差動段１０の第１差動信号ＶＮ３が低下すると、第１の電位制御回路２０から出力される第１シフト信号ＶＮ５も電源電位Ｅ１近傍から低下する。第１シフト信号ＶＮ５によりＰＭＯＳトランジスタ１３のゲート・ソース間電圧差が拡大し、ＰＭＯＳトランジスタ１３の閾値電圧を超えると、ＰＭＯＳトランジスタ１３がオンとなる。これにより、ＰＭＯＳトランジスタ１３は、電源電位Ｅ１に基づく電流を出力端子Ｎ２に送出することで、この出力端子Ｎ２に接続されている負荷、つまりデータ線の寄生容量に対して充電を行う。つまり、前述したＰＭＯＳトランジスタ１１による充電動作と共同することで、充電速度を促進させる。

ところで、前述したように、ＰＭＯＳトランジスタ１３は、図４の特性曲線Ｌ２に示すゲート・ソース間電圧－ドレイン電流特性を有する。よって、ＰＭＯＳトランジスタ１３は、図４の特性曲線Ｌ１に示すゲート・ソース間電圧－ドレイン電流特性を有するＰＭＯＳトランジスタ１１に比べて高い電流駆動能力を有している。このためＰＭＯＳトランジスタ１３のゲート・ソース間電圧差が、ＰＭＯＳトランジスタ１１のゲート・ソース間電圧差よりもＰＭＯＳトランジスタ２１の閾値電圧（絶対値）分だけ小さくても、ＰＭＯＳトランジスタ１３は、高い電流駆動能力で出力端子Ｎ２に接続される負荷を充電することができる。したがって、ＰＭＯＳトランジスタ１３の素子サイズを縮小しても、当該ＰＭＯＳトランジスタ１３により、出力端子Ｎ２に接続される負荷を過不足なく充電することができるので、増幅回路１００のチップ占有面積を削減することが可能となる。

なお、差動段１０の第１差動信号ＶＮ３が大幅に低下した場合には、第１シフト信号ＶＮ５もこれに追随して低下するが、第１シフト信号ＶＮ５の電位変動はＰＭＯＳトランジスタ２２により、ＰＭＯＳトランジスタ１３の耐圧（Ｖｇｓ最大印加電圧）までの電圧範囲に制限される。これによりＰＭＯＳトランジスタ１３は自身のゲート・ソース間電圧が耐圧内に制限され、耐圧超過による素子破壊を防いでいる。

そして、出力端子Ｎ２に接続されている負荷の電位が入力信号ＶＩに応じた出力信号ＶＯに近づくと、差動段１０の第１及び第２出力端Ｎ３、Ｎ４の第１及び第２差動信号ＶＮ３、ＶＮ４は低下した電位から徐々に上昇し初期状態の電位まで戻ったところで安定状態となる。同様に第１シフト信号ＶＮ５も第１差動信号ＶＮ３に追従して上昇し、初期状態の電位まで戻ったところで安定状態となる。ＰＭＯＳトランジスタ１３はオフ状態で安定する。

次に、入力信号ＶＩ及び出力信号ＶＯが共に安定状態にあるデータ期間から次のデータ期間で入力信号ＶＩが電源電位Ｅ２側（低電位側）のレベル電圧へ変化する場合の動作について説明する。この際、差動段１０の第１及び第２出力端Ｎ３、Ｎ４の第１及び第２差動信号ＶＮ３、ＶＮ４は共に電源電位Ｅ１側（高電位側）へ変化し、ＰＭＯＳトランジスタ１１はオフ状態となる。これに対して、ＮＭＯＳトランジスタ１２は自身のゲート・ソース間電圧差が拡大してオン状態となり、出力端子Ｎ２に接続されている負荷、つまりデータ線の負荷容量に蓄積されている電荷を放電させる。

また、差動段１０の第１差動信号ＶＮ３が上昇すると、第１の電位制御回路２０から出力された第１シフト信号ＶＮ５は電源電位Ｅ１まで上昇する。このためＰＭＯＳトランジスタ１３はオフ状態となる。また、差動段１０の第２差動信号ＶＮ４が上昇すると、第２の電位制御回路３０から出力された第２シフト信号ＶＮ６も電源電位Ｅ２近傍から上昇する。第２シフト信号ＶＮ６によりＮＭＯＳトランジスタ１４のゲート・ソース間電圧差が拡大し、ＮＭＯＳトランジスタ１４の閾値電圧を超えると、ＮＭＯＳトランジスタ１４がオンとなる。

これにより、ＮＭＯＳトランジスタ１４は、出力端子Ｎ２に接続されている負荷、つまりデータ線の負荷容量に蓄積されている電荷を放電させる。つまり、前述したＮＭＯＳトランジスタ１２による放電動作と共同することで、放電速度を促進させる。

ところで、前述したように、ＮＭＯＳトランジスタ１４は、図４の特性曲線Ｌ２に示すゲート・ソース間電圧－ドレイン電流特性を有する。よって、ＮＭＯＳトランジスタ１４は、図４の特性曲線Ｌ１に示すゲート・ソース間電圧－ドレイン電流特性を有するＮＭＯＳトランジスタ１２に比べて高い電流駆動能力を有している。このためＮＭＯＳトランジスタ１４のゲート・ソース間電圧差が、ＮＭＯＳトランジスタ１２のゲート・ソース間電圧差よりＮＭＯＳトランジスタ３１の閾値電圧だけ小さくても、ＮＭＯＳトランジスタ１４は高い電流駆動能力で出力端子Ｎ２に接続されている負荷を充電することができる。したがって、ＮＭＯＳトランジスタ１４の素子サイズを縮小しても、当該ＮＭＯＳトランジスタ１４により、出力端子Ｎ２に接続されている負荷に蓄積されている電荷を過不足なく放電することができるので、増幅回路１００のチップ占有面積を削減することが可能となる。

なお、差動段１０の第２差動信号ＶＮ４が大幅に上昇した場合には、第２シフト信号ＶＮ６もこれに追随して上昇するが、第２シフト信号ＶＮ６の電位変動はＮＭＯＳトランジスタ３２により、ＮＭＯＳトランジスタ１４の耐圧（Ｖｇｓ最大印加電圧）までの電圧範囲に制限される。これによりＮＭＯＳトランジスタ１４はゲート・ソース間電圧が耐圧内に制限され、耐圧超過による素子破壊を防いでいる。

そして、出力端子Ｎ２に接続されている負荷の電位が入力信号ＶＩに応じた出力信号ＶＯに近づくと、差動段１０の第１及び第２出力端Ｎ３、Ｎ４の第１及び第２差動信号ＶＮ３、ＶＮ４は上昇した電位から徐々に低下し初期状態の電位まで戻ったところで安定状態となる。同様に第２シフト信号ＶＮ６も第２差動信号ＶＮ４に対応して低下し、初期状態の電位まで戻ったところで安定状態となる。ＮＭＯＳトランジスタ１４はオフ状態となって安定する。

このように、図３に示す増幅回路１００では、ブースト回路ＢＳＴの出力トランジスタ１３及び１４として、例えばＬＤＭＯＳトランジスタのように、通常のＭＯＳトランジスタに比べてゲート・ソース間電圧に対するドレイン電流が大きい素子を採用する。ＬＤＭＯＳトランジスタは、通常のＭＯＳトランジスタに比べて、ドレイン・ソース間電圧｜Ｖｄｓ｜の耐圧は同等以上で、ゲート・ソース間電圧｜Ｖｇｓ｜に対する耐圧がドレイン・ソース間電圧｜Ｖｄｓ｜の耐圧よりも低く形成された素子を用いる。

つまり、増幅回路１００では、ブースト回路ＢＳＴに含まれる出力トランジスタ１３及び１４として、差動アンプに含まれる出力トランジスタ１１及び１２と比べてゲート・ソース間電圧に対するドレイン電流が大きく、ゲート・ソース間電圧に対する耐圧が低い例えばＬＤＭＯＳトランジスタのようなトランジスタを採用する。そこで、増幅回路１００では、出力トランジスタ１３及び１４のゲート・ソース間電圧に対する耐圧を超えないように、両トランジスタ（１３、１４）のゲート電位の変動範囲を制限するトランジスタ２２及び３２を設けている。しかしながら、差動段１０の第１差動信号ＶＮ３が常にバイアス信号ＶＢＰ以上、及び、差動段１０の第２差動信号ＶＮ４が常にバイアス信号ＶＢＮ以下となるような設計が施されているのであれば、トランジスタ２２及び３２を省いてもよい。

要するに、入力信号（ＶＩ）を受ける入力端子（Ｎ１）と、増幅された出力信号（ＶＯ）を出力する出力端子（Ｎ２）と、を含む増幅回路１００として、以下の第１及び第２の電源端子、差動段、第１及び第２の電位制御回路と、第１～第４の出力トランジスタを含むものであれば良い。

つまり、第１及び第２の電源端子（ＮＥ１、ＮＥ２）は、夫々が第１の電源電位（Ｅ１）及びこの第１の電源電位よりも低い第２の電源電位（Ｅ２）を夫々受ける。

差動段（１０）は、入力信号と出力信号との差分に対応した第１差動信号（ＶＮ３）及びこの第１差動信号と同位相で電位の異なる第２差動信号（ＶＮ４）を生成する。

第１の出力トランジスタ（１１）は、第１導電型（Ｐチャネル型）であり、第１の電源端子（ＮＥ１）に接続されており、第１差動信号（ＶＮ３）を自身の制御端子（ゲート）で受け、第１の電源電位に基づき第１差動信号に対応した電流を出力端子（Ｎ２）に供給する。

第２の出力トランジスタ（１２）は、第２導電型（Ｎチャネル型）であり、第２の電源端子（ＮＥ２）に接続されており、第２差動信号（ＶＮ４）を自身の制御端子（ゲート）で受け、当該第２差動信号に対応した電流を出力端子（Ｎ２）から第２の電源端子（ＮＥ２）に向けて流す。

第１の電位制御回路（２０）は、第１差動信号（ＶＮ３）を第１の電源電位（Ｅ１）側へレベルシフトした第１シフト信号（ＶＮ５）を生成する。

第２の電位制御回路（３０）は、第２差動信号（ＶＮ４）を第２の電源電位（Ｅ２）側へレベルシフトした第２シフト信号（ＶＮ６）を生成する。

第３の出力トランジスタ（１３）は、第１導電型（Ｐチャネル型）であり、第１の電源端子（ＮＥ１）に接続されており、第１シフト信号（ＶＮ５）を自身の制御端子（ゲート）で受け、第１の電源電位に基づき第１シフト信号に対応した電流を出力端子（Ｎ２）に供給する。

第４の出力トランジスタ（１４）は、第２導電型（Ｎチャネル型）であり、第２の電源端子（ＮＥ２）に接続されており、第２シフト信号（ＶＮ６）を自身の制御端子（ゲート）で受け、第２シフト信号に対応した電流を出力端子（Ｎ２）から第２の電源端子に向けて流す。

ここで、第３の出力トランジスタ（１３）は、第１の出力トランジスタ（１１）と比べて、第１の電源端子及び制御端子間の電圧（Ｖｇｓ）に対する耐圧が低く、第１の電源端子及び制御端子間の電圧（Ｖｇｓ）に対応したドレイン電流が大きいトランジスタである。また、第４の出力トランジスタ（１４）は、第２の電源端子及び制御端子間の電圧（Ｖｇｓ）に対する耐圧が低く、第２の出力トランジスタ（１２）と比べて、第２の電源端子及び制御端子間の電圧（Ｖｇｓ）に対応したドレイン電流が大きいトランジスタである。

よって、図３に示す増幅回路１００によれば、出力トランジスタ１３及び１４の素子サイズを大きくすることなく、負荷（例えばデータ線の負荷容量）に対する充放電速度を促進させることができる。従って、本発明によれば、チップ占有面積の増加及びコスト高を招くことなく、増幅回路の出力応答時間の短縮を図ることが可能となる。

なお、上記第１の実施例では、増幅回路１００が、第１及び第２の電位制御回路２０及び３０、第３及び第４の出力トランジスタ１３及び１４を共に有するブースト回路ＢＳＴの構成を説明したが、第１の電位制御回路２０と第３の出力トランジスタ１３、又は、第２の電位制御回路３０と第３の出力トランジスタ１４の一方だけで構成してもよい。このような構成は、出力端子Ｎ２に対する充電速度又は放電速度の一方を特に高くする増幅回路１００として好適である。

図５は、図３に示す第１及び第２の電位制御回路２０及び３０に夫々含まれる第１負荷素子２３及び第２負荷素子３３として電流源２３Ａ及び３３Ａを採用した、本発明の第２の実施例としての増幅回路１００の内部構成を示す回路図である。尚、図５に示す構成では、図３に示す第１負荷素子２３及び第２負荷素子３３として電流源２３Ａ及び３３Ａを採用した点を除く他の構成は図３に示すものと同一である。

図５において、電流源２３Ａは、図５に示すようにノードＮ５及び電源端子ＮＥ１間に接続されており、電源端子ＮＥ１で受けた電源電位Ｅ１に基づき所定の定電流を生成し、これを図５に示すノードＮ５に送出する。電流源３３Ａは、図５に示すようにノードＮ６及び電源端子ＮＥ２間に接続されており、ノードＮ６から所定の定電流を引き抜く。

尚、電流源２３Ａ及び３３Ａが流す定電流の電流値は、それぞれ第１及び第２シフト信号ＶＮ５及びＶＮ６の変動を妨げない電流値に設定される。具体的には、電流源２３Ａは、自身のゲートに、所定のバイアス電圧を受けるＰＭＯＳトランジスタで構成されてもよい。同様に、電流源３３Ａは、自身のゲートに、所定のバイアス電圧を受けるＮＭＯＳトランジスタで構成されてもよい。電流源２３Ａ及び３３Ａは夫々出力安定状態で、出力トランジスタ１３及び１４をオフ状態に安定に維持させる。

図６は、図５に示す第１及び第２の電位制御回路２０及び３０として他の内部構成を採用した、本発明の第３の実施例としての増幅回路１００の内部構成を示す回路図である。尚、図６に示す構成では、ブースト回路ＢＳＴの第１及び第２の電位制御回路２０及び３０内に、夫々耐圧保護回路２４及び３４を新たに設けた点を除く他の構成は、図５に示すもの同一である。

耐圧保護回路２４は、例えば自身の第１端子（ソース）が電源端子ＮＥ１に接続されており、第２端子（ドレイン）がノードＮ５を介して出力トランジスタ１３の制御端子（ゲート）に接続されている第１導電型（Ｐチャネル型）のトランジスタ２４Ａを含む。トランジスタ２４Ａは、自身の制御端子（ゲート）で制御信号ＸＣＴＬを受ける。

耐圧保護回路３４は、例えば自身の第１端子（ソース）が電源端子ＮＥ２に接続されており、第２端子（ドレイン）がノードＮ６を介して出力トランジスタ１４の制御端子（ゲート）に接続されている第２導電型（Ｎチャネル型）のトランジスタ３４Ａを含む。トランジスタ３４Ａは、自身の制御端子（ゲート）で制御信号ＣＴＬを受ける。

尚、上記した制御信号ＣＴＬ及びＸＣＴＬは互いに位相が反転した信号であり、例えば駆動制御部１０１において生成される。この場合、駆動制御部１０１は、例えば電源起動時点から、電源電位が規定の電圧値に到る電源起動完了時点までの所定期間に亘り、耐圧保護を実施させる論理レベル０の制御信号ＸＣＴＬ及び論理レベル１の制御信号ＣＴＬを耐圧保護回路２４及び３４に供給する。そして、電源起動完了後は、駆動制御部１０１は、耐圧保護を停止させる論理レベル１の制御信号ＸＣＴＬ及び論理レベル０の制御信号ＣＴＬを耐圧保護回路２４及び３４に供給する。

よって、電源起動時など、バイアス電圧ＶＢＮ及びＶＢＰを供給するバイアス回路が安定動作するまでの間に第１及び第２のシフト信号ＶＮ５及びＶＮ６が不定状態になり、出力トランジスタ１３及び１４のゲート・ソース間電圧差が耐圧超過になる虞がある場合にだけ、トランジスタ２４Ａ及び３４Ａがオン状態になる。これにより、第１及び第２シフト信号ＶＮ５、ＶＮ６が電源起動時直後の不定状態から速やかに出力トランジスタ１３、１４のゲート・ソース間電圧差がゼロとなる。

したがって、耐圧保護回路２４及び３４によれば、増幅回路１００の不安定動作時（例えば電源起動時）において、出力トランジスタ１３及び１４のゲート・ソース間電圧差が耐圧超過になるのが防止される。

尚、上記した実施例では制御信号ＣＴＬ及びＸＣＴＬを駆動制御部１０１で生成するものとして説明したが、これら制御信号ＣＴＬ及びＸＣＴＬを生成する回路をデータドライバ１０３内に設けても良い。

図７は、図６に示す耐圧保護回路２４及び３４として他の内部構成を採用した、本発明の第４の実施例としての増幅回路１００の内部構成を示す回路図である。尚、耐圧保護回路２４及び３４各々の内部構成を除く他の構成は図６に示すものと同一である。

図７に示す構成では、耐圧保護回路２４は、第１導電型（Ｐチャネル型）のトランジスタ２４Ｂ及び２４Ｃを含む。トランジスタ２４Ｂは、自身の第１端子（ソース）が電源端子ＮＥ１に接続されており、第２端子（ドレイン）及び制御端子（ゲート）が共にトランジスタ２４Ｃの第１端子（ソース）に接続されている。トランジスタ２４Ｃは、自身の第２端子（ドレイン）及び制御端子（ゲート）が共にノードＮ５を介して出力トランジスタ１３の制御端子（ゲート）に接続されている。ここで、トランジスタ２４Ｂ及び２４Ｃは、それぞれの閾値電圧（絶対値）の合計が出力トランジスタ１３の耐圧（Ｖｇｓ最大印加電圧）よりも少し低い電圧となるような素子サイズで構築されている。

このように、耐圧保護回路２４は、夫々がダイオード接続された第１導電型（Ｐチャネル型）のトランジスタ２４Ｂ及び２４Ｃが、ノードＮ５及び電源端子ＮＥ１間に縦続接続された構成を有する。

耐圧保護回路３４は、第２導電型（Ｎチャネル型）のトランジスタ３４Ｂ及び３４Ｃを含む。トランジスタ３４Ｂは、自身の第１端子（ソース）が電源端子ＮＥ２に接続されており、第２端子（ドレイン）及び制御端子（ゲート）が共にトランジスタ３４Ｃの第１端子（ソース）に接続されている。トランジスタ３４Ｃは、自身の第２端子（ドレイン）及び制御端子（ゲート）が共にノードＮ６を介して出力トランジスタ１４の制御端子（ゲート）に接続されている。ここで、トランジスタ３４Ｂ及び３４Ｃは、それぞれの閾値電圧（絶対値）の合計が出力トランジスタ１４の耐圧（Ｖｇｓ最大印加電圧）よりも少し低い電圧となるような素子サイズで構築されている。

このように、耐圧保護回路３４は、夫々がダイオード接続された第１導電型（Ｐチャネル型）のトランジスタ３４Ｂ及び３４Ｃが、ノードＮ６及び電源端子ＮＥ２間に縦続接続された構成を有する。

かかる構成により、トランジスタ２４Ｂ、２４Ｃ、３４Ｂ及び３４Ｃは、第１及び第２のシフト信号ＶＮ５及びＶＮ６がそれぞれ設定された閾値電圧の合計を超えるとオン状態となり、当該第１及び第２のシフト信号ＶＮ５及びＶＮ６の電位変動を制限する。したがって、電源起動時等で第１及び第２のシフト信号ＶＮ５及びＶＮ６が不定状態になり得る場合も含め、出力トランジスタ１３及び１４のゲート・ソース間電圧差が耐圧超過になるのを防止することができる。尚、耐圧保護回路２４及び３４の各々内で、夫々がダイオード接続されたトランジスタを縦続に接続する段数は図７に示すような２段に限定されず、３段以上の複数であっても構わない。

図８は、図１の増幅回路１００における差動段１０の一例としての差動段１０Ａを示す回路図である。

差動段１０Ａは、第２導電型（Ｎチャネル型）のトランジスタ６１及び６２からなるＮＭＯＳ差動対と、第１導電型（Ｐチャネル型）のトランジスタ６３及び６４からなるＰＭＯＳ差動対と、電流源６５及び６６と、を含む。

電流源６５は、自身の一端が低電位側の電源端子Ｅ４に接続されており、他端がトランジスタ６１及び６２各々の第１端子（ソース）に共通に接続されている。電流源６６は、自身の一端が高電位側の電源端子Ｅ３に接続されており、他端がトランジスタ６３及び６４各々の第１端子（ソース）に共通に接続されている。

トランジスタ６１及び６３各々の制御端子（ゲート）、つまりＮＭＯＳ差動対及びＰＭＯＳ差動対各々の一方の入力が差動段１０Ａの非反転入力端（＋）として、入力端子Ｎ１と接続されている。また、トランジスタ６２及び６４各々の制御端子（ゲート）、つまりＮＭＯＳ差動対及びＰＭＯＳ差動対各々の他方の入力が差動段１０Ａの反転入力端（－）として、出力端子Ｎ２と接続されている。

また、差動段１０Ａは、上記したＮＭＯＳ差動対（６１、６２）と接続されている第１導電型（Ｐチャネル型）のトランジスタ４１～４４を含む。

トランジスタ４１及び４２は、夫々の第１端子（ソース）が高電位側の電源端子Ｅ３に接続されており、制御端子（ゲート）同士が共通に接続されている。トランジスタ４１の第２端子（ドレイン）はノードＮ３２を介してトランジスタ４３の第１端子（ソース）、及びＮＭＯＳ差動対を為すトランジスタ６２の第２端子（ドレイン）に接続されている。トランジスタ４２の第２端子（ドレイン）はノードＮ３１を介してトランジスタ４４の第１端子（ソース）、及び上記したＮＭＯＳ差動対を為すトランジスタ６１の第２端子（ドレイン）に接続されている。

トランジスタ４３及び４４は、夫々の制御端子（ゲート）でバイアス電圧ＶＢ１を受ける。トランジスタ４３の第２端子（ドレイン）は、トランジスタ４１及び４２各々の制御端子（ゲート）及びノードＮ３５に接続されている。トランジスタ４４の第２端子（ドレイン）は、第１の出力端子Ｎ３に接続されている。

トランジスタ４１～４４は、第１のカスコードカレントミラー回路を構成している。ここで、トランジスタ４４及び４３のドレインが夫々、第１のカスコードカレントミラー回路の第１端子及び第２端子となる。

また、差動段１０Ａは、上記したＰＭＯＳ差動対（６３、６４）と接続されている第２導電型（Ｎチャネル型）のトランジスタ５１～５４を含む。

トランジスタ５１及び５２は、夫々の第１端子（ソース）が低電位側の電源端子Ｅ４に接続されており、制御端子（ゲート）同士が共通に接続されている。トランジスタ５１の第２端子（ドレイン）はノードＮ３４を介してトランジスタ５３の第１端子（ソース）、及びＰＭＯＳ差動対を為すトランジスタ６４の第２端子（ドレイン）に接続されている。トランジスタ５２の第２端子（ドレイン）はノードＮ３３を介してトランジスタ５４の第１端子（ソース）、及び上記したＰＭＯＳ差動対を為すトランジスタ６３の第２端子（ドレイン）に接続されている。

トランジスタ５３及び５４は、夫々の制御端子（ゲート）でバイアス電圧ＶＢ２を受ける。トランジスタ５３の第２端子（ドレイン）は、トランジスタ５１及び５２各々の制御端子（ゲート）及びノードＮ３６に接続されている。トランジスタ５４の第２端子（ドレイン）は、第２の出力端子Ｎ４に接続されている。

トランジスタ５１～５４は、第２のカスコードカレントミラー回路を構成している。ここで、トランジスタ５４及び５３のドレインが夫々、第２のカスコードカレントミラー回路の第１端子及び第２端子となる。

ここで、第１及び第２のカスコードカレントミラー回路各々の第１端子が、差動段１０Ａの第１の出力端子Ｎ３及び第２の出力端子Ｎ４となる。

更に、差動段１０Ａは、第１の浮遊電流源７１及び第２の浮遊電流源７２を含む。

浮遊電流源７１は、第１のカスコードカレントミラー回路の第１端子（Ｎ３）と第２のカスコードカレントミラー回路の第１端子（Ｎ４）との間に接続されている。浮遊電流源７２は、第１のカスコードカレントミラー回路の第２端子（Ｎ３５）と第２のカスコードカレントミラー回路の第２端子（Ｎ３６）との間に接続されている。

浮遊電流源７１は、第１導電型（Ｐチャネル型）のトランジスタ７３及び第２導電型（Ｎチャネル型）のトランジスタ７４を含む。トランジスタ７３は、自身の第１端子（ソース）が第１のカスコードカレントミラー回路のトランジスタ４４の第２端子（ドレイン）に接続されており、第２端子（ドレイン）が第２のカスコードカレントミラー回路のトランジスタ５４の第２端子（ドレイン）に接続されている。トランジスタ７４は、自身の第１端子（ソース）が第２のカスコードカレントミラー回路のトランジスタ５４の第２端子（ドレイン）に接続されており、第２端子（ドレイン）が第１のカスコードカレントミラー回路のトランジスタ４４の第２端子（ドレイン）に接続されている。トランジスタ７３は、自身の制御端子（ゲート）でバイアス電圧ＶＢ３を受け、トランジスタ７４は、自身の制御端子（ゲート）でバイアス電圧ＶＢ４を受ける。

浮遊電流源７１は、バイアス電圧ＶＢ３及びＶＢ４に応じた定電流を、第１のカスコードカレントミラー回路の第１端子（Ｎ３）及び第２のカスコードカレントミラー回路の第１端子（Ｎ４）の第１端子間に流す。

浮遊電流源７２は、自身の一端がノードＮ３５に接続されており、他端がノードＮ３６に接続されている。浮遊電流源７２は、所定の一定電流を、第１のカスコードカレントミラー回路の第２端子（Ｎ３５）及び第２のカスコードカレントミラー回路の第２端子（Ｎ３６）の第２端子間に流す。

かかる構成により、差動段１０Ａは、出力端子Ｎ２の出力信号ＶＯに対して入力端子Ｎ１の入力信号ＶＩが変化する場合、差動段１０Ａの出力端子対（Ｎ３，Ｎ４）の電位はそれぞれ入力信号ＶＩの電圧変化と逆方向へ作用する。

尚、例えば図３の増幅回路１００の出力端子Ｎ２と、差動段１０Ａの各端子のうちの少なくとも１つの端子との間に、増幅動作の出力安定化を図るために位相補償用のキャパシタを備えていてもよい。

以上、図３、図５～図７に示される増幅回路１００に含まれるブースト回路ＢＳＴによれば、入力信号ＶＩの変化に速やかに追従し、出力端子Ｎ２に接続される負荷を十分な電流駆動能力で充電及び放電することが可能となる。また、当該ブースト回路ＢＳＴでは、出力トランジスタ１３及び１４のサイズを小さくしても、増幅回路１００の出力応答時間を過不足なく短縮することが可能となる。

よって、図２に示すように、このような増幅回路１００をｎ個含む出力部８０６を採用すれば、データドライバ１０３自体の省面積化及び低コスト化が可能となる。

更に、かかる増幅回路１００によれば、出力応答時間を短縮させることができるので、当該増幅回路１００をデータドライバ１０３に搭載することにより、表示パネルの大画面化及び高解像度化に適応した高品質な表示を低コストで実現することが可能となる。

１０ 差動段
１１～１４ 出力トランジスタ
２０ 第１の電位制御回路
３０ 第２の電位制御回路
１００ 増幅回路
１０３ データドライバ
８０６ 出力部
ＢＳＴ ブースト回路

Claims (15)

1. 入力信号を受ける入力端子と、
   出力信号を出力する出力端子と、
   第１の電源電位及び前記第１の電源電位よりも低い第２の電源電位を夫々受ける第１及び第２の電源端子と、
   前記入力信号と前記出力信号との差分に対応した第１差動信号及び前記第１差動信号と同位相で電位の異なる第２差動信号を生成する差動段と、
   前記第１の電源端子に接続されており、前記第１差動信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１差動信号に対応した電流を前記出力端子に供給する第１導電型の第１の出力トランジスタと、
   前記第２の電源端子に接続されており、前記第２差動信号を自身の制御端子で受け、当該第２差動信号に対応した電流を前記出力端子から前記第２の電源端子に向けて流す第２導電型の第２の出力トランジスタと、
   前記第１差動信号を前記第１の電源電位側へレベルシフトした第１シフト信号を生成する第１の電位制御回路と、
   前記第２差動信号を前記第２の電源電位側へレベルシフトした第２シフト信号を生成する第２の電位制御回路と、
   前記第１の電源端子に接続されており、前記第１シフト信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１シフト信号に対応した電流を前記出力端子に供給する第１導電型の第３の出力トランジスタと、
   前記第２の電源端子に接続されており、前記第２シフト信号を自身の制御端子で受け、前記第２シフト信号に対応した電流を前記出力端子から前記第２の電源端子に向けて流す第２導電型の第４の出力トランジスタと、を有し、
   前記第３の出力トランジスタは、前記第１の出力トランジスタと比べて、前記第１の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第１の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであり、
   前記第４の出力トランジスタは、前記第２の出力トランジスタと比べて、前記第２の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第２の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであることを特徴とする半導体装置。
2. 前記第１の電源電位以上の電位を有する第３の電源電位を受ける第３の電源端子と、
   前記第２の電源電位以下の電位を有する第４の電源電位を受ける第４の電源端子と、を含み、
   前記第１の電位制御回路は、前記第１の電源端子に自身の第１の端子が接続されており第２の端子が前記第３の出力トランジスタの前記制御端子に接続されている第１負荷素子と、前記第１負荷素子の前記第２の端子及び前記第４の電源端子間に縦続接続されている第１導電型の第１及び第２のトランジスタと、を含み、前記第１のトランジスタの制御端子で前記第１差動信号を受け、前記第２のトランジスタの制御端子で第１のバイアス信号を受けることで前記第１負荷素子の前記第２の端子から前記第１シフト信号を出力し、
   前記第２の電位制御回路は、前記第２の電源端子に自身の第１の端子が接続されており第２の端子が前記第４の出力トランジスタの前記制御端子に接続されている第２負荷素子と、前記第２負荷素子の前記第２の端子及び前記第３の電源端子間に縦続接続されている第２導電型の第３及び第４のトランジスタと、を含み、前記第３のトランジスタの制御端子で前記第２差動信号を受け、前記第４のトランジスタの制御端子で第２のバイアス信号を受けることで前記第２負荷素子の前記第２の端子から前記第２シフト信号を出力することを特徴とする請求項１に記載の半導体装置。
3. 前記第１負荷素子は電流源又は抵抗素子で構成され、前記第２負荷素子は電流源又は抵抗素子で構成されることを特徴とする請求項２に記載の半導体装置。
4. 前記第１の電位制御回路は、オン状態に設定された場合に前記第１負荷素子の前記第２の端子と前記第１の電源端子とを接続する第１のスイッチを含み、
   前記第２の電位制御回路は、オン状態に設定された場合に前記第２負荷素子の前記第２の端子と前記第２の電源端子とを接続する第２のスイッチを含み、
   前記第１及び第２のスイッチは共に、電源投入時点から所定期間の間だけオン状態に設定されることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記第１の電位制御回路は、前記第１負荷素子の前記第２の端子及び前記第１の電源端子間に縦続接続された複数のダイオード接続トランジスタを含み、
   前記第２の電位制御回路は、前記第２負荷素子の前記第２の端子及び前記第２の電源端子間に縦続接続された複数のダイオード接続トランジスタを含むことを特徴とする請求項２又は３に記載の半導体装置。
6. 前記差動段は、
   第１電流源及び第２電流源と、
   入力対をなす第１入力及び第２入力を受け、前記第１電流源で生成された電流を前記第１入力及び前記第２入力に基づいて２分した電流を自身の出力対から引き込む第２導電型の第１の差動対と、
   前記第１入力及び前記第２入力を受け、前記第２電流源で生成された電流を前記第１入力及び前記第２入力に基づいて２分した電流を自身の出力対から送出する第１導電型の第２の差動対と、
   前記第１の差動対の前記出力対に接続されており、前記第１の差動対の前記出力対に引き込まれる電流に対応した電流を自身の第１端に送出すると共に、前記第１端に送出された電流に対応した電流を自身の第２端に送出する第１導電型の第１のカスコードカレントミラー回路と、
   前記第１のカスコードカレントミラー回路の前記第１端に一端が接続された第１の浮遊電流源と、
   前記第１のカスコードカレントミラー回路の前記第２端に一端が接続された第２の浮遊電流源と、
   前記第２の差動対の前記出力対に接続されており、前記第２の差動対の前記出力対から送出された電流に対応した電流を自身の第１端から引き込むと共に、前記第１端に引き込まれた電流に対応した電流を自身の第２端から引き込む第２導電型の第２のカスコードカレントミラー回路と、を有し、
   前記入力端子で前記第１入力を受け、前記出力端子から出力される出力信号を前記第２入力として受け、
   前記第２のカスコードカレントミラー回路の前記第１端に前記第１の浮遊電流源の他端が接続され、前記第２のカスコードカレントミラー回路の前記第２端に前記第２の浮遊電流源の他端が接続され、
   前記第１のカスコードカレントミラー回路の前記第２端から前記第１差動信号が出力され、前記第２のカスコードカレントミラー回路の前記第２端から前記第２差動信号が出力されることを特徴とする請求項１～５のいずれか１に記載の半導体装置。
7. 前記第１及び第２の出力トランジスタは共にＭＯＳトランジスタであり、
   前記第３及び第４の出力トランジスタは、前記制御端子をなすゲート電極と半導体層との間の絶縁膜が前記第１の出力トランジスタと比べて薄い構成とされるか、もしくはＬＤＭＯＳ（横方向拡散ＭＯＳ）型のトランジスタであることを特徴とする請求項１～６のいずれか１に記載の半導体装置。
8. 入力信号を受ける入力端子と、
   出力信号を出力する出力端子と、
   第１の電源電位及び前記第１の電源電位と異なる第２の電源電位を夫々受ける第１及び第２の電源端子と、
   前記入力信号と前記出力信号との差分に対応した第１差動信号及び前記第１差動信号と同位相で電位の異なる第２差動信号を生成する差動段と、
   前記第１の電源端子に接続されており、前記第１差動信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１差動信号に対応した電流を前記出力端子に出力する第１導電型の第１の出力トランジスタと、
   前記第２の電源端子に接続されており、前記第２差動信号を自身の制御端子で受け、前記第２の電源電位に基づき前記第２差動信号に対応した電流を前記出力端子に出力する第２導電型の第２の出力トランジスタと、
   前記第１差動信号を前記第１の電源電位側へレベルシフトした第１シフト信号を生成する第１の電位制御回路と、
   前記第１の電源端子に接続されており、前記第１シフト信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１シフト信号に対応した電流を前記出力端子に出力する第１導電型の第３の出力トランジスタと、
   を有し、
   前記第３の出力トランジスタは、前記第１の出力トランジスタと比べて、前記第１の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第１の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタである、
   ことを特徴とする半導体装置。
9. 前記第１の電源電位に対し、前記第２の電源電位と同一方向で、前記第２の電源電位以上の電位差を有する第３の電源電位を受ける第３の電源端子と、を含み、
   前記第１の電位制御回路は、前記第１の電源端子に自身の第１の端子が接続されており第２の端子が前記第３の出力トランジスタの前記制御端子に接続されている第１負荷素子と、前記第１負荷素子の前記第２の端子及び前記第３の電源端子間に縦続接続されている第１導電型の第１及び第２のトランジスタと、を含み、前記第１のトランジスタの制御端子で前記第１差動信号を受け、前記第２のトランジスタの制御端子で第１のバイアス信号を受けることで前記第１負荷素子の前記第２の端子から前記第１シフト信号を出力することを特徴とする請求項８に記載の半導体装置。
10. 前記第１負荷素子は電流源又は抵抗素子で構成されることを特徴とする請求項９に記載の半導体装置。
11. 前記第１の電位制御回路は、オン状態に設定された場合に前記第１負荷素子の前記第２の端子と前記第１の電源端子とを接続する第１のスイッチを含み、
    前記第１のスイッチは、電源投入時点から所定期間の間だけオン状態に設定されることを特徴とする請求項９又は１０に記載の半導体装置。
12. 前記第１の電位制御回路は、前記第１負荷素子の前記第２の端子及び前記第１の電源端子間に縦続接続された複数のダイオード接続トランジスタを含むことを特徴とする請求項９又は１０に記載の半導体装置。
13. 前記第１及び第２の出力トランジスタは共にＭＯＳトランジスタとされ、
    前記第３の出力トランジスタは、前記第１の出力トランジスタと比べて、前記制御端子をなすゲート電極と半導体層の間の絶縁膜が薄い構成とされるか、もしくはＬＤＭＯＳ（横方向拡散ＭＯＳ）型のトランジスタとされることを特徴とする請求項８～１２のいずれか１に記載の半導体装置。
14. 複数の画素各々の輝度レベルに対応した電圧値を夫々有する複数の階調電圧を個別に増幅して表示デバイスに供給する複数の増幅回路を含むデータドライバであって、
    前記増幅回路の各々は、
    前記階調電圧を入力信号として受ける入力端子と、
    前記階調電圧を増幅して得た出力信号を前記表示デバイスに供給する出力端子と、
    第１の電源電位及び前記第１の電源電位と異なる第２の電源電位を夫々受ける第１及び第２の電源端子と、
    前記入力信号と前記出力信号との差分に対応した第１差動信号及び前記第１差動信号と同位相で電位の異なる第２差動信号を生成する差動段と、
    前記第１の電源端子に接続されており、前記第１差動信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１差動信号に対応した電流を前記出力端子に出力する第１導電型の第１の出力トランジスタと、
    前記第２の電源端子に接続されており、前記第２差動信号を自身の制御端子で受け、前記第２の電源電位に基づき前記第２差動信号に対応した電流を前記出力端子に出力する第２導電型の第２の出力トランジスタと、
    前記第１差動信号を前記第１の電源電位側へレベルシフトした第１シフト信号を生成する第１の電位制御回路と、
    前記第１の電源端子に接続されており、前記第１シフト信号を自身の制御端子で受け、前記第１の電源電位に基づき前記第１シフト信号に対応した電流を前記出力端子に出力する第１導電型の第３の出力トランジスタと、
    を有し、
    前記第３の出力トランジスタは、前記第１の出力トランジスタと比べて、前記第１の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第１の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであることを特徴とするデータドライバ。
15. 前記第２差動信号を前記第２の電源電位側へレベルシフトした第２シフト信号を生成する第２の電位制御回路と、
    前記第２の電源端子に接続されており、前記第２シフト信号を自身の制御端子で受け、前記第２の電源電位に基づき前記第２シフト信号に対応した電流を前記出力端子に出力する第２導電型の第４の出力トランジスタと、を更に有し、
    前記第４の出力トランジスタは、前記第２の出力トランジスタと比べて、前記第２の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第２の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであることを特徴とする請求項１４記載のデータドライバ。

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