JP7283939B2 - 半導体装置及びデータドライバ - Google Patents
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Description
更に、増幅回路100は、差動段10、第1導電型(Pチャネル型)の第1の出力トランジスタ11、第2導電型(Nチャネル型)の第2の出力トランジスタ12を含む差動アンプと、ブースト回路BSTと、を含む。
11~14 出力トランジスタ
20 第1の電位制御回路
30 第2の電位制御回路
100 増幅回路
103 データドライバ
806 出力部
BST ブースト回路
Claims (15)
- 入力信号を受ける入力端子と、
出力信号を出力する出力端子と、
第1の電源電位及び前記第1の電源電位よりも低い第2の電源電位を夫々受ける第1及び第2の電源端子と、
前記入力信号と前記出力信号との差分に対応した第1差動信号及び前記第1差動信号と同位相で電位の異なる第2差動信号を生成する差動段と、
前記第1の電源端子に接続されており、前記第1差動信号を自身の制御端子で受け、前記第1の電源電位に基づき前記第1差動信号に対応した電流を前記出力端子に供給する第1導電型の第1の出力トランジスタと、
前記第2の電源端子に接続されており、前記第2差動信号を自身の制御端子で受け、当該第2差動信号に対応した電流を前記出力端子から前記第2の電源端子に向けて流す第2導電型の第2の出力トランジスタと、
前記第1差動信号を前記第1の電源電位側へレベルシフトした第1シフト信号を生成する第1の電位制御回路と、
前記第2差動信号を前記第2の電源電位側へレベルシフトした第2シフト信号を生成する第2の電位制御回路と、
前記第1の電源端子に接続されており、前記第1シフト信号を自身の制御端子で受け、前記第1の電源電位に基づき前記第1シフト信号に対応した電流を前記出力端子に供給する第1導電型の第3の出力トランジスタと、
前記第2の電源端子に接続されており、前記第2シフト信号を自身の制御端子で受け、前記第2シフト信号に対応した電流を前記出力端子から前記第2の電源端子に向けて流す第2導電型の第4の出力トランジスタと、を有し、
前記第3の出力トランジスタは、前記第1の出力トランジスタと比べて、前記第1の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第1の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであり、
前記第4の出力トランジスタは、前記第2の出力トランジスタと比べて、前記第2の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第2の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであることを特徴とする半導体装置。 - 前記第1の電源電位以上の電位を有する第3の電源電位を受ける第3の電源端子と、
前記第2の電源電位以下の電位を有する第4の電源電位を受ける第4の電源端子と、を含み、
前記第1の電位制御回路は、前記第1の電源端子に自身の第1の端子が接続されており第2の端子が前記第3の出力トランジスタの前記制御端子に接続されている第1負荷素子と、前記第1負荷素子の前記第2の端子及び前記第4の電源端子間に縦続接続されている第1導電型の第1及び第2のトランジスタと、を含み、前記第1のトランジスタの制御端子で前記第1差動信号を受け、前記第2のトランジスタの制御端子で第1のバイアス信号を受けることで前記第1負荷素子の前記第2の端子から前記第1シフト信号を出力し、
前記第2の電位制御回路は、前記第2の電源端子に自身の第1の端子が接続されており第2の端子が前記第4の出力トランジスタの前記制御端子に接続されている第2負荷素子と、前記第2負荷素子の前記第2の端子及び前記第3の電源端子間に縦続接続されている第2導電型の第3及び第4のトランジスタと、を含み、前記第3のトランジスタの制御端子で前記第2差動信号を受け、前記第4のトランジスタの制御端子で第2のバイアス信号を受けることで前記第2負荷素子の前記第2の端子から前記第2シフト信号を出力することを特徴とする請求項1に記載の半導体装置。 - 前記第1負荷素子は電流源又は抵抗素子で構成され、前記第2負荷素子は電流源又は抵抗素子で構成されることを特徴とする請求項2に記載の半導体装置。
- 前記第1の電位制御回路は、オン状態に設定された場合に前記第1負荷素子の前記第2の端子と前記第1の電源端子とを接続する第1のスイッチを含み、
前記第2の電位制御回路は、オン状態に設定された場合に前記第2負荷素子の前記第2の端子と前記第2の電源端子とを接続する第2のスイッチを含み、
前記第1及び第2のスイッチは共に、電源投入時点から所定期間の間だけオン状態に設定されることを特徴とする請求項2又は3に記載の半導体装置。 - 前記第1の電位制御回路は、前記第1負荷素子の前記第2の端子及び前記第1の電源端子間に縦続接続された複数のダイオード接続トランジスタを含み、
前記第2の電位制御回路は、前記第2負荷素子の前記第2の端子及び前記第2の電源端子間に縦続接続された複数のダイオード接続トランジスタを含むことを特徴とする請求項2又は3に記載の半導体装置。 - 前記差動段は、
第1電流源及び第2電流源と、
入力対をなす第1入力及び第2入力を受け、前記第1電流源で生成された電流を前記第1入力及び前記第2入力に基づいて2分した電流を自身の出力対から引き込む第2導電型の第1の差動対と、
前記第1入力及び前記第2入力を受け、前記第2電流源で生成された電流を前記第1入力及び前記第2入力に基づいて2分した電流を自身の出力対から送出する第1導電型の第2の差動対と、
前記第1の差動対の前記出力対に接続されており、前記第1の差動対の前記出力対に引き込まれる電流に対応した電流を自身の第1端に送出すると共に、前記第1端に送出された電流に対応した電流を自身の第2端に送出する第1導電型の第1のカスコードカレントミラー回路と、
前記第1のカスコードカレントミラー回路の前記第1端に一端が接続された第1の浮遊電流源と、
前記第1のカスコードカレントミラー回路の前記第2端に一端が接続された第2の浮遊電流源と、
前記第2の差動対の前記出力対に接続されており、前記第2の差動対の前記出力対から送出された電流に対応した電流を自身の第1端から引き込むと共に、前記第1端に引き込まれた電流に対応した電流を自身の第2端から引き込む第2導電型の第2のカスコードカレントミラー回路と、を有し、
前記入力端子で前記第1入力を受け、前記出力端子から出力される出力信号を前記第2入力として受け、
前記第2のカスコードカレントミラー回路の前記第1端に前記第1の浮遊電流源の他端が接続され、前記第2のカスコードカレントミラー回路の前記第2端に前記第2の浮遊電流源の他端が接続され、
前記第1のカスコードカレントミラー回路の前記第2端から前記第1差動信号が出力され、前記第2のカスコードカレントミラー回路の前記第2端から前記第2差動信号が出力されることを特徴とする請求項1~5のいずれか1に記載の半導体装置。 - 前記第1及び第2の出力トランジスタは共にMOSトランジスタであり、
前記第3及び第4の出力トランジスタは、前記制御端子をなすゲート電極と半導体層との間の絶縁膜が前記第1の出力トランジスタと比べて薄い構成とされるか、もしくはLDMOS(横方向拡散MOS)型のトランジスタであることを特徴とする請求項1~6のいずれか1に記載の半導体装置。 - 入力信号を受ける入力端子と、
出力信号を出力する出力端子と、
第1の電源電位及び前記第1の電源電位と異なる第2の電源電位を夫々受ける第1及び第2の電源端子と、
前記入力信号と前記出力信号との差分に対応した第1差動信号及び前記第1差動信号と同位相で電位の異なる第2差動信号を生成する差動段と、
前記第1の電源端子に接続されており、前記第1差動信号を自身の制御端子で受け、前記第1の電源電位に基づき前記第1差動信号に対応した電流を前記出力端子に出力する第1導電型の第1の出力トランジスタと、
前記第2の電源端子に接続されており、前記第2差動信号を自身の制御端子で受け、前記第2の電源電位に基づき前記第2差動信号に対応した電流を前記出力端子に出力する第2導電型の第2の出力トランジスタと、
前記第1差動信号を前記第1の電源電位側へレベルシフトした第1シフト信号を生成する第1の電位制御回路と、
前記第1の電源端子に接続されており、前記第1シフト信号を自身の制御端子で受け、前記第1の電源電位に基づき前記第1シフト信号に対応した電流を前記出力端子に出力する第1導電型の第3の出力トランジスタと、
を有し、
前記第3の出力トランジスタは、前記第1の出力トランジスタと比べて、前記第1の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第1の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタである、
ことを特徴とする半導体装置。 - 前記第1の電源電位に対し、前記第2の電源電位と同一方向で、前記第2の電源電位以上の電位差を有する第3の電源電位を受ける第3の電源端子と、を含み、
前記第1の電位制御回路は、前記第1の電源端子に自身の第1の端子が接続されており第2の端子が前記第3の出力トランジスタの前記制御端子に接続されている第1負荷素子と、前記第1負荷素子の前記第2の端子及び前記第3の電源端子間に縦続接続されている第1導電型の第1及び第2のトランジスタと、を含み、前記第1のトランジスタの制御端子で前記第1差動信号を受け、前記第2のトランジスタの制御端子で第1のバイアス信号を受けることで前記第1負荷素子の前記第2の端子から前記第1シフト信号を出力することを特徴とする請求項8に記載の半導体装置。 - 前記第1負荷素子は電流源又は抵抗素子で構成されることを特徴とする請求項9に記載の半導体装置。
- 前記第1の電位制御回路は、オン状態に設定された場合に前記第1負荷素子の前記第2の端子と前記第1の電源端子とを接続する第1のスイッチを含み、
前記第1のスイッチは、電源投入時点から所定期間の間だけオン状態に設定されることを特徴とする請求項9又は10に記載の半導体装置。 - 前記第1の電位制御回路は、前記第1負荷素子の前記第2の端子及び前記第1の電源端子間に縦続接続された複数のダイオード接続トランジスタを含むことを特徴とする請求項9又は10に記載の半導体装置。
- 前記第1及び第2の出力トランジスタは共にMOSトランジスタとされ、
前記第3の出力トランジスタは、前記第1の出力トランジスタと比べて、前記制御端子をなすゲート電極と半導体層の間の絶縁膜が薄い構成とされるか、もしくはLDMOS(横方向拡散MOS)型のトランジスタとされることを特徴とする請求項8~12のいずれか1に記載の半導体装置。 - 複数の画素各々の輝度レベルに対応した電圧値を夫々有する複数の階調電圧を個別に増幅して表示デバイスに供給する複数の増幅回路を含むデータドライバであって、
前記増幅回路の各々は、
前記階調電圧を入力信号として受ける入力端子と、
前記階調電圧を増幅して得た出力信号を前記表示デバイスに供給する出力端子と、
第1の電源電位及び前記第1の電源電位と異なる第2の電源電位を夫々受ける第1及び第2の電源端子と、
前記入力信号と前記出力信号との差分に対応した第1差動信号及び前記第1差動信号と同位相で電位の異なる第2差動信号を生成する差動段と、
前記第1の電源端子に接続されており、前記第1差動信号を自身の制御端子で受け、前記第1の電源電位に基づき前記第1差動信号に対応した電流を前記出力端子に出力する第1導電型の第1の出力トランジスタと、
前記第2の電源端子に接続されており、前記第2差動信号を自身の制御端子で受け、前記第2の電源電位に基づき前記第2差動信号に対応した電流を前記出力端子に出力する第2導電型の第2の出力トランジスタと、
前記第1差動信号を前記第1の電源電位側へレベルシフトした第1シフト信号を生成する第1の電位制御回路と、
前記第1の電源端子に接続されており、前記第1シフト信号を自身の制御端子で受け、前記第1の電源電位に基づき前記第1シフト信号に対応した電流を前記出力端子に出力する第1導電型の第3の出力トランジスタと、
を有し、
前記第3の出力トランジスタは、前記第1の出力トランジスタと比べて、前記第1の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第1の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであることを特徴とするデータドライバ。 - 前記第2差動信号を前記第2の電源電位側へレベルシフトした第2シフト信号を生成する第2の電位制御回路と、
前記第2の電源端子に接続されており、前記第2シフト信号を自身の制御端子で受け、前記第2の電源電位に基づき前記第2シフト信号に対応した電流を前記出力端子に出力する第2導電型の第4の出力トランジスタと、を更に有し、
前記第4の出力トランジスタは、前記第2の出力トランジスタと比べて、前記第2の電源端子及び前記制御端子間の電圧に対する耐圧が低く、前記第2の電源端子及び前記制御端子間の電圧に対応したドレイン電流が大きいトランジスタであることを特徴とする請求項14記載のデータドライバ。
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