JP2005338131A - 駆動回路およびそれを備える表示装置 - Google Patents

Abstract

【課題】 発振に対する安定性が高く、かつ薄膜トランジスタの適用に適した駆動回路およびそれをデータ線駆動用として備えた表示装置を提供する。
【解決手段】 差動増幅段２０は、入力電圧信号Ｖｉおよび出力電圧Ｖｏの電圧差に応じた差動増幅電圧Ｖｄを出力する。増幅段３０は、ｎ型トランジスタ３５のソースフォロア動作により、実質的に増幅率１で差動増幅電圧Ｖｄを増幅した中間電圧Ｖｍを生成する。プッシュプル型の出力段４０は、出力ノードＮｏを介して電圧源間に直列接続された出力トランジスタ４１および４２で構成される。出力トランジスタ４１のゲートには、差動増幅段２０からの差動増幅電圧Ｖｄが直接入力され、出力トランジスタ４２のゲートには、オフ時におけるゲート・ソース間電圧が低減されるように、増幅段３０からの中間電圧Ｖｍが入力される。
【選択図】 図５

Description

この発明は、絶縁ゲート型電界効果トランジスタを用いた駆動回路に関し、より特定的には、入力電圧信号に応じた出力電圧を低出力インピーダンスで生成可能な駆動回路およびそれをデータ線駆動に用いた表示装置に関する。

電圧駆動型発光素子である液晶素子を備えた液晶表示装置では、各画素における表示輝度は、液晶素子に書込まれる電圧に依存する。特に、各画素で多段階の階調表示を実行する構成では、データ線等を介して画素に書込まれる電圧を変動が発生しないように高精度に制御する必要がある。また、液晶表示装置以外の他の電子機器等においても、入力電圧信号に追従した出力電圧を低出力インピーダンスで高精度に供給することが求められるケースは多い。

一般的にこのようなケースでは、入力電圧信号および出力電圧を差動入力とする差動増幅段と、当該差動増幅段の出力に応じて出力ノードへ電流を供給する出力トランジスタとの組合せによる電圧発生回路が構成される。たとえば、特許文献１には、ソースフォロワ動作するｎＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いて出力トランジスタを構成することによって位相余裕を大きくした、安定度の高い内部電圧発生回路が開示されている。

さらに、負荷充電用の出力用半導体素子および負荷放電用の出力用半導体素子との両方を配置して、いわゆる「プッシュプル型」の出力段を有する増幅装置を液晶表示装置に適用する技術が開示されている（たとえば特許文献２）。特に、特許文献２の構成では、差動増幅段の相補出力にそれぞれ応じて充電用および放電用の出力用半導体素子のゲート電圧を制御することによって、入力信号電圧に高速応答して低消費電力で大容量性負荷を駆動する構成が示されている。

また、液晶表示装置等のフラットパネルディスプレイに適用される薄膜トランジスタ（ＴＦＴ）については、ゲート・ソース間に加わる逆方向電圧、すなわちターンオフ時でのゲート・ソース間電圧が大きくなるほど、トランジスタの寿命に悪影響を及ぼすことが報告されている（たとえば非特許文献１）。
特開２０００−１４８２６３号公報 特開２００１−３３７６５８号公報 浦岡行治他６名，「低温ポリシリコン薄膜トランジスタのホットキャリア劣化」，平成１４年度応用物理学会中国四国支部研究会「ＳＯＩおよびＴＦＴデバイス技術の現状と将来展望」，応用物理学会，平成１４年，ｐ．７８−８３

特許文献１に開示された内部電圧発生回路は、半導体集積回路装置等の内部で固定的な内部電圧を安定的に生成するための回路であるため、その入力電圧信号は一定レベルに固定される。その一方、液晶表示装置等の表示装置において画素への書込電圧の駆動に用いられる駆動回路では、入力電圧信号は１ラインごとの走査周期に従って逐次変化していく。このため、表示画像に対応させて各画素における表示輝度を正確に設定するために、入力電圧信号の変化に追従して出力電圧を正確かつ高速に生成する必要がある。

すなわち、高応答性のために差動増幅段を含んで構成される駆動回路は負帰還増幅回路として動作するため発振動作が内在するが、このような駆動回路において、発振動作を抑制した増幅動作によって、入力電圧信号の変化に追従させて出力電圧を安定的に制御する必要がある。

また、特許文献２に開示されたプッシュプル型の出力段を含む構成では、貫通電流を防止するために、充電用および放電用の出力用半導体素子の一方のみが導通される動作条件が選択される。このため、少なくとも一方の出力用半導体素子は非導通（オフ）されることになり、出力用半導体素子のオフ頻度が高くなる。したがって、液晶表示装置等のフラットパネルディスプレイに搭載されて、出力用半導体素子が電界効果トランジスタ、特にＴＦＴ素子で構成される場合には、ゲート逆方向電圧、すなわちターンオフ時でのゲート・ソース間電圧を考慮した長寿命化を図る必要がある。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、発振に対する安定性が高く、かつ薄膜トランジスタの適用に適した駆動回路およびそれをデータ線駆動用として備えた表示装置を提供することである。

この発明による駆動回路は、入力電圧信号が入力される第１の入力ノードおよび出力ノードと接続された第２の入力ノードとの間の電圧差に応じた第１の電圧を出力する差動増幅段と、差動増幅段が出力した第１の電圧を実質的に１の増幅率で増幅して、第１の電圧に応じた第２の電圧を出力する増幅段と、出力ノードへ出力電圧を生成するための出力段とを備える。出力段は、第１の電圧源および出力ノードの間に電気的に接続され、かつ、差動増幅段からの第１の電圧をゲートに受ける第１の電界効果トランジスタと、第２の電圧源および出力ノードの間に電気的に接続され、かつ、増幅段からの第２の電圧をゲートに受ける第２の電界効果トランジスタとを含む。

この発明の他の構成による駆動回路は、入力電圧信号が入力される第１の入力ノードおよび出力ノードと接続された第２の入力ノードの間の電圧差に応じた第１の電圧を出力する差動増幅段と、差動増幅段が出力した第１の電圧を実質的に１の増幅率で増幅して、第１の電圧に応じた第２の電圧を第１の中間ノードに出力する第１の増幅段と、差動増幅段が出力した第１の電圧を実質的に１の増幅率で増幅して、第１の電圧に応じた第３の電圧を第２の中間ノードに出力する第２の増幅段とを備える。第１の電圧および第２の電圧の電圧差と、第１の電圧および第３の電圧の電圧差とは極性が異なる。駆動回路は、出力ノードへ出力電圧を生成するための出力段をさらに備える。出力段は、第１の電圧源および出力ノードの間に電気的に接続され、かつ、ゲートが第２の中間ノードと接続される第１の電界効果トランジスタと、第２の電圧源および出力ノードの間に電気的に接続され、かつ、ゲートが第１の中間ノードと接続される第２の電界効果トランジスタとを含む。

この発明による表示装置は、行列状に配置され、各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、画素の行ごとに設けられ、それぞれが周期的に選択される複数のゲート線と、画素の列ごとに設けられる複数のデータ線と、複数の画素のそれぞれでの表示輝度を示す表示信号に応じて表示電圧を順次生成して、複数のデータ線へ出力するデータ駆動回路とを備える。データ駆動回路は、表示信号のデコード結果に応じた階調電圧を表示電圧として生成するデコード回路と、複数のデータ線ごとに設けられる請求項１から１４のいずれか１項に記載の駆動回路とを含み、駆動回路の第１の入力ノードは、デコード回路からの表示電圧を受け、かつ、駆動回路の出力ノードは、複数のデータ線のうちの対応する１本と接続され、複数の画素は、複数のゲート線のうちの対応する１本が選択されたときに、複数のデータ線のうちの対応する１本と電気的に接続されて、表示電圧を書込まれる。

この発明による駆動回路は、出力段を構成する第１および第２の電界効果トランジスタを差動増幅段からの出力電圧および増幅率が実質的に１の増幅段からの出力電圧によって駆動するので、利得を抑えたことにより発振が起りにくく動作の安定性が高い。さらに、第２の電界効果トランジスタのオフ時でのゲート・ソース間電圧を低減できるので、特に電界効果トランジスタがＴＦＴ素子で構成された場合の長寿命化に効果がある。

この発明の他の構成による駆動回路は、増幅率が実質的に１である第１および第２増幅段からの出力電圧によって、出力段を構成する第１および第２の電界効果トランジスタを駆動するので、利得を抑えたことにより発振が起りにくく動作の安定性が高い。さらに、第１および第２の電界効果トランジスタの両方について、オフ時でのゲート・ソース間電圧を低減できるので、特に電界効果トランジスタがＴＦＴ素子で構成された場合の長寿命化に効果がある。

この発明による液晶表示装置では、上記の駆動回路を各データ線のデータ線駆動回路として適用する。したがって、表示信号に応じた表示電圧を発振動作を防止して正確かつ安定的に各データ線へ駆動できるとともに、駆動回路の出力段を構成する電界効果トランジスタ（特にＴＦＴ素子）の長寿命化を図ることができる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとして詳細な説明は繰返さないものとする。

［比較例として示される駆動回路］
図１は、この発明の比較例として示される駆動回路の構成を示す回路図である。

図１を参照して、比較例として示される駆動回路１００は、差動増幅段２０と、増幅段１０３と、出力段４０とを備える。

差動増幅段２０は、カレントミラーアンプを構成するｐ型トランジスタ２１，２２およびｎ型トランジスタ２３，２４と、定電流源２５とを含む。なお、本実施の形態においては、トランジスタは、ゲート電圧により電流量が制御される電界効果トランジスタ、代表的には、絶縁体基板上に形成されるＴＦＴ素子で構成されるものとする。

ｐ型トランジスタ２１は、図示しない高電圧源から高電圧ＶＨが供給される高電圧ノードＮＨおよびノードＮ１の間に接続される。ｐ型トランジスタ２２は、高電圧ノードＮＨおよびノードＮ２の間に接続される。ｎ型トランジスタ２３はノードＮ１およびＮ３の間に接続され、ｎ型トランジスタ２４はノードＮ２およびノードＮ３の間に接続される。定電流源２５は、ノードＮ３および低電圧ノードＮＬの間に接続されて、ＭＯＳトランジスタ２１〜２４によって構成されるカレントミラーアンプへの動作電流を供給する。低電圧ノードＮＬには、図示しない低電圧源より低電圧ＶＬが供給される。

ｐ型トランジスタ２１および２２の各ゲートはノードＮ２と接続される。ｎ型トランジスタ２３のゲートは、差動増幅段２０の一方の入力ノードＮｉ１（反転入力端子）に相当する。入力ノードＮｉ１には入力電圧信号Ｖｉが供給される。ｎ型トランジスタ２４のゲートは、差動増幅段２０の他方の入力ノードＮｉ２（非反転入力端子）に相当する。入力ノードＮｉ２は、出力電圧Ｖｏが生成される出力ノードＮｏと接続される。

増幅段１０３は、ｐ型トランジスタ３３および定電流源３４を含む。ｐ型トランジスタ３３は、高電圧ノードＮＨおよびノードＮ４の間に接続される。定電流源３４はノードＮ４および低電圧ノードＮＬの間に接続される。ｐ型トランジスタ３３のゲートは、ノードＮ１と接続されて、差動増幅段２０の負側の出力電圧を受ける。

プッシュプル型の出力段４０は、出力トランジスタ４１および４２を含む。出力トランジスタ４１は、ｎ型トランジスタで構成され、高電圧ノードＮＨおよび出力ノードＮｏの間に接続される。出力トランジスタ４２は、ｐ型トランジスタデ構成され、出力ノードＮｏおよび低電圧ノードＮＬの間に接続される。出力トランジスタ４１および４２の各ゲートは、ノードＮ４と接続される。

差動増幅段２０は、入力電圧信号Ｖｉと出力電圧Ｖｏの電圧差をノードＮ１およびＮ２の電圧差に増幅する。これにより、ノードＮ２には正側（高電圧ＶＨ側）の出力電圧が生成され、ノードＮ１には負側（低電圧ＶＬ側）の出力電圧が生成される。

増幅段１０３は、差動増幅段２０の出力電圧を増幅した中間電圧ＶｍをノードＮ４に生成する。出力段４０では、ｎ型トランジスタで構成される出力トランジスタ４１およびｐ型トランジスタで構成される出力トランジスタ４２が増幅段１０３の出力電圧に応じてプッシュプル動作を行なうことにより、入力電圧信号Ｖｉに応じた出力電圧Ｖｏが出力ノードＮｏに生成される。

具体的には、出力電圧Ｖｏが入力電圧信号Ｖｉの電圧よりも低い場合には、差動増幅段２０のノードＮ１の電圧が低下する。これにより、増幅段１０３のｐ型トランジスタ３３がより導通の方向、すなわち電流供給量が増加する方向に動作するので、ノードＮ４の電圧は上昇する。出力トランジスタ４１のソースフォロワ動作により、出力電圧Ｖｏは中間電圧Ｖｍの上昇に従って上昇する。最終的には、出力電圧Ｖｏが入力電圧信号Ｖｉと同等レベルになるまで、中間電圧Ｖｍが上昇する。

反対に、出力電圧Ｖｏが入力電圧信号Ｖｉの電圧よりも高い場合には、差動増幅段２０のノードＮ１の電圧が上昇して、ｐ型トランジスタ３３のゲート・ソース間電圧を減少させ、トランジスタ３３をより非導通の方向、すなわち電流供給量が減少する方向に動作させる。これにより、増幅段１０３がノードＮ４に出力する中間電圧Ｖｍが低下する。出力トランジスタ４２のソースフォロワ動作により、出力電圧Ｖｏは中間電圧Ｖｍの低下に従って低下する。最終的には、出力電圧Ｖｏが入力電圧信号Ｖｉと同等レベルになるまで、中間電圧Ｖｍが低下する。

このように、駆動回路１００では、出力電圧Ｖｏを差動増幅段２０の入力ノードＮｉ２へ負帰還するループを形成することにより、出力電圧Ｖｏは、入力電圧信号Ｖｉと等しいレベルに制御される。

次に、図１に示した駆動回路１００の発振特性について説明する。ここでは、説明を簡略化するために、駆動回路１００から出力段４０を省略した、差動増幅段２０および増幅段１０３によって構成される負帰還回路２００♯の発振特性を説明する。

図２に示されるように、負帰還回路２００♯では、解析を簡略化するために、出力電圧Ｖｏと同様に変化するノードＮ４の電圧（中間電圧Ｖｍ）を出力電圧Ｖｏとして扱っている。なお、出力トランジスタ４１，４２のソースフォロワ動作により、中間電圧Ｖｍおよび出力電圧Ｖｏの電圧差は一定となっている。

負帰還回路２００♯において、出力電圧Ｖｏが入力電圧信号Ｖｉの電圧よりも大きい場合には、ｐ型トランジスタ３３のゲート電圧が上昇するため、ｐ型トランジスタ３２の電流供給量が減少して、出力電圧Ｖｏが低下する。一方、出力電圧Ｖｏが入力電圧信号Ｖｉの電圧よりも低い場合には、ｐ型トランジスタ３３の電流供給量が増加して、出力電圧Ｖｏが上昇する。すなわち、負帰還回路２００♯では、出力電圧Ｖｏが入力電圧信号Ｖｉと同レベルになるように制御される。

図３および図４は、負帰還回路２００♯の発振特性を表わすためのボード線図である。

図３を参照して、負帰還回路２００♯の総合利得は、差動増幅段２０の利得Ｇ０１および増幅段１０３の利得Ｇ０２との和、すなわちＧ０１＋Ｇ０２で示される。

動作周波数に相当する角周波数ωが上昇するにつれ、差動増幅段２０の利得Ｇ０１および増幅段１０３の利得Ｇ０２は低下する。具体的には、差動増幅段２０の利得Ｇ０１は、カットオフ周波数ωｐ１以上の領域（ω≧ωｐ１）では、−２０ｄＢ／ｄｅｃの割合で低下する。同様に、増幅段１０３の利得Ｇ０２は、カットオフ周波数ωｐ２以上の領域（ω≧ωｐ２）では、−２０ｄＢ／ｄｅｃの割合で低下する。総合利得Ｇ０１＋Ｇ０２は、ωｐ２≦ω≦ωｐ１の領域では−２０ｄＢ／ｄｅｃの割合で低下し、かつ、ω＞ωｐ１の領域では−４０ｄＢ／ｄｅｃの割合で低下して、ゲイン交差周波数ωｃにおいてＧ０１＋Ｇ０２＝０［ｄＢ］となる。

図４を参照して、負帰還回路２００♯の全体位相φは、差動増幅段２０の位相φ１および増幅段１０３の位相φ２との和φ１＋φ２で示される。

総合利得Ｇ０１＋Ｇ０２＝０［ｄＢ］となるゲイン交差周波数ωｃにおいて、全体位相φ１＋φ２が−１８０［ｄｅｇ］よりも遅れていれば図２に示す駆動回路は発振し、−１８０［ｄｅｇ］よりも進んでいれば発振しない。ゲイン交差周波数ωｃでの位相と−１８０［ｄｅｇ］との差は位相余裕Δφｍは称され、閉ループ系の安定度の一般的な指標として用いられる。位相余裕Δφｍが大きいほど、閉ループ系は発振が起りにくく安定している。

このように、比較例として示される駆動回路１００による負帰還回路２００♯では、差動増幅段２０および増幅段１０３の両方が電圧増幅能力を有しているため、利得が高い一方で位相余裕Δφｍが小さく、発振が起りやすい構成となっている。さらに、実際の駆動回路１００では、負帰還回路２００♯の後段に出力段４０がさらに設けされた３段構成となっているので、位相遅れが増大し、より発振しやすい構成となっている。

［実施の形態１］
実施の形態１では、比較例として示された駆動回路１００を改良した、発振が起りにくく、かつターンオフ時の逆電圧ストレス抑制によりＴＦＴ素子の長寿命化が図られた構成の駆動回路を説明する。

図５は、この発明の実施の形態１に従う駆動回路１０の構成を示す回路図である。

図５を参照して、実施の形態１に従う駆動回路１０は、差動増幅段２０と、増幅段３０と、出力段４０とを備える。

差動増幅段２０は、ｐ型トランジスタ２１，２２と、ｎ型トランジスタ２３，２４と定電流源２５とを含む。差動増幅段２０の構成は、負荷トランジスタであるｐ型トランジスタ２１および２２のゲートがノードＮ１と接続される点を除いては、図１に示したのと同様であるので詳細な説明は繰り返さない。すなわち、差動増幅段２０では、ノードＮ２には正側（高電圧ＶＨ側）の出力電圧が生成され、ノードＮ１には負側（低電圧ＶＬ側）の出力電圧が生成される。

増幅段３０は、高電圧ノードＮＨ２およびノードＮ４の間に接続されたｎ型トランジスタ３５と、ノードＮおよび低電圧ノードＮＬ２の間に接続された定電流源３４とを含む。ｎ型トランジスタ３５のゲートは、ノードＮ２と接続されて差動増幅段２０からの出力電圧Ｖｄ（以下、差動増幅電圧Ｖｄと称する）を受ける。

出力段４０は、図１と同様に、ｎ型トランジスタで構成された出力トランジスタ４１およびｐ型トランジスタで構成された出力トランジスタ４２を含む。特に、駆動回路１０では、出力トランジスタ４１のゲートは、ノードＮ２と接続されて差動増幅段２０からの差動増幅電圧Ｖｄを直接受ける。一方、出力トランジスタ４２のゲートは、ノードＮ４と接続されて増幅段３０からの中間電圧Ｖｍを受ける。

すなわち、図５に示した駆動回路１０において、出力トランジスタ４１および４２は、この発明における「第１の電界効果トランジスタ」および「第２の電界効果トランジスタ」にそれぞれ相当する。さらに、ノードＮ４はこの発明における「中間ノード」に相当し、差動増幅電圧Ｖｄおよび中間電圧Ｖｍは、この発明における「第１の電圧」および「第２の電圧」にそれぞれ相当する。

なお、図５に示す構成では、差動増幅段２０、増幅段３０および出力段４０のそれぞれに対応して、高電圧ＶＨ１〜ＶＨ３および低電圧ＶＬ１〜ＶＬ３を独立に設けているが、電源供給の簡略化のために、図１に示した駆動回路と同様に、高電圧ＶＨ１〜ＶＨ３および低電圧ＶＬ１〜ＶＬ３のそれぞれを高電圧ＶＨおよび低電圧ＶＬに共通化してもよい。一方、図５に示すように高電圧ＶＨ１〜ＶＨ３および低電圧ＶＬ１〜ＶＬ３を独立に設定した場合には、（ＶＨ１−ＶＬ１）＝（ＶＨ２−ＶＬ２）かつ、（ＶＨ２−ＶＬ２）＞（ＶＨ３−ＶＬ３）と設定することによって、あるいは、（ＶＨ１−ＶＬ１）＞（ＶＨ２−ＶＬ２）かつ（ＶＨ２−ＶＬ２）＝（ＶＨ３−ＶＬ３）と設定することによって低消費電力化を図ることができる。

また、差動増幅段２０においては、カレントミラー負荷として設けられるｐ型トランジスタ２１，２２の各々を抵抗素子で構成することもできる。ただしこのような場合には、差動増幅段２０の増幅度が低下する。同様に、増幅段３０において、定電流源３４を同程度の電流を流すように設計された抵抗値を有する抵抗素子で置換することも可能である。

次に、駆動回路１０の動作について説明する。

差動増幅段２０は、入力ノードＮｉ１およびＮｉ２の電圧差を増幅して、入力電圧信号Ｖｉおよび出力電圧Ｖｏの電圧差に応じた差動出力電圧Ｖｄを出力する。

増幅段３０は、ｎ型トランジスタ３５のソースフォロワ動作によって、差動増幅段２０からの差動出力電圧Ｖｄに応じた中間電圧ＶｍをノードＮ４に出力する。ソースフォロワ回路である増幅段３０では、ｎ型トランジスタ３５が飽和領域で動作するので、ソースフォロワ回路の出力電圧に相当する中間電圧Ｖｍは下記（１）式で示される。

Ｖｍ＝Ｖｄ−Ｖｔｎ−（２・Ｉ／β）^1/2…（１）
なお、（１）式中において、Ｖｔｎはｎ型トランジスタ３５のしきい値電圧であり、βはｎ型トランジスタ３５の電流増幅係数であり、Ｉは定電流源３４による一定電流である。

したがって、差動出力電圧Ｖｄの変化量ΔＶｄに対する中間電圧Ｖｍの変化量ΔＶｍの比（ΔＶｍ／ΔＶｄ）で表現される増幅段３０の増幅率は、実質的に１となる。

出力段４０は、差動増幅段２０からの差動増幅電圧Ｖｄおよび増幅段３０からの中間電圧Ｖｍに応じてプッシュプル動作を行なうことにより、出力ノードＮｏに出力電圧Ｖｏを生成する。

出力電圧Ｖｏが入力電圧信号Ｖｉの電圧よりも低い場合には、差動増幅電圧Ｖｄが上昇してｎ型トランジスタ３５のゲート・ソース間電圧を増大させるので、ｎ型トランジスタ３５はより導通する方向（電流増方向）に動作する。これにより中間電圧Ｖｍが上昇すると、出力トランジスタ４１のソースフォロワ動作によって、出力電圧Ｖｏは差動増幅電圧Ｖｄの上昇分だけ上昇し、最終的に入力電圧信号Ｖｉと出力電圧Ｖｏとが等しいレベルとなるまで、出力電圧Ｖｏが上昇する。

このとき、以下の条件を満たすように設計することにより、ｐ型トランジスタで構成される出力トランジスタ４２を非導通として、出力段４０における貫通電流の発生を防止できる。

出力電圧Ｖｏは、出力トランジスタ４１のしきい値電圧Ｖｔｎを用いて下記（２）式で示される。すなわち、出力トランジスタ４１およびｎ型トランジスタ３５のしきい値電圧は同等であるとする。

Ｖｏ＝Ｖｄ−Ｖｔｎ…（２）
一方、出力トランジスタ４２を非導通として出力段４０に貫通電流が流れないためのゲート電圧をＶｐとすると、出力トランジスタ４２のしきい値電圧をＶｔｐとして、下記（３）式が成立することが必要である。

Ｖｐ＞Ｖｏ−｜Ｖｔｐ｜…（３）
出力トランジスタ４２のゲート電圧は増幅段３０からの中間電圧Ｖｍであるので、（１）式を（３）式に代入して下記（４）式が得られる。

Ｖｄ−Ｖｔｎ−（２・Ｉ／β）^1/2＞Ｖｏ−｜Ｖｔｐ｜…（４）
（２）式を上記（４）式に代入することにより（５）式が得られる。

（２・Ｉ／β）^1/2＜｜Ｖｔｐ｜…（５）
通常、ソースフォロワ回路では、定電流源による一定電流Ｉは電流増幅係数βに対して小さく設定されるので、一般的な設計により（５）式の左辺（２・Ｉ／β）^1/2は右辺｜Ｖｔｐ｜よりも十分小さく設定される。すなわち、上記（５）式が満足されて、出力トランジスタ４２は非導通となり、出力段４０に貫通電流は流れない。

一方、出力電圧Ｖｏが入力電圧信号Ｖｉの電圧よりも高い場合には、差動増幅電圧Ｖｄが低下してｎ型トランジスタ３５のゲート・ソース間電圧を低下させるので、ｎ型トランジスタ３５はより非導通の方向（電流減方向）に動作する。これにより中間電圧Ｖｍが低下すると、出力トランジスタ４１のソースフォロワ動作によって、出力電圧Ｖｏは差動増幅電圧Ｖｄの低下分だけ低下し、最終的に入力電圧信号Ｖｉと出力電圧Ｖｏとが等しいレベルとなるまで、出力電圧Ｖｏが低下する。

このとき、以下の条件を満たすように設計することにより、ｎ型トランジスタで構成される出力トランジスタ４１を非導通として、出力段４０における貫通電流の発生を防止できる。

出力電圧Ｖｏは、ｐ型トランジスタである出力トランジスタ４２のしきい値電圧Ｖｔｐを用いて下記（６）式で示される。

Ｖｏ＝Ｖｍ＋｜Ｖｔｐ｜…（６）
他方、出力トランジスタ４１が非導通となる条件を、そのゲート電圧、すなわち差動増幅段２０からの差動増幅電圧Ｖｄを用いて示すと、下記（７）式が導出される。

Ｖｄ＜Ｖｏ＋Ｖｔｎ…（７）
ソースフォロワ回路である増幅段３０の出力する中間電圧Ｖｍに関する（１）式を変形すると下記（８）式が得られる。

Ｖｄ＝Ｖｍ＋Ｖｔｎ＋（２・Ｉ／β）^1/2…（８）
（８）式を（７）式に代入することにより、下記（９）式が得られる。

Ｖｍ＋（２・Ｉ／β）^1/2＜Ｖｏ…（９）
（６）式を上記（９）式に代入することにより下記（１０）式が得られる。

（２・Ｉ／β）^1/2＜｜Ｖｔｐ｜…（１０）
すなわち上記（５）式と同様の条件が導かれ、増幅段３０において定電流源による一定電流Ｉは電流増幅係数βに対して小さく設定する一般的な設計により、上記（１０）式を満足して出力段４０での貫通電流を防止できる。

このように出力段４０では、出力電圧Ｖｏが入力電圧信号Ｖｉよりも低い場合は出力トランジスタ４１のみが導通して出力ノードＮｏを充電する一方で、出力電圧Ｖｏが入力電圧信号Ｖｉよりも高い場合は出力トランジスタ４２のみが導通して出力ノードＮｏを放電できる。これにより、貫通電流の流れないプッシュプル動作が実現されるので、低消費電力化を図ることができる。

次に、実施の形態１に従う駆動回路１０の発振特性を説明する。ここでも説明を簡略化するために、駆動回路１０から出力段４０を省略した、差動増幅段２０および増幅段３０によって構成される負帰還回路２００の発振特性を説明する。負帰還回路２００においても、解析を簡略化するために、出力電圧Ｖｏと同様に変化するノードＮ４の電圧（中間電圧Ｖｍ）の出力電圧Ｖｏとして扱っている。

図６を参照して、負帰還回路２００は、図２に示した負帰還回路２００♯と比較して、増幅段がｐ型トランジスタではなく、ソースフォロワ動作を行なうｎ型トランジスタで構成される点が異なる。

図７および図８は、負帰還回路２００の発振特性を表わすためのボード線図である。

図７を参照して、ソースフォロワ動作をする増幅段３０の利得Ｇ０２は、そのカットオフ周波数ωｐ２より低い領域（ω＜ωｐ２）では０［ｄＢ］（増幅率≒１）であり、カットオフ周波数ωｐ２以上の領域では−２０ｄＢ／ｄｅｃで徐々に低下していく。差動増幅段２０の利得Ｇ０１は、角周波数ωに対して図３に示したのと同様に推移する。

したがって、総合利得Ｇ０１＋Ｇ０２は、ω＜ωｐ２の領域では差動増幅段２０による利得Ｇ０１と等しく、ωｐ２≦ω≦ωｐ１の領域では−２０ｄＢ／ｄｅｃの割合で低下し、かつ、ω＞ωｐ１の領域では−４０ｄＢ／ｄｅｃの割合で低下して、ゲイン交差周波数ωｃにおいてＧ０１＋Ｇ０２＝０［ｄＢ］となる。

図８を参照して、負帰還回路２００の位相φは、図４と同様に、差動増幅段２０の位相φ１および増幅段３０の位相φ２の和で示される。発振を起りにくくするように位相余裕Δφｍを大きくするには、差動増幅段２０のカットオフ周波数ωｐ１と、増幅段３０のカットオフ周波数ωｐ２との差を広げればよい。したがって、負帰還回路２００では、増幅段３０のカットオフ周波数ωｐ２を低くして高周波領域における利得を下げるか、差動増幅段２０のカットオフ周波数ωｐ１を高くして応答速度を高速化すればよい。

通常、カットオフ周波数を低くする方がカット周波数を高めるよりも簡単に実現できるので、負帰還回路２００すなわち駆動回路１０では、増幅段３０のカットオフ周波数ωｐ２を低くする方法をとっている。

ソースフォロワ動作を行なう増幅段３０では、入力電圧（すなわち差動増幅電圧Ｖｄ）の変化に対し、出力電圧（中間電圧Ｖｍ）がほぼ１：１で変化するので、電圧増幅作用は生じず電流増幅のみが行なわれる。すなわちその電圧増幅率はほぼ１（利得Ｇ０２＝０［ｄＢ］）であり、図２に示した増幅段１０３と比較して利得が大幅に小さくなる。

このため、図７に示すように、総合利得Ｇ０１＋Ｇ０２のゲイン交差周波数ωｃが図４と比較して低くなる。一方、図８に示すように、負帰還回路２００の全体位相φ１＋φ２の特性は、比較例の負帰還回路２００♯と同様であるので、位相余裕Δφｍを大きくすることができる。したがって、実施の形態１に従う負帰還回路２００すなわち駆動回路１０を、比較例の負帰還回路２００♯すなわち駆動回路１００よりも発振が送りにくい回路とすることができる。

以上の説明を考慮して再び図５を参照すると、実施の形態１に従う駆動回路１０では、出力段４０の出力トランジスタ４１が差動増幅段２０の出力電圧（差動増幅電圧Ｖｄ）によって直接駆動されているため、比較例の駆動回路１００（図１）と比較して、段数が１段少なく位相遅れが小さい。また、出力トランジスタ４２は、ソースフォロワ回路で構成された増幅段３０の出力電圧（中間電圧Ｖｍ）で駆動されている。したがって、実施の形態１に従う駆動回路１０は、比較例による駆動回路１００よりも発振が起りにくいという長所を有している。

増幅段数の減少による発振防止の効果は、図９に示される、差動増幅段２０の出力電圧を直接用いて出力トランジスタ４１，４２の各ゲートを共通に駆動する構成の駆動回路１０１によっても享受できる。しかしながら、実施の形態１に従う駆動回路１０では、以下に説明するように、比較例の駆動回路１００，１０１と比較して、出力段を構成する絶縁ゲート型電界効果トランジスタ（ＴＦＴ）の長寿命化を図ることが可能となる。

上記非特許文献１に示されるように、絶縁ゲート型電界効果トランジスタ、特にＴＦＴでは、オフ時のゲート・ソース間電圧が大きくなるほど、トランジスタの寿命が短くなることが知られている。

まず、図１に示した駆動回路１００における、出力トランジスタ４２のゲート逆方向電圧（オフ時のゲート・ソース間電圧）を求める。

出力電圧Ｖｏとしたとき中間電圧Ｖｍ＝Ｖｏ＋Ｖｔｎとなるので、出力トランジスタ４２のゲート逆方向電圧ＶＲは、下記（１１）式で示される。

ＶＲ＝Ｖｏ＋Ｖｔｎ−Ｖｏ＝Ｖｔｎ …（１１）
同様に、図９に示した駆動回路１０１においても、出力トランジスタ４２のゲート逆方向電圧ＶＲは、下記（１２）式で示される。

ＶＲ＝Ｖｄ−Ｖｏ＝Ｖｏ＋Ｖｔｎ−Ｖｏ＝Ｖｔｎ…（１２）
これに対して、実施の形態１に従う駆動回路１０では、出力電圧Ｖｏに対する差動増幅電圧Ｖｄは、上記（２）式よりＶｏ＋Ｖｔｎで示される。さらに、上記（１）式より、ノードＮ７の中間電圧Ｖｍは、Ｖｍ＝Ｖ２−Ｖｔｎ−（２・Ｉ／β）^1/2で示されるので、ゲート逆方向電圧ＶＲは下記（１３）式で示される。

ＶＲ＝Ｖｍ−Ｖｏ＝Ｖ２−Ｖｔｎ−（２・Ｉ／β）^1/2−Ｖｏ
＝Ｖｏ＋Ｖｔｎ−Ｖｔｎ−（２・Ｉ／β）^1/2−Ｖｏ
＝−（２・Ｉ／β）^1/2…（１３）
（１３）式より、出力トランジスタ４２のゲート逆方向電圧ＶＲは、０以下の−（２・Ｉ／β）^1/2となる。つまり、比較例の駆動回路１００，１０１と比較して、ゲート逆方向電圧ＶＲは、Ｖｔｎ＋（２・Ｉ／β）^1/2だけ小さくなる。この結果、出力トランジスタ４２における逆電圧ストレスが緩和されるので、電界効果型トランジスタ（代表的にはＴＦＴ素子）で構成される出力トランジスタ４２の長寿命化を図ることができる。

［実施の形態１の変形例］
図１０は、実施の形態１の変形例に従う駆動回路１２の構成を示す回路図である。

図１０を参照して、実施の形態１の変形に従う駆動回路１２は、差動増幅段２０♯と、ソースフォロワ回路で構成される増幅段３０♯と、出力段４０とを含む。

差動増幅段２０♯は、ｎ型トランジスタ２３，２４を負荷とするカレントミラー回路である。したがって、定電流源２５は、高電圧ノードＮＨ１およびノードＮ５の間に設けられ、ノードＮ３は定電流源を介することなく低電圧ノードＮＬ１と接続される。

ｎ型トランジスタ２３はノードＮ１およびノードＮ３の間に接続され、ｎ型トランジスタ２４はノードＮ２およびノードＮ３の間に接続される。ｐ型トランジスタ２１および２２は差動トランジスタとして動作し、ｐ型トランジスタ２１は、ノードＮ１およびノードＮ５の間に接続され、ｐ型トランジスタ２２はノードＮ２およびノードＮ５の間に接続される。

入力ノードＮｉ１（非反転入力端子）に相当するｐ型トランジスタ２１のゲートには、入力電圧信号Ｖｉが与えられ、入力ノードＮｉ２（反転入力端子）に相当するｐ型トランジスタ２２のゲートは出力ノードＮｏと接続される。ｎ型トランジスタ２３，２４の各ゲートは、ノードＮ１と接続される。

増幅段３０♯は、定電流源３４およびｐ型トランジスタ３６で構成される。定電流源３４は、高電圧ノードＮＨ２およびノードＮ４♯の間に接続される。ｐ型トランジスタ３６は、ノードＮ４♯および低電圧ノードＮＬ２の間に接続されてソースフォロワ動作を行なう。ｐ型トランジスタ３６のゲートは、差動増幅段２０♯のノードＮ２と接続されて、差動増幅電圧Ｖｄを受ける。

出力段４０においては、ｎ型トランジスタで構成される出力トランジスタ４１のゲートがノードＮ４♯と接続されて増幅段３０♯からの中間電圧Ｖｍ♯を受ける一方で、ｐ型トランジスタで構成される出力トランジスタ４２のゲートは、ノードＮ２と接続されて差動増幅段２０♯からの差動増幅電圧Ｖｄを直接受ける。

すなわち、図９に示した駆動回路１２では、駆動回路１０とは異なり、出力トランジスタ４１がこの発明における「第２の電界効果トランジスタ」に相当し、出力トランジスタ４２がこの発明における「第１の電界効果トランジスタ」に相当する。

差動増幅段２０♯は、差動増幅段２０と同様に、入力ノードＮｉ１およびＮｉ２の電圧差を増幅して、入力電圧信号Ｖｉおよび出力電圧Ｖｏの電圧差に応じた差動出力電圧Ｖｄを出力する。

増幅段３０♯は、ｐ型トランジスタ３６のソースフォロワ動作によって、差動増幅段２０♯からの差動出力電圧Ｖｄに応じた中間電圧Ｖｍ♯をノードＮ４に出力する。ｐ型トランジスタ３６が飽和領域で動作するので、ソースフォロワ回路の出力電圧に相当する中間電圧Ｖｍ♯は下記（１４）式で示される。

Ｖｍ♯＝Ｖｄ＋｜Ｖｔｐ｜＋（２・Ｉ／β）^1/2…（１４）
なお、（１４）式中において、Ｖｔｐ（Ｖｔｐ＜０）はｐ型トランジスタ３６のしきい値電圧である。すなわち、増幅段３０♯においても、電圧増幅率は、実質的に１である。

このように、実施の形態１の変形例に従う駆動回路１２は、実施の形態１に従う駆動回路１０と比較して、差動増幅段２０♯および増幅段３０♯においてトランジスタの導電型が適宜入れ換えられた構成となっているが、その機能は差動増幅段２０および増幅段３０と同様である。したがって、実施の形態１の変形例に従う駆動回路１２の回路動作、貫通電流の抑制機構および発振の特性は、実施の形態１に従う駆動回路１０と同様であるので詳細な説明は繰返さない。

すなわち、実施の形態１の変形例に従う駆動回路１２においても、増幅率が実質的に１の増幅段３０♯によって出力トランジスタ４１を駆動し、かつ差動増幅段２０♯からの出力電圧によって出力トランジスタ４２を直接駆動するので発振の危険性を抑制することができる。さらに、増幅段３０♯による中間電圧Ｖｍ♯によって出力トランジスタ４１を駆動することにより、出力トランジスタ４１のオフ時における逆電圧ストレスが緩和される。これにより、電界効果型トランジスタ（代表的にはＴＦＴ素子）で構成される出力トランジスタ４１の長寿命化を図ることが可能となる。

［実施の形態２］
図１１は、この発明の実施の形態２に従う駆動回路１３の構成を示す回路図である。

図１１を参照して、実施の形態２に従う駆動回路１３は、差動増幅段２０と、増幅段３０ａ，３０ｂと、出力段４０とを備える。

増幅段３０ａは、図５に示した増幅段３０と同様に構成され、ノードＮ４を介して直列接続された、定電流源３４およびソースフォロワ動作を行なうｎ型トランジスタ３５を含む。増幅段３０ｂは、図１０に示した増幅段３０♯と同様に構成され、ノードＮ４♯を介して直列接続された、定電流源３４♯およびソースフォロワ動作を行なうｐ型トランジスタ３５♯を含む。

出力段４０の出力トランジスタ４１のゲートは、増幅段３０ｂのノードＮ４♯と接続されて中間電圧Ｖｍ♯を受ける。出力トランジスタ４２のゲートは、増幅段３０ａのノードＮ４と接続されて中間電圧Ｖｍを受ける。

すなわち、図１１に示した駆動回路１３において、出力トランジスタ４１および４２は、この発明における「第１の電界効果トランジスタ」および「第２の電界効果トランジスタ」にそれぞれ相当し、増幅段３０ａおよび３０ｂは、この発明における「第１の増幅段」および「第２の増幅段」にそれぞれ相当する。同様に、ノードＮ４およびＮ４♯はこの発明における「第１の中間ノード」および「第２の中間ノード」にそれぞれ相当し、差動増幅電圧Ｖｄ、中間電圧Ｖｍおよび中間電圧Ｖｍ♯はこの発明における「第１の電圧」、「第２の電圧」および「第３の電圧」にそれぞれ相当する。

さらに、ｎ型トランジスタ３５およびｐ型トランジスタ３５♯は、この発明における「第３の電界効果トランジスタ」および「第４の電界効果トランジスタ」にそれぞれ相当し、定電流源３４および３４♯は、この発明における「第１の定電流源」および「第２の定電流源」にそれぞれ相当する。

増幅段３０ａが出力する中間電圧Ｖｍは、ｎ型トランジスタ３４のソースフォロワ動作によって（１）式と同様に下記（１５）式で示される。

Ｖｍ＝Ｖｄ−Ｖｔｎ−（２・Ｉａ／βａ）^1/2 …（１５）
なお、（１５）式において、Ｉａは定電流源３４の電流値であり、βａはｎ型トランジスタ３５の電流増幅係数である。

また、増幅段３０ａが出力する中間電圧Ｖｍ♯は、ｐ型トランジスタ３４♯のソースフォロワ動作によって、（１４）式と同様に下記（１６）式で示される。

Ｖｍ♯＝Ｖｄ＋｜Ｖｔｐ｜＋（２・Ｉｂ／βｂ）^1/2 …（１６）
なお、（１６）式において、Ｉｂは定電流源３４♯の電流値であり、βａはｐ型トランジスタ３５♯の電流増幅係数である。

駆動回路１３の基本的な回路動作および発振特性については、図５に示した実施の形態１に従う駆動回路１０と同様である。特に、駆動回路１３では、出力トランジスタ４１，４２のそれぞれのゲート・ソース間電圧がしきい値電圧よりも（２・Ｉ／β）^1/2だけ小さくなるので、出力トランジスタ４１および４２の両方について、ゲート逆方向電圧を減少できる。この結果、出力トランジスタ４１および４２の両方について、ターンオフ時の逆電圧ストレスが緩和されるので、ＴＦＴ素子の長寿命化を図ることができる。

その一方で、駆動回路１３では出力段４０での貫通電流が発生しやすくなる。

上記（１６）式で示される中間電圧Ｖｍ♯より、出力トランジスタ４１を流れる貫通電流Ｉｓは、出力トランジスタ４１の電流増幅係数をβｃとすると、下記（１７）式で示される。

Ｉｓ＝βｃ・｛Ｖｄ−Ｖｔｐ＋（２・Ｉｂ／βｂ）^1/2−Ｖｔｎ−Ｖｏ｝²／２ …（１７）
ここで、βｃは出力トランジスタ４１の電流増幅係数である。

同様に、上記（１５）式で示される中間電圧Ｖｍより、出力トランジスタ４２を流れる貫通電流Ｉｓは、出力トランジスタ４２の電流増幅係数をβｄとすると、下記（１８）式で示される。

Ｉｓ＝βｄ・｛Ｖｄ−Ｖｔｎ−（２・Ｉａ／βａ）^1/2−Ｖｔｐ−Ｖｏ｝²／２ …（１８）
出力段４０におけるプッシュ側およびプル側の駆動能力を同じ、すなわちβｃ＝βｄと仮定すると、電流の方向を考慮した上で（１７）式＝（１８）式とすることにより、下記（１９）式が導かれる。

Ｖｄ−Ｖｔｐ＋（２・Ｉａ／βａ）^1/2−Ｖｔｎ−Ｖｏ＝｛Ｖｄ−Ｖｔｎ＋（２・Ｉｂ／βｂ）^1/2−Ｖｔｐ−Ｖｏ｝
Ｖｄ−Ｖｔｐ−Ｖｔｎ−Ｖｏ＝｛（２・Ｉａ／βａ）^1/2−（２・Ｉｂ／βｂ）^1/2｝／２…（１９）
（１９）式を（１７）式に代入することにより、下記（２０）式が導出される。

Ｉｓ＝βｃ・［｛（２・Ｉｂ／βｂ）^1/2＋（２・Ｉａ／βａ）^1/2｝／２］／２…（２０）
Ｉａ＝Ｉｂおよびβａ＝βｂと設計すると、下記（２１）式が得られる。

Ｉｓ＝Ｉａ・βｃ／βａ＝Ｉｂ・βｄ／βｂ…（２１）
すなわち、貫通電流Ｉｓは、増幅段３０ａ，３０ｂでの定電流量Ｉａ，Ｉｂと、出力トランジスタ４１，４２およびソースフォロワトランジスタ３５，３５♯の電流増幅係数の比との積で示される。

したがって、これらの定電流量および電流増幅係数の比を適切に設計することにより、出力段４０での貫通電流Ｉｓの増大を防ぐことができる。

このように、実施の形態２に従う駆動回路１３では、実施の形態１に従う駆動回路と同様に、発振の危険性を抑制する一方で、出力段を構成するプッシュ側およびプル側の両方の出力トランジスタについて、ターンオフ時の逆電圧ストレス緩和による長寿命化を図ることができる。さらに、増幅段３０ａ，３０ｂを適切に設計することにより貫通電流の増大を抑制して消費電流の削減を図ることができる。

［実施の形態２の変形例］
図１２は、この発明の実施の形態２の変形例に従う駆動回路１４の構成を示す回路図である。

図１２を参照して、実施の形態２の変形例に従う駆動回路１４は、図１１に示す実施の形態２に従う駆動回路と比較して、差動増幅段２０に代えて差動増幅段２０♯を備える点で異なる。差動増幅段２０♯および差動増幅段２０の相違点については、図１０で説明したのでその詳細な説明は繰返さない。

駆動回路１４のその他の部分は、駆動回路１３と同様であるので詳細な説明は繰り返さない。このように、差動増幅段におけるトランジスタの導電型を適宜入れ換えても、同様の効果を享受する駆動回路を構成することが可能である。

なお、実施の形態２およびその変形例では、以下に説明するように、出力トランジスタのしきい値電圧を適切に設計することにより、出力段での貫通電流発生を防止することも可能である。

駆動回路１３および１４では、下記（２２）式に示すように、出力トランジスタ４１および４２の間でのゲート電圧差、すなわち中間電圧ＶｍおよびＶｍ♯の電圧差が、出力トランジスタ４１および４２のそれぞれのしきい値電圧の絶対値の和Ｖｔｎ＋｜Ｖｔｐ｜よりも大きくなる。これにより、出力段４０の貫通電流が発生する。

Ｖｍ♯−Ｖｍ＝Ｖｔｎ＋｜Ｖｔｐ｜＋（２・Ｉａ／βａ）^1/2＋（２・Ｉｂ／βｂ）^1/2 …（２２）
したがって、出力トランジスタ４１および４２のしきい値電圧の絶対値の和が、増幅段３０ａ，３０ｂによって固定的に与えられる電圧差Ｖｍ♯−Ｖｍよりも大きくなるように設計することにより、出力段４０での貫通電流発生を防止できる。

具体的には、これまでの説明と同様に、ｎ型トランジスタ３５および出力トランジスタ（ｎ型）４１のしきい値電圧ならびに、ｐ型トランジスタ３６および出力トランジスタ（ｐ型）４２のしきい値電圧をそれぞれ同等に設計するのではなく、出力トランジスタ４１および４２のしきい値電圧の絶対値の和が、ｎ型トランジスタ３５およびｐ型トランジスタ３６のしきい値電圧の絶対値の和Ｖｔｎ＋｜Ｖｔｐ｜よりも、（２・Ｉａ／βａ）^1/2＋（２・Ｉｂ／βｂ）^1/2以上大きくなるように設計すればよい。

たとえば、このようなしきい値電圧設計は、一般的に知られているように、ゲート直下領域へのイオン注入量を、ｎ型トランジスタ３５およびｐ型トランジスタ３６よりも出力トランジスタ４１および４２で多くする、すなわちゲート直下領域での不純物濃度を調節することによって実現可能である。

［実施の形態３］
上述のように、実施の形態２およびその変形例に従う駆動回路では、出力段４０での貫通電流発生を防止するには、出力トランジスタ４１，４２のしきい値電圧を大きくする必要がある。しかしながら、この場合には、しきい値電圧降下の影響によって出力電圧Ｖｏの設定可能範囲が相対的に低下する。したがって、同様の出力電圧範囲を確保するためには、しきい値電圧の増加分だけ、高電圧ＶＨ３を高く設定し、かつ、低電圧ＶＬ３を低く設定する必要が生じるので、消費電力の増加が懸念される。

したがって、実施の形態３では、出力トランジスタ４１，４２のしきい値電圧を増大させることなく貫通電流の発生を防止するとともに、実施の形態２と同様の出力トランジスタ４１，４２の長寿命化を実現可能な駆動回路の構成について説明する。

図１３は、この発明の実施の形態３に従う駆動回路１５の構成を示す回路図である。

図１３を参照して、実施の形態３に従う駆動回路１５は、実施の形態２に従う駆動回路１３の構成に加えて、電圧クランプ回路５０をさらに備える。電圧クランプ回路５０は、ノードＮ４およびＮ４♯の間、すなわち出力トランジスタ４１および４２のゲート間に設けられる。

電圧クランプ回路５０は、ノードＮ４♯およびノードＮ４の間に接続されたｎ型トランジスタ５１およびｐ型トランジスタ５２を有する。ｎ型トランジスタ５１のゲートはノードＮ４♯と接続され、ｐ型トランジスタ５２のノードはノードＮ４と接続されている。すなわち、ｎ型トランジスタ５１およびｐ型トランジスタ５２の各々は、ダイオード接続されている。

実施の形態３に従う駆動回路１３では、出力トランジスタ４１，４２と同等のしきい値電圧を有するｎ型トランジスタ５１およびｐ型トランジスタ５２をダイオードとして用いる電圧クランプによって、出力段４０での貫通電流発生を防止する。以下その機構について説明する。

出力段４０において、出力トランジスタ４１に貫通電流が流れる条件は、出力トランジスタ４１（ｎ型）のしきい値電圧Ｖｔｎを用いて、下記（２３）式で示される。

Ｖｍ♯−Ｖｏ≧Ｖｔｎ…（２３）
同様に、出力トランジスタ４２に貫通電流が流れる条件は、出力トランジスタ４２（ｐ型）のしきい値電圧Ｖｔｐ（Ｖｔｐ＜０）を用いて、下記（２４）式で示される。

Ｖｍ−Ｖｏ≧Ｖｔｐ…（２４）
（２３）式および（２４）式の差をとることにより、出力電圧Ｖｏを消去すると、下記（２５）式が得られる。

Ｖｍ♯−Ｖｍ≧Ｖｔｎ−Ｖｔｐ
Ｖｍ♯−Ｖｍ≧Ｖｔｎ＋｜Ｖｔｐ｜…（２５）
つまり、出力トランジスタ４１および４２のしきい値電圧の絶対値の和よりも、出力トランジスタ４１および４２のゲート電圧の差（Ｖｍ♯−Ｖｍ）が大きくなると貫通電流が流れ始める。したがって、逆に言えば下記（２６）式を満足させることにより、出力段４０における貫通電流の発生を防止できる。

Ｖｍ♯−Ｖｍ＜Ｖｔｎ＋｜Ｖｔｐ｜…（２６）
実施の形態３に従う駆動回路１５では、各々がダイオード接続されたｎ型トランジスタ５１およびｐ型トランジスタ５２を、ノードＮ４♯およびＮ４の間に直列接続することにより、ノードＮ４およびノードＮ４♯の電圧差、すなわち出力トランジスタ４１および４２の間のゲート電圧差を、ほぼＶｔｎ＋｜Ｖｔｐ｜にクランプすることができる。

これにより、出力トランジスタ４１，４２のしきい値電圧をｎ型トランジスタ５１およびｐ型トランジスタ５２のしきい値電圧と同等としても、上記（２６）式の条件を成立させて、出力段４０における貫通電流発生を防止できる。

なお、電圧クランプ回路５０におけるｎ型トランジスタ５１およびｐ型トランジスタ５２の位置を上下に入れ換えても、同等の電圧クランプ効果が得られる。

また、出力トランジスタ４１および４２のしきい値電圧の間に、Ｖｔｎ＞｜Ｖｔｐ｜が成立している場合には、出力トランジスタ４１と同等のしきい値電圧を有する２個のｐ型トランジスタ５２を各々ダイオード接続して、かつこれらのｐ型トランジスタ５２がノードＮ４およびＮ４♯間に直列接続された電圧クランプ回路を用いることによって、出力トランジスタ４１，４２のしきい値電圧を増大させることなく出力段４０での貫通電流発生を確実に防止できる。

同様に、出力トランジスタ４１および４２のしきい値電圧の間に、Ｖｔｎ＜｜Ｖｔｐ｜が成立している場合には、出力トランジスタ４２と同等のしきい値電圧を有する２個のｎ型トランジスタ５１を各々ダイオード接続して、かつこれらのｎ型トランジスタ５１がノードＮ４およびＮ４♯間に直列接続された電圧クランプ回路を用いることによって、出力段４０における貫通電流発生を確実に防止できる。

［実施の形態３の変形例］
図１４は、実施の形態３の変形例に従う駆動回路１５は、実施の形態３に従う駆動回路１４と比較して、電圧クランプ回路５０に代えて電圧クランプ回路５０♯を備える点で異なる。電圧クランプ回路５０♯は、電圧クランプ回路５０と同様に、出力トランジスタ４１および４２のゲート間に設けられる。

電圧クランプ回路５０は、ノードＮ４♯およびノードＮ４の間に接続されたｎ型トランジスタ５３を有する。ｎ型トランジスタ５３は、ダイオード接続されている。

駆動回路１５のその他の部分の構成は、駆動回路１４と同様であるので詳細な説明は繰り返さない。

電圧クランプ回路５０♯においては、出力トランジスタ４１および４２のゲート電圧差、すなわちＶｍ♯−Ｖｍ＝Ｖｔｎとなるので、電圧クランプ回路５０と同様に上記（２５）式が満足される。これにより、出力トランジスタ４１，４２のしきい値電圧を増大させることなく、より簡易な構成の電圧クランプ回路を用いて、出力段４０での貫通電流発生を防止できる。

なお、電圧クランプ回路５０♯は、出力トランジスタ４２（ｐ型）と同等のしきい値電圧を有し、かつ、ダイオード接続されたｐ型トランジスタによって、構成することも可能である。

ただし、電圧クランプ回路５０♯を用いた駆動回路１６では、図１５に示した駆動回路１５と比較して、ノードＮ４♯の中間電圧Ｖｍ♯が低くなり、かつノードＮ４の中間電圧Ｖｍが高くなる。このため、実施の形態３の変形例に従う駆動回路１５では、電圧クランプ回路を小面積化できる一方で、入力電圧信号Ｖｉの変化に対する出力電圧Ｖｏの追随性、すなわち応答性が相対的に低下してしまう。

［実施の形態４］
実施の形態４では、本発明に従う駆動回路を表示装置に適用した構成例について説明する。

図１５は、この発明の実施の形態４に従う表示装置の全体構成を示すブロック図である。

図１５を参照して、この発明の実施の形態４に従う表示装置１１０は、液晶アレイ部１２０と、ゲート駆動回路１３０と、データ駆動回路１４０とを備える。

液晶アレイ部１２０は、行列状に配された複数の画素１２５を含む。画素の行（「画素行」とも以下称する）にそれぞれ対応して、ゲート線ＧＬが配置され、画素の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬがそれぞれ設けられる。図１５には、第１行の第１列および第２列の画素ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素１２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられるスイッチ素子１２６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続される保持容量１２７および液晶表示素子１２８とを有する。画素ノードＮｐおよび共通電極ノードＮｃの間の電圧差に応じて、液晶表示素子１２８中の液晶の配向性が変化し、これに応答して液晶表示素子１２８の表示輝度が変化する。これにより、データ線ＤＬおよびスイッチ素子１２６を介して画素ノードＮｐへ伝達される表示電圧に応じて、各画素の輝度をコントロールすることが可能となる。

すなわち、最大輝度に対応する電圧差と、最小輝度に対応する電圧差との間の中間的な電圧差を画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な
輝度を得ることができる。すなわち、表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート駆動回路１３０は、所定の走査周期に基づいて、ゲート線ＧＬを順に活性化する。スイッチ素子１２６のゲートは対応するゲート線ＧＬと接続される。したがって、対応するゲート線ＧＬの活性化（Ｈレベル）期間中において、画素ノードＮｐは対応するデータ線ＤＬと接続される。スイッチ素子１２６は、一般的には、液晶表示素子１２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成されるＴＦＴ素子で構成される。画素ノードＮｐへ伝達された表示電圧は、保持容量１２７によって保持される。

データ駆動回路１４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧をデータ線ＤＬへ出力する。図１５では、Ｎ＝６の場合、すなわち、表示信号ＳＩＧが表示信号ビットＤ０〜Ｄ５からなる場合が例示される。６ビットの表示信号ＳＩＧに基づいて、各画素において、２⁶＝６４段階の階調表示が可能となる。
さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画素から１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

データ駆動回路１４０は、シフトレジスタ１５０と、データラッチ回路１５２，１５４と、階調電圧回路１６０と、デコード回路１７０と、データ線駆動部１８０とを含む。

表示信号ＳＩＧは、画素１２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、液晶アレイ部１２０中の１つの画素１２５における表示輝度を示している。

シフトレジスタ１５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路１５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路１５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。

１つの画素行分の表示信号ＳＩＧがデータラッチ回路１５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路１５２にラッチされた表示信号群は、データラッチ回路１５４に伝達される。階調電圧回路１６０は、６４段階の階調電圧Ｖ１〜Ｖ６４を、階調電圧ノードＮＶ１〜ＮＶ６４にそれぞれ生成する。

デコード回路１７０は、データラッチ回路１５４にラッチされた表示信号をデコードして、当該デコードに基づいて階調電圧Ｖ１〜Ｖ６４を選択する。デコード回路１７０は、選択された階調電圧（Ｖ１〜Ｖ６４のうちの１つ）を表示電圧としてデコード出力ノードＮｄに生成する。この構成例では、デコード回路１７０は、データラッチ回路１５４にラッチされた表示信号に基づいて、１行分の表示電圧を並列に出力する。なお、図１５においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。

データ線駆動部１８０は、各データ線ＤＬに対応して設けられたデータ線駆動回路２５０を有する。

各データ線駆動回路２５０は、デコード出力ノードＮｄ１，Ｎｄ２，…へ出力された表示電圧にそれぞれ対応したアナログ電圧をデータ線ＤＬ１，ＤＬ２，…にそれぞれ駆動する。当該アナログ電圧の駆動時に、各データ線駆動回路２５０は、対応のデータ線ＤＬの寄生容量ならびに選択された画素１２５の画素ノードＮｐの充電電流を供給する必要がある。

したがって、各データ線駆動回路２５０として、この発明による駆動回路１０，１２〜１６を適用する。具体的には、各電流増幅回路の入力ノードＮｉ１はデコード出力ノードＮｄ１，Ｎｄ２，…と接続され、出力ノードＮｏはデータ線ＤＬ１，ＤＬ２，…と接続される。

これにより、各データ線駆動回路２５０は、デコード回路１７０によって選択された表示電圧を、発振動作を防止して正確かつ安定的に対応のデータ線ＤＬへ駆動できる。特に、各データ線駆動回路２５０を構成するＴＦＴ素子の長寿命化を図ることができる。

なお、図１５では、ゲート駆動回路１３０およびデータ駆動回路１４０が液晶アレイ部１２０と一体的に形成された表示装置１１０の構成を例示したが、ゲート駆動回路１３０およびデータ駆動回路１４０については、液晶アレイ部１２０の外部回路として設けることも可能である。

また、各画素１２５内に電圧−電流変換回路を設け、かつ、電圧駆動型発光素子である液晶駆動素子に代えて、電流駆動型発光素子（たとえばＥＬ素子や有機発光ダイオード）によって各画素１２５を構成する表示装置についても、この発明による駆動回路をデータ線駆動回路として適用することが可能である。

なお、実施の形態１から実施の形態３およびそれらの変形例で説明した駆動回路では、入力電圧信号Ｖｉとして時間経過に伴って逐次変化するアナログ電圧を想定したが、入力電圧信号Ｖｉを一定の基準電圧とすることによって、これらの駆動回路の構成を、発振の起りにくい安定的に動作するプッシュプル型の電源回路（定電圧発生回路）として用いることも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の第１の比較例として示される駆動回路の構成を示す回路図である。 図１に示した駆動回路中の負帰還回路の構成を示す図である。 図２に示した負帰還回路のボード線図（利得）である。 図２に示した負帰還回路のボード線図（位相）である。 この発明の実施の形態１に従う駆動回路の構成を示す回路図である。 図５に示した駆動回路中の負帰還回路の構成を示す図である。 図６に示した負帰還回路のボード線図（利得）である。 図６に示した負帰還回路のボード線図（位相）である。 この発明の第２の比較例として示される駆動回路の構成を示す回路図である。 この発明の実施の形態１の変形例に従う駆動回路の構成を示す回路図である。 この発明の実施の形態２に従う駆動回路の構成を示す回路図である。 この発明の実施の形態２の変形例に従う駆動回路の構成を示す回路図である。 この発明の実施の形態３に従う駆動回路の構成を示す回路図である。 この発明の実施の形態３の変形例に従う駆動回路の構成を示す回路図である。 この発明の実施の形態４に従う表示装置の構成を示すブロック図である。

符号の説明

１０，１２〜１６ 駆動回路、２０，２０♯ 差動増幅段、３０，３０ａ，３０ｂ 増幅段、３５，３５♯，３６ ソースフォロワトランジスタ（増幅段）、４０ 出力段、４１，４２ 出力トランジスタ、５０、５０♯ 電圧クランプ回路、５１，５２，５３ ダイオード接続トランジスタ、１１０ 表示装置、１２０ 液晶アレイ部、１２５ 画素、
１２８ 液晶表示素子、１３０ ゲート駆動回路、１４０ データ駆動回路、１５０ シフトレジスタ、１５２，１５４ データラッチ回路、１６０ 階調電圧回路、１７０ デコード回路、１８０ データ線駆動部、２５０ データ線駆動回路、ＤＬ，ＤＬ１，ＤＬ２ データ線、ＧＬ，ＧＬ１ ゲート線、Ｎ１〜Ｎ４，Ｎ４♯，Ｎ５、Ｎ７ ノード、ＮＨ１〜ＮＨ３ 高電圧ノード（電圧源）、Ｎｉ１，Ｎｉ２ 入力ノード、ＮＬ１〜ＮＬ３ 低電圧ノード（電圧源）、Ｎｏ 出力ノード、ＶＨ１〜ＶＨ３ 高電圧、Ｖｉ 入力電圧信号、ＶＬ１〜ＶＬ３ 低電圧、Ｖｍ，Ｖｍ♯ 中間電圧（増幅段出力電圧）、Ｖｏ 出力電圧、Ｖｔｎ、Ｖｔｐ しきい値電圧、Δφｍ 位相余裕、ωｃ ゲイン交差周波数、ωｐ１ カットオフ周波数、ωｐ２ カットオフ周波数。

Claims (16)

1. 入力電圧信号が入力される第１の入力ノードおよび出力ノードと接続された第２の入力ノードとの間の電圧差に応じた第１の電圧を出力する差動増幅段と、
   前記差動増幅段が出力した前記第１の電圧を実質的に１の増幅率で増幅して、前記第１の電圧に応じた第２の電圧を出力する増幅段と、
   前記出力ノードへ出力電圧を生成するための出力段とを備え、
   前記出力段は、
   第１の電圧源および前記出力ノードの間に電気的に接続され、かつ、前記差動増幅段からの前記第１の電圧をゲートに受ける第１の電界効果トランジスタと、
   第２の電圧源および前記出力ノードの間に電気的に接続され、かつ、前記増幅段からの前記第２の電圧をゲートに受ける第２の電界効果トランジスタとを含む、駆動回路。
2. 前記第１および第２の電界効果トランジスタは、それぞれ反対導電型であり、かつ、各々がソースフォロワ動作を行なうように接続され、
   前記増幅段は、前記第２の電圧および前記出力電圧の電圧差が前記第１の電圧および前記出力電圧の電圧差よりも小さくなるように前記第２の電圧を生成する、請求項１に記載の駆動回路。
3. 前記第１および第２の電界効果トランジスタは、それぞれ反対導電型であり、かつ、各々がソースフォロワ動作を行なうように接続され、
   前記増幅段は、
   前記第２の電圧が生成される中間ノードと第３の電圧源との間に接続された第３の電界効果トランジスタと、
   前記中間ノードおよび第４の電圧源の間に接続される定電流源とを含み、
   前記第３の電界効果トランジスタは、前記第１の電界効果トランジスタと同一導電型で構成され、かつ、前記第１の電圧をゲートに受ける、請求項１に記載の駆動回路。
4. 前記増幅段は、前記定電流源の電流量をＩとし、前記第３の電界効果トランジスタの電流増幅係数をβとすると、（２・Ｉ／β）^1/2が前記第２の電界効果トランジスタのしきい値電圧の絶対値よりも小さくなるように設計される、請求項３に記載の駆動回路。
5. 入力電圧信号が入力される第１の入力ノードおよび出力ノードと接続された第２の入力ノードの間の電圧差に応じた第１の電圧を出力する差動増幅段と、
   前記差動増幅段が出力した前記第１の電圧を実質的に１の増幅率で増幅して、前記第１の電圧に応じた第２の電圧を第１の中間ノードに出力する第１の増幅段と、
   前記差動増幅段が出力した前記第１の電圧を実質的に１の増幅率で増幅して、前記第１の電圧に応じた第３の電圧を第２の中間ノードに出力する第２の増幅段とを備え、
   前記第１の電圧および第２の電圧の電圧差と、前記第１の電圧および前記第３の電圧の電圧差とは極性が異なり、
   前記出力ノードへ前記出力電圧を生成するための出力段をさらに備え、
   前記出力段は、
   第１の電圧源および前記出力ノードの間に電気的に接続され、かつ、ゲートが前記第２の中間ノードと接続される第１の電界効果トランジスタと、
   第２の電圧源および前記出力ノードの間に電気的に接続され、かつ、ゲートが前記第１の中間ノードと接続される第２の電界効果トランジスタとを含む、駆動回路。
6. 前記第１および第２の電界効果トランジスタの少なくとも一方は、ソースフォロワ動作を行なうように接続される、請求項１または５に記載の駆動回路。
7. 前記第１の電圧源の供給電圧は、前記第２の電圧源の供給電圧より高く、
   前記第１および第２の電界効果トランジスタの導電型は、それぞれｎ型およびｐ型であり、
   前記第１の増幅段が出力する前記第２の電圧は、前記差動増幅段が出力する前記第１の電圧よりも低く、
   前記第２の増幅段が出力する前記第３の電圧は、前記差動増幅段が出力する前記第１の電圧よりも高い、請求項５に記載の駆動回路。
8. 前記第１の増幅段は、
   前記第１の中間ノードと第３の電圧源との間に接続されたｎ型の第３の電界効果トランジスタと、
   前記第３の電圧源よりも低い電圧を供給する第４の電圧源と前記第１の中間ノードとの間に接続される第１の定電流源とを含み、
   前記第２の増幅段は、
   前記第２の中間ノードと前記第４の電圧源との間に接続されたｐ型の第４の電界効果トランジスタと、
   前記第２の中間ノードおよび前記第３の電圧源の間に接続される第２の定電流源とを含み、
   前記第３の電界効果トランジスタおよび前記第４の電界効果トランジスタの各々は、前記差動増幅段からの前記第１の電圧をゲートに受ける、請求項７に記載の駆動回路。
9. 前記第１および第２の電界効果トランジスタのそれぞれのしきい値電圧の絶対値の和は、前記第１および第２の増幅段によって与えられる前記第２の電圧および前記第３の電圧の電圧差よりも大きい、請求項５に記載の駆動回路。
10. 前記第１および第２の電界効果トランジスタのゲート間に設けられた電圧クランプ回路をさらに備え、
    前記電圧クランプ回路は、前記第１および第２の電界効果トランジスタのゲート間の電圧差が、前記第１および第２の電界効果トランジスタのそれぞれのしきい値電圧の絶対値の和を超えないように制限する、請求項５に記載の駆動回路。
11. 前記電圧クランプ回路は、前記第１および第２の電界効果トランジスタのゲート間に直列に接続された、各々がダイオード接続された２個の電界効果トランジスタを含み、
    前記２個の電界効果トランジスタのそれぞれは、前記第１および第２の電界効果トランジスタのそれぞれと同一導電型および同等のしきい値電圧を有する、請求項１０に記載の駆動回路。
12. 前記電圧クランプ回路は、前記第１および第２の電界効果トランジスタのゲート間に直列に接続された、各々がダイオード接続された２個の電界効果トランジスタを含み、
    前記２個の電界効果トランジスタの各々は、前記第１および第２の電界効果トランジスタの一方と同一導電型および同等のしきい値電圧を有する、請求項１０に記載の駆動回路。
13. 前記第１および第２の電界効果トランジスタのゲート間に設けられた電圧クランプ回路をさらに備え、
    前記電圧クランプ回路は、前記第１および第２の電界効果トランジスタのゲート間の電圧差が、前記第１および第２の電界効果トランジスタの所定の一方のしきい値電圧の絶対値を超えないように制限する、請求項５に記載の駆動回路。
14. 前記電圧クランプ回路は、前記第１および第２の電界効果トランジスタのゲート間に接続された、自身がダイオード接続された電界効果トランジスタを含み、
    該電界効果トランジスタは、前記第１および第２の電界効果トランジスタの前記所定の一方と同一導電型および同等のしきい値電圧を有する、請求項１３に記載の駆動回路。
15. 前記入力電圧信号は、一定値に固定される、請求項１から１４のいずれか１項に記載の駆動回路。
16. 行列状に配置され、各々が書込まれた表示電圧に応じた輝度を発する複数の画素と、
    前記画素の行ごとに設けられ、それぞれが周期的に選択される複数のゲート線と、
    前記画素の列ごとに設けられる複数のデータ線と、
    前記複数の画素のそれぞれでの表示輝度を示す表示信号に応じて前記表示電圧を順次生成して、前記複数のデータ線へ出力するデータ駆動回路とを備え、
    前記データ駆動回路は、
    前記表示信号のデコード結果に応じた階調電圧を前記表示電圧として生成するデコード回路と、
    前記複数のデータ線ごとに設けられる請求項１から１４のいずれか１項に記載の駆動回路とを含み、
    前記駆動回路の前記第１の入力ノードは、前記デコード回路からの前記表示電圧を受け、かつ、前記駆動回路の前記出力ノードは、前記複数のデータ線のうちの対応する１本と接続され、
    前記複数の画素は、前記複数のゲート線のうちの対応する１本が選択されたときに、前記複数のデータ線のうちの対応する１本と電気的に接続されて、前記表示電圧を書込まれる、表示装置。

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