JP2000081920A - 電流出力回路 - Google Patents
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Abstract
電流バラツキが大きく、半導体チップに集積化する場合
に占有面積が大きくなり、更に、電流の設定に時間を要
する。 【解決手段】 単一の基準電流源6、一対のMOSトラ
ンジスタから成るカレントミラー回路とホールドコンデ
ンサを含む複数の電流供給回路、演算増幅器4、電流供
給回路を負荷に応じて選択する複数のスイッチ素子を用
い、演算増幅器4によりカレントミラー回路でサンプリ
ングする電流が基準電流源6の基準電流と同一となるよ
うに制御することにより、各々の負荷の素子にサンプリ
ングされた電流に応じた駆動電流を供給する。
Description
サンプリングしてそれに応じた電流を出力する電流出力
回路、特に、表示装置等における複数の発光素子等の駆
動回路に好適な電流出力回路に関するものである。
いう)等の発光素子を多数配列して文字や画像を表示す
る場合、例えば、図3に示すように各々のLED素子D
1、D2、…に対応してD/AコンバータB1、B2、
…等の定電流回路を設け、各D/Aコンバータから各L
ED素子に所定の駆動電流を供給することにより各々の
LED素子を駆動している。LED素子はD/Aコンバ
ータの駆動電流によって発光量が変化し、各D/Aコン
バータは電流出力型で、Vref +はD/Aコンバータに
おけるリファレンス電圧の高圧側入力端子、Vref −は
低圧側入力端子である。各々のD/Aコンバータの出力
電流は、何らかの方法で各D/Aコンバータのデジタル
データが設定されていればVref +、Vref −の入力電
圧によって決定される。
タを示す回路図である。図4において、A1は演算増幅
器、RfはVref +、Vref −のリファレンス電圧から
電流に変換するための帰還抵抗器、Q1、Q2、…はバ
イナリーの重み付けがなされた定電流回路を構成するN
PNトランジスタ、R1、R2、…は抵抗器、S1、S
2、…はスイッチ素子、Tは電流出力端子である。
て図3に示すように多チャネルのLED素子の駆動回路
を構成する場合、問題となるのは各チャネルにおける出
力電流値のバラツキである。特に、出力電流値のバラツ
キを大きく左右するのは、帰還抵抗器Rfの抵抗値のバ
ラツキである。そのため、半導体集積回路で多チャネル
LED素子駆動回路を集積化すると、出力チャネル数が
増大するに従いバラツキが増加し、バラツキを小さくす
るためには、レーザトリミング等による帰還抵抗器Rf
の調整を必要とし、製造コストが増加してしまう。ま
た、D/Aコンバータはチャネル数分必要であるため、
集積回路の占有面積も当然増大するという問題点があっ
た。
として図5に示すように1つの電流源を用い、且つスイ
ッチ素子とコンデンサによるサンプリング回路を併用し
たものが考えられている。図5において、DACは電流
出力型D/Aコンバータ、M1、M2、M3、…は定電
流回路を構成するPMOSトランジスタ、S1、S2、
S3、…とC1、C2、C3、…はそれぞれサンプル/
ホールド回路を構成するスイッチ素子とコンデンサ、D
1、D2、D3、…はLED等の発光素子、Tは電源端
子である。
1、S4をオンし、他のスイッチ素子をオフすることに
よりホールドコンデンサC1をDACの出力電流によっ
て充電する。コンデンサC1の充電電圧は、DACの出
力電流とPMOSトランジスタM1のゲート−ソース間
電圧VGS対ドレイン電流ID の特性によって決定され、
その電圧に応じてカレントミラー回路を構成するトラン
ジスタM1の他方側トランジスタM2により発光素子D
1が定電流駆動される。また、スイッチ素子S1、S4
をオフし、スイッチ素子S2、S5をオンすると、同様
にホールドコンデンサC2が充電され、その充電電圧に
応じてトランジスタM4により発光素子D2が定電流駆
動される。
を決定するのは1つのDACであるので、多数のDAC
を用いた図3の駆動回路のような電流のバラツキは発生
しない。但し、カレントミラーを構成するトランジスタ
M1、M2、抵抗器R1、R2やトランジスタM3、M
4、抵抗器R3、R4等の相対精度は出力電流バラツキ
の要素となり得るが、それぞれの素子は隣接して配置で
きるので、図3の回路よりも電流バラツキを小さくする
ことができる。
回路では、高速のサンプル/ホールドを行うと、ホール
ドコンデンサの充電速度はコンデンサの容量とDACの
電流により決まり、DACの出力電流の依存を受ける
上、ホールドコンデンサの容量を小さくするにつれてス
イッチ素子S4〜S6のオフ時に発生するホールドステ
ップと呼ばれるホールド電圧の変位が大きくなるため、
DACに設定された電流値に対して定電流回路を構成す
るトランジスタM2、M4、M6、…の出力電流のずれ
が大きくなるという問題があった。
ートとドレインが短絡されたPMOSトランジスタM
1、M3、M5、…の相互コンダクタンスgm で決まっ
てしまう。また、各トランジスタの素子サイズは、相互
コンダクタンスgm が各トランジスタのゲート長Lとゲ
ート幅Wとの比(W/L)に依存するため、ホールドコ
ンデンサの放電速度を速めるためには相互コンダクタン
スを大きくする必要があるが、そのためには各トランジ
スタM1、M2、M3、…のゲート幅Wを大きくする必
要がある。
2、M3、…のゲート幅を大きくすると、集積回路の占
有面積が増大するのは当然であるが、同時にドレインに
付随する半導体基板との間等で形成される寄生容量が大
きくなってしまい、しかも、この寄生容量は出力チャネ
ル数倍されるため、寄生容量は高速のサンプル/ホール
ド速度を阻害するという問題があった。また、図5の回
路のカレントミラーの精度は、カレントミラー回路を構
成する一対のトランジスタのドレイン−ソース間電圧V
DSのアンバランスによっても発生し、これも出力電流の
バラツキの原因になっていた。
たもので、高速且つ高精度で出力電流を設定することが
可能で、出力電流のチャネル間バラツキを小さくでき、
更に半導体チップに集積化する場合に占有面積を小さく
ことが可能な電流出力回路を提供することを目的とす
る。
基準電流を出力する単一の基準電流源と、複数の電流出
力に対応して設けられ、各々ゲート端子が共通に接続さ
れた一対のMOSトランジスタから成るカレントミラー
回路、前記カレントミラー回路のゲート電位をホールド
するホールドコンデンサから成り、前記一対のトランジ
スタのうち一方のトランジスタにより前記基準電流をサ
ンプリングし、他方のトランジスタから負荷の素子に駆
動電流を供給するように構成された複数の電流供給回路
と、正転入力端子に所定の基準電圧が入力され、反転入
力端子に前記カレントミラー回路の一対のトランジスタ
のうち一方のトランジスタの出力電圧が帰還抵抗器を介
してフィードバックされ、出力端子は前記カレントミラ
ー回路のゲート端子に接続された演算増幅器と、前記複
数の電流供給回路を負荷の素子に応じで選択する複数の
スイッチ素子とを含み、前記演算増幅器により各電流供
給回路がサンプリングする電流が前記基準電流と同一と
なるように制御することにより、各々の負荷の素子にサ
ンプリングされた電流に応じた駆動電流を供給すること
を特徴とする電流出力回路によって達成される。
て図面を参照して詳細に説明する。図1は本発明の一実
施形態の構成を示す回路図である。図1において、ま
ず、M1、M2はゲート端子が共通に接続された一対の
PMOSトランジスタ、C1は電流出力型D/Aコンバ
ータ6の出力電流をサンプル/ホールドするためのホー
ルドコンデンサである。ホールドコンデンサC1はトラ
ンジスタのゲート端子と電源端子1との間に接続されて
いる。一対のPMOSトランジスタM1、M2によりカ
レントミラー回路が構成されている。また、S1、S2
はスイッチ素子、R1、R2は抵抗器、D1は駆動対象
の発光素子である。
のトランジスタM1のドレイン端子はスイッチ素子S1
を介してD/Aコンバータ6に接続され、他方のトラン
ジスタM2のドレイン端子は出力端子2を介して発光素
子D1に接続されている。即ち、トランジスタM1によ
りD/Aコンバータ6の出力電流をサンプリングし、ト
ランジスタM2により負荷の発光素子D1にサンプリン
グされた電流に応じた駆動電流を供給するように構成さ
れている。また、一対のトランジスタM1、M2のゲー
ト端子はスイッチ素子S2を介して演算増幅器4の出力
端子に接続されている。以上の一対のトランジスタM
1、M2、ホールドコンデンサC1、抵抗器R1、R
2、スイッチ素子S1、S2で1チャネルの電流供給回
路が構成されている。
タ、C2はホールドコンデンサ、R1、R2は抵抗器、
S3、S4はスイッチ素子、D2は発光素子である。ト
ランジスタM3、M4は同様にカレントミラー構成であ
る。また、一方のトランジスタM3のドレイン端子はス
イッチ素子S3を介して電流出力型D/Aコンバータ6
に接続され、他方のトランジスタM4のドレイン端子は
出力端子3を介して発光素子D2に接続されている。更
に、トランジスタM3、M4のゲート端子はスイッチ素
子S4を介して演算増幅器4の出力端子に接続されてい
る。以上のトランジスタM3、M4、ホールドコンデン
サC2、抵抗器R3、R4、スイッチ素子S3、S4で
1チャネルの電流供給回路が構成されている。
増幅器であり、正転入力端子+にバイアス電圧源5から
所定の基準電圧が入力され、反転入力端子−には帰還抵
抗器Rfの一端が接続されている。帰還抵抗器Rfの他
端はスイッチ素子S1、S3、とD/Aコンバータ6と
の接続点に接続されている。また、演算増幅器4の出力
端子は前述のようにスイッチ素子S2、S4の一端が接
続されている。演算増幅器4における反転入力端子−の
定義は、この反転入力端子−から流れ出る電流が発生し
た時に演算増幅器4の出力電圧が低下する側の入力端子
である。正転入力端子+は、通常の電流帰還型オペアン
プと同様に高入力インピーダンスとなっている。
力型D/Aコンバータであり、所定の基準電流を出力す
る。電流出力型D/Aコンバータ6は各々の電流供給回
路で電流をサンプリングする際の基準電流源として用い
られる。なお、図1の回路では、簡単のため2チャネル
分の回路のみ示しているが、実際には駆動対象の複数の
発光素子に対応して、一対のトランジスタ、ホールドコ
ンデンサ、抵抗器、スイッチ素子からなる電流供給回路
が複数設けられ、各々駆動対象の発光素子に駆動電流を
供給するように構成されている。
配置して文字や画像を表示する表示装置を駆動対象とし
ていて、スイッチ素子により点灯すべき発光素子を選択
し、目的の発光素子に駆動電流を供給することにより、
文字や画像等を表示する。スイッチ素子S1、S2、ス
イッチ素子S3、S4はそれぞれ対になっていて、各対
のスイッチ素子は図示しない制御回路からの制御信号に
より同時にオン/オフ制御される。
る。まず、例えば、制御回路からの制御信号によりスイ
ッチ素子S1、S2をオンしたものとする。他のスイッ
チ素子はオフとする。スイッチ素子S1、S2がオンす
ると、電流出力型D/Aコンバータ6の出力電流に応じ
た電流をPMOSトランジスタM2が出力するようにト
ラッキングした状態となる。この時、演算増幅器4の反
転入力端子−にトランジスタM1のドレイン電圧が帰還
抵抗器Rfを介してフィードバックされ、一方、正転入
力端子+には電圧源5から所定の基準電圧が入力されて
いるため、演算増幅器4においてトランジスタM1のド
レイン電圧が基準電圧に等しくなるように制御が働く。
イン電流がD/Aコンバータ6の出力電流よりも少ない
とトランジスタM1のドレイン電圧が低下し、一方、演
算増幅器4の反転入力端子−は正転入力端子+にほぼ等
しい電圧で低インピーダンス駆動されているため、帰還
抵抗器RfにはD/Aコンバータ6へ電流が流れ込む方
向に電流が流れ、その結果、演算増幅器4の出力電圧、
即ち、トランジスタM1、M2のゲート電圧が低下す
る。従って、トランジスタM1のドレイン電流が増加
し、演算増幅器4のゲインが十分に高いと帰還抵抗器R
fに流れる電流がほぼ0になったところで安定し、トラ
ンジスタM1のドレイン電流はD/Aコンバータ6の出
力電流に等しくなる。
構成であるため、他方のトランジスタM2のドレイン電
流、即ち、出力端子2の電流はD/Aコンバータ6の出
力電流と等しくなる。この状態からスイッチ素子S1、
S2をオフすると、トランジスタM1、M2のゲート電
圧はホールドコンデンサC1によりホールドされ、前述
のようにトランジスタM1に設定された電流が、出力端
子2から負荷の発光素子D1に駆動電流として供給され
る。また、スイッチ素子S3、S4をオンすると、先の
説明と全く同様にトランジスタM4のドレイン電流がD
/Aコンバータ6の出力電流と等しくなるように制御が
働き、出力端子3から負荷の発光素子D2に駆動電流し
て供給される。
1、S2又はS3、S4をオンした時に形成される負帰
還ループは、帰還抵抗器Rfに流れる電流がほぼ0にな
った時、即ち、電流帰還型演算増幅器4の入力端子間電
圧が0の時にバランスするため、最終的にはトランジス
タM2、M4のドレイン電圧は演算増幅器4の正転入力
端子+における電圧源5の基準電圧にほぼ等しくなる。
従って、トランジスタM2、M4からそれぞれ出力端子
2、3を介して発光素子D1、D2に駆動電流を供給す
る場合、発光素子D1、D2の両端電圧は既知であるか
ら、電圧源5における基準電圧を発光素子の既知の電圧
に設定するのが望ましい。
M3のドレイン電圧を出力端子2、3の電圧にそれぞれ
等しくできるため、カレントミラー回路を構成する各対
のトランジスタのドレイン−ソース間電圧VDS依存によ
る電流ミラー比の悪化を改善することができる。よっ
て、各発光素子の出力電流のバラツキを抑えられ、高精
度の電流出力回路を実現することができる。
演算増幅器4の一例を示す回路図である。図2におい
て、端子7は演算増幅器4の正転入力端子+に相当し、
端子8は反転入力端子−に相当する。また、I1、I
2、I3は各々定電流バイアス電流源、M5、M6、M
7、M8、M9、M10は増幅作用を行うPMOSトラ
ンジスタ又はNMOSトランジスタである。このような
回路によって電流帰還型演算増幅器4が構成されてい
る。なお、演算増幅器4としてはこの他に様々な回路が
あることは言うまでもない。
がある。 (1)出力電流を設定する基準電流源は1つあればよ
く、また、相対精度を必要とするのは一対のトランジス
タから成るカレントミラー回路だけであるので、出力電
流を設定する電流源を出力チャネル数分必要とする従来
回路に比べてチャネル間の出力電流バラツキを大幅に小
さくすることができる。 (2)出力電流を設定するのに演算増幅器を用いて帰還
をかけて能動的に設定しているので、従来のように受動
的に出力電流を設定するのに比べて出力電流を設定する
時間を短縮することができる。 (3)出力電流を設定する基準電流源は1つでよく、チ
ャネル当たりの素子数を削減できるので、半導体集積回
路で集積化する場合に回路が占める占有面積を小さくで
き、安価に作製することができる。 (4)演算増幅器における基準電圧を負荷の素子の電圧
と等しく設定することにより、カレントミラー回路を構
成する一対のトランジスタのドレイン−ソース間電圧を
等しくした状態で電流をサンプリングでき、出力電流の
精度を大幅に高めることができる。
る。
を示す回路図である。
路図である。
路図である。
Claims (2)
- 【請求項1】 所定の基準電流を出力する単一の基準電
流源と、複数の電流出力に対応して設けられ、各々ゲー
ト端子が共通に接続された一対のMOSトランジスタか
ら成るカレントミラー回路、前記カレントミラー回路の
ゲート電位をホールドするホールドコンデンサから成
り、前記一対のトランジスタのうち一方のトランジスタ
により前記基準電流をサンプリングし、他方のトランジ
スタから負荷の素子に駆動電流を供給するように構成さ
れた複数の電流供給回路と、正転入力端子に所定の基準
電圧が入力され、反転入力端子に前記カレントミラー回
路の一対のトランジスタのうち一方のトランジスタの出
力電圧が帰還抵抗器を介してフィードバックされ、出力
端子は前記カレントミラー回路のゲート端子に接続され
た演算増幅器と、前記複数の電流供給回路を負荷の素子
に応じて選択する複数のスイッチ素子とを含み、前記演
算増幅器により各電流供給回路がサンプリングする電流
が前記基準電流と同一となるように制御することによ
り、各々の負荷の素子にサンプリングされた電流に応じ
た駆動電流を供給することを特徴とする電流出力回路。 - 【請求項2】 前記演算増幅器の基準電圧は、前記負荷
の素子の両端電圧と略等しくなるように設定されている
ことを特徴とする請求項1に記載の電流出力回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25303498A JP3315652B2 (ja) | 1998-09-07 | 1998-09-07 | 電流出力回路 |
US09/389,362 US6222357B1 (en) | 1998-09-07 | 1999-09-03 | Current output circuit with controlled holdover capacitors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25303498A JP3315652B2 (ja) | 1998-09-07 | 1998-09-07 | 電流出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000081920A true JP2000081920A (ja) | 2000-03-21 |
JP3315652B2 JP3315652B2 (ja) | 2002-08-19 |
Family
ID=17245570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25303498A Expired - Fee Related JP3315652B2 (ja) | 1998-09-07 | 1998-09-07 | 電流出力回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6222357B1 (ja) |
JP (1) | JP3315652B2 (ja) |
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