KR101045242B1 - 표시장치 - Google Patents

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Abstract

다른 회로의 샘플링 기간도，정전류원으로서 기능하는 출력 트랜지스터의 드레인 전위를 일정하게 유지할 수 있고，출력 트랜지스터의 게이트 전위의 리크에 의한 변화를 억제하는 것이 가능하고，출력단의 전류치 불균일이 없는, 균일한 전류원을 얻을 수 있고，스캔 종료부를 향하여 휘도 불균일이 발생하지 않는 고품위의 화상을 표시하는 것이 가능한 표시장치를 제공한다.
자단(自段)의 샘플 홀드가 종료되고，타단이 샘플 홀드를 행하고 있는 기간에，예를 들면 샘플 홀드가 종료된 전류 샘플 홀드 회로(1031-1)는，리크 제거 회로를 작동시켜 TFT125-1에 의해서는 샘플링된 전류(Iin)에 상당하는 정전류를 노드(ND121-1)에 흐르도록 구성한다.

Description

표시장치{Display Apparatus}
도 1은 본 발명에 관계되는 유기 EL표시장치의 구성을 나타내는 블록도이다.
도 2는 도 1의 유기 EL표시장치에 있어서 본 실시형태에 관계되는 화소 회로의 구체적인 구성을 나타내는 회로도이다.
도 3은 본 제 １의 실시형태에 관계되는 동작을 설명하기 위한 타이밍 차트이다.
도 4는 본 제 １의 실시형태의 이점을 설명하기 위한 도면이다.
도 5는 본 제 2의 실시형태에 관계되는 전류 구동 방식을 채용한 유기 EL표시장치의 구성예를 나타내는 블록도이다.
도 6은 본 제 2의 실시형태의 동작을 설명하기 위한 도면이다.
도 7은 화소 회로 및 전류 샘플 홀드 회로의 다른 구성예를 나타내는 회로도이다.
도 8은 화소 회로 및 전류 샘플 홀드 회로의　또 다른 구성예를 나타내는 회로도이다．
도 9는 일반적인 유기 ＥＬ 표시장치의 구성을 나타내는 블록도이다.
도 10은 도 ９의 화소 회로의 한 구성예를 나타내는 회로도이다.
도 11은 도 ９의 수평 셀렉터의 주요 부분의 구체적인 구성을 나타내는 회로 이다.
도 12는 도 11의 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 13은 도 11의 회로의 동작을 설명하기 위한 도면이다.
도 14는 도 11의 회로의 과제를 설명하기 위한 도면이다.
도 15는 도 11의 회로의 과제를 설명하기 위한 도면이다.
[부호의 설명]
100 … 표시장치 101 … 화소 회로(PXLC）
102 … 화소 어레이 부 103, 103A … 수평 셀렉터(HSEL)
1031－1 ∼ 1031－n … 전류 샘플 홀드회로
104 …라이트 스캐너(WSCN) 105 … 드라이브 스캐너(DSCN)
111∼114 …TFT 115 …발광 소자
121(-1∼n)∼127(-1∼n）…TFT
DTL101∼DTL10n …데이터 선 WSL101∼WSL10m …주사선
DSL101∼DSL10m …구동 선 ALZ101∼ALZ10m …오토 제로선
ISL101 …신호 전류의 공급 선
SHL, SHL121(-1∼n)∼124(-1∼n) …샘플 홀드 선
본 발명은, 유기 EL(Electroluminescence) 디스플레이 등의, 전류치에 의해 휘도가 제어되는 전기 광학소자를 갖는 화소 회로가 매트릭스 형으로 배열된 화상 표시장치 중, 특히 각 화소회로 내부에 설치된 절연 게이트형 전계효과 트랜지스터에 의해 전기 광학소자에 흐르는 전류치가 제어되는，이른바 액티브 매트릭스형 화상 표시장치에 관한 것이다.
화상 표시장치，예를 들면 액정 디스플레이 등에서는，다수의 화소를 매트릭스 형으로 나열하고, 표시해야 할 화상 정보에 따라 화소마다 광 강도를 제어함으로써 화상을 표시한다.
이것은 유기 EL디스플레이 등에 있어도 동일하지만, 유기 EL디스플레이는 각 화소회로에 발광 소자를 갖는，이른바 자발광형의 디스플레이이고，액정 디스플레이와 비교하여 화상의 시인(視認)성이 높고，백라이트가 불필요하고，응답 속도가 빠르다는 등의 이점을 갖는다.
또，각 발광소자의 휘도는 그것에 흐르는 전류치에 의해 제어함으로써 발색(發色)의 계조(階調)를 얻는，즉 발광소자가 전류 제어형이라는 점에서 액정 디스플레이 등과는 크게 다르다.
유기 EL디스플레이에 있어서는，액정 디스플레이와 동일하게, 그 구동 방식으로서 단순 매트릭스 방식과 액티브 매트릭스 방식이 가능하지만, 전자는 구조가 단순한 것이긴 하지만，대형 또는 고정밀의 디스플레이의 실현이 어려운 등의 문제가 있다.
이 때문에，각 화소회로 내부의 발광소자에 흐르는 전류를 ，화소회로 내부에 설치한 능동 소자，일반적으로는 TFT(Thin Film Transistor，박막 트랜지스터)에 의해 제어하는，액티브 매트릭스 방식의 개발이 왕성하게 행해지고 있다.
도 9는 ，전류 구동방식을 채용한 유기 EL표시장치의 구성을 나타내는 블록도이다.
이 표시장치(1)는, 도 9에 나타내는 바와 같이，화소회로(PXLC)(2a)가 ｍ ×n의 매트릭스 형으로 배열된 화소 어레이부(2)，수평 셀렉터(HSEL)(3)，라이트 스캐너(WSCN)(4)，드라이브 스캐너(DSCN)(5)，수평 셀렉터(3)에 의해 선택되고 휘도정보에 따른 데이터 신호가 공급되는 데이터선(DTL1∼DTLn)，라이트 스캐너(4)에 의해 선택 구동되는 주사선(WSL1∼WSLm) 및 드라이브 스캐너(5)에 의해 선택 구동되는 구동선(DSL1∼DSLm)을 갖는다.
도 10은, 도 9의 화소 회로(2a)의 한 구성예를 나타내는 회로도이다.
도 10의 화소회로(2a)는, p채널 박막 전계효과 트랜지스터(이하，TFT라고 함)(11∼14)，캐패시터(C11)，발광소자인　유기 EL소자(OLED)(15)를 갖는다. 또, 도 10에 있어서，DTL은 입력 신호가 전류로서 전파되는 데이터선을 나타내고 있다.
유기 EL소자는 대부분의 경우 정류성이 있기 때문에，OLED(Organic Light Emitting Diode)라고 불리는 것이 있고, 도 10 그 외에서는 발광소자로서 다이오드의 기호를 이용하고 있지만, 이하의 설명에 있어 OLED에는 반드시 정류성을 요구하는 것은 아니다.
도 10에서는 TFT(11)의 소스가 전원 전위(Vcc)(전원 전압 Vcc의 공급 라인)에 접속되고，발광 소자(15)의 캐소드(음극)는 접지 전위(GND)에 접속되어 있다. 도 10의 화소 회로(2a)의 동작은 이하와 같다.
입력 신호(전류신호)(SI)의 기입시에는，TFT(12)를 비도통으로 유지한 상태에서, TFT(13)，TFT(14)를 도통 상태로 유지한다.
이것에 의해，구동(드라이브）트랜지스터인　TFT(11)에 신호 전류에 따른 전류가 흐른다.
이 때，TFT(11)의 게이트와 드레인은 도통 상태에 있는 TFT(13)에 의해 전기적으로 접속되어 있고，TFT(11)는 포화 영역에서 구동하고 있다.
따라서，하기 식(1)에 의거하여 입력 전류에 상당하는 게이트 전압이 기입되고，화소 용량인 캐패시터(C11)로 유지된다.
그 후，TFT(14)를 비도통 상태로 유지하고，TFT(12)를 도통 상태로 유지한다.
이것에 의해，입력 신호 전류에 따른 전류가 TFT(12)와 발광 소자(15)에 흐르고，발광 소자(15)는 그 전류치에 따른 휘도로 발광한다.
상기와 같이，TFT(14)를 도통시켜 데이터선에 주어진 휘도정보를 화소내부에 전하는 조작을, 이하「기입」이라고 부른다.
이 화소 회로(2a)에서는，드라이브 트랜지스터(11)의 임계치(Vth)나 이동도(μ)의 불균일이 보정된다.
Ｉds＝1/2·μ(W/L)Cox(Vgs－｜Vth｜)2 … (1)
여기서, μ는 캐리어의 이동도를, Cox는 단위 면적당의 게이트 용량을, W는 게이트 폭을, L은 게이트 길이를, Vgs는 TFT(11)의 게이트·소스간 전압을 ，Vth는 TFT(11)의 임계치(Vth)를 각각 나타내고 있다.
이 방식에서는, 영상 신호가 전류치(Iin)로서 패널의 수평 셀렉터(3)에 입력된다． 입력된 전류 신호는, 수평 셀렉터(3)에서 샘플 홀드 되고，전단이 샘플 홀드 된 후에, 동시에 화소가 접속된 데이터 선(DTL)에 전류치가 출력된다.
도 11은, 수평 셀렉터(3)의 주요 부분의 구성을 나타내는 회로도이다.
수평 셀렉터(3)는, 도 11에 나타내는 바와 같이，화소회로의 매트릭스 배열에 대하여 열마다 배선되고，휘도 정보에 따른 데이터 신호가 공급되는 데이터 선(DTL1, DTL2, ∼ , DTLn)에 대응하여 설치된，전류 샘플 홀드 회로(31-1, 31-2, ∼ , 31-n)와, n채널 TFT로 이루어지는 수평스위치(HSW)(32-1, 32-2, ∼ , 32-n)를 갖고 있다.
전류 샘플 홀드회로(31-1)는, 도 11에 나타낸 바와 같이，TFT33-1, TFT34-1, TFT35-1，캐패시터(C31-1) 및 노드(ND31-1, ND32-1)를 갖고 있다.
마찬가지로，전류 샘플 홀드 회로(31-1)는, 도 11에 나타내는 바와 같이，TFT33-2，TFT34-2，TFT35-2，캐패시터(C31-2) 및 노드(ND31-2，ND32-2)를 갖고 있다.
그리고，도시하지 않지만, 전류 샘플 홀드회로(31-n)는, TFT33-n，TFT34-n, TFT35-n，캐패시터(C31-n) 및 노드(ND31-n，ND32-n)를 갖고 있다.
이 수평 셀렉터(3)의 샘플홀드 동작을, 도 12(A)∼(M)에 관련지어 설명한다.
또한，도 12(A)의 SHSW는 수평 스위치의 전환 신호를 나타내고 있다. 또, 도 12(H)는 제 1열째의 TFT33-1의 드레인 전위(Vd331)를, 도 12(I)는 제 2열째의 TFT(33-2)의 드레인 전위(VD332)를, 도 12(J)는 제 ｎ열째의 TFT(33-ｎ)의 드레인 전위(Vd33n)를, 도 12(K)는 제 1열째의 캐패시터(C11-1)의 전위(VC111)를, 도 12(L)은 제 2열째의 캐패시터(C11-2)의 전위(VC112)를, 도 12(M)은 제 ｎ열째의 캐패시터(C11-n)의 전위(VC11n)를, 각각 나타내고 있다.
도 12(A)에 나타낸 바와 같이，전환 신호(SHSW)를 저 레벨로서 전(全)수평 스위치(HSW)를 오프 시킨 상태에서, 도 12(B)，도 12(C)에 나타낸 바와 같이，제 １열째의 전류 샘플 홀드회로(31-1)의 TFT(34-1，35-1)가 접속된 샘플 홀드선(SHL31-1, 32-1)을 고 레벨로서, TFT(34-1，35-1)를 도통 상태로 한다(온 시킨다).
이때，입력 신호 전류(Iin)가 전류 샘플 홀드 회로(31-1) 내에 흐른다. 이때，TFT(33-1)는, TFT(34-1)를 경유하여 게이트 드레인이 접속되어 있고，포화 영역에서 동작한다. 그 게이트 전압은 상기 식 １에 의거하여 결정되고，도 12(K)에 나타내는 바와 같이，캐패시터(C31-1)로 유지된다.
소정의 게이트 전압이 캐패시터(C31-1)에 기입된 후에, 샘플 홀드선(SHL31-1)을 저 레벨로서 TFT(34-1)를 비도통 상태로 하고, 그 후에 샘플 홀드선(SHL32-1)을 저 레벨로서 TFT(35-1)를 비도통 상태로 한다.
다음에，마찬가지로，도 12(D)，도 12(E)에 나타내는 바와 같이，제 2열째의 전류 샘플 홀드회로(31-2)의 TFT(34-2，35-2)가 접속된 샘플 홀드 선(SHL31-2, 32-2)을 고 레벨로서, TFT(34-2，35-2)를 도통 상태로 한다(온 시킨다).
이때，입력 신호 전류(Iin)가 전류 샘플 홀드 회로(31-2) 내에 흐른다． 이때，TFT(33-2)는, TFT(34-2)를 경유하여 게이트 드레인이 접속되어 있고，포화 영역에서 동작한다. 그 게이트 전압은 상기 식 １에 의거하여 결정되고，도 12(L)에 나타내는 바와 같이，캐패시터(C31-2)로 유지된다.
소정의 게이트 전압이 캐패시터(C31-2)에 기입된 후에, 샘플 홀드선(SHL31-2)을 저 레벨로서 TFT(34-2)를 비도통 상태로 하고, 그 후에 샘플 홀드선(SHL32-2)을 저 레벨로서 TFT(35-2)를 비도통 상태로 한다.
이하，인접 샘플 홀드 회로가 순차적으로 동작해 가고，모든 회로에 영상 신호(Iin)가 점 순차적으로 샘플 홀드 된다.
그 후，도 12(A)에 나타내는 바와 같이，수평 스위치(HSW)가 모든 단에 동시에 온 되고，TFT(33-1∼33-n)가 정전류원으로서 기능하며, 도 13에 나타내는 바와 같이，샘플 홀드 된 전류치가 각 데이터선(DTL1∼DTLn)에 출력된다.
그렇지만，상술한 수평 셀렉터(3)에 있어서는，정전류원으로서 기능하는 TFT(33)(-1∼-n)의 드레인 전위，특히，샘플 홀드 동작이 먼저 행해지는 TFT(33)의 드레인 전위가 강하하고，일정하게 유지할 수 없다고 하는 불이익이 있다.
이 과제에 대하여 더 상세히 설명한다.
여기에서，제 １열째의 전류 샘플 홀드 회로(31-1)의 샘플 홀드 시의 각 노드의 전위를 조사한다.
전류 샘플 홀드 회로(31-1)에서는，도 14(a)에 나타내는 바와 같이，TFT(35-1)가 비도통 상태로 유지되어 입력 전류(Iin)가 샘플 홀드 된다. 이 기간 중，TFT(33-1)는 계속하여 온 하고 있기 때문에，TFT(33-1)의 드레인 전위(ND31-1의 전위)는 공급원이 없어지고，접지 전위(GND) 레벨까지 하강해 버린다.
이때 TFT(34-1)에 주목한다． TFT(34-1)는 오프 하고 있고，캐패시터(C31-1)에는 전류(Iin)에 상당하는 게이트 전위가 유지되고 있다.
그렇지만，노드(ND31-1)의 전위가 접지 전위(GND) 레벨까지 떨어지는 것으로, TFT(34-1)에는，도 14(B)에 나타내는 바와 같이，드레인·소스간 전압(Vds)이 인가되어 버리고，TFT(34-1)에는 리크 전류가 흐른다． 이 리크 전류가 캐패시터(C31-1)로부터 흘러나오는 것으로，TFT(33-1)의 게이트 전압은 감소해 버린다. 이것에 의해，TFT(33-1)의 게이트·소스간 전압(Vgs)은 샘플 홀드 시보다도 감소하게 되며，그 후 수평 스위치(HSW)가 온 하여 포화영역이 되었다고 하여도, 전류(Iin) 보다 작은 전류치밖에 흐르지 않게 되어 버린다. 이 리크 양은 리크 시간에 비례한다.
샘플 홀드회로는 상술한 바와 같이 점 순차적으로 동작하기 때문에，스캔 개시부와 스캔 종료부에서는，각 용량에 게이트전위가 유지되고 있는 시간이 다르다. 즉，도 12(K)∼(L)에 나타내는 바와 같이，스캔 개시부에서는 종료부에 비하여 유지시간이 길어진다.
그 때문에, 스캔 개시부에서는 리크 시간도 길어지고，게이트 전압 강하량이 스캔 종료부에 비하여 커진다． 결국，화면 전체에 단색의 래스터 표시를 하였다고 하여도, 도 15에 나타내는 바와 같이，스캔 종료부를 향하여 휘도가 그레이데이션(gradation)해 버린다.
특히，유기 EL등을 구동한 TFT에서는 리크 전류가 높기 때문에，이 문제는 현저하게 나타난다.
이 문제점은 유기 EL에 상관없이，전류의 샘플을 행하는 장면에서는 어떤 때도 문제가 된다.
예를 들면，전류를 점 순차적으로 샘플링하여, 일괄로 출력하는 경우에는 마찬가지의 이유로 샘플링 개시부와 종료부에서 출력의 전류치가 달라져 버린다.
본 발명은, 이러한 사정을 감안하여 이루어진 것이며, 그 목적은, 다른 회로의 샘플링 기간도, 정전류원으로서 기능하는 출력 트랜지스터의 드레인 전위를 일정하게 유지할 수 있고，출력 트랜지스터의 게이트 전위의 리크에 의한 변화를 억제하는 것이 가능하고，출력단의 전류치 불균일이 없는, 균일한 전류원을 얻을 수 있고，스캔 종료부를 향하여 휘도 불균일이 발생하지 않는 고품위의 화상을 표시하는 것이 가능한 표시장치를 제공한 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제 1의 관점은, 영상 신호가 신호 전류로서 공급되는 표시장치이고，매트릭스 형으로 복수 배열된 화소 회로와, 상기 화소회로의 매트릭스 배열에 대하여 열마다 배선되고，휘도 정보에 따른 신호 전류가 공급되는 데이터선과，상기 데이터선에 대응하여 설치되고，입력 영상신호 전류를 샘플 홀드 하는 복수의 샘플 홀드회로를 갖고, 각 샘플 홀드회로를 순차적으로 동작시킨다. 모든 샘플 홀드 회로에 영상신호를 점 순차적으로 샘플 홀드시키고, 상기 복수의 샘플 홀드 회로에 샘플 홀드된 전류치를 대응하는 데이터 선에 출력시키는 수평 셀렉터를 갖고, 상기 각 샘플 홀드회로는, 소스가 소정 전위에 접속된 전계효과 트랜지스터와, 상기 전계효과 트랜지스터의 드레인과 게이트와의 사이에 접속된 제 １의 스위치와, 상기 전계효과 트랜지스터의 드레인과 상기 신호 전류의 공급선과의 사이에 접속된 제 2의 스위치와, 상기 전계효과 트랜지스터의 게이트와 소정 전위와의 사이에 접속된 캐패시터와, 샘플 홀드 동작이 종료되고, 다른 샘플 홀드회로가 샘플 홀드 동작을 행하고 있는 사이에, 샘플링된 신호 전류에 상당하는 전류를 상기 전계 효과 트랜지스터의 드레인에 공급하는 리크 제거 회로를 갖는다.
바람직하게는，상기 리크 제거 회로는，소정 전위와 상기 전계효과 트랜지스터의 드레인과의 사이에 접속된 다이오드 접속된 트랜지스터와 제 3의 스위치가 직렬로 접속되어 있다.
바람직하게는, 영상 신호가 신호 전류로서 공급되는 표시장치이고, 매트릭스 형으로 복수 배열된 화소회로와, 상기 화소회로의 매트릭스 배열에 대하여 열마다 배선되고, 휘도 정보에 따른 신호 전류가 공급되는 데이터선과, 상기 데이터선에 대응하여 설치되고, 입력 영상신호 전류를 샘플 홀드하는 복수의 샘플 홀드 회로를 갖고, 각 샘플 홀드 회로를 순차적으로 동작시켜, 모든 샘플 홀드 회로에 영상 신호를 점 순차적으로 샘플 홀드시키고, 상기 복수의 샘플 홀드 회로에 샘플 홀드된 전류치를 대응하는 데이터선에 출력시키는 수평 셀렉터를 갖고, 상기 각 샘플 홀드 회로는, 소스가 소정 전위에 접속된 제 １의 전계 효과 트랜지스터와, 소스가 상기 제 １의 전계효과 트랜지스터의 드레인에 접속된 제 2의 전계효과 트랜지스터와，상기 제 2의 전계 효과 트랜지스터의 드레인과 게이트와의 사이에 접속된 제 １의 스위치와, 상기 제 2의 전계효과 트랜지스터의 드레인과 상기 신호 전류의 공급선과의 사이에 접속된 제 2의 스위치와, 상기 제 １의 전계효과 트랜지스터의 드레인과 게이트와의 사이에 접속된 제 3의 스위치와, 상기 제 1의 전계효과 트랜지스터의 게이트와 소정 전위와의 사이에 접속된 제 1의 캐패시터와, 상기 제 2의 전계효과 트랜지스터의 게이트와 소정 전위와의 사이에 접속된 제 2의 캐패시터와, 샘플 홀드 동작이 종료되어, 다른 샘플 홀드 회로가 샘플 홀드 동작을 행하고 있는 사이에, 샘플링된 신호 전류에 상당하는 전류를 상기 제 2의 전계효과 트랜지스터의 드레인에 공급하는 리크 제거 회로를 갖는다.
바람직하게는，상기 리크 제거 회로는，소정 전위와 상기 제 2의 전계효과 트랜지스터의 드레인과의 사이에 접속된 다이오드 접속된 트랜지스터와 제 4의 스위치가 직렬로 접속되어 있다.
본 발명에 의하면，예를 들면 제 １열째의 샘플 홀드 회로의 제 １ 및 제 2의 스위치를 도통 상태로 한다(온 시킨다).
이때，입력 신호 전류가 샘플 홀드 회로 내에 흐른다． 이때，전계효과 트랜지스터는, 제 1의 스위치를 경유하여 게이트 드레인이 접속되어 있고, 포화 영역에서 동작한다． 그 게이트 전압은 상기 수학식 １에 의거하여 결정되고, 캐패시터로 유지된다.
소정의 게이트 전압이 캐패시터에 기입된 후에，예를 들면 제 １의 스위치를 비도통 상태로 하고, 그 후에 제 2의 스위치를 비도통 상태로 한다.
다음에, 마찬가지로, 제 2열째의 샘플 홀드 회로의 제 1 및 제 2의 스위치를 도통 상태로 한다(온 시킨다).
이때, 입력 신호 전류가 제 2열째의 샘플 홀드 회로 내에 흐른다． 이때, 전계효과 트랜지스터는, 제 １의 스위치를 경유하여 게이트 드레인이 접속되어 있고, 포화 영역에서 동작한다． 그 게이트 전압은 상기 수학식 １에 의거하여 결정되고，캐패시터로 유지된다.
소정의 게이트 전압이 캐패시터에 기입된 후에，예를 들면 제 １의 스위치를 비도통 상태로 하고, 그 후에 제 2의 스위치를 비도통 상태로 한다.
이하，인접 샘플 홀드 회로가 순차적으로 동작해 가고，모든 회로에 영상 신호가 점 순차적으로 샘플 홀드 된다.
그리고，자단(自段)의 샘플 홀드가 종료하고，타단이 샘플 홀드를 행하고 있는 기간에，예를 들면 샘플 홀드가 종료한 샘플 홀드 회로는，제 3의 스위치를 도통 상태로 한다.
그러면，다이오드 접속되어 있는 트랜지스터는，전계효과 트랜지스터를 포함하는 정전류원에 따른 전류(Iin)가 흐른다． 여기에서는 정전류원에는 입력 전류가 샘플 홀드 되어 있기 때문에，다이오드 접속되어 있는 트랜지스터와，정전류원을 구성하는 전계효과 트랜지스터에는 전류(Iin)가 흐른다.
이때，다이오드 접속된 트랜지스터에는 샘플링된 전류(Iin)에 상당하는 정전류가 흐른다． 트랜지스터는 포화 영역에서 동작하기 때문에，이 트랜지스터의 게이트 전압(드레인 전압)은 수학식 １에 의거하여 동작점이 결정된다. 이 게이트 전위는 전계효과 트랜지스터의 드레인 전위와 동등하게 된다.
여기에서，전계효과 트랜지스터의 드레인 전위가 전계효과 트랜지스터의 게이트 전압에 가능한 한 동등하게 되도록 다이오드 접속된 트랜지스터 사이즈의 설계를 행하는 것으로, 제 １의 스위치를 구성하는, 예를 들면 트랜지스터의 소스와 드레인의 전압차를 억제할 수 있다.
이상으로부터, 전류의 점 순차적으로 샘플링에 있어서도，스캔 개시와 종료부 블록으로 리크 양을 거의 변하지 않게 할 수 있고，균일한 출력 전류를 얻을 수 있다.
그 후，모든 샘플 홀드 회로의 전계효과 트랜지스터가 정전류원으로서 기능하고, 샘플 홀드된 전류치가 각 데이터선에 병렬적으로 출력된다.
이것에 의해，스캔 종료부를 향하여 휘도 불균일이 발생하지 않는 고품위의 화상을 표시하는 것이 가능해진다.
이하，본 발명의 실시 형태를 첨부도면에 관련지어 설명한다.
제 １ 실시 형태
도 １은，본 제 １의 실시형태에 관계된 전류 구동 방식을 채용한 유기 EL표시장치의 구성예를 나타내는 블록도이다.
도 2는，도 1의 유기 EL표시장치에 있어서 본 실시형태에 관계되는 화소 회로 및 수평 셀렉터의 구체적 구성을 나타내는 회로도이다.
이 표시장치(100)는, 도 1 및 도 2에 나타내는 바와 같이，화소 회로(PXLC)(101)가 ｍ ×n의 매트릭스 형으로 배열된 화소 어레이부(102), 수평 셀렉터(HSEL)(103)，라이트 스캐너(WSCN)(104)，드라이브 스캐너(DSCN)(105)，수평 셀렉터(103)에 의해 선택되고 휘도정보에 따른 데이터신호가 전류신호로서 순차적으로 공급되는 데이터선(DTL101∼DTL10n), 라이트 스캐너(104)에 의해 선택 구동되는 주사선(WSL101∼WSL10m) 및 드라이브 스캐너(105)에 의해 선택 구동되는 구동선(DSL101∼DSL10m)을 갖는다.
또한，화소 어레이 부(102)에 있어서，화소 회로(101)는 ｍ ×n의 매트릭스 형으로 배열되지만，도 １에 있어서는 도면의 간단화를 위해 ２ ×3의 매트릭스 형으로 배열한 예를 나타내고 있다.
또，도 2에 있어서는 도면의 간단화를 위해，수평 셀렉터(103)는，제 １열과 제 2열째의 전류 샘플 홀드 회로와 수평 스위치(HSW)만을 기재하고 있지만 제 ｎ열째까지 마찬가지의 구성을 갖는 전류 샘플 홀드 회로가 각 DTL101∼DTL10n에 대응하여 배치된다.
또，도 2에 있어서도，도면의 간단화를 위해 １개의 화소회로의 구체적인 구성을 나타내고 있다.
본 제 1의 실시형태에 관계되는 화소회로(101)는，도 2에 나타내는 바와 같이, p채널 TFT(111∼114)，캐패시터(C111)，유기 EL 소자(OLED：전기광학소자)로 이루어지는 발광 소자(115)，제 １의 노드(ND111) 및 제 2의 노드(ND112)를 갖는다.
또，도 2에 있어서，DTL101은 데이터선을，WSL101은 주사선을，DSL101은 구동선，SHL 샘플 홀드선을 각각 나타내고 있다.
화소 회로(101)에 있어서, 전원 전위(Vcc)와 접지 전위(GND)와의 사이에 TFT(111), 제 1의 노드(ND111)，TFT(112) 및 발광 소자(115)가 직렬로 접속되어 있다.
구체적으로는，드라이브 트랜지스터로서의 TFT(111)의 소스가 전원전압(Vcc)의 공급 라인에 접속되고, 드레인이 제 1의 노드(ND111)에 접속되어 있다. TFT(112)의 소스가 제 1의 노드(ND111)에 접속되고, 드레인이 발광 소자(115)의 애노드에 접속되며，발광 소자(115)의 캐소드가 접지 전위(GND)에 접속되어 있다. 그리고, TFT(111)의 게이트가 제 2의 노드(ND112)에 접속되고, TFT(112)의 게이트가 제 2의 제어선으로서의 구동선(DSL101)에 접속되어 있다.
제 １의 노드(ND111)와 제 2의 노드(ND112)에，TFT(113)의 소스·드레인이 접속되고，TFT(113)의 게이트가 주사선(WSL101)에 접속되어 있다.
캐패시터(C111)의 제 １전극이 제 2의 노드(ND112)에 접속되고, 제 ２전극이 전원 전위(Vcc)에 접속되어 있다.
데이터선(DTL101)과 제 2의 노드(ND112)에 TFT(114)의 소스·드레인이 접속되고，TFT(114)의 게이트가 주사선(WSL101)에 접속되어 있다.
수평 셀렉터(103)는，도 2에 나타내는 바와 같이，화소회로의 매트릭스 배열에 대하여 열마다 배선되고，휘도 정보에 따른 데이터 신호가 공급되는 데이터 선(DTL101, DTL102, ∼, DTL10n)에 대응하여 설치된，전류 샘플 홀드 회로(1031-1, 1031-2, ∼, 1031-n)와，ｎ채널 TFT로 된 수평 스위치(HSW)(1032-1, 1032-2, ∼, 1032-n)를 갖고 있다.
전류 샘플 홀드 회로(31-1)는, 도 2에 나타내는 바와 같이，n채널 TFT(121-1∼124-1，p채널 TFT(125-1)，캐패시터(C121-1) 및 노드(ND121-1，ND122-1)를 갖고 있다.
전류 샘플 홀드 회로(1031-2)는, 도 2에 나타내는 바와 같이，ｎ채널 TFT(121-2∼124-2)，ｐ채널 TFT(125-2), 캐패시터(C121-2) 및 노드(ND121-2, ND122-2)를 갖고 있다.
그리고，도시하지 않지만，전류 샘플 홀드 회로(1031-n)는，ｎ채널 TFT(121-n∼124-n)，ｐ채널 TFT(125-n), 캐패시터(C121-n) 및 노드(ND121-n, ND122-n)를 갖고 있다.
TFT(121)(-1∼-n)이 본 발명에 관계되는 전계 효과 트랜지스터를 구성하고，TFT(122)(-1∼-n)가 제 １의 스위치를 구성하며，TFT(123)(-1∼-n)이 제 2의 스위치를 구성하고，TFT(124)(-1∼-n)가 제 3의 스위치를 구성하며，TFT(125)(-1∼-n)가 다이오드 접속된 트랜지스터를 구성한다.
전류 샘플 홀드회로(1031-1)에 있어서，TFT(121-1)의 소스가 접지 전위(GND)에 접속되고，드레인이 노드(ND121-1)에 접속되며，게이트가 노드(ND122-1)에 접속되어 있다. 노드(ND121-1)와 노드(ND122-1)에 TFT(122-1)의 소스·드레인이 각각 접속되어 있다． TFT(122-1)의 게이트가 샘플 홀드 선(SHL121-1)에 접속되어 있다.
캐패시터(C121-1)의 제 １전극이 노드(ND122-1)에 접속되고，제 2전극이 접지 전위(GND)에 접속되어 있다.
노드(ND121-1)와 입력 전류 신호의 공급선(ISL101)에 TFT(123)의 소스·드레인이 각각 접속되어 있다． TFT(123)의 게이트가 샘플 홀드선(SHL122-1)에 접속되어 있다.
또，TFT(125)의 소스가 전원 전압(Vcc)의 공급 라인에 접속되고，TFT(125)의 게이트와 드레인 끼리가 접속되어 있다． 즉，TFT(125)는 다이오드 접속되어 있다.
그리고，TFT(125)의 게이트와 드레인의 접속점과 노드(ND121)에 TFT(124)의 소스·드레인이 각각 접속되고，TFT(124)의 게이트가 샘플 홀드선(SHL123-1)에 접속되어 있다.
또，노드(ND121)가 수평 스위치(1032-1)에 접속되어 있다.
그리고，TFT(124)와 TFT(125)에 의해 본 발명에 관계되는 리크 제거 회로가 구성되어 있다.
또한，다른 전류 샘플 홀드 회로(1031-2∼1031-n)의 접속 형태는，상술한 전류 샘플 홀드회로(1031-1)와 마찬가지로 행해지기 때문에，여기에서는 그 상세한 것은 생략한다．
다음에，상기 구성의 동작을，수평 셀렉터의 동작을 중심으로，도 3(A）∼（O）에 관련지어 설명한다．
또한，도 3(a)의 SHSW는 수평스위치의 전환 신호를 나타내고 있다． 또，도 3(J)는 제 １열째의 TFT(121-1)의 드레인 전위(Vd1211)를，도 ３(K)는 제 2열째의 TFT(121-2)의 드레인 전위(Vd1212)를，도 3(L)은 제 ｎ열째의 TFT(121-ｎ)의 드레인 전위(Vd121n)를，도 3(M)은 제 １열째의 캐패시터(C11-1)의 전위(VC1211)를，도 3(N)은 제 2열째의 캐패시터(C11-2)의 전위(VC1212)를，도 ３(O)는 제 ｎ열째의 캐패시터(C11-n)의 전위(VC121n)를，각각 나타내고 있다.
도 3(A)에 나타낸 바와 같이，전환 신호(SHSW)를 저 레벨로서 전(全)수평 스위치(HSW)를 오프 시킨 상태에서，도 3(B)，도 3(C)에 나타내는 바와 같이，제 １열째의 전류 샘플 홀드 회로(1031-1)의 TFT(122-1，123-1)가 접속된 샘플 홀드선(SHL121-1, 122-1)을 고 레벨로서 ，TFT(122-1，123-1)를 도통 상태로 한다(온 시킨다).
이때，입력 신호 전류(Iin)가 전류 샘플 홀드 회로(1031-1) 내에 흐른다. 이때，TFT(121-1)는，TFT(122-1)를 경유하여 게이트 드레인이 접속되어 있고，포화 영역에서 동작한다. 그 게이트 전압은 상기 수학식 １에 의거하여 결정되고, 도 3(M)에 나타내는 바와 같이，캐패시터(C121-1)로 유지된다.
소정의 게이트 전압이 캐패시터(C121-1)에 기입된 후에，샘플 홀드선(SHL121-1)을 저 레벨로서 TFT(122-1)를 비도통 상태로 하고, 그 후에 샘플 홀드선(SHL122-1)을 저 레벨로서 TFT(123-1)를 비도통 상태로 한다.
다음에，마찬가지로，도 3(D)，도 3(E)에 나타내는 바와 같이，제 2열째의 전류 샘플 홀드회로(1031-2)의 TFT(122-2，123-2)가 접속된 샘플 홀드 선(SHL121-2, 122-2)을 고 레벨로서，TFT(122-2，123-2)를 도통 상태로 한다(온 시킨다).
이때，입력 신호 전류(Iin)가 전류 샘플 홀드 회로(1031-2) 내에 흐른다. 이때，TFT(121-2)는，TFT(122-2)를 경유하여 게이트 드레인이 접속되어 있고，포화 영역에서 동작한다. 그 게이트 전압은 상기 수학식 １에 의거하여 결정되고, 도 3(N)에 나타내는 바와 같이, 캐패시터(C121-2)로 유지된다.
소정의 게이트 전압이 캐패시터(C121-2)에 기입된 후에，샘플 홀드선(SHL121-2)을 저 레벨로서 TFT(122-2)를 비도통 상태로 하고, 그 후에 샘플 홀드선(SHL122-2)을 저 레벨로서 TFT(123-2)를 비도통 상태로 한다.
이하，인접 샘플 홀드 회로가 순차적으로 동작해 가고，모든 회로에 영상 신호(Iin)가 점 순차적으로 샘플 홀드 된다．
본 실시형태에서는，자단의 샘플 홀드가 종료되고，타단이 샘플 홀드를 행하고 있는 기간에，예를 들면 샘플 홀드가 종료된 전류 샘플 홀드 회로(1031-1)는，도 3(H)에 나타내는 바와 같이，샘플 홀드선(SHL123-1)을 고 레벨로서 TFT(124)를 도통 상태로 한다．
그러면，TFT(125-1)는，게이트와 드레인이 접속되어 있기 때문에，정전류원 TFT(121-1)에 따른 전류가 흐른다. 여기에서는 정전류원 TFT(121-1)에는 입력 전류(Iin)가 샘플 홀드 되어 있기 때문에，TFT(125-1)와 TFT(121-1)에는 전류(Iin)가 흐른다．
이때의，TFT(121-1)의 드레인 전압인　노드(ND121)의 전위에 대하여 고찰한다．
상술한 바와 같이，TFT(125-1)에는 샘플링된 전류(Iin)에 상당하는 정전류가 흐른다． TFT(125-1)은 포화 영역에서 동작하기 때문에，TFT(125-1)의 게이트 전압(드레인 전압)은 수학식 1에 의거하여 동작점이 결정된다． 이 게이트 전위는 노드(ND121)의 전위와 동등하게 된다
여기에서，노드(ND121)의 전위가 TFT(121-1)의 게이트 전압에 가능한 한 동등하게 되도록 TFT(125-1)의 사이즈 설계를 행하는(단 TFT(121-1)는 포화 영역에서 구동한다) 것으로，TFT(122-1)의 소스와 드레인의 전압차를 억제할 수 있다.
이 전압차가 적으면，TFT(122-1)의 리크 양은 대폭적으로 억제할 수 있고，도 3(M)∼(O)에 나타내는 바와 같이，리크에 의한 TFT(121-1)의 게이트 전압의 강하가 억제된다．
이상으로부터，전류의 점 순차적으로 샘플링에 있어서도，스캔 개시와 종료부 블록에서 리크 양을 거의 변하지 않게 할 수 있고，균일한 출력 전류를 얻을 수 있다.
그 후，도 3(A)에 나타내는 바와 같이，수평 스위치(HSW)가 모든 단에 동시에 온 되고，TFT(121-1∼121-n)가 정전류원으로서 기능하며, 샘플 홀드된 전류치가 각 데이터 선(DTL101∼DTL10n)에 출력된다
이것에 의해，도 4에 나타내는 바와 같이，스캔 종료부를 향하여 휘도 불균일이 발생하지 않는 고품위의 화상을 표시하는 것이 가능해진다.
또，화소 회로(101)에 있어서，입력 신호(전류 신호)(SI)의 기입시에는，구동선(DSL101)을 고 레벨로서 TFT(112)를 비도통으로 유지한 상태에서，주사선(WSL101)을 저레벨로서 TFT(113)，TFT(114)를 도통 상태로 유지한다.
이것에 의해，드라이브 트랜지스터인 TFT(111)에 신호 전류에 따른 전류가 흐른다.
이때，TFT(111)의 게이트와 드레인은 도통 상태인 TFT(113)에 의해 전기적으로 접속되어 있고，TFT(111)는 포화 영역에서 구동하고 있다.
따라서，상기 수학식 １에 의거하여 입력 전류에 상당하는 게이트 전압이 기입되고，화소 용량인　캐패시터(C111)로 유지된다.
그 후，TFT(114)를 비도통 상태로 유지하고，TFT(12)를 도통 상태로 유지한다.
이것에 의해，입력 신호 전류에 따른 전류가 TFT(112)와 발광 소자(115)에 흐르고，발광 소자(115)는 그 전류치에 따른 휘도로 발광한다.
본 제 １실시형태에 의하면，자단의 샘플 홀드가 종료되고，타단이 샘플 홀드를 행하고 있는 기간에, 예를 들면 샘플 홀드가 종료한 전류 샘플 홀드 회로(1031-1)는，리크 제거 회로를 작동시켜 TFT(125-1)에 의해서는 샘플링된 전류(Iin)에 상당하는 정전류를 노드(ND121-1)에 흐르도록 구성했기 때문에，다른 회로의 샘플링 기간도，정전류원으로서 기능하는 출력 트랜지스터(TFT121)의 드레인 전위를 일정하게 유지 할 수 있고，출력 트랜지스터의 게이트 전위의 리크에 의한 변화를 억제하는 것이 가능하게 된다.
그 결과，출력단의 전류치 불균일이 없는，균일한 전류원을 얻을 수 있고，스캔 종료부를 향하여 휘도 불균일이 발생하지 않는 고품위의 화상을 표시할 수 있다．
제 2실시 형태
도 5는 ，본 제 2의 실시형태에 관계되는 전류 구동 방식을 채용한 유기 EL표시장치의 구성예를 나타내는 블록도이다．
본 제 2실시형태가 상술한 제 1의 실시형태와 다른 점은，TFT(121, 122)와 캐패시터(C121)로 이루어진 정전류원 회로에， 또 ｎ채널 TFT(126，127) 및 캐패시터(C122)에 의한 정전류원 회로를，노드(ND121)와 접지 전위(GND) 사이에 캐스코드 접속(2단 직렬접속) 한 것이다.
여기에서는，전류 샘플 홀드 회로(1031-1A)를 예로 설명한다． 다른 전류 샘플 홀드 회로(1031-2A∼1031-nA)는 전류 샘플 홀드 회로(1031-1A)와 마찬가지의 구성이기 때문에 여기에서의 설명은 생략한다．
전류 샘플 홀드회로(1031-1A)에 있어서는，제 2의 전계효과 트랜지스터로서의 TFT(121-1)의 소스가 접지 전위(GND) 대신에 노드(ND123-1)에 접속되고, 제 1의 전계효과 트랜지스터로서의 TFT(126-1)의 드레인이 노드(ND123-1)에 접속되며，TFT(126-1)의 소스가 접지 전위(GND)에 접속되어 있다． TFT(126-1)의 게이트가 노드(ND124-1)에 접속되어 있다.
그리고，노드(ND123-1)와 노드(ND124-1)에 제 3의 스위치로서의 TFT(127-1)의 소스·드레인이 각각 접속되고，TFT(127-1)의 게이트가 샘플 홀드선(SHL124-1)에 접속되어 있다.
제 2의 캐패시터(C122-1)의 제 １전극이 노드(ND124-1)에 접속되고，제 2전극이 접지 전위(GND)에 접속되어 있다.
본 제 2의 실시형태에 있어서는，TFT(124)(-1∼-n)가 본 발명의 제 4의 스위치를 구성한다.
도 5의 전류 샘플 홀드 회로(1031-1A)에 있어서는, 샘플 홀드선(SHL121-1, SHL122-1, SHL127-1)을 고 레벨로서 TFT(122-1, 123-1, 127-1)를 도통 상태로 한다.
TFT(123-1)가 도통 상태로 된 것에 수반하여，신호 전류(Iin)가 전류 샘플 홀드 회로(1031-1A) 내에 흐른다．
이때，TFT(121-1)는，TFT(122-1)를 거쳐서 게이트 드레인이 접속되어 있고，포화 영역에서 동작한다． 그 게이트 전압은 상술한 수학식 １에 의거하여 결정되고, 캐패시터(C121-1)로 유지된다.
마찬가지로，TFT(121-1)를 경유하여 노드(ND123-1)에 전류가 공급되고，이때, TFT(126-1)은，TFT(127-1)를 경유하여 포화 영역에서 동작한다． 그 게이트 전압은 상술한 수학식 １에 의거하여 결정되고，캐패시터(C122-1)로 유지된다.
이와 같이, 소정의 게이트 전압이 캐패시터(C121-1 및 C122-1)에 기입된 후에, 샘플 홀드선(SHL127-1)을 저 레벨로서 TFT(127-1)를 비도통 상태로 하고, 다음에, 샘플 홀드선(SHL122-1)을 저 레벨로서 TFT(122-1)를 비도통 상태로 한 후에, 샘플 홀드선(SHL123-1)을 저 레벨로서 TFT(123-1)를 비도통 상태로 한다.
그리고，TFT(123-1)를 비도통 상태로 한 후，샘플 홀드선(SHL123-1)을 고 레벨로서 TFT(128)를 도통 상태로 한다.
이 회로에는 전류(Iin)가 흐르지만，TFT(125-1)의 게이트 전압(드레인 전압)은 전류(Iin)에 상당하는 전압이 된다． 이 경우，TFT(12-11)와 TFT(126-1)는 포화 영역에서 구동할 수 있도록 TFT(125-1)의 사이즈 설계를 행한다.
여기에서 TFT(121-1)의 동작점에 대하여 고찰한다．
TFT(124-1)가 도통 상태가 되면，TFT(121-1)의 드레인 전압(B)은 TFT(125-1)의 드레인 전압과 같게 되어 버리고，도 6에 나타내는 바와 같이，TFT(121-1)의 소스·드레인간 전압(Vds)은 증가하고(Vin →Vin'), 흐르는 전류치는 얼리효과 분인 ΔIds만 증가한다．
그렇지만，TFT(126-1)을 포함하는 정전류원은 전류(Iin)를 계속 흘리기 때문에, TFT(121-1)의 소스 전압은 전류(Iin)에 상당하는 전류치를 얻기 위해 증가한다. 그러나，TFT(121-1)의 소스 전압의 변화에 의한 전류치의 변화는 수학식 １에 따라 2승으로 효과가 있으므로，이 소스 전위는 거의 변화하지 않는다.
도 6에서는，이 변화한 후의 TFT(121-1)의 드레인 전압(Vd)－드레인 전류(Id) 곡선을 파선으로 나타내고 있다．
여기에서，TFT(121-1)의 소스 전위는 TFT(126-1)의 드레인 전위(A)와 같은 전위이다. 따라서, 캐스코드 접속을 행하고 있는 경우는 TFT(126-1)의 드레인 전압은，전류(Iin)를 기입했을 때의 값，즉 TFT(126-1)의 게이트 전압과 거의 같은 값을 갖는다.
이것에 의해，TFT(127-1)의 소스·드레인전압은 거의 0V가 되고，리크 전류에 의한 TFT(126-1)의 게이트 전압의 강하를 대폭적으로 억제할 수 있다.
이상으로부터，유기 EL 등으로의 쉐이딩이나，전류의 점 순차적으로 샘플 홀드 회로에 있어서，본 실시형태와 같이，트랜지스터의 동작점 사이즈 설계를 행하지 않고，불균일이 없는 전류 출력이 얻어진다.
또한，본 방식에서는，리크 제거의 회로 트랜지스터(125)는 p채널로서 있지만，ｎ채널의 트랜지스터를 다이오드 접속시킨 것이어도 좋다.
상술한 실시 형태에 있어서는，화소 회로(102)를 구성하는 TFT를 전부 ｐ채널로 했지만，구동 트랜지스터로서의 TFT(111)의 다른 스위치로서 기능하는 TFT(112，113，114)는, 도 7에 나타내는 바와 같이，ｎ채널 TFT이어도，CMOS이어도 좋다.
또，상술한 실시 형태에 있어서는，수평 셀렉터(103)의 전류 샘플 홀드 회로(1031-1∼1031-n)의 스위치로서 기능하는 TFT(122(-1∼-n)∼124(-1∼-n))는，도 7에 나타내는 바와 같이 p채널 TFT이어도 좋다.
또한，상술한 실시 형태에서는，화소 회로(102)를 구성한 TFT를 전부 p채널로 했지만，구동 트랜지스터로서의 TFT(111)，스위치로서 기능하는 TFT(112，113，114)의 모든 TFT를, 도 8에 나타내는 바와 같이，ｎ채널 TFT로 구성하는 것도 가능하다.
당연，RL발광 소자(115)와의 접속은 애노드 접속이라도 캐소드 접속이라도 좋다.
이 경우, 전류 샘플 홀드 회로(1031-1∼1031-n)의 드라이브 트랜지스터의 극성은, 도 8에 나타내는 바와 같이 ｐ채널일 필요가 있다.
이상 설명한 바와 같이，본 발명에 의하면，다른 회로의 샘플링 기간도，정전류원으로서 기능하는 출력 트랜지스터의 드레인 전위를 일정하게 유지할 수 있고, 출력 트랜지스터의 게이트 전위의 리크에 의한 변화를 억제할 수 있다.
홀드 기간 중의 리크를 제거한 것으로，홀드 시간차에 의한 출력 전류치의 불균일을 억제할 수 있고，균일한 정전류원을 형성할 수 있다.
또한，샘플 홀드 회로에 캐스코드 접속을 이용하는 것으로，이 불균일 양을 거의 완전하게 억제할 수 있다.
상기의 불균일 억제의 효과는，리크 전류가 큰 TFT에 있어서 현저하다. 그 때문에, TFT를 이용한 전류 구동의 유기 EL 디스플레에서의 높은 유니퍼미티(uniformity)를 갖는 화질을 얻을 수 있다.

Claims (4)

  1. 영상 신호가 신호 전류로서 공급되는 표시장치이고,
    매트릭스 형으로 복수 배열된 화소회로와,
    상기 화소회로의 매트릭스 배열에 대하여 열마다 배선되고，휘도 정보에 따른 신호 전류가 공급되는 신호전류 데이터선과，
    상기 데이터선에 대응하여 설치되고，입력 영상 신호 전류를 샘플 홀드하는 복수의 샘플 홀드회로를 갖고，각 샘플 홀드회로를 순차적으로 동작시켜，모든 샘플 홀드회로에 영상 신호를 점 순차적으로 샘플 홀드시키고，상기 복수의 샘플 홀드회로에 샘플 홀드된 전류치를 대응하는 데이터선에 출력시키는 수평 셀렉터를 갖고,
    상기 각 샘플 홀드 회로는,
    소스가 소정 전위에 접속된 전계효과 트랜지스터와,
    상기 전계효과 트랜지스터의 드레인과 게이트와의 사이에 접속된 제 1의 스위치(TFT(122))와,
    상기 전계효과 트랜지스터의 드레인과 상기 신호전류 데이터선과의 사이에 접속된 제 2의 스위치(TFT(123))와,
    상기 전계효과 트랜지스터의 게이트와 소정 전위와의 사이에 접속된 캐패시터와,
    p채널 박막 전계효과 트랜지스터(TFT(124), TFT(125))로 구성되며, 상기 홀드 동작이 종료하고，다른 샘플 홀드 회로가 샘플 홀드 동작을 행하고 있는 사이에, 샘플링된 신호 전류의 크기와 동일한 전류를 상기 전계 효과 트랜지스터의 드레인에 공급하는 리크 제거 회로를 구비하며,
    상기 각 샘플 홀드회로에 있어서，TFT(123)의 게이트가 샘플 홀드선(SHL122-1)에 접속되어 있으며, TFT(125)의 소스가 전원 전압(Vcc)의 공급 라인에 접속되어 있고, TFT(125)의 게이트와 드레인 끼리 접속되어 있으며(다이오드 접속),
    TFT(125)의 게이트와 드레인의 접속점과 노드(ND121)에 TFT(124)의 소스·드레인이 각각 접속되고，TFT(124)의 게이트가 샘플 홀드선(SHL123-1)에 접속되어 있는 구조를 가지는 것을 특징으로 하는 표시장치.
  2. 제 1항에 있어서,
    상기 리크 제거회로는, 소정 전위와 상기 전계효과 트랜지스터의 드레인과의 사이에 접속된 다이오드 접속된 트랜지스터와 제 3의 스위치가 직렬로 접속되어 있는 것을 특징으로 하는 표시장치.
  3. 영상 신호가 신호 전류로서 공급되는 표시장치이고,
    매트릭스 형으로 복수 배열된 화소회로와,
    상기 화소회로의 매트릭스 배열에 대하여 열마다 배선되고，휘도 정보에 따른 신호 전류가 공급되는 신호전류 데이터선과,
    상기 데이터선에 대응하여 설치되고，입력 영상신호 전류를 샘플 홀드하는 복수의 샘플 홀드 회로를 갖고，각 샘플 홀드 회로를 순차적으로 동작시켜，모든 샘플 홀드 회로에 영상신호를 점 순차적으로 샘플 홀드시키고，상기 복수의 샘플 홀드 회로에 샘플 홀드된 전류치를 대응하는 데이터선에 출력시키는 수평 셀렉터를 갖고,
    상기 각 샘플 홀드회로는,
    소스가 소정 전위에 접속된 제 1의 전계효과 트랜지스터와,
    소스가 상기 제 1의 전계효과 트랜지스터의 드레인에 접속된 제 2의 전계효과 트랜지스터와,
    상기 제 2의 전계효과 트랜지스터의 드레인과 게이트와의 사이에 접속된 제 1의 스위치(TFT(122))와,
    상기 제 2의 전계효과 트랜지스터의 드레인과 상기 신호전류 데이터선과의 사이에 접속된 제 2의 스위치(TFT(123))와,
    상기 제 1의 전계효과 트랜지스터의 드레인과 게이트와의 사이에 접속된 제 3의 스위치(TFT(124))와,
    상기 제 1의 전계효과 트랜지스터의 게이트와 소정 전위와의 사이에 접속된 제 1의 캐패시터와,
    상기 제 2의 전계효과 트랜지스터의 게이트와 소정 전위와의 사이에 접속된 제 2의 캐패시터와,
    p채널 박막 전계효과 트랜지스터(TFT 124, TFT 125)로 구성되며, 샘플홀드 동작이 종료하고，다른 샘플 홀드 회로가 샘플 홀드 동작을 행하고 있는 사이에, 샘플링된 신호 전류의 크기와 동일한 전류를 상기 제 2의 전계효과 트랜지스터의 드레인에 공급하는 리크 제거 회로를 구비하며,
    상기 각 샘플 홀드회로에 있어서，TFT(123)의 게이트가 샘플 홀드선(SHL122-1)에 접속되어 있으며, TFT(125)의 소스가 전원 전압(Vcc)의 공급 라인에 접속되어 있고, TFT(125)의 게이트와 드레인 끼리 접속되어 있으며(다이오드 접속),
    TFT(125)의 게이트와 드레인의 접속점과 노드(ND121)에 TFT(124)의 소스·드레인이 각각 접속되고，TFT(124)의 게이트가 샘플 홀드선(SHL123-1)에 접속되어 있는 구조를 가지는 것을 특징으로 하는 표시장치.
  4. 제 3항에 있어서,
    상기 리크 제거 회로는, 소정 전위와 상기 제 2의 전계효과 트랜지스터의 드레인과의 사이에 접속된 다이오드 접속된 트랜지스터와 제 4의 스위치가 직렬로 접속되어 있는 것을 특징으로 하는 표시장치.
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