JP3800404B2

JP3800404B2 - 画像表示装置

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Publication number: JP3800404B2
Application number: JP2001385630A
Authority: JP
Inventors: 佳朗三上; 貴之大内; 秋元　　肇; 敏浩佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-12-19
Filing date: 2001-12-19
Publication date: 2006-07-26
Anticipated expiration: 2021-12-19
Also published as: US20030111966A1; CN1427388A; KR20030051167A; US6611107B2; US7205965B2; JP2003186438A; CN1213393C; KR100890497B1; US20040021620A1; TW565814B

Description

【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に係り、特に、電流駆動可能な表示素子、とりわけ有機ＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）を用いて画像を表示するに好適な発光型画像表示装置に関する。
【０００２】
【従来の技術】
画像表示装置として、有機ＥＬを用いた平面型画像表示装置が知られている。この種の画像表示装置においては、高輝度アクティブマトリクス表示を実現するために、例えば、エスアイディー９９テクニカルダイジェスト第３７２ページ〜第３７５ページに記載されているように、低温ポリシリコンＴＦＴ（薄膜トランジスタ）を用いた駆動方式が採用されている。この駆動方式を採用するに際しては、画素構造として、走査配線と、信号配線と、ＥＬ電源配線および容量基準電圧配線をそれぞれ交差するように配置する構造が採用されており、ＥＬを駆動するためにｎ型の走査ＴＦＴとストレージコンデンサを用いた信号電圧の保持回路が形成されている。保持回路に保持された信号電圧は画素に設けられたｐチャネルの駆動用ＴＦＴのゲートに印加され、駆動用ＴＦＴの主回路のコンダクタンス、すなわちソース・ドレイン間の抵抗値を制御するようになっている。この場合ＥＬ電源配線から駆動用ＴＦＴの主回路と、有機ＥＬ素子が互いに直列に接続されＬＥＤ共通配線に接続されている。
【０００３】
このように構成された画素を駆動するに際しては、走査配線から画素選択パルスを印加し、走査ＴＦＴを介して信号電圧をストレージコンデンサに書き込んで保持する。この保持した信号電圧をゲート電圧として駆動用ＴＦＴに印加し、電源配線に接続したソース電圧と、ドレイン電圧とから決定される駆動用ＴＦＴのコンダクタンスに応じてドレイン電流を制御し、結果として、ＥＬ素子の駆動電流を制御して表示輝度を制御するようになっている。この場合、画素では、電圧降下に伴う電源配線に、駆動用トランジスタのソース電極が接続されており、ドレイン電極には有機ＬＥＤ素子の一端が接続され、有機ＬＥＤの他端は全画素共通した共通電極に接続されている。駆動トランジスタのゲートには信号電圧が印加されており、信号電圧とソース電圧との差電圧によりトランジスタの動作点が制御され、階調表示を実現している。
【０００４】
しかし、前述した構成で大型パネルを構成しようとすると、パネル中央部の画素を駆動する電圧がパネル端部の画素を駆動する電圧よりも低下する。すなわち有機ＬＥＤ素子は電流駆動であるため、電源からＬＥＤ共通配線を介してパネル中央部の画素に電流を供給すると、配線抵抗により電圧降下が生じ、パネル中央部の画素を駆動する電圧が低くなる。この電圧降下は配線の長さおよび配線に接続された画素の表示状態により影響されるため、表示内容によっても変化する。
【０００５】
さらに、画素の駆動トランジスタの動作点はＬＥＤ共通配線に接続された駆動トランジスタのソース電圧の変動に応じて大きく変化し、ＬＥＤを駆動する電流は大きく変動する。この電流の変動は、表示の輝度変動、すなわち表示むら、輝度の不均一を発生させる原因となり、またカラー表示においては、カラーバランスの面内不均一として表示不良の原因となる。
【０００６】
そこで、配線抵抗を低減し、配線の電圧降下を改善するようにしたものとして、例えば、特開２００１−１００６５５号公報が提案されている。この公報に記載されたものによれば、パネル全面に、画素ごとに開口部を有する導電性の遮光膜を配置し、電源共通線と接続することにより、配線抵抗を下げて表示の均一性を向上させている。
【０００７】
しかし、前記公報に記載されたものにおいては、画素部において、有機ＬＥＤを駆動するトランジスタの基準電圧となるソース電極はパネルに共通したＬＥＤ共通電極に接続されているので、ソース電極と共通電極との間でいくぶんの電圧降下が生じる。このため、例え同一の信号電圧を印加しても、トランジスタの動作点を決定するゲート・ソース間電圧はソース電圧の変化に応じて変化し、表示の不均一性を取り除くことが困難である。
【０００８】
また、このシステムにおいては、電流を制御するためには同じ信号電圧を印加してもＥＬを駆動する駆動用ＴＦＴのしきい値、オン抵抗が変動すると、ＥＬの駆動電流が変化する性質があり、ばらつきが少なく特性の揃ったＴＦＴが必要とされる。しかしながら、このような駆動回路を実現するためには、トランジスタとして移動度が高く、大型基板への適用が可能なレーザーアニールプロセスを用いた低温ポリシリコンＴＦＴを用いることが余儀なくされる。ところが、低温ポリシリコンＴＦＴは少なからず素子特性のばらつきが発生することが知られており、有機ＥＬ駆動回路として用いるＴＦＴ特性のばらつきにより同一信号電圧を印加しても、画素ごとに輝度のばらつきが発生し、高精度の階調画像を表示するには十分ではない。
【０００９】
一方、前記課題を解決するための駆動方法として、例えば、特開平１０−２３２６４９号公報に記載されているように、階調表示を得るために、１フレーム時間を表示時間が異なる８つのサブフレームに分割し、１フレーム時間内での発光時間を変化させることにより、平均輝度を制御する駆動方式が提案されている。この駆動方式によれば、画素を点灯・非点灯のデジタルの２値表示とすることにより、ＴＦＴの特性ばらつきが顕著に表示に反映するしきい値付近を動作点として使う必要がないので、輝度ばらつきを低減することができる。
【００１０】
【発明が解決しようとする課題】
前記各従来技術においては、いずれも有機ＬＥＤの電源配線における電圧降下による輝度の不均一性については十分に配慮されておらず、特に、大型パネルの場合には、電源配線の電圧降下によって画質が低下する。
【００１１】
また、従来技術においては、ＬＥＤ共通配線における電圧変動に対応するためにはトランジスタのコンダクタンスを低くして、ＬＥＤ電源電圧を高く設定することにより、輝度の変動を少なくすることはできるが、電力効率が低くなり、画像表示装置の消費電力が増大する。またコンダクタンスの低いトランジスタはゲート長が長くなるので、トランジスタサイズが大きくなるので、高精細化の点で不利となる。
【００１２】
本発明の課題は、電源配線による電圧降下が発生しても画質の低下を抑制することができる画像表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、本発明は、画像表示領域に分散して配置されて走査信号を伝送する複数の走査配線と、前記画像表示領域に前記複数の走査配線と交差して配置されて信号電圧を伝送する複数の信号配線と、前記各走査配線と前記各信号配線で囲まれた画素領域にそれぞれ配置されて共通電源に接続された複数の電流駆動型電気光学表示素子と、前記各電気光学表示素子と直列接続されて前記共通電源に接続されバイアス電圧の印加により前記各電気光学表示素子を表示駆動する複数の駆動素子と、前記走査信号に応答して前記信号電圧を保持し、前記保持した信号電圧を基に前記各駆動素子の駆動を制御する複数のメモリ制御回路とを備え、前記各メモリ制御回路は、前記各駆動素子に対するバイアス電圧の印加を阻止した状態で前記信号電圧をサンプリングして保持し、その後、前記保持した信号電圧を前記バイアス電圧として前記駆動素子に印加してなる画像表示装置を構成したものである。
【００１４】
前記画像表示装置を構成するに際しては、前記複数のメモリ制御回路としては、以下の機能を有するもので構成することができる。
【００１５】
（１）各メモリ制御回路は、前記各駆動素子との接続を遮断した状態で前記信号電圧をサンプリングして保持し、その後、前記遮断した状態を解除して前記保持した信号電圧を前記バイアス電圧として前記各駆動素子に印加してなる。
【００１６】
（２）各メモリ制御回路は、前記走査信号に応答して前記信号電圧をサンプリングして保持するサンプリング動作と、前記サンプリング動作後、前記各信号線および各駆動素子と電気的に絶縁された状態で前記信号電圧を保持するフローティング動作と、前記フローティング動作後、保持した信号電圧をバイアス電圧として前記各駆動素子に印加するバイアス電圧印加動作とを実行してなる。
【００１７】
前記各画像表示装置を構成するに際しては、以下の要素を付加することができる。
【００１８】
（１）前記各メモリ制御回路は、前記走査信号により導通して前記信号電圧をサンプリングする主サンプリングスイッチ素子と、前記サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量と、前記走査信号により導通して前記サンプリング容量の一方の端子を共通電極に接続する補助サンプリングスイッチ素子と、前記サンプリング容量の一方の端子と前記駆動素子の一方のバイアス電圧印加用電極に接続されて前記走査信号の極性反転時に導通する主駆動スイッチ素子と、前記サンプリング容量の他方の端子と前記駆動素子の他方のバイアス電圧印加用電極に接続されて前記走査信号の極性反転時に導通する補助駆動スイッチ素子とから構成されてなる。
【００１９】
（２）前記各駆動素子は、ｐ型薄膜トランジスタで構成され、前記各主サンプリングスイッチ素子と各補助サンプリングスイッチ素子は、ｎ型薄膜トランジスタで構成され、前記各主駆動スイッチ素子と各補助駆動スイッチ素子はｐ型薄膜トランジスタで構成されてなる。
【００２０】
（３）前記各走査配線と並行に配置されて前記走査信号とは逆極性の反転走査信号を伝送する複数の反転走査配線を備え、前記各メモリ制御回路は、前記走査信号により導通して前記信号電圧をサンプリングする主サンプリングスイッチ素子と、前記サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量と、前記走査信号により導通して前記サンプリング容量の一方の端子を共通電極に接続する補助サンプリングスイッチ素子と、前記サンプリング容量の一方の端子と前記駆動素子の一方のバイアス電圧印加用電極に接続されて前記反転走査信号により導通する主駆動スイッチ素子と、前記サンプリング容量の他方の端子と前記駆動素子の他方のバイアス電圧印加用電極に接続されて前記反転走査信号により導通する補助駆動スイッチ素子とから構成されてなる。
【００２１】
（４）前記各駆動素子は、ｎ型薄膜トランジスタで構成され、前記各主サンプリングスイッチ素子と各補助サンプリングスイッチ素子は、ｎ型薄膜トランジスタで構成され、前記各主駆動スイッチ素子と各補助駆動スイッチ素子はｎ型薄膜トランジスタで構成されてなる
（５）前記各走査配線と並行に配置されて前記走査信号とは逆極性の反転走査信号を伝送する複数の反転走査配線を備え、前記各メモリ制御回路は、前記走査信号により導通して前記信号電圧をサンプリングする主サンプリングスイッチ素子と、前記主サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量と、前記走査信号により導通して前記サンプリング容量の一方の端子を共通電極に接続する補助サンプリングスイッチ素子と、前記サンプリング容量の一方の端子と前記駆動素子の一方のバイアス電圧印加用電極に接続されて前記反転走査信号により導通する主駆動スイッチ素子とから構成され、前記各サンプリング容量の他方の端子を前記各駆動素子の他方のバイアス電圧印加用電極に接続してなる。
【００２２】
（６）前記各駆動素子は、ｎ型薄膜トランジスタで構成され、前記各主サンプリングスイッチ素子と各補助サンプリングスイッチ素子は、ｎ型薄膜トランジスタで構成され、前記各主駆動スイッチ素子はｎ型薄膜トランジスタで構成されてなる。
【００２３】
前記した手段によれば、各画素領域の画素に信号配線から信号電圧を書き込むに際して、各駆動素子に対するバイアス電圧の印加を阻止した状態で信号電圧をサンプリングして保持し、その後、保持した信号電圧をバイアス電圧として駆動素子に印加するようにしているため、信号電圧をサンプリングするサンプリング動作後、信号配線および駆動素子と電気的に絶縁されたフローティング状態で信号電圧を保持し、その後、保持した信号電圧を駆動素子にバイアス電圧として印加することができ、駆動素子に接続された電源配線で電圧降下が生じても、この電圧降下の影響を受けることなく、保持した信号電圧をそのままバイアス電圧として駆動素子に印加することができ、指定の表示輝度で駆動素子を表示駆動することができ、良好な画像を表示することができる。この結果、大型パネルによる画像を表示する場合でも良好な画質による画像を表示することができる。
【００２４】
また、電源電圧を高くしたり、コンダクタンスの低いトランジスタを用いたりすることなく良好な画像を表示することができるため、低電力、且つ高精細な画像を表示することができる。
【００２５】
また、本発明は、画像表示領域に分散して配置されて走査信号を伝送する複数の走査配線と、前記画像表示領域に前記複数の走査配線と交差して配置されて信号電圧を伝送する複数の信号配線と、前記各走査配線と前記各信号配線で囲まれた画素領域にそれぞれ配置されて前記走査信号に応答して前記信号電圧を保持する複数のメモリ回路と、前記各画素領域に配置されて共通電源に接続された複数の電流駆動型電気光学表示素子と、前記各電気光学表示素子と直列接続されて前記共通電源に接続されバイアス電圧の印加により前記各電気光学表示素子を表示駆動する複数の駆動素子とを備え、前記各メモリ回路は、前記走査信号により導通して前記信号電圧をサンプリングするサンプリングスイッチ素子と、前記サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量とから構成され、前記各サンプリング容量の一方の端子は前記各駆動素子または電源配線を介して共通電源に接続され、前記各サンプリング容量の他方の端子は前記各駆動素子のゲート電極に接続されており、前記各メモリ回路のサンプリングスイッチ素子に信号電圧を保持させるサンプリング期間には、前記共通電源の電圧を変化させる或いは前記共通電源のうち各駆動素子共通の共通電極の電位をグランド電位に保って前記各駆動素子を非駆動状態にし、前記サンプリング期間経過後に、前記各駆動素子にバイアス電圧を印加してなる画像表示装置を構成したものである。
【００２６】
前記画像表示装置を構成するに際しては、前記共通電源から前記各駆動素子への電力の供給を制御する複数の電源制御素子を設け、前記各元制御素子と前記メモリ回路として以下の機能を有するもので構成することができる。
【００２７】
（１）前記各メモリ回路は、前記走査信号により導通して前記信号電圧をサンプリングするサンプリングスイッチ素子と、前記サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量とから構成され、前記各サンプリング容量の一方の端子は前記各駆動素子または電源配線を介して共通電源に接続され、前記各サンプリング容量の他方の端子は前記各駆動素子のゲート電極に接続されており、前記各電源制御素子は、前記各メモリ回路のサンプリングスイッチ素子に信号電圧を保持させるサンプリング期間には、前記各駆動素子に対する電力の供給を停止し、前記サンプリング期間経過後に前記各駆動素子に対して電力を供給してなる。
【００２８】
前記各画像表示装置を構成するに際しては、以下の要素を付加することができる。
【００２９】
（１）前記各サンプリングスイッチ素子と前記各駆動素子および前記各電源制御素子は、ｎ型薄膜トランジスタで構成され、前記各電源制御素子は、前記サンプリング期間を外れた期間にハイレベルとなるリファレンス制御信号に応答して導通してなる。
【００３０】
（２）前記各サンプリングスイッチ素子と前記各駆動素子は、ｎ型薄膜トランジスタで構成され、前記各電源制御素子は、ｐ型薄膜トランジスタで構成され、前記サンプリング期間を外れた期間にロウレベルとなる走査信号に応答して導通してなる。
【００３１】
（３）前記各サンプリングスイッチ素子と前記各駆動素子および前記各電源制御素子は、ｐ型薄膜トランジスタで構成され、前記各電源制御素子は、前記サンプリング期間を外れた期間にロウレベルとなるリファレンス制御信号に応答して導通してなる。
【００３２】
（４）前記複数の電流駆動型電気光学表示素子はそれぞれ有機ＬＥＤで構成されてなる。
【００３３】
前記した手段によれば、各信号配線からの信号電圧を各画素領域の各画素に書き込むに際して、サンプリングスイッチ素子に信号電圧を保持させるサンプリング期間には、共通電源の電圧を変化させるかあるいは共通電源のうち各駆動素子共通の共通電極の電位をほぼグランド電位に保って、１ライン分の駆動素子あるいは全ての駆動素子を非駆動状態にし、サンプリング期間経過後に、各駆動素子にバイアス電圧を印加したり、あるいは、サンプリングスイッチ素子に信号電圧を保持させるサンプリング期間には、各駆動素子に対する電力の供給を停止し、サンプリング期間経過後に各駆動素子に対して電力を供給するようにしているため、各駆動素子にバイアス電圧を印加するためのバイアス条件は、全ての駆動素子に対してほぼグランド電位を基準としたバイアス電圧とすることができ、電源電圧が変動したり、電源配線による電圧降下が生じたりしても、大型パネルに良好な画質による画像を表示することができる。
【００３４】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の一実施形態を示す画像表示装置の全体構成図である。図１において、表示パネルを構成する基板（図示省略）上の画像表示領域には、走査信号を伝送する複数の走査配線２が分散して配置されているとともに、信号電圧を伝送する複数の信号配線３が各走査配線と交差（直交）して配置されている。各走査配線２は走査駆動回路４１に接続されており、各走査配線２には走査駆動回路４１から走査信号が順次出力されるようになっている。また各信号配線３は信号駆動回路４２に接続されており、各信号配線３には信号駆動回路４２から画像情報に応じた信号電圧が印加されるようになっている。さらに各信号配線３と並行して複数の電源配線４０が配線されており、各電源配線４０の端末は電源１２に接続されている。また画像表示領域の周囲には共通配線４３が配線されている。
【００３５】
一方、各信号配線３と各走査配線２で囲まれた画素領域には、電流駆動型電気光学表示素子として、例えば、有機ＬＥＤ（発光ダイオード）９が配置されている。電気光学表示素子としては、有機ＬＥＤ９の代わりに、無機ＬＥＤ、電気泳動素子、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）などの発光素子を用いることができる。各有機ＬＥＤ９には、バイアス電圧の印加により有機ＬＥＤ９を表示駆動する駆動素子としての薄膜トランジスタ（図示省略）が直列に接続されて配置されている。さらに各画素領域には、走査信号に応答して信号電圧を保持し、保持した信号を基に各薄膜トランジスタの駆動を制御するメモリ制御回路（図示省略）配置されている。各薄膜トランジスタや有機ＬＥＤ９には電源１２から配線抵抗８を介して直流電力が供給されており、各画素の薄膜トランジスタには配線抵抗８を介して電圧が印加されるようになっている。このため、パネルの位置によっては薄膜トランジスタに印加される直流電圧の値が異なることがり、配線抵抗８の電圧降下による影響を受けることなく、薄膜トランジスタに一定のバイアス電圧を印加するために、本発明では、メモリ制御回路において以下のような構成が採用されている。
【００３６】
基本的には、図２に示すように、電源１２と共通電源１１との間に、配線抵抗８、ｐ型薄膜トランジスタ（以下、駆動ＴＦＴと称する。）７、有機ＬＥＤ９、共通配線抵抗１０が挿入されている回路を駆動するに際して、メモリ制御回路はｎ型薄膜トランジスタで構成されたサンプリングＴＦＴ１、サンプリング容量５を備えているとともに、図３に示すように、サンプリングスイッチ２０、駆動スイッチ２１としての機能を備えて構成されており、駆動ＴＦＴ７に対するバイアス電圧の印加を阻止した状態で、信号配線３から信号電圧を取り込んでサンプリングして保持し、その後、保持した信号電圧をバイアス電圧として駆動ＴＦＴ７に印加するようになっている。
【００３７】
すなわち、図３に示すように、駆動スイッチ２１を開いた状態でサンプリングスイッチ２０を閉じ、走査配線２の走査信号に応答してサンプリングＴＦＴ１が導通すると、信号配線３からの信号電圧がサンプリングＴＦＴ１を介してサンプリング容量５に印加され、サンプリング容量５に信号電圧が充電されて保持される。このあと、サンプリングスイッチ２０を開くと、すなわちサンプリングＴＦＴ１がオフになると、信号配線３および駆動ＴＦＴ７とは電気的に絶縁されたフローティング状態６でサンプリング容量５に信号電圧が保持される。このフローティング動作が行われたあと、駆動スイッチ２１を閉じると、サンプリング容量５に保持された信号電圧がバイアス電圧として駆動ＴＦＴ７に印加され、駆動ＴＦＴ７はバイアス電圧の印加により表示駆動することになる。この場合、サンプリング容量５に保持されていた信号電圧がそのまま駆動ＴＦＴ７のソース・ゲート間に印加されるため、駆動ＴＦＴ７のソース電位が配線抵抗８の電圧降下によって低くなっていても、ＴＦＴ７のソース・ゲート間には一定のバイアス電圧を印加することができる。
【００３８】
次に、駆動素子としてｐ型の薄膜トランジスタ（駆動ＴＦＴ）７を用いたときのメモリ制御回路の具体的構成を図４にしたがって説明する。このメモリ制御回路は、主サンプリングスイッチ素子２０ａ、補助サンプリングスイッチ素子２０ｂ、サンプリング容量５、主駆動スイッチ素子２１ａ、補助駆動スイッチ素子２１ｂを備えて構成されており、主サンプリングスイッチ素子２０ａ、補助サンプリングスイッチ素子２０ｂはそれぞれｎ型薄膜トランジスタで構成され、主駆動スイッチ素子２１ａ、補助駆動スイッチ素子２１ｂはそれぞれｐ型薄膜トランジスタを用いて構成されている。
【００３９】
主サンプリングスイッチ素子２０ａはゲートが走査配線２に接続され、ドレインが信号配線３に接続され、ソースがサンプリング容量５に接続されており、補助サンプリングスイッチ素子２０ｂはゲートが走査配線２に接続され、ドレインがサンプリング容量５に接続され、ソースが共通電極（各共通の電極）４に接続されている。主駆動スイッチ２１ａは走査信号の極性反転時に導通するために、ゲートが走査配線２に接続され、ドレインがサンプリング容量５の一方の端子に接続され、ソースが駆動ＴＦＴ７のソース（一方のバイアス電圧印加用電極）に接続されており、補助駆動スイッチ２１ｂはゲートが走査配線２に接続され、ドレインがサンプリング容量５の他方の端子に接続され、ソースが駆動ＴＦＴ７のゲート（他方のバイアス電圧印加用電極）に接続されている。
【００４０】
次に図４に示すメモリ制御回路を用いた画像表示装置の作用を図５にしたがって説明する。まず、走査配線２に、図５（ａ）に示す走査信号が伝送されると、各サンプリングスイッチ素子２０ａ、２０ｂは走査信号がローレベルからハイレベルになることに応答して導通（オン）し、信号配線３を伝送する信号電圧Ｖｓｉｇ１がサンプリングされ、サンプリングされた信号電圧はサンプリング容量５に保持される。この際、サンプリング容量５の他方の端子は補助サンプリングスイッチ素子２０ｂの導通により、共通電極４に接続されるため、サンプリング容量５には共通電極４を基準とした信号電圧Ｖｓｉｇ１が保持されることになる。この信号電圧は書き込み期間の間サンプリング容量５に保持され、走査信号がハイレベルからローレベルに移行する過程でフローティング状態となり、その後、走査信号の極性が反転すると（ハイレベルからローレベルになると）、各駆動スイッチ２１ａ、２１ｂが導通（オン）し、サンプリング容量５に保持された信号電圧Ｖｓｉｇ１が駆動ＴＦＴ７のソース・ゲート間にバイアス電圧として印加され、駆動ＴＦＴ７の表示駆動により、有機ＬＥＤ９が発光することになる。この場合、駆動ＴＦＴ７のソース電圧が、配線抵抗８の電圧降下によって低くなっても、駆動ＴＦＴ７のソース・ゲート間には信号電圧Ｖｓｉｇ１がバイアス電圧としてそのまま印加されるため、配線抵抗８の電圧降下の影響を受けることなく、一定の信号電圧Ｖｓｉｇ１によって駆動ＴＦＴ７を駆動することができ、有機ＬＥＤ９を一定の発光強度で発光させることができ、良好な画質の画像を表示させることができる。
【００４１】
このあと電源線の電圧の変化によっては駆動ＴＦＴ７のソース電圧とゲート電圧は変化するが、駆動ＴＦＴ７のソース・ゲート間には一定の信号電圧Ｖｓｉｇ１が印加される。さらに、このあとのサイクルで再び走査配線２に走査信号が印加されたときには次の書き込み処理として、信号電圧Ｖｓｉｇ２が書き込まれ、この信号電圧Ｖｓｉｇ２によるバイアス電圧が駆動ＴＦＴ７に印加され、有機ＬＥＤ９が発光することになる。この場合も、駆動ＴＦＴ７のソース・ゲート間にはバイアス電圧として一定の信号電圧Ｖｓｉｇ２が印加されるため、配線抵抗８による電圧降下が生じても、指定の発光強度で有機ＬＥＤ９を発光させることができ、良好な画質による画像を表示させることができる。
【００４２】
本実施形態におけるメモリ制御回路においては、各サンプリングスイッチ素子２０ａ、２０ｂにｎ型薄膜トランジスタを用い、各駆動スイッチ素子２１ａ、２１ｂにｐ型薄膜トランジスタを用いているため、同一極性の走査信号を用いて駆動することができ、走査配線２を画素当たり１本にすることができる。
【００４３】
次に、本発明の第２実施形態に用いたメモリ制御回路を図６にしたがって説明する。
【００４４】
本実施形態においては、駆動素子としてｎ型薄膜トランジスタ（駆動ＴＦＴ）７を用いることを考慮するとともに、全ての素子をｎ型薄膜トランジスタとするために、各サンプリングスイッチ素子２０ａ、２０ｂ、各駆動スイッチ素子２１ａ、２１ｂはｎ型薄膜トランジスタを用いて構成されている。この場合、各サンプリングスイッチ素子２０ａ、２０ｂと各駆動スイッチ素子素子２１ａ、２１ｂを互いに相補駆動するために、各画素の走査配線２に並行して走査信号と極性の相異なる反転走査信号を伝送する反転走査信号配線６０を配線し、各駆動スイッチ素子２１ａ、２１ｂのゲートをそれぞれ反転走査信号配線６０に接続するようになっており、他の構成は図４のものと同様である。
【００４５】
本実施形態における走査配線２には図５（ａ）に示すような走査信号が伝送し、反転走査信号配線６０には図５（ｂ）に示すような反転走査信号が伝送し、走査信号ＶＧがローレベルからハイレベルになったときに信号電圧のサンプリングが行われるとともに、サンプリングされた信号電圧Ｖｓｉｇ１がサンプリング容量５に保持され、その後、走査信号がハイレベルからローレベルに移行する過程でフローティング状態となる。フローティング状態になったあと、反転走査信号ＶＧ’がローレベルからハイレベルになったときには各駆動スイッチ２１ａ、２１ｂが導通し、信号電圧Ｖｓｉｇ１がバイアス電圧として駆動ＴＦＴ７のソース・ゲート間に印加される。この場合、配線抵抗８による電圧降下が生じ駆動ＴＦＴ７のソース電圧が変化しても、信号電圧Ｖｓｉｇ１がそのままバイアス電圧として駆動ＴＦＴ７のソース・ゲート間に印加されるので、配線抵抗８による電圧降下が生じても、信号電圧Ｖｓｉｇ１にしたがった輝度で有機ＬＥＤ９を発光させることができ、画質の良好な画像を表示させることができる。
【００４６】
本実施形態においては、全てｎ型薄膜トランジスタを用いているため、薄膜トランジスタを製造するプロセスにおいて、プロセス温度が低く、より生産が容易なアモルファスＴＦＴを用いることができ、安価で量産性の優れた画像表示装置を提供することができる。
【００４７】
また、本実施形態においては、サンプリング容量５と駆動ＴＦＴ７のゲートとの間に駆動スイッチ素子２１ａが挿入されているため、駆動ＴＦＴ７のドレン・ゲート間が容量結合されて、電源線の電圧がゲートに電圧変動として現われても、この影響を駆動スイッチ素子２１ａによって遮断することができる。
【００４８】
次に、本発明の第３実施形態に用いたメモリ制御回路を図７にしたがって説明する。本実施形態は、図６に示す主駆動スイッチ２１ａを削除し、主サンプリングスイッチ素子２０ａを直接駆動ＴＦＴ７のゲートに接続し、各画素における薄膜トランジスタの個数を５個から４個に低減したものであり、他の構成は図６のものと同様である。
【００４９】
本実施形態においては、駆動ＴＦＴ７のゲートをサンプリング容量５の一端に直接接続し、サンプリング動作時の信号電圧を、駆動ＴＦＴ７のゲート容量により保持するようにしたため、前記実施形態のものよりも、薄膜トランジスタを１個少なくすることができ、画素の開口率を向上させることができる。
【００５０】
次に、本発明の第４実施形態を図８にしたがって説明する。本実施形態は、前記各実施形態におけるメモリ制御回路の代わりに、メモリ回路を用い、駆動ＴＦＴ７と有機ＬＥＤ９との間に電源制御素子として、ｎ型リファレンス制御ＴＦＴ８１を挿入したものであり、他の構成は前記各実施形態と同様である。
【００５１】
メモリ回路は、ソース信号により導通して信号電圧をサンプリングするサンプリングスイッチ素子としてのサンプリングＴＦＴ８０と、サンプリングＴＦＴ８０によりサンプリングされた信号電圧を保持するサンプリング容量５を備えて構成されている。サンプリングＴＦＴ８０は、ｎ型のダブルゲートによる薄膜トランジスタを用いて構成されており、ゲートが走査配線２に接続され、ドレインが信号配線３に接続され、ソースがｎ型の駆動ＴＦＴ７のゲートとサンプリング容量５の一方の端子に接続されている。
【００５２】
サンプリング容量５の他方の端子はリファレンス制御ＴＦＴ８１のソースと有機ＬＥＤ９のアノードに接続されている。リファレンス制御ＴＦＴ８１は、ドレインが駆動ＴＦＴ７のソースに接続され、ゲートがリファレンス制御配線８２に接続されている。
【００５３】
メモリ回路は、走査信号に応答してサンプリングＴＦＴ８０が導通して信号電圧を保持し、このサンプリング期間において、共通電源１１の電圧を変化させるかあるいは共通電極１の電位をグランド電位に保って、１ラインあるいは全てのＴＦＴを非駆動状態にし、サンプリング期間経過後に各駆動ＴＦＴ７にバイアス電圧を印加するかあるいは、サンプリング期間には、各駆動ＴＦＴ７に対する電力の供給を制御し、サンプリング期間経過後に各駆動ＴＦＴに対して電力を供給するように構成されている。
【００５４】
以下、具体的な内容を図９のタイムチャートにしたがって説明する。まず、各走査配線の画素に信号電圧を書き込むに際しては、図９（ａ）、（ｂ）に示すように、書き込み期間前に、リファレンス制御ＴＦＴ８１のゲートに供給するリファレンス制御信号ＴｓｗＶＧをハイレベルからローレベルにし、１ラインまたは全ての画素の有機ＬＥＤ９を非点灯状態とし、その後、走査信号がローレベルからハイレベルになったことに応答してサンプリングＴＦＴ８０が導通し、信号配線３からの信号電圧Ｖｓｉｇ１を取り込んで信号電圧Ｖｓｉｇ１をサンプリングし、サンプリングした信号電圧Ｖｓｉｇ１をサンプリング容量５に保持させる。すなわち、サンプリング期間である書き込み期間に、信号電圧Ｖｓｉｇ１をサンプリング容量５に保持させる。このときリファレンス制御ＴＦＴ８１はオフとなっているので、駆動ＴＦＴ７には電力が供給されず、サンプリング容量５の一方の端子は有機ＬＥＤ９を介して共通電極１１に接続される。この場合、サンプリング容量５の一方の端子の電圧ＶＳは、共通電極１１をグランド電位としたとき、有機ＬＥＤ９の順方向電圧分だけ高い電位となる。すなわち、サンプリング容量５の一方の端子はほぼグランド電位となり、サンプリング容量５には共通電極１１を基準として信号電圧Ｖｓｉｇ１が充電されて保持されることになる。
【００５５】
このあと走査信号のレベルがハイレベルからローレベルになって書き込み期間が終了すると、信号電圧Ｖｓｉｇ１はサンプリング容量５に保持され、サンプリング容量５の両端電圧ＶＣＭは信号電圧Ｖｓｉｇ１となる。このあとリファレンス制御信号がローレベルからハイレベルになると、リファレンス制御ＴＦＴ８１がオン状態となり、リファレンス制御ＴＦＴ８１のソース・ドレイン電圧はほぼ０Ｖとなる。これにより、駆動ＴＦＴ７のゲート・ソース間にはサンプリング容量５に保持された信号電圧Ｖｓｉｇ１がバイアス電圧として印加され、駆動ＴＦＴ７が導通する。この結果、有機ＬＥＤ９が導通して発光し、画像が表示されることになる。この場合、駆動ＴＦＴ７のソース電圧は有機ＬＥＤ９のアノードの電圧とほぼ同じ電位になっており、駆動ＴＦＴ７のゲート・ソース間には信号電圧Ｖｓｉｇ１がバイアス電圧として印加されているため、ソース電位の上昇に伴って、ゲート電位も一定のバイアス電圧を保った状態で上昇し、さらに、駆動ＴＦＴ７のドレイン電圧が変動しても、すなわち配線抵抗８による電圧降下があっても一定のバイアス電圧を保持し続けることができる。
【００５６】
このように、駆動ＴＦＴ７のソース電位の上昇に伴ってゲート電位も上昇するので、サンプリングＴＦＴ８０は、駆動期間中は有機ＬＥＤ９の電源電圧よりも高い電圧となる。また画素内に有機ＬＥＤ９を制御するための信号電圧Ｖｓｉｇ１をサンプリング容量５に保持し、この信号電圧Ｖｓｉｇ１をバイアス電圧として駆動ＴＦＴ７のソース・ゲート間に印加し、駆動ＴＦＴ７を駆動するための駆動電圧を有機ＬＥＤ９のアノード側の電圧Ｖｓよりも高い電圧Ｖｓ＋Ｖｓｉｇ１に変換しているため、この駆動電圧によって駆動ＴＦＴ７を駆動することができる。
【００５７】
本実施形態によれば、配線抵抗８による電圧降下があっても、駆動ＴＦＴ７のソース・ゲート間には信号電圧Ｖｓｉｇ１がそのままバイアス電圧（実際にはＶｓ＋Ｖｓｉｇ１）として印加されるため、大型パネルを表示する場合でも配線抵抗による電圧降下の影響を受けることなく、良好な画像を表示することができる。
【００５８】
また、本実施形態においては、各画素における薄膜トランジスタとしてｎ型の薄膜トランジスタを３個用いて回路を構成することができ、駆動回路を簡素化することができる。
【００５９】
また、本実施形態においては、サンプリングＴＦＴ８０としてダブルゲートＴＦＴを用いているため、オフ電流を低減することができ、保持期間中の保持率を高めることで、良好な表示を行うことができる。すなわち、サンプリングＴＦＴ８０としてシングルゲートのものを用いたときよりもダブルゲートのものを用いると、図１０に示すように、０＜ＶＧ領域におけるオフ電流がダブルゲートＴＦＴでは少なくなっており、サンプリング容量５に充電された信号電圧を良好に保持できることが分かる。
【００６０】
また、前記実施形態においては、駆動ＴＦＴ７を駆動するに際して、サンプリング容量５への信号電圧の書き込み時には、サンプリング容量５の一方の端子の電位ＶＳはほぼ共通電極１１の電位となるため、共通電極１１を全画素共通としておき、全面で電位を一定に保つことにより、面内（パネル全面）で均一な電位を基準として信号電圧を充電することができる。また、この電位ＶＳは、画素駆動回路において最も低い電位であるため、サンプリング回路の駆動電圧を低減することができる。
【００６１】
さらに、リファレンス制御ＴＦＴ８１を制御するに際しては、１画面の書き込み期間は連続してオフ状態としておき、１画面の走査が終了したあとに、全画素のリファレンス制御ＴＦＴ８１を一斉にオン状態として駆動することもできる。このようにしてリファレンス制御ＴＦＴ８１を制御することにより、画面を間歇して表示することができ、動画像の表示品質を改善できる。また画面を複数の領域に分割し、適宜走査が終わった部分ごとに順次点灯することによっても動画表示品質を改善することができる。
【００６２】
また、図８に示した画素のレイアウトは図１１に示すような構成となる。図１１において、走査配線２と信号配線３とが互いに直交するように配置され、走査配線２の近傍にダブルゲートを用いたサンプリングＴＦＴ８０が形成され、サンプリングＴＦＴ８０の上方にサンプリング容量５が形成されている。サンプリング容量５の上方には駆動ＴＦＴ７、リファレンス制御ＴＦＴ８１、リファレンス制御配線８２、表示電極（サンプリング容量５の一方の端子と有機ＬＥＤ９のアノード側とを結ぶ電極）９ａが配置され、信号配線３と平行に電源配線４０が配置されている。いずれのＴＦＴもｎ型の薄膜トランジスタであり、典型的なポリシリコンＴＦＴを用いたコプレーナ構造である。サンプリング容量５はポリシリコン層と表示電極層との層間容量を用いて形成されている。
【００６３】
また、前記実施形態においては、ｎ型の薄膜トランジスタを用いたものについて述べたが、図１２に示すように（本発明の第５実施形態）、サンプリングＴＦＴ１７０、駆動ＴＦＴ１７１、リファレンス制御ＴＦＴ８１として全てｐ型の薄膜トランジスタを用いて構成することもできる。この場合、リファレンス制御ＴＦＴ８１のゲートには、図９に示すリファレンス制御信号とは逆極性のリファレンス制御信号が印加され、リファレンス制御ＴＦＴ８１は、サンプリング期間を外れた期間にローレベルとなるリファレンス制御信号に応答して導通することになる。
【００６４】
次に、本発明の第６実施形態を図１３にしたがって説明する。本実施形態は、図８に示すリファレンス制御ＴＦＴ８１の代わりに、ｐ型リファレンス制御ＴＦＴ１６０を用い、リファレンス制御ＴＦＴ１６０のゲートを走査配線２に接続したものであり、他の構成は図８のものと同様である。この場合、リファレンス制御ＴＦＴ１６０はサンプリング期間を外れた期間にローレベルとなる走査配線に応答して導通することになり、前記実施形態と同様に、書き込み期間中および書き込み期間の前と後にオフになることで、前記実施形態と同様な効果を奏することができる。
【００６５】
さらに本実施形態においては、走査信号を用いてリファレンス制御ＴＦＴ１６０を制御するようにしているため、リファレンス制御配線８２が不要となり、配線本数の低減に伴って開口率が前記実施形態よりも向上するとともに、配線における交差部の面積が少なくなり、歩留まりの向上を図ることができる。
【００６６】
本実施形態におけるマスクの構成を図１４に示す。図１４において、リファレンス制御ＴＦＴ１６０のみがｐ型薄膜トランジスタで構成され、ダブルゲートのサンプリングＴＦＴ８０の１つのゲートパターンを用いてリファレンス制御ＴＦＴ１６０のゲートを構成しているため、画素内の配線面積が減少し、開口率が向上する。
【００６７】
また、本実施形態における基板Ａ−Ｂ部の断面形状を図１５に示す。この部分は、ガラス基板１４０上に信号配線３もしくは電源配線４０などの同じ配線層を用いてメモリ容量電極１４２を形成し、層間絶縁層１４１を介して、表示電極９ａを形成することでサンプリング容量５を形成することができる。このような構造でサンプリング容量５を形成することにより、マトリクスと同じ耐圧が得られ、容易に高耐圧の容量を形成することができ、歩留まりの向上を図ることができる。
【００６８】
次に、図１３に示す画素の他のマスクパターンの構成を図１６に、基板のＡ−Ｂ線に沿う断面構造を図１７に示す。本実施形態における画素の回路構成は図１３のものと同様であるが、サンプリング容量５のサンプリングＴＦＴ８０側の端子に接続された端子部分を、図１３に示すシールド１６１で保護している。すなわち、この端子部分は、他の端子からの容量カップリングによっても電位の変動を受けやすいので、サンプリング容量５で保持している信号電圧のリークを低く押えるために、リーク電流が少なくする必要がある。このため、この端子を静電シールドおよび最寄りの配線からの容量結合を最小とすることで、高精度の信号電圧を保持できる。
【００６９】
また、サンプリング容量５はポリシリコン層１３０と、ゲート絶縁層１５０と、ゲート電極層１３１とで形成されており、さらに配線層１３２、表示電極９ａで覆われており、隣接する配線などからのカップリングを防止するとともに、遮光性の金属層で覆われているので、光導電効果によるＭＯＳ容量部への保持特性に対する影響を低減することができ、良好な保持特性を得ることができる。
【００７０】
次に、以上の画素構成を用いた画像表示装置の全体構成を図１８に示す。図１８に示す画像表示装置における画素および信号配線の駆動は以上の説明で明らかになっており、画像表示装置を形成するために必要なリファレンス制御配線８２を駆動するリファレンス制御配線駆動回路１８０の構成を示している。リファレンス制御配線駆動回路は、順次シフトするパルスを発生するためのシフトレジスタ、シフトパルスのパルス幅を広げるためのパルス幅制御回路、マトリクスに接続するリファレンス制御配線８２を駆動するためのラインドライバから構成されている。
【００７１】
以下、リファレンス制御配線駆動回路１８０の具体的構成を図１９にしたがって説明する。リファレンス制御配線駆動回路１８０は、順次シフトするパルスを発生する多段シフトレジスタ１９０と、パルス出力端子１９１から最終段のシフトレジスタ１９０の出力パルスとＲＳＴ配線からのパルスを取り込み、シフトレジスタ１９０からのパルスの幅を調整するためのパルス幅制御回路１９２と、多段のインバータ回路１９５から構成されるラインドライバ回路とを備え、パルス幅制御回路１９２は、ＡＮＤ回路１９３、ＲＳラッチ回路１９４から構成されている。ＡＮＤ回路１９３一方の入力端子には全回路に共通接続されたＲＳＴ配線からリセットパルスが印加されるようになっている。多段シフトレジスタ１９０はφ１、φ２からなる２相クロックと、ＶＳＴからなる走査開始信号により駆動され、２相クロックと同期して、パルス出力端子に順次走査パルスを発生させる。パルス幅制御回路１９２においては、ＳＲラッチ回路１９４のセット信号としてパルス出力端子からシフトパルスが入力されるとＳＲラッチ回路１９４がセット状態となる。次に、ＲＳＴ信号が入力されるとＳＲラッチ回路１９４はリセット状態となる。またパルス出力端子１９１はＡＮＤ回路１９３の入力側にも接続されており、ＶＳＴ信号はセット状態のＲＳラッチ回路１９４でのみ有効となるようになっている。そして、順次走査パルスによりセットされた多段のＲＳラッチ回路１９４は、任意のクロックから遅延して印加されるＲＳＴ信号によりリセットされるようになっている。このようにして、走査信号よりパルス幅の広いリファレンス制御信号ＴｓｗＶＧ信号を発生することができる。
【００７２】
前述したように、各実施形態によれば、画素を全てｎ型あるいはｐ型の薄膜トランジスタを用いて駆動できるので、製造工程を簡略化でき、安価で歩留まりの高い画像表示装置を提供することができる。また画素内に容量を用いて駆動ＴＦＴにバイアス電圧を供給しているため、サンプリング系の駆動電圧範囲を低減することができる。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、信号電圧をサンプリングするサンプリング動作後、信号配線および駆動素子と電気的に絶縁されたフローティング状態で信号電圧を保持し、その後、保持した信号電圧を駆動素子にバイアス電圧として印加しているので、駆動素子に接続された電源配線で電圧降下が生じても、この電圧降下の影響を受けることなく、保持した信号電圧をそのままバイアス電圧として駆動素子に印加することができ、指定の表示輝度で駆動素子を表示駆動することができ、大型パネルによる画像を表示する場合でも良好な画質による画像を表示することができる。
【００７４】
また、本発明によれば、サンプリングスイッチ素子に信号電圧を保持させるサンプリング期間には、共通電源の電圧を変化させるかあるいは共通電源のうち各駆動素子共通の共通電極の電位をほぼグランド電位に保って、１ライン分の駆動素子あるいは全ての駆動素子を非駆動状態にし、サンプリング期間経過後に、各駆動素子にバイアス電圧を印加したり、あるいは、サンプリングスイッチ素子に信号電圧を保持させるサンプリング期間には、各駆動素子に対する電力の供給を停止し、サンプリング期間経過後に各駆動素子に対して電力を供給するようにしているため、電源配線による電圧降下が生じても、大型パネルに良好な画質による画像を表示することができる。
【図面の簡単な説明】
【図１】本発明に係る画像表示装置の基本構成を説明するための構成図である。
【図２】画素の駆動原理を説明するための回路図である。
【図３】画素駆動回路の動作を説明するための回路構成図である。
【図４】本発明の第１実施形態を示す画素の回路構成図である。
【図５】図４に示す画素の作用を説明するためのタイムチャートである。
【図６】本発明の第２実施形態を示す画素の回路構成図である。
【図７】本発明の第３実施形態を示す画素の回路構成図である。
【図８】本発明の第４実施形態を示す画素の回路構成図である。
【図９】図８に示す回路の動作を説明するためのタイムチャートである。
【図１０】シングルゲートとダブルゲートの特性を説明するため特性図である。
【図１１】図８に示す画素のレイアウト例を示す図である。
【図１２】本発明の第５実施形態を示す画素の回路構成図である。
【図１３】本発明の第６実施形態を示す画素の回路構成図である。
【図１４】図１３に示す画素のレイアウト例を示す図である。
【図１５】図１４のＡ−Ｂ線に沿う断面図である。
【図１６】図１３に示す画素の他のマスクパターンのレイアウト例を示す図である。
【図１７】図１６のＡ−Ｂ線に沿う断面図である。
【図１８】本発明に係る画像表示装置の全体構成を示す構成図である。
【図１９】リファレンス制御配線駆動回路の回路構成図である。
【符号の説明】
１サンプリングＴＦＴ
２走査配線
３信号配線
４共通電極
５サンプリング容量
７駆動ＴＦＴ
８配線抵抗
９有機ＬＥＤ
１０共通配線抵抗
１１共通電源
１２電源
２０ａ主サンプリングスイッチ素子
２０ｂ補助サンプリングスイッチ素子
２１ａ主駆動スイッチ素子
２１ｂ補助駆動スイッチ素子

Claims

画像表示領域に分散して配置されて走査信号を伝送する複数の走査配線と、前記画像表示領域に前記複数の走査配線と交差して配置されて信号電圧を伝送する複数の信号配線と、前記各走査配線と前記各信号配線で囲まれた画素領域にそれぞれ配置されて共通電源に接続された複数の電流駆動型電気光学表示素子と、前記各電気光学表示素子と直列接続されて前記共通電源に接続されバイアス電圧の印加により前記各電気光学表示素子を表示駆動する複数の駆動素子と、前記走査信号に応答して前記信号電圧を保持し、前記保持した信号電圧を基に前記各駆動素子の駆動を制御する複数のメモリ制御回路とを備え、
前記各メモリ制御回路は、前記走査信号により導通して前記信号電圧をサンプリングする主サンプリングスイッチ素子と、前記サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量と、前記走査信号により導通して前記サンプリング容量の一方の端子を共通電極に接続する補助サンプリングスイッチ素子と、前記サンプリング容量の一方の端子と前記駆動素子の一方のバイアス電圧印加用電極に接続されて前記走査信号の極性反転時に導通する主駆動スイッチ素子と、前記サンプリング容量の他方の端子と前記駆動素子の他方のバイアス電圧印加用電極に接続されて前記走査信号の極性反転時に導通する補助駆動スイッチ素子とから構成されてなることを特徴とする画像表示装置。
請求項１に記載の画像表示装置において、
前記各駆動素子は、ｐ型薄膜トランジスタで構成され、前記各主サンプリングスイッチ素子と各補助サンプリングスイッチ素子は、ｎ型薄膜トランジスタで構成され、前記各主駆動スイッチ素子と各補助駆動スイッチ素子はｐ型薄膜トランジスタで構成されてなることを特徴とする画像表示装置。
請求項１に記載の画像表示装置において、
前記各走査配線と並行に配置されて前記走査信号とは逆極性の反転走査信号を伝送する複数の反転走査配線を備え、前記各メモリ制御回路は、前記走査信号により導通して前記信号電圧をサンプリングする主サンプリングスイッチ素子と、前記サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量と、前記走査信号により導通して前記サンプリング容量の一方の端子を共通電極に接続する補助サンプリングスイッチ素子と、前記サンプリング容量の一方の端子と前記駆動素子の一方のバイアス電圧印加用電極に接続されて前記反転走査信号により導通する主駆動スイッチ素子と、前記サンプリング容量の他方の端子と前記駆動素子の他方のバイアス電圧印加用電極に接続されて前記反転走査信号により導通する補助駆動スイッチ素子とから構成されてなることを特徴とする画像表示装置。
請求項３に記載の画像表示装置において、
前記各駆動素子は、ｎ型薄膜トランジスタで構成され、前記各主サンプリングスイッチ素子と各補助サンプリングスイッチ素子は、ｎ型薄膜トランジスタで構成され、前記各主駆動スイッチ素子と各補助駆動スイッチ素子はｎ型薄膜トランジスタで構成されてなることを特徴とする画像表示装置。
請求項１に記載の画像表示装置において、
前記各走査配線と並行に配置されて前記走査信号とは逆極性の反転走査信号を伝送する複数の反転走査配線を備え、前記各メモリ制御回路は、前記走査信号により導通して前記信号電圧をサンプリングする主サンプリングスイッチ素子と、前記主サンプリングスイッチ素子によりサンプリングされた信号電圧を保持するサンプリング容量と、前記走査信号により導通して前記サンプリング容量の一方の端子を共通電極に接続する補助サンプリングスイッチ素子と、前記サンプリング容量の一方の端子と前記駆動素子の一方のバイアス電圧印加用電極に接続されて前記反転走査信号により導通する主駆動スイッチ素子とから構成され、前記各サンプリング容量の他方の端子を前記各駆動素子の他方のバイアス電圧印加用電極に接続してなることを特徴とする画像表示装置。
請求項５に記載の画像表示装置において、
前記各駆動素子は、ｎ型薄膜トランジスタで構成され、前記各主サンプリングスイッチ素子と各補助サンプリングスイッチ素子は、ｎ型薄膜トランジスタで構成され、前記各主駆動スイッチ素子はｎ型薄膜トランジスタで構成されてなることを特徴とする画像表示装置。