JP4700156B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4700156B2
JP4700156B2 JP27258399A JP27258399A JP4700156B2 JP 4700156 B2 JP4700156 B2 JP 4700156B2 JP 27258399 A JP27258399 A JP 27258399A JP 27258399 A JP27258399 A JP 27258399A JP 4700156 B2 JP4700156 B2 JP 4700156B2
Authority
JP
Japan
Prior art keywords
insulating film
film
region
wiring
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27258399A
Other languages
English (en)
Other versions
JP2001094112A5 (ja
JP2001094112A (ja
Inventor
寛 柴田
敦生 磯部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP27258399A priority Critical patent/JP4700156B2/ja
Priority to CNB001288644A priority patent/CN1163968C/zh
Priority to KR1020000056358A priority patent/KR100663879B1/ko
Priority to CNB2004100446998A priority patent/CN1276468C/zh
Priority to CNB200610100169XA priority patent/CN100426489C/zh
Priority to DE60045755T priority patent/DE60045755D1/de
Priority to EP00121021A priority patent/EP1087438B1/en
Priority to US09/671,780 priority patent/US6392255B1/en
Publication of JP2001094112A publication Critical patent/JP2001094112A/ja
Priority to US10/120,384 priority patent/US6624012B2/en
Priority to US10/664,876 priority patent/US6998299B2/en
Priority to KR1020050089201A priority patent/KR100661850B1/ko
Priority to US11/321,642 priority patent/US7282737B2/en
Publication of JP2001094112A5 publication Critical patent/JP2001094112A5/ja
Priority to US11/872,402 priority patent/US7541618B2/en
Application granted granted Critical
Publication of JP4700156B2 publication Critical patent/JP4700156B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示装置のスイッチング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリクス型液晶表示装置が注目を集めている。
【０００５】
このアクティブマトリクス型液晶表示装置において、良好な品質の表示を行わせるには、ＴＦＴに接続された各画素電極に映像信号の電位を次回の書き込み時まで保持できるようにする必要がある。一般的には、画素内に保持容量（Ｃｓ）を備えることで映像信号の電位を保持している。
【０００６】
上記保持容量（Ｃｓ）の構造やその形成法として様々な提案がなされているが、製造工程の簡素さ、また信頼性の観点から、画素を構成する絶縁膜のうち、最も質の高い絶縁膜であるＴＦＴのゲート絶縁膜を保持容量（Ｃｓ）の誘電体として利用することが望ましい。従来では、図９に示したように走査線を用いて上部電極となる容量配線を設け、上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）により保持容量（Ｃｓ）を構成することが行われていた。
【０００７】
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求められている。各画素が高い開口率を持つことによりバックライトの光利用効率が向上し、所定の表示輝度を得るためのバックライト容量が抑制できる結果、表示装置の省電力化および小型化が達成できる。また、各画素が大きな保持容量を備えることにより、各画素の表示データ保持特性が向上して表示品質が向上する。加えて、表示装置を点順次駆動する場合には、各信号線の駆動回路側にも信号保持容量（サンプルホールド容量）が必要になるが各画素が大きな保持容量を備えることで、このサンプルホールド容量の占める面積を縮小でき、表示装置を小型化することができる。
【０００８】
こうした要求は、液晶表示装置の高精細化(画素数の増大)・小型化に伴う各表示画素ピッチの微細化を進める上で大きな課題となっている。
【０００９】
加えて、上述に示した従来の画素構成では高開口率と大きな保持容量の両立が難しいという問題がある。
【００１０】
【発明が解決しようとする課題】
従来の画素構成を表１のデザインルールに従い１９．２μｍ□の画素サイズで実施した従来例を図９に示す。
【００１１】
【表１】
Figure 0004700156
【００１２】
走査線と容量配線の２本を各々連続的に形成する関係上、配線を２本（走査線と容量配線）平行に配置していることが特徴である。図９において、１０は半導体膜、１１は走査線、１２は信号線、１３は電極、１４は容量配線である。なお、図９は、画素の上面図を簡略化したものであり、電極１３に接続する画素電極及び電極１３に達するコンタクトホールは図示していない。
【００１３】
こうした上部電極（容量配線）／誘電体層（ゲート絶縁膜）／下部電極（半導体膜）による保持容量構成とした場合、画素の回路構成に必要な回路要素(画素ＴＦＴ, 保持容量, コンタクトホール等)は全てゲート絶縁膜関連のものとなり、これらの要素素子は各画素中にほぼ平面的に配置される。
【００１４】
このことから、規定の画素サイズの中で各画素の高開口率と大きな保持容量とを両方得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトすることが不可欠である。このことは、回路要素が全てゲート絶縁膜関連のものであることからゲート絶縁膜の利用効率を向上することが不可欠と言い換えることができる。
【００１５】
こうした観点から図９の例において画素の回路構成における平面レイアウト効率を表したものが図１０である。図１０中、２１は単体画素領域、２２は画素開口領域、２３は保持容量領域、２４はＡ領域、２５はＴＦＴの一部及びコンタクト領域を示している。
【００１６】
図１０では画素開口領域２２の面積２１６．７μｍ2 (開口率５８．８％)に対し、保持容量領域２３の面積６４．２μｍ2、ＴＦＴ部及びコンタクト領域２５の面積４２．２μｍ2、Ａ領域２４の面積３４．１μｍ2で構成されている。
【００１７】
このＡ領域２４はＴＦＴのゲート電極として働いている領域を相互に接続する配線部及び走査線及び容量配線を平行に配置していることに起因する走査線及び容量配線の分離領域であり、Ａ領域のゲート絶縁膜は本来の機能を与えられておらず、レイアウト効率を低下させる原因となっている。
【００１８】
さらに、上記構造の場合、容量配線抵抗に対する要求が厳しくなる問題がある。
【００１９】
通常の液晶表示装置駆動では、各走査線に接続されている複数の各画素に走査線方向で連続的に（点順次駆動の場合）、または同時に(線順次駆動の場合)映像信号の電位の書き込みが行われる。
【００２０】
この際、上記の画素構成では容量配線が走査線に平行に配置されている関係上、各走査線に接続されている複数の画素が共通の容量配線に接続されているため、該当する容量配線には画素書き込み電流に対応する対向電流が複数画素分、連続的にまたは同時に流れることになり、容量配線の電位変動による表示品質の低下を避けるためには容量配線抵抗を十分に下げておく必要がある。
【００２１】
しかし、容量配線抵抗の低抵抗化のために線幅を広げることは保持容量の占める面積を拡大する一方、画素の開口率を損なってしまっていた。
【００２２】
本発明は上述の問題に設計側から解決策を与えるものであり、高い開口率を得ながら十分な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供するものである。
【００２３】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁表面上に半導体膜と、
前記半導体膜上に第１絶縁膜（ゲート絶縁膜）と、
前記第１絶縁膜上にゲート電極及び第１配線（容量配線）と、
前記ゲート電極及び前記第１配線上に第２絶縁膜と、
前記第２絶縁膜上に前記ゲート電極と接続する第２配線（走査線）と、
前記第２配線上に第３絶縁膜とを有した半導体装置であり、
前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっていることを特徴とし、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっている領域には、前記第２の絶縁膜を誘電体とする保持容量が形成される。
【００２４】
また、他の発明の構成は、
絶縁表面上に半導体膜と、
前記半導体膜上に第１絶縁膜（ゲート絶縁膜）と、
前記第１絶縁膜上にゲート電極及び第１配線（容量配線）と、
前記ゲート電極及び前記第１配線上に第２絶縁膜と、
前記第２絶縁膜上に前記ゲート電極と接続する第２配線（走査線）と、
前記第２配線上に第３絶縁膜とを有した半導体装置であり、
前記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっていることを特徴とし、前記第１絶縁膜を介して前記第１配線と前記半導体膜とが重なっている領域には、前記第１の絶縁膜を誘電体とする保持容量が形成される。
【００２５】
また、上記構成においても前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっており、前記第２絶縁膜を介して前記第１配線と前記第２配線とが重なっている領域には、前記第２の絶縁膜を誘電体とする保持容量が形成される。
【００２６】
また、上記各構成において、前記半導体膜のうち、前記第１絶縁膜を介して前記第１配線と重なる領域には、導電型を付与する不純物元素が添加されている。
【００２７】
また、上記各構成において、前記第１配線は、前記第２配線とは直交する方向に配置されていることを特徴としている。
【００２８】
また、上記各構成において、前記第３絶縁膜上に前記半導体膜と接する第３配線（信号線）が設けられていることを特徴とし、前記半導体膜のうち、前記第３配線と接する領域は、ソース領域またはドレイン領域である。
【００２９】
また、上記各構成において、前記半導体膜と電気的に接続する画素電極が設けられている。
【００３０】
また、上記各構成において、前記第１配線は、前記第３配線と平行な方向に配置されている。
【００３１】
また、上記各構成において、前記ゲート電極は、前記走査線と異なる層に形成されている。
【００３２】
また、上記各構成において、前記ゲート電極は、島状にパターニングされている。
【００３３】
また、上記構造を実現するための発明の構成は、
基板上に島状の半導体膜を形成し、
前記島状の半導体膜上に第１絶縁膜（ゲート絶縁膜）を形成し、
島状のゲート電極及び容量配線を形成し、
前記ゲート電極及び容量配線を覆う第２絶縁膜を形成し、
前記第２絶縁膜に選択的なエッチングを施して、前記ゲート電極に達する第１コンタクトホールを形成し、
前記第２絶縁膜上に前記ゲート電極と接する走査線を形成し、
前記走査線上に第３絶縁膜を形成し、
前記第３絶縁膜に選択的なエッチングを施して、前記半導体膜に達する第２コンタクトホールを形成し、
前記半導体膜と電気的に接続する信号線を形成することを特徴とする半導体装置の作製方法である。
【００３４】
上記構成において、前記半導体膜上に第１絶縁膜を形成した後、前記走査線と重なる前記第２絶縁膜を部分的に薄くすることが好ましい。
【００３５】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００３６】
本発明は、開口率を向上させるとともに保持容量の増大を図るため、ゲート電極と異なる層に走査線を形成し、その走査線を上部電極として保持容量を形成することを特徴としている。
【００３７】
本明細書中において、ゲート電極は、島状にパターニングされており、第２絶縁膜に形成されたコンタクトホールを通じて第２絶縁膜上の走査線と接続している。
【００３８】
本発明において、保持容量は、下部電極を半導体膜とし、誘電体を第１絶縁膜（ゲート絶縁膜）とし、上部電極を容量配線とした構成となっている。第１絶縁膜を介して容量配線と重なる領域は、ソース領域やドレイン領域と同様にして低抵抗化することが望ましい。また、容量配線と接して重なる第１絶縁膜の一部を薄膜化して保持容量の増大を図るとよい。
【００３９】
また、本発明において、図１に示したようにゲート電極１０４の上層に走査線１０７を形成し、ゲート電極上に接する第２絶縁膜１０６を誘電体として容量を形成する。この容量は、下部電極を容量配線１０５とし、誘電体を第２絶縁膜１０６とし、上部電極を走査線１０７とした構成となっている。
【００４０】
また、本発明は従来（容量配線が走査線と平行）と異なり、図３（ａ）に示したように容量配線１０５が信号線１０９、１１１と平行になるよう配置されている。従って、駆動方式から各走査線に対応する画素には連続的に映像信号の書き込みが行われるが、この際該当する各画素はそれぞれ独立した容量配線に（容量的に）接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。
【００４１】
また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサイズ、膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計上の難度及び製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。
【００４２】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４３】
【実施例】
［実施例１］
以下、本発明の実施例を投写型の点順次駆動の液晶表示装置を一例にとり図１を用いて説明する。
【００４４】
ＴＦＴをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素電極がマトリクス状に配置された基板（ＴＦＴ基板）と、対向電極が形成された対向基板とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ等を介して所定の間隔に制御され、表示領域の外周部にシール材を用いることで液晶層を封入している。
【００４５】
図１は、本実施例の液晶表示装置の概略を示す断面構造図である。図１において、１０１は基板（ＴＦＴ基板）、１０２は半導体膜、１０３はゲート絶縁膜（第１絶縁膜）、１０４はゲート電極、１０５は容量配線、１０６は第２絶縁膜、１０７は走査線、１０８は第３絶縁膜、１０９、１１１は信号線から分岐された電極及び信号線、１１０は画素電極に接続する電極である。
【００４６】
なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」という文言に「配線」は常に含められているものとする。
【００４７】
なお、本明細書中では、ＴＦＴ（スイッチング素子）を、１０２〜１１０で示した部分と定義している。また、１０９及び１１０においては、配線から分岐された電極であっても、配線であってもよい。
【００４８】
また、１１２はＴＦＴを覆う第４絶縁膜、１１３はＴＦＴの光劣化を防ぐ遮光膜、１１４は第５絶縁膜、１１５は、ＴＦＴと接続された画素電極、１１６は液晶層１１７を配向させる配向膜である。
【００４９】
また、図１においては、対向基板１２０に、対向電極１１９と、配向膜１１８とを設けたが、必要に応じて遮光膜やカラーフィルタを設けてもよい。
【００５０】
この基板(ＴＦＴ基板)１０１は、図２に示されるように表示領域２０１と、その周辺に形成される走査線駆動回路２０２、信号線駆動回路２０３を備えている。
【００５１】
走査線駆動回路２０２は、走査信号を順次転送するシフトレジスタによって主に構成されている。また、信号線駆動回路２０３は、シフトレジスタとシフトレジスタ出力に基づいて入力される映像信号をサンプリングした後、保持し信号線を駆動するサンプルホールド回路により主に構成されている。
【００５２】
表示領域２０１には走査線駆動回路２０２に接続され互いに平行に所定の間隔で配置された複数の走査線（ゲート配線）２０７と、信号線駆動回路２０３に接続され互いに平行に所定の間隔で配置された複数の信号線２０８とが交差して配置されており、その交差するそれぞれの位置にＴＦＴを配置するとともに、走査線と信号線とで区画される各領域に画素電極が配置されている。この構成から各画素電極はマトリクス状の配置となる。また、ＧＮＤ（接地）または固定電位に接続された複数の容量配線２０９が、信号線２０８と平行に設けられている。なお、図２においては、簡略化のため信号線、走査線、及び容量配線を数本しか図示していない。
【００５３】
以下、図１に示した半導体装置の作製工程を簡略に示す。なお、説明には図３（ａ）、図３（ｂ）、及び図４も用いる。
【００５４】
まず、基板１０１にはガラス基板の他に、石英基板、プラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。また、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成するとよい。
【００５５】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さの半導体膜をプラズマＣＶＤ法やスパッタ法等の公知の方法で形成し、所望の形状にパターニングされた半導体膜１０３を形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５０ｎｍ程度の厚さに成膜し、公知の方法により結晶化の工程を行って結晶質シリコン膜（ｐｏｌｙ−Ｓｉ）を形成した後、島状にパターニングを施した。本実施例では、結晶質シリコン膜（ｐｏｌｙ−Ｓｉ）を用いたが、半導体膜であれば特に限定されない。
【００５６】
なお、本明細書中において、「半導体膜」とは、単結晶半導体膜、結晶質半導体膜（ｐｏｌｙ−Ｓｉ等）、非晶質半導体膜（ａ−Ｓｉ等）、または微結晶半導体膜を指しており、さらにシリコンゲルマニウム膜などの化合物半導体膜をも含められている。
【００５７】
次いで、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜、又は半導体膜（Ｓｉ膜等）の熱酸化で形成される酸化膜を用いて第１絶縁膜（ゲート絶縁膜）１０３を形成する。この第１絶縁膜１０３は、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。
【００５８】
次いで、第１絶縁膜１０３上に導電膜を形成し、パターニングを施すことによりゲート電極１０４及び容量配線１０５を形成する。ゲート電極１０４及び容量配線１０５は、導電型を付与する不純物元素がドープされたｐｏｌｙ−ＳｉやＷＳｉX（Ｘ＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料及びその積層構造により３００ｎｍ程度の膜厚で形成される。また、ゲート電極１０４及び容量配線１０５は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。
【００５９】
次いで、各島状の半導体膜１０４を用いて映像信号書き込みスイッチの機能を得るＴＦＴを構成するため、半導体膜１０４に選択的にｎ型またはｐ型を付与する不純物元素（リンまたはボロン等）を公知の技術（イオンドープ法、イオン注入法等）を用いて添加して、低抵抗のソース領域及びドレイン領域と、低抵抗領域を形成する。この低抵抗領域はドレイン領域と同様に不純物元素（代表的にはリンまたはボロン）を添加して低抵抗化されている半導体膜の一部である。なお、選択的に不純物元素を添加する工程順序は特に限定されず、例えば、第１絶縁膜形成前、ゲート電極形成前、またはゲート電極形成後であればよい。加えて、ＬＤＤ領域やオフセット領域を回路に応じて形成する構成としてもよい。なお、簡略化のために、各領域の図示は行っていない。
【００６０】
こうして、ソース領域とドレイン領域とに挟まれたチャネル形成領域が形成される。各画素のチャネル形成領域上には第１絶縁膜１０２を介してゲート電極１０４が島状に配置される。低抵抗領域上には容量配線がそれぞれ配置されている。また、容量配線は信号線方向に各画素連続的に配置されており、表示領域外で電気的に接地、または固定電位に接続されている。また、本実施例においては、容量の増加を図るため、容量配線を形成する前に容量配線と接する第１絶縁膜１０２の一部を薄膜化した。
【００６１】
次いで、ゲート電極及び容量配線を覆う第２絶縁膜１０６を形成する。この第２絶縁膜１０６は、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜を用いる。また、この第２絶縁膜１０６は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。
【００６２】
次いで、第２絶縁膜１０６に選択的なエッチングを施して島状のゲート電極に達する第１コンタクトホールを形成する。
【００６３】
次いで、第２絶縁膜１０６上に導電膜を形成し、パターニングを施すことにより走査線１０７を形成する。この走査線１０７は、第２絶縁膜１０６に形成された第１コンタクトホールを通じて各島状のゲート電極と接続され、チャネル形成領域の周辺を遮光するように配置する。走査線１０７は、ＷＳｉX、Ｗ、Ｃｒ、Ａｌ等の遮光性を持つ導電性材料膜、又はＷＳｉX／ｐｏｌｙ−Ｓｉの積層膜を用いて１００ｎｍ程度の膜厚で形成する。また、走査線１０７は走査線駆動回路に接続される。
【００６４】
次いで、走査線を覆う第３絶縁膜１０８を形成する。この第３絶縁膜１０８は、有機絶縁物材料膜、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。
【００６５】
次いで、第１絶縁膜１０３、第２絶縁膜１０６、及び第３絶縁膜１０８に選択的なエッチングを施して半導体膜（ソース領域、またはドレイン領域）に達する第２コンタクトホールを形成する。
【００６６】
次いで、第３絶縁膜１０８上にＡｌ、Ｗ、Ｔｉ、ＴｉＮを主成分とする膜、またはそれらの積層構造を有する導電膜（膜厚：５００μｍ）を形成し、パターニングを施すことにより信号線１０９、１１１と、後に形成される画素電極と接続するための島状の電極１１０を形成する。信号線１０９は、半導体膜に達する第２コンタクトホールを通じてソース領域あるいはドレイン領域と接続する。同様に島状の電極１１０は、半導体膜に達する第２コンタクトホールを通じてソース領域あるいはドレイン領域と接続する。また、島状の電極１１０は、信号線１０９、１１１と隔離して配置される。ただし、信号線と島状の電極とがどちらもソース領域に接続されることはない。同様に、信号線と島状の電極とがどちらもドレイン領域に接続されることはない。
【００６７】
この段階での画素上面図が図３（ａ）に相当し、図３（ａ）中のＡ−Ａ’点線に沿って切断した概略断面構造図が図４（ａ）に相当し、図３（ａ）中のＢ−Ｂ’点線に沿って切断した概略断面構造図が図４（ｂ）に相当する。各図の同一の部位においては同じ符号を用いている。
【００６８】
次いで、信号線及び島状の電極を覆う第４絶縁膜１１２を形成する。この第４絶縁膜１１２は、有機絶縁物材料膜、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。
【００６９】
次いで、第４絶縁膜１１２上にＴｉ、Ａｌ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして遮光膜１１３を形成する。この遮光膜１１３は画素の開口部以外を遮光するように網目状に配置される。
【００７０】
本実施例において、遮光膜１１３は電気的にフローティングとなるが遮光膜材料に低抵抗膜を選んだ場合、表示部の外側で遮光膜を任意の電位に制御する事も可能である。
【００７１】
次いで、遮光膜１１３上に第５絶縁膜１１４を形成する。この第５絶縁膜１１４は、有機絶縁物材料膜で形成すれば良い。なお、第５絶縁膜１１４を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さないので、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせた積層構造としても良い。
【００７２】
次いで、第４絶縁膜１１２及び第５絶縁膜１１４に選択的なエッチングを行ない、島状の電極１１０に達する第３コンタクトホールを形成する。
【００７３】
次いで、ＩＴＯ等の透明導電体膜を形成し、パターニングを施すことにより画素電極１１５を形成する。画素電極１１５は、島状の電極１１０に達する第３コンタクトホールを通じて島状の電極１１０と接続する。各画素電極はそれぞれ独立に且つ画素開口部を覆うように配置される。
【００７４】
以上のような作製工程を用い、さらに従来とほぼ同じ表１のデザインルール及び画素サイズに従い、図３（ｂ）に示したように配線、半導体膜、コンタクトホール等を配置することによって、２２６．８μｍ2の画素開口領域３００の面積(開口率６１．５％)と保持容量領域３０１ａ、３０１ｂの面積８３．４μｍ2が得られた。なお、図３（ｂ）には、画素電極との第３コンタクトホール３０３の配置を示した。
【００７５】
ＴＦＴ部及びコンタクト領域３０２の面積は従来例ともほとんど同じであり、従来、走査線／信号線分離領域及びＴＦＴのゲート接続配線領域として無駄に使われていた面積（Ａ領域）が本構成では画素開口部と保持容量部に転換された事が分かる。
【００７６】
このように限られた画素領域を効率よく利用することにより高い開口率と大きな保持容量面積が両立できた。
【００７７】
また、本構成によれば、駆動方式から各走査線に対応する画素には連続的に映像信号の書き込みが行われるが、この際該当する各画素はそれぞれ独立した容量配線に（容量的に）接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。
【００７８】
また、同じ理由により容量配線抵抗への要求性能が緩和されるため容量配線の配置やサイズ,膜厚の設計自由度が増し、また容量配線材料の選択の幅が広がることにより設計／製造上の難度が下がり、より高い製造歩留まりを得ることにも繋がる。
【００７９】
また、本実施例では便宜上、遮光膜を備えた構成としたが、走査線に高い遮光性を持つ材料を適用することで本来遮光するべき画素開口部以外の領域及び島状Ｓｉ膜のチャネル形成領域周辺部を走査線と信号線で完全に遮光するようレイアウトできることから、上部遮光膜を備えない構造として製造工程を簡略化することもできる。
【００８０】
〔実施例２〕
本実施例は、上述の実施例１の構成において第１絶縁膜上に形成される走査線の形成工程と同時に各画素に島状の電極（第２電極）を走査線と分離された配置で追加形成したものである。図５（ａ）に本実施例の画素上面図を示し、図５（ａ）中のＣ―Ｃ’点線での断面図を図５（ｂ）に示した。なお、実施例１とは、第２電極の有無が異なるだけであるので同じ部位には同じ符号を使っている。
【００８１】
図５（ａ）及び図５（ｂ）に示すように、この第２電極５０１は第１絶縁膜に開口されたコンタクトホールを介して島状Ｓｉ膜１０２に形成されたソース領域に電気的に接続する。また、第２電極５０１が容量配線と重なるように配置されている。
【００８２】
こうした構成とすることで、上部電極を第２電極５０１とし、誘電体を第１絶縁膜とし、下部電極を容量配線とすることで第２の保持容量を形成でき、より映像信号保持特性を向上できる。また、表示装置の小型化を進めることもできる。
【００８３】
また、本実施例において形成した第２電極５０１と容量配線とが重なる領域は、平面上では第１の容量電極領域に重なっており、また島状Ｓｉへのコンタクトホール領域は画素電極線とソース領域を接続するコンタクトホール領域に平面上重なるように配置することができるため、開口率を損なうことはない。
【００８４】
こうした構成により本実施例では実施例１と同じ２２６．８μｍ2の画素開口部(開口率６１．５％)と第１保持容量面積８３．４μｍ2に加えて第２の保持容量面積４５．０μｍ2を得ている。
【００８５】
〔実施例３〕
本実施例では、実施例１に示したアクティブマトリクス型液晶表示装置の構成を図６の斜視図を用いて説明する。なお、実施例１と対応する部分は、同じ符号を用いている。
【００８６】
図６においてアクティブマトリクス基板は、基板１０１上に形成された、画素部８０１と、走査線駆動回路８０２と、信号線駆動回路８０３とその他の信号処理回路とで構成される。画素部には画素電極１１５と接続する画素ＴＦＴ８００と第１の保持容量２００及び第２の保持容量２０１が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。
【００８７】
また、容量線は信号線と平行な方向に設けられ、第１の保持容量２００の上部電極、または第２の保持容量２０１の下部電極として機能している。また、容量線は接地または固定電位に接続する。
【００８８】
走査線駆動回路８０２と信号線駆動回路８０３からは、それぞれ走査線１０７と信号線１０９が画素部に延在し、画素ＴＦＴ８００に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）８０４が外部入力端子８０５に接続していて画像信号などを入力するのに用いる。ＦＰＣ８０４は補強樹脂によって強固に接着されている。そして接続配線８０６、８０７でそれぞれの駆動回路に接続している。また、対向基板８０８には図示していないが、遮光膜や透明電極が設けられている。
【００８９】
また、本実施例は実施例２と組み合わせることができる。
【００９０】
〔実施例４〕
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）を表示部として用いた電子機器に適用することができる。
【００９１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図７及び図８に示す。
【００９２】
図７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【００９３】
図７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【００９４】
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の信号制御回路に適用できる。
【００９５】
図７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【００９６】
図７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【００９７】
図７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【００９８】
図８（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２で構成される。本発明は投射装置やその他の信号制御回路に適用することができる。
【００９９】
図８（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は投射装置内部に設けられた液晶表示装置やその他の信号制御回路に適用することができる。
【０１００】
なお、図８（Ｃ）は、図８（Ａ）及び図８（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０１】
また、図８（Ｄ）は、図８（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１０２】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜３のどのような組み合わせからなる構成を用いても実現することができる。
【０１０３】
【発明の効果】
本発明により、従来では走査線内の配線領域及び走査線・容量配線分離領域として使われていた領域(図１０中のＡ領域に相当する)を保持容量として使うことができること、また各走査線に接続されている複数の画素が各々独立した容量配線を持つ構成になることにより各画素は隣接画素と連続的、又は同時に信号書き込みが行われる場合にも隣接画素の書き込み電流の影響を受けず、さらに各容量配線は電流負荷が時間的に分散される事から実効負荷が低減、容量配線抵抗への要求が緩和される。
【０１０４】
従って、本発明を用いた液晶表示装置によれば、高い開口率と各画素内に十分な表示信号電位保持容量を併せ持つ液晶表示素子が得られ、装置の小型化、省電力化を達成しながら良好な表示画像を得る事ができる。
【図面の簡単な説明】
【図１】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２】 ＴＦＴ基板の回路図を示す図。
【図３】 画素上面図及び画素開口領域を示す図。
【図４】 画素断面図を示す図。
【図５】 画素上面図及び断面図を示す図。（実施例２）
【図６】 ＡＭ−ＬＣＤの外観を示す図。
【図７】 電子機器の一例を示す図。
【図８】 電子機器の一例を示す図。
【図９】 従来の画素上面図。
【図１０】 従来の画素開口領域を示す図。

Claims (1)

  1. ソース領域とドレイン領域との間に配置されたチャネル形成領域と、前記ソース領域及び前記ドレイン領域の一方と隣接して配置された低抵抗領域と、を有する島状半導体膜と、
    前記チャネル形成領域の上に、第１の絶縁膜を介して形成されたゲート電極と、
    前記低抵抗領域の上に、前記第１の絶縁膜を介して形成された容量配線と、
    前記容量配線の上に第２の絶縁膜を介して形成された、走査線および島状の電極と、
    前記走査線および前記島状の電極を覆って形成された第３の絶縁膜と、
    前記第３の絶縁膜の上に形成された信号線と、
    を有し、
    前記低抵抗領域には、導電型を付与する不純物元素が添加され、
    前記走査線は、前記ゲート電極に接続され、
    前記信号線は、前記ソース領域及び前記ドレイン領域の他方と接続され、
    前記島状の電極には、画素電極が電気的に接続され、
    前記島状の電極は、前記ソース領域及び前記ドレイン領域の一方に接続され、
    前記ソース領域及び前記ドレイン領域の一方は、前記チャネル形成領域と前記低抵抗領域との間に配置され、
    前記容量配線は、前記走査線と直交した方向に配置されており、
    前記容量配線は、前記信号線と平行な方向に配置されており、
    前記低抵抗領域、前記第１の絶縁膜及び前記容量配線は第１の保持容量を構成し、
    前記容量配線、前記第２の絶縁膜及び前記走査線は第２の保持容量を構成し、
    前記容量配線、前記第２の絶縁膜及び前記島状の電極は第３の保持容量を構成することを特徴とする半導体装置。
JP27258399A 1999-09-27 1999-09-27 半導体装置 Expired - Fee Related JP4700156B2 (ja)

Priority Applications (13)

Application Number Priority Date Filing Date Title
JP27258399A JP4700156B2 (ja) 1999-09-27 1999-09-27 半導体装置
CNB001288644A CN1163968C (zh) 1999-09-27 2000-09-26 半导体器件及其制造方法
KR1020000056358A KR100663879B1 (ko) 1999-09-27 2000-09-26 반도체장치 및 그의 제작방법
CNB2004100446998A CN1276468C (zh) 1999-09-27 2000-09-26 半导体器件及其制造方法
CNB200610100169XA CN100426489C (zh) 1999-09-27 2000-09-26 半导体器件及其制造方法
EP00121021A EP1087438B1 (en) 1999-09-27 2000-09-27 Semiconductor device and method of manufacturing therof
US09/671,780 US6392255B1 (en) 1999-09-27 2000-09-27 Display device having a thin film transistor and electronic device having such display device
DE60045755T DE60045755D1 (de) 1999-09-27 2000-09-27 Halbleiterbauelement und dessen Herstellungsverfahren
US10/120,384 US6624012B2 (en) 1999-09-27 2002-04-12 Semiconductor device and method of manufacturing thereof
US10/664,876 US6998299B2 (en) 1999-09-27 2003-09-22 Semiconductor device and method of manufacturing thereof
KR1020050089201A KR100661850B1 (ko) 1999-09-27 2005-09-26 반도체장치 제작방법
US11/321,642 US7282737B2 (en) 1999-09-27 2005-12-30 Projector including a light source and liquid crystal display device
US11/872,402 US7541618B2 (en) 1999-09-27 2007-10-15 Liquid crystal device having a thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27258399A JP4700156B2 (ja) 1999-09-27 1999-09-27 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010251427A Division JP4994491B2 (ja) 2010-11-10 2010-11-10 プロジェクタ

Publications (3)

Publication Number Publication Date
JP2001094112A JP2001094112A (ja) 2001-04-06
JP2001094112A5 JP2001094112A5 (ja) 2006-11-16
JP4700156B2 true JP4700156B2 (ja) 2011-06-15

Family

ID=17515952

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27258399A Expired - Fee Related JP4700156B2 (ja) 1999-09-27 1999-09-27 半導体装置

Country Status (6)

Country Link
US (5) US6392255B1 (ja)
EP (1) EP1087438B1 (ja)
JP (1) JP4700156B2 (ja)
KR (2) KR100663879B1 (ja)
CN (3) CN100426489C (ja)
DE (1) DE60045755D1 (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW478014B (en) * 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP4700156B2 (ja) * 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP2001177103A (ja) * 1999-12-20 2001-06-29 Sony Corp 薄膜半導体装置及び表示装置とその製造方法
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW521303B (en) * 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
JP3767305B2 (ja) * 2000-03-01 2006-04-19 ソニー株式会社 表示装置およびその製造方法
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US7456911B2 (en) * 2000-08-14 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6509616B2 (en) 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
TW525216B (en) * 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
SG111923A1 (en) * 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
JP4210041B2 (ja) * 2001-03-30 2009-01-14 東京エレクトロン株式会社 熱処理装置
JP2002319679A (ja) 2001-04-20 2002-10-31 Semiconductor Energy Lab Co Ltd 半導体装置
JP4831885B2 (ja) 2001-04-27 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6897477B2 (en) * 2001-06-01 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
JP3445585B2 (ja) 2001-08-31 2003-09-08 沖電気工業株式会社 半導体装置の製造方法
KR100840318B1 (ko) 2001-12-10 2008-06-20 삼성전자주식회사 박막 트랜지스터 기판 및 그의 제조 방법과 액정 표시 장치
JP4798907B2 (ja) 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 半導体装置
JP2005506575A (ja) 2001-09-26 2005-03-03 サムスン　エレクトロニクス　カンパニー　リミテッド 薄膜トランジスタ基板及びその製造方法と液晶表示装置
JP4202012B2 (ja) * 2001-11-09 2008-12-24 株式会社半導体エネルギー研究所 発光装置及び電流記憶回路
JP3800404B2 (ja) * 2001-12-19 2006-07-26 株式会社日立製作所 画像表示装置
KR100484591B1 (ko) * 2001-12-29 2005-04-20 엘지.필립스 엘시디 주식회사 능동행렬 유기전기발광소자 및 그의 제조 방법
JP4101533B2 (ja) * 2002-03-01 2008-06-18 株式会社半導体エネルギー研究所 半透過型の液晶表示装置の作製方法
US7148508B2 (en) * 2002-03-20 2006-12-12 Seiko Epson Corporation Wiring substrate, electronic device, electro-optical device, and electronic apparatus
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
WO2004063799A1 (en) * 2002-12-03 2004-07-29 Quanta Display Inc. Method for manufacturing the thin film transistor array
JP2005045017A (ja) * 2003-07-22 2005-02-17 Sharp Corp アクティブマトリクス基板およびそれを備えた表示装置
JP4099672B2 (ja) * 2004-12-21 2008-06-11 セイコーエプソン株式会社 半導体装置
US8305507B2 (en) 2005-02-25 2012-11-06 Samsung Display Co., Ltd. Thin film transistor array panel having improved storage capacitance and manufacturing method thereof
KR101251993B1 (ko) * 2005-02-25 2013-04-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP4341570B2 (ja) * 2005-03-25 2009-10-07 セイコーエプソン株式会社 電気光学装置及び電子機器
CN100485470C (zh) * 2005-09-13 2009-05-06 爱普生映像元器件有限公司 液晶显示器及其制造方法
JP4301259B2 (ja) 2005-09-13 2009-07-22 エプソンイメージングデバイス株式会社 液晶表示装置及びその製造方法
EP1998373A3 (en) * 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
KR101204365B1 (ko) * 2006-01-16 2012-11-26 삼성디스플레이 주식회사 액정 표시 패널 및 그 제조 방법
US7863612B2 (en) 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
CN101140938B (zh) * 2006-09-07 2010-05-12 中华映管股份有限公司 薄膜晶体管阵列基板及其制造方法
JP2008112136A (ja) * 2006-10-04 2008-05-15 Mitsubishi Electric Corp 表示装置及びその製造方法
JP5258277B2 (ja) * 2006-12-26 2013-08-07 株式会社半導体エネルギー研究所 液晶表示装置
KR101318753B1 (ko) * 2008-06-05 2013-10-16 엘지디스플레이 주식회사 유기전계발광표시장치
US8022621B2 (en) * 2008-07-31 2011-09-20 Lg Display Co., Ltd. Organic light emitting display device
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
US9012993B2 (en) * 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013080260A1 (ja) * 2011-11-30 2013-06-06 パナソニック株式会社 半導体装置及び表示装置
JP2012142571A (ja) * 2011-12-26 2012-07-26 Semiconductor Energy Lab Co Ltd 半導体装置
CN103268878B (zh) * 2012-11-07 2016-02-24 厦门天马微电子有限公司 Tft阵列基板、tft阵列基板的制作方法及显示装置
US8928829B2 (en) * 2013-05-31 2015-01-06 Innolux Corporation Display device
JP6486660B2 (ja) * 2013-11-27 2019-03-20 株式会社半導体エネルギー研究所 表示装置
KR102433316B1 (ko) * 2015-08-06 2022-08-17 삼성디스플레이 주식회사 유기 발광 표시 장치
TWI552322B (zh) * 2015-08-06 2016-10-01 友達光電股份有限公司 畫素結構
WO2017086116A1 (ja) * 2015-11-18 2017-05-26 ソニー株式会社 半導体装置および投射型表示装置
JP6068767B2 (ja) * 2016-02-03 2017-01-25 株式会社半導体エネルギー研究所 半導体装置
JP6154976B1 (ja) * 2017-03-10 2017-06-28 株式会社半導体エネルギー研究所 半導体装置
KR20200110573A (ko) * 2019-03-15 2020-09-24 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05273592A (ja) * 1992-01-31 1993-10-22 Canon Inc アクティブマトリクス型液晶表示素子及びその製造方法
JPH06167722A (ja) * 1992-11-30 1994-06-14 Sharp Corp アクティブマトリクス基板及びその製造方法
JPH0843859A (ja) * 1994-07-30 1996-02-16 Semiconductor Energy Lab Co Ltd アクティブマトリクス回路
JPH09292626A (ja) * 1996-04-24 1997-11-11 Sharp Corp 液晶表示装置及びその製造方法
JPH1062819A (ja) * 1996-06-11 1998-03-06 Lg Electron Inc 液晶表示装置及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59121876A (ja) 1982-12-28 1984-07-14 Toshiba Corp 薄膜デバイス用ガラス基板
US5283566A (en) * 1988-04-06 1994-02-01 Hitachi, Ltd. Plane display
JPH02234128A (ja) 1989-03-08 1990-09-17 Hitachi Ltd 液晶表示装置の製造方法
JP2906470B2 (ja) 1989-08-23 1999-06-21 セイコーエプソン株式会社 アクティブマトリックス基板
JP2622183B2 (ja) * 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
JPH0824193B2 (ja) 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
JP3024661B2 (ja) 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
JP2998255B2 (ja) 1991-04-04 2000-01-11 セイコーエプソン株式会社 薄膜トランジスタ装置及びその製造方法
JPH0728093A (ja) 1993-07-13 1995-01-31 Sony Corp 表示用アクティブマトリクス基板
JP3109967B2 (ja) * 1993-12-28 2000-11-20 キヤノン株式会社 アクティブマトリクス基板の製造方法
CN1230919C (zh) 1994-06-02 2005-12-07 株式会社半导体能源研究所 有源矩阵显示器和电光元件
JP3312083B2 (ja) 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544572B2 (ja) * 1995-02-01 2004-07-21 株式会社日立製作所 液晶パネルおよび液晶表示装置
CN2237857Y (zh) * 1995-05-16 1996-10-16 南亚塑胶工业股份有限公司 一种薄膜电晶体液晶显示器的储存电容结构
JP3307181B2 (ja) 1995-07-31 2002-07-24 ソニー株式会社 透過型表示装置
US5917563A (en) 1995-10-16 1999-06-29 Sharp Kabushiki Kaisha Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line
KR100209620B1 (ko) * 1996-08-31 1999-07-15 구자홍 액정 표시 장치 및 그 제조방법
JP3555141B2 (ja) * 1996-09-26 2004-08-18 セイコーエプソン株式会社 表示装置
JP3468003B2 (ja) * 1996-12-20 2003-11-17 ソニー株式会社 表示用薄膜半導体装置
JPH10268360A (ja) * 1997-03-26 1998-10-09 Semiconductor Energy Lab Co Ltd 表示装置
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JP4312851B2 (ja) 1998-04-27 2009-08-12 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3702096B2 (ja) 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP3141860B2 (ja) 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
DE69942442D1 (de) * 1999-01-11 2010-07-15 Semiconductor Energy Lab Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat
US6576926B1 (en) 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TW478014B (en) 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP4700156B2 (ja) * 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05273592A (ja) * 1992-01-31 1993-10-22 Canon Inc アクティブマトリクス型液晶表示素子及びその製造方法
JPH06167722A (ja) * 1992-11-30 1994-06-14 Sharp Corp アクティブマトリクス基板及びその製造方法
JPH0843859A (ja) * 1994-07-30 1996-02-16 Semiconductor Energy Lab Co Ltd アクティブマトリクス回路
JPH09292626A (ja) * 1996-04-24 1997-11-11 Sharp Corp 液晶表示装置及びその製造方法
JPH1062819A (ja) * 1996-06-11 1998-03-06 Lg Electron Inc 液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
CN1290039A (zh) 2001-04-04
EP1087438A3 (en) 2007-05-23
EP1087438B1 (en) 2011-03-23
KR100661850B1 (ko) 2006-12-28
KR20050105113A (ko) 2005-11-03
US7541618B2 (en) 2009-06-02
US6624012B2 (en) 2003-09-23
EP1087438A2 (en) 2001-03-28
US6998299B2 (en) 2006-02-14
KR20010039920A (ko) 2001-05-15
CN1540716A (zh) 2004-10-27
US20020132399A1 (en) 2002-09-19
DE60045755D1 (de) 2011-05-05
US20040058483A1 (en) 2004-03-25
US7282737B2 (en) 2007-10-16
US6392255B1 (en) 2002-05-21
KR100663879B1 (ko) 2007-01-03
US20080036935A1 (en) 2008-02-14
JP2001094112A (ja) 2001-04-06
CN1901167A (zh) 2007-01-24
US20060194375A1 (en) 2006-08-31
CN1276468C (zh) 2006-09-20
CN1163968C (zh) 2004-08-25
CN100426489C (zh) 2008-10-15

Similar Documents

Publication Publication Date Title
JP4700156B2 (ja) 半導体装置
JP6546258B2 (ja) 液晶表示装置、プロジェクター
JP5685613B2 (ja) 表示装置
JP4994491B2 (ja) プロジェクタ
JP5084114B2 (ja) プロジェクター
JP5298156B2 (ja) フロント型プロジェクタ、及び半導体装置
JP6488328B2 (ja) 表示装置
JP5593435B2 (ja) 液晶表示装置
JP5526187B2 (ja) 表示装置
JP3950906B2 (ja) 半導体装置及びプロジェクター
JP2019168695A (ja) 表示装置
JP2018180559A (ja) 表示装置
JP2016012152A (ja) 表示装置
KR100720069B1 (ko) 반도체장치
JP2015007806A (ja) 液晶表示装置
JP2014078033A (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061002

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100817

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101110

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20101117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110304

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140311

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees