JPH0843859A - アクティブマトリクス回路 - Google Patents

アクティブマトリクス回路

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JPH0843859A
JPH0843859A JP19751594A JP19751594A JPH0843859A JP H0843859 A JPH0843859 A JP H0843859A JP 19751594 A JP19751594 A JP 19751594A JP 19751594 A JP19751594 A JP 19751594A JP H0843859 A JPH0843859 A JP H0843859A
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Abstract

(57)【要約】 【目的】 アクティブマトリクス回路において、TFT
のリーク電流による画素電圧の低下を低減させるための
補助容量を提供する。 【構成】 層間絶縁物を少なくとも2層形成し、第1の
層間絶縁物上に少なくとも表面が陽極酸化されたアルミ
ニウム膜を用いて、アクティブマトリクス回路のソース
配線および補助容量の一方の電極を、その上に窒化珪素
膜によって第2の層間絶縁物を、第2の層間絶縁物上に
画素電極を、それぞれ形成する。この結果、アルミニウ
ムの配線と、画素電極との間で窒化珪素の第2の層間絶
縁物を誘電体とする補助容量が形成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、液晶表示装置等の静電
表示装置に用いられるアクティブマトリクス回路に関す
る。特にアクティブマトリクス回路のスイッチング素子
として、活性層が結晶性の半導体薄膜である薄膜トラン
ジスタを用いたものに関する。
【0002】
【従来の技術】液晶ディスプレイ駆動のためにアクティ
ブマトリクス回路を用いる方式が注目されている。アク
ティブマトリクス回路は、画素電極と対向電極の間に液
晶をはさんだコンデンサーを形成して、薄膜トランジス
タ(TFT)によって、このコンデンサーに出入りする
電荷を制御するものであった。画像を安定に表示するた
めには、このコンデンサーの両極間の電圧が一定に保た
れることが要求されていたが、いくつかの理由によって
困難があった。
【0003】最大の問題は、TFTがオフ状態でもコン
デンサーから電荷がリークすることであった。その他に
も、コンデンサー内部のリークもあったが、一般には前
者のTFTからのリークの方が1桁程度大きかった。そ
して、このリークがはなはだしい場合には、フレーム周
波数と同じ周期で画像の明暗が変化するフリッカーとよ
ばれる現象が生じた。特に、活性層が結晶性の半導体被
膜で構成されたTFTにおいては、このリーク電流が著
しく大きく、その対策が必要であった。
【0004】この問題を解決するには、画素容量に平行
に補助の容量(付加容量とも言う)を付けることがなさ
れてきた。これは、回路図で表せば図1(A)のように
なる。すなわち、このような補助容量によって、画素容
量の電荷の放電の時定数が増加させ、画素電極のコンデ
ンサーからの電荷の減少を抑制することができた。厳密
には補助容量Cは必ずしも対向電極と同じ電位に保たれ
る必要はなく、多くの時間が一定の電位であればよい。
実際には、図1(B)に示すように補助容量に専用の配
線Xn を設け、これを特定の電位に保つ方式や、図1
(C)に示すように補助容量の電極を次段のゲイト配線
n+1 (あるいは、Xn-1 )と同電位に保つ方式が用い
られている。
【0005】
【発明が解決しようとする課題】例えば、図1(B)の
回路を作製するために、従来は、図2に示すように、補
助容量201をゲイト配線205(Xn )と同時に形成
され、ゲイト配線と概略平行な補助容量専用の配線20
2(Xn ’)と画素電極203との間に、層間絶縁膜2
04を誘電体として挟んだ構造として形成されていた。
【0006】しかしながら、層間絶縁物204を誘電体
とした場合、層間絶縁物204の膜厚が5000Å以上
と厚いため、極板間が広くなり容量が小さくなる原因で
あった。層間絶縁物204は、ゲイト配線202、20
5とソース配線206との間の寄生容量を低減する目的
で設けられるものであるので、このように厚くすること
が必要とされたのである。また、層間絶縁物204とし
て、酸化珪素が用いられた場合には、誘電率が4程度と
小さいため、このことも容量が小さくなる原因であっ
た。
【0007】以上の理由により、品質の高い画像を表示
するために十分な容量を得るためには、ゲイト配線20
2の面積を大きくすることが必要であったが、そのため
に画素の多くの部分が容量のためにとられてしまい、画
素の開口率が低下し、画面が暗くなるという問題があっ
た。本発明はこのような問題に鑑みてなされたものであ
り、補助容量として、新しい構成を提案するものであ
る。
【0008】
【問題を解決するための手段】本発明においては、補助
容量として、ソース配線と同時に形成される配線と画素
電極の間に形成される容量を用いるものである。そし
て、該配線材料としては、少なくとも表面が陽極酸化さ
れたアルミニウムを主成分とする金属被膜によって少な
くとも表面が被覆された被膜を用い、かつ、該配線と画
素電極の間には窒化珪素を主成分とする被膜(以下、第
2の層間絶縁物という)を設け、これを誘電体とするこ
とを特徴とする。
【0009】アルミニウムを主成分とする金属被膜に
は、微量のシリコンや銅、スカンジウム(Sc)を含ん
でいてもよい。特に断らない限り、以下、アルミニウム
とは、10重量%以下の不純物を含有するものを意味す
る。本発明においては、配線材料として、アルミニウム
の単層膜だけでなく、チタンやその他の金属とアルミニ
ウムの多層膜も用いられる。例えば、TFTの活性層に
用いられるシリコンや他の配線のアルミニウムとのオー
ム接触性を得るために、アルミニウム膜の下に500〜
3000Åのチタンもしくは窒化チタンを形成するとよ
い。
【0010】特に、本発明においてはアルミニウム膜は
陽極酸化されるのであるが、陽極酸化時のヒロック(結
晶の異常成長による表面の凹凸)を避けるために上記の
ような添加物を5重量%以下の濃度で混入することが好
ましく、例えば、得られる陽極酸化物被膜の均一性はス
カンジウムを0.1〜0.5重量%混入したもので良好
であった。さらに、アルミニウム膜中の酸素の濃度の小
さいものほどヒロック発生を抑制する効果があった。本
発明においては、ヒロックは可能な限り抑制されること
が望まれた。これは、アルミニウム膜の凹凸によってそ
の上の画素電極と導通してしまうためである。また、誘
電体として使用される窒化珪素を主成分とする被膜は、
プラズマCVD法によって形成され、窒素と珪素を主成
分とし、窒素/珪素比が1〜1.34の範囲にあるもの
が好ましく、珪素に対して、10原子%以下の水素や酸
素、炭素を含有していても構わない。本発明において、
第2の層間絶縁物として窒化珪素を用いることは、その
下のアルミニウム膜のヒロック発生を抑制する上で有効
である。これは、特にアルミニウム膜に酸素が添加され
るとヒロックが発生しやすいことと関係があり、アルミ
ニウム膜表面を窒化珪素で被覆すると、ヒロックの発生
が抑制された。
【0011】本発明の代表的な構成は図3に示されるも
のである。ここで、ゲイト配線Xnに概略垂直にソース
配線Ym が設けられ、ゲイト配線Xn とソース配線Ym
の間には従来と同様に層間絶縁物(以下、第1の層間絶
縁物という)が設けられる。この構成自体は図2に示し
た従来のものと同様である。これに加えて、本発明では
ソース配線Ym と概略平行に補助容量専用の配線Ym
が設けられる。配線Ym ’はソース配線Ym と同時に形
成されるもので、同じ層内に形成される。ソース配線Y
m と配線Ym ’の上には第2の層間絶縁物が形成され、
第2の層間絶縁物を介して、配線Ym ’の一部は画素電
極と重なり、配線Ym ’と画素電極の間において、容量
Cを構成する。図2においては、1本のソース配線に対
して、1本の補助容量専用の配線が設けられている。し
かし、隣接する画素において、補助容量の配線を共有す
ることにより、2本のソース配線に対して、1本の補助
容量専用を割り当てることも可能である。
【0012】本発明において、第2の層間絶縁物の厚さ
は、従来の層間絶縁物(例えば、図2の204)のよう
に厚くする必要はない。すなわち、図2における層間絶
縁物204はゲイト配線とソース配線の間の寄生容量を
低減する必要から十分な厚さが要求されたのであるが、
本発明においては、画素電極は配線Ym ’以外の配線
(例えば、ソース配線Ym )と交差することはないの
で、画素電極と配線Ym ’との間の容量は大きければ大
きいほど好ましい。このため、画素電極と配線Ym’の
間の第2の層間絶縁物は、絶縁性が保たれ、かつ、画素
電極が配線Ym ’を乗り越える部分で断線しない範囲に
おいて、薄い方が好ましく、典型的には、500〜40
00Åとされる。加えて、窒化珪素は誘電率が9程度と
酸化珪素の誘電率よりも大きいため、図2の例に比較し
て、面積当たりの静電容量を大きくすることができる。
【0013】
【作用】本発明においては、上記のように第2の層間絶
縁物を薄くすることによって、十分な静電容量を得るこ
とができるが、このことは、画素電極と配線Ym ’の間
に十分な絶縁性が要求されることをも意味する。そのた
め、第2の層間絶縁物にピンホール等が発生することは
避けねばならない。しかし、プラズマCVD法によって
形成された被膜では、薄い膜で十分な絶縁性を示すもの
を得ることが極めて難しかった。本発明において、配線
m ’の表面を陽極酸化するのは、このようなピンホー
ルによる導通の防止を意図したためでもある。
【0014】本発明において陽極酸化物には、厚さ50
〜2000Åのバリヤ型の陽極酸化物を形成する。バリ
ヤ型の陽極酸化物は硬度が高く、緻密であるため層間の
導通を抑制させるのに好適である。バリヤ型の陽極酸化
物を形成するには、実質的に中性で適切な電解溶液中に
おいて、陽極酸化すべきものを正電極に接続し、電圧を
上昇させつつ、電流を印加すればよい。
【0015】例えば、電解溶液としては、L−酒石酸を
エチレングリコールに1〜5%の濃度で希釈し、アンモ
ニアを用いてpHを7前後に調整したものなどが用いら
れる。この溶液中に基板を浸し、定電流源の+側を基板
上のアルミニウム膜もしくはアルミニウムの配線に接続
し、−側には白金等の電極を接続して定電流状態で電圧
を印加し、5〜150V程度の電圧に達するまで酸化を
継続する。さらに、所定の電圧に達したのち、定電圧状
態で電流を加え、ほとんど電流が流れなくなるまで酸化
を継続してもよい。この結果、アルミニウム膜表面に酸
化アルミニウム被膜が得られる。酸化アルミニウム被膜
の厚さは印加した電圧にほぼ比例し、電圧が高くなるほ
ど厚い被膜が得られる。
【0016】ここで、酸化アルミニウム被膜の膜厚が厚
いほど良好なバリヤとして機能するが、膜厚を厚くする
ためには印加電圧を高くする必要がある。しかし、印加
電圧を高くすると、素子を破壊する恐れがある。そのた
め、素子を破壊しない程度の電圧とすることが好まし
い。
【0017】本発明においては、配線Ym ’の陽極酸化
はアルミニウム膜をエッチングした後でもよいし、エッ
チング前のアルミニウム膜の状態でもよい。前者の場合
には、配線Ym ’の上面のみならず、側面にも陽極酸化
物被膜が形成され、絶縁性が向上する。前者の方法を実
施するには、図3のように配線Ym ’を終端において、
統合し、これに電流を印加するという方法を採用すれば
よい。また、ソース配線Ym 上の第2の層間絶縁物の絶
縁性を高めるために、配線Ym ’の陽極酸化と同様に陽
極酸化をおこなってもよい。ただし、その際にはソース
配線Ym がTFTの活性層にコンタクトしていることに
注意が必要である。
【0018】すなわち、図3より明らかなように、配線
m ’は他の配線や素子とコンタクトを有しない上に、
ゲイト配線Xn とは第1の層間絶縁物を介して分離され
ているので、第1の層間絶縁物が十分な厚さであれば、
陽極酸化の際に、比較的高い電圧(30〜150V)を
印加しても他の配線や素子に対して悪影響を及ぼす可能
性は極めて低い。一方、ソース配線Ym のようにTFT
の活性層とコンタクトを有している場合には、陽極酸化
電圧が、ソース配線Ym からTFTの活性層、さらには
ゲイト絶縁膜にも及び、TFT特性の悪化を招く。
【0019】後者の方法(アルミニウム膜の状態で陽極
酸化をおこなう)を採用する場合には、上記のソース配
線Ym と同様にアルミニウム膜がTFTの活性層にコン
タクトしていることを考慮して、陽極酸化電圧は比較的
低く(5〜30V)抑えることが必要である。また、後
者の方法を採用すると、配線Ym ’の側面には陽極酸化
物が形成されないので、画素電極との絶縁性がやや悪化
する。そのため、第2の層間絶縁物は厚めにすることが
望ましい。なお、この場合においても、側面の露出した
アルミニウム膜を覆って、窒化珪素膜が形成されるの
で、横方向のヒロックの発生は十分に抑制される。
【0020】本発明においては、上記の2通りの方法を
組み合わせてもよい。例えば、アルミニウム膜を比較的
低い電圧で陽極酸化した後、エッチングして、ソース配
線Ym と配線Ym ’を形成し、その後、配線Ym ’を高
い電圧で陽極酸化するという方法では、配線Ym ’の上
面と側面に陽極酸化物を形成できるので、画素電極との
絶縁性が向上し、かつ、ソース配線の上面には薄いなが
らも陽極酸化物が形成されているので、第2の層間絶縁
物の絶縁性を向上せしめることができる。
【0021】本発明のアクティブマトリクス回路を液晶
表示装置のように対向電極間の距離が短いものに用いる
場合には、配線Ym ’のみならず、ソース配線Ym 上の
第2の層間絶縁物の絶縁性も重要である。液晶表示装置
では、対向基板とアクティブマトリクス基板の空隙が5
μm程度しかなく、第2の層間絶縁物の絶縁性が不十分
であれば、何らかの理由により、対向基板とショートす
る可能性が高いためである。そのため、本発明において
はソース配線Ym の上面も陽極酸化物で被覆されている
ことが望ましい。また、かくすることにより配線と対向
電極との導通を抑制できるので、良品率を向上させるこ
とができる。
【0022】本発明はTFTの活性層から延在させた不
純物半導体領域を用いることによって、より大きな効果
を得ることができる。すなわち、図5(A)に示すよう
に、画素電極と実質的に同じ電位に保たれる不純物半導
体領域と本発明の配線Ym ’との間に第1の層間絶縁物
を誘電体とする第1の容量C1 を、また、配線Ym ’と
画素電極との間に第2の層間絶縁物を誘電体とする第2
の容量C2 を形成すれば、C1 とC2 は並列の容量であ
り、C1 とC2 が可能な限り重なるようにすれば、開口
率を低下させることなく、より大きな容量を得ることが
可能である。
【0023】第1の層間絶縁物が第2の層間絶縁物と同
様な窒化珪素を主成分とする被膜で構成されていると誘
電率が高くより好ましい。ただし、その場合には、ゲイ
ト配線Xn とソース配線Ym の間の寄生容量が増大す
る。また、C1 をより大きな静電容量とするためには、
ゲイト絶縁膜もしくはそれと同じ層内の絶縁膜を除去
し、不純物半導体領域と配線Ym ’の間隔を狭めること
が効果的である。
【0024】
【実施例】
〔実施例1〕図3に本実施例で作製した補助容量を有す
る回路の上面からみた概略図(図3(A))および回路
図(図3(B))を示す。図において、Xn はゲイト配
線である。また、Ym はソース配線であり、Ym ’は補
助容量の専用配線である。配線Ym ’は適当な電位に保
たれている。CLCは画素容量(画素電極とその上に存在
すべき対向電極との間の容量)を示し、CはYm ’と画
素電極との重なりでできる補助容量である。図6に本実
施例の工程を示す。図6(A−1)、(B−1)、(C
−1)、(D−1)は断面図であり、(A−2)、(B
−2)、(C−2)、(D−2)は上面図である。
【0025】まず、基板601上に下地の酸化珪素膜6
02をプラズマCVD法によって1000〜5000
Å、例えば、4000Åに成膜した。これは、酸化珪素
と窒化珪素の多層膜でもかまわない。そして、活性層を
形成するための非晶質珪素膜をプラズマCVD法によっ
て300〜1500Å、例えば、500Åに形成し、熱
アニールやレーザーアニールを施して結晶化せしめた。
さらに、この珪素膜をパターニングして島状領域603
を形成した。そして、ゲイト絶縁膜604として酸化珪
素膜をプラズマCVD法によって、1000Å形成し
た。
【0026】その後、厚さ1000Å〜3μm、例え
ば、5000Åの多結晶シリコン膜を減圧CVD法によ
って形成して、これをパターニングしてゲイト電極・配
線(Xn に該当)605を形成した。多結晶シリコン膜
には導電性を向上せしめるために、微量(1×1020
2×1021原子/cm3 )の燐を添加した。その後、イ
オンドーピング法によって、島状領域603にゲイト電
極をマスクとして自己整合的に不純物を導入した。ここ
では、不純物として硼素を導入した。この場合、ドーズ
量を1×1015原子/cm2 、加速電圧を65kVとし
た。この結果、P型の不純物領域606(ソース/ドレ
イン)が形成された。さらに、KrFエキシマレーザー
(波長248nm、パルス幅20nsec)を照射し
て、不純物領域606の活性化をおこなった。(図6
(A−1)、(A−2))
【0027】次に、第1の層間絶縁膜607として、プ
ラズマCVD法によって酸化珪素膜を6000Å形成し
た。ここで、図6(B−2)には示されてないが、第1
の層間絶縁膜607は全面に積層している。(図6(B
−1)、(B−2)) そして、第1の層間絶縁膜607とゲイト絶縁膜604
をエッチングして、TFTのソース領域606にコンタ
クトホールを形成した。
【0028】その後、スパッタリング法によって、スカ
ンジウムを0.1〜0.5重量%、好ましくは、0.1
5〜0.3重量%、例えば、0.18重量%含有するア
ルミニウム膜を形成した。アルミニウム膜の厚さは20
00〜6000Åが好ましい。本実施例では3000Å
とした。また、TFTの活性層のシリコンとのオーム接
触性を得るためにアルミニウム膜の下に500〜300
0Åのチタン膜を形成してもよい。
【0029】その後、アルミニウム膜に陽極酸化をおこ
なって膜表面に陽極酸化膜を形成した。この陽極酸化
は、アンモニアによってpH≒7に調整した1〜3%の
酒石酸のエチレングリコール溶液に基板を浸し、白金を
陰極、このアルミニウム膜を陽極として陽極酸化をおこ
なった。陽極酸化は、最初一定電流で20Vまで電流を
上げ、さらに、20Vで定電圧状態で加え0.1mA以
下になるまで酸化を継続した。このようにして、厚さ約
300Åの陽極酸化物を形成した。
【0030】このようにして表面に陽極酸化膜が形成さ
れたアルミニウム膜をエッチングして、ソース電極・配
線(Ym に該当)608、および補助容量を形成するア
ルミニウム配線(Ym ’に該当)609を形成した。従
来のの容量配線は、ゲイト線と同時に形成されるため、
図2に示してあるようにゲイト線と概略平行に形成され
てあったが、本実施例の容量配線はソース配線608と
同時に形成されるため、ゲイト配線と概略直角に形成さ
れていることが特徴である。(図6(C−1)、(C−
2))
【0031】その後、第2の層間絶縁物610として、
プラズマCVD法によって窒化珪素膜を2000Å形成
した。ここでは、NH3 /SiH4 /H2 混合ガスを用
いた。成膜時の基板温度は250〜350℃であった。
一般に、アルミニウム膜上に直接、窒化珪素膜を形成す
ると、成膜時の温度上昇のために、アルミニウム表面に
ヒロックが発生するが、本実施例では、アルミニウム膜
上に陽極酸化膜が形成されているため、ヒロックの発生
が抑制された。こうして成膜した窒化珪素膜をエッチン
グして、TFTのドレインにコンタクトホールを形成し
た。ここで図6(D−2)において第2の層間絶縁物6
10は示されていないが、実際には画素電極611の下
層に積層してある。その後、画素電極611をITOで
形成した。
【0032】以上の工程により、アルミニウムの配線6
09と画素電極611の重なる部分において、補助容量
Cが形成された。(図6(D−1)、(D−2)) このようにして、形成された補助容量Cは、誘電体とし
て誘電率が大きい窒化珪素膜が用いられて、しかも、極
板間が従来のものに比べて約1/3と狭くなって容量が
大きくなったので、2層目アルミニウム配線を微細化す
ることが可能となり、画素の開口率を上げることができ
た。
【0033】〔実施例2〕図4に本実施例で作製した補
助容量を有する回路の上面からみた概略図(図4
(A))および回路図(図4(B))を示す。図におい
て、Xn はゲイト配線である。また、Xn+1 は次行のゲ
イト配線である。また、Ym はデータ線(ソース配線)
である。CLCは画素容量(画素電極とその上に存在すべ
き対向電極との間の容量)を示し、Cは補助容量であ
る。本実施例では、実施例1と異なり、容量専用の配線
は設けずに、補助容量の一方の電極は次行のゲイト配線
n+1 に接続されている。
【0034】図7に本実施例の工程を示す。図7(A−
1)、(B−1)、(C−1)、(D−1)は断面図で
あり、(A−2)、(B−2)、(C−2)、(D−
2)は上面図である。まず、基板701上に下地の酸化
珪素膜702をプラズマCVD法によって3000Å形
成した。そして、活性層を形成するための非晶質珪素膜
をプラズマCVD法によって500Åに形成し、熱アニ
ールやレーザーアニールを施して結晶化せしめた。さら
に、この珪素膜をパターニングして島状領域703を形
成した。そして、ゲイト絶縁膜704として酸化珪素膜
をプラズマCVD法によって、1200Å形成した。
【0035】その後、3000〜8000Å、例えば、
6000Åのアルミニウム膜をスパッタリング法によっ
て形成して、これをパターニングしてゲイト電極・配線
(Xn に該当)705と次行のゲイト配線(Xn+1 に該
当)706を形成した。その後、イオンドーピング法に
よって、島状領域703にゲイト電極705をマスクと
して自己整合的に不純物として硼素を導入した。この場
合、ドーズ量を1×1014原子/cm2 、加速電圧を7
0kVとした。この結果、P型の不純物領域707(ソ
ース/ドレイン)が形成された。さらに、KrFエキシ
マレーザー(波長248nm、パルス幅20nsec)
を照射して、不純物領域707の活性化をおこなった。
(図7(A−1)、(A−2))
【0036】その後、第1の層間絶縁物708として、
酸化珪素膜をプラズマCVD法によって6000Å形成
した。(図7(B−1)、(B−2)) そして、第1の層間絶縁物708とゲイト絶縁膜704
をエッチングして、TFTのソース領域707にコンタ
クトホールを形成した。また、このエッチング工程と独
立に、あるいは同時、補助容量を形成するためのアルミ
ニウムの配線と次行のゲイト配線706とを接続するた
めに、次行のゲイト配線706にもコンタクトホール7
13を形成した。
【0037】その後、スカンジウムを0.18重量%含
む厚さ3000Åのアルミニウム膜をスパッタ法によっ
て成膜した。そして、実施例1と同様に陽極酸化をおこ
なってアルミニウム膜の表面に陽極酸化物を形成した。
本実施例では、陽極酸化は、最初一定電流で15Vまで
電流を上げ、その状態で1時間保持して終了させた。こ
のようにして、厚さ約200Åの陽極酸化物を形成し
た。このように陽極酸化物を表面に形成したアルミニウ
ム膜をエッチングしてソース電極(Ym に該当)709
および補助容量を形成するアルミニウムの配線710を
形成した。(図7(C−1)、(C−2))
【0038】その後、第2の層間絶縁物711として、
プラズマCVD法によって窒化珪素膜を1000Å形成
した。ここでは、NH3 /SiH4 /N2 O/H2 混合
ガスを用いた。これをエッチングしてTFTのドレイン
にコンタクトホールを形成した。さらに、画素電極71
2をITOで形成した。以上の工程により、アルミニウ
ムの配線710と画素電極712の重なる部分におい
て、補助容量Cが形成された。(図7(D−1)、(D
−2))
【0039】〔実施例3〕図5に本実施例で作製した補
助容量を有する回路の上面からみた概略図(図5
(A))および回路図(図5(B))を示す。図におい
て、Xn はゲイト配線である。また、Ym はデータ線
(ソース配線)であり、Ym ’は補助容量の専用配線で
ある。CLCは画素容量(画素電極とその上に存在すべき
対向電極との間の容量)を示し、Cは補助容量である。
図8に本実施例の工程を示す。図8(A−1)、(B−
1)、(C−1)、(D−1)は断面図であり、(A−
2)、(B−2)、(C−2)、(D−2)は上面図で
ある。
【0040】まず、基板801上に下地の酸化珪素膜8
02を厚さ2000Å形成し、さらに、厚さ500Åの
結晶性珪素の島状領域(活性層)803を形成した。本
実施例では、島状領域803はTFTの活性層であると
ともに、補助容量C1 の電極としても利用する。このた
め、他の実施例のものに比較して大きく形成し、また、
補助容量C1 のもう一方の電極であるアルミニウム配線
m ’にあわせて、概略L字型となっている。活性層上
には、ゲイト絶縁膜804として酸化珪素膜をプラズマ
CVD法によって、1000Å形成した。
【0041】その後、3000〜8000Å、例えば、
4000Åのアルミニウム膜をスパッタリング法によっ
て形成して、これをパターニングしてゲイト電極・配線
(Xn に該当)805を形成した。アルミニウム膜には
スカンジウムを0.18重量%含有せしめた。次に基板
を、アンモニアでpH≒7に調整した1〜3%の酒石酸
のエチレングリコール溶液に浸し、白金を陰極、このゲ
イト配線805を陽極として陽極酸化をおこなった。陽
極酸化は、最初一定電流で150Vまで電圧を上げ、そ
の状態で1時間保持して終了させた。この結果、ゲイト
配線805の周囲に陽極酸化物が約2000Å得られ
た。
【0042】その後、イオンドーピング法によって、島
状領域803にゲイト電極805およびその側面の陽極
酸化物をマスクとして自己整合的に不純物として燐を導
入した。この場合、ドーズ量を1×1015原子/c
2 、加速電圧を80kVとした。この結果、N型の不
純物領域806(ソース/ドレイン)が形成された。
(図8(A−1)、(A−2))
【0043】その後、ゲイト電極805下部のゲイト絶
縁膜804を残して、エッチングをおこないゲイト絶縁
膜を取り除き、島状の半導体領域803を露出させた。
このエッチングにはドライエッチングを採用することが
好ましい。ドライエッチング法においては、陽極酸化物
(酸化アルミニウム)はほとんどエッチングされず、し
たがって、ゲイト電極805は全くダメージを受けるこ
となく、ゲイト絶縁膜804のみをエッチングすること
ができる。
【0044】このようにゲイト絶縁膜をエッチングする
のは、後に補助容量C1 を形成した際に、電極間を狭く
して容量を大きくするためである。さらに、KrFエキ
シマレーザー(波長248nm、パルス幅20nse
c)を照射して、不純物領域806の活性化をおこなっ
た。その後、第1の層間絶縁膜807として、窒化珪素
膜をプラズマCVD法によって4000Å形成した。
(図8(B−1)、(B−2)) そして、第1の層間絶縁膜807をエッチングして、T
FTのソース領域806にコンタクトホールを形成し
た。
【0045】その後、スカンジウムを0.18重量%含
む厚さ3000Åのアルミニウム膜をスパッタ法によっ
て成膜した。そして、実施例1と同様に、陽極酸化をお
こなって膜表面に陽極酸化膜を形成した。本実施例で
は、陽極酸化は、最初一定電流で20Vまで電流を上
げ、その状態で10分保持して終了させた。このように
して、厚さ約300Åの陽極酸化物を形成した。このよ
うにして表面に陽極酸化物が形成されたアルミニウム膜
をエッチングしてソース電極・配線(Ym に該当)80
8および補助容量を形成するアルミニウム配線(Ym
に該当)809を形成した。(図8(C−1)、(C−
2))
【0046】第2の層間絶縁物810として、プラズマ
CVD法によって窒化珪素膜を1500Å形成し、これ
をエッチングしてTFTのドレインにコンタクトホール
を形成した。その後、画素電極811をITOで形成し
た。(図8(D−1)、(D−2)) 以上のような結果、アルミニウム配線809と島状の半
導体領域803の重なる部分からなる補助容量C1 、お
よび、アルミニウム配線809と画素電極811の重な
る部分からなる補助容量C2 が形成された。このとき、
2つの補助容量は並列につながっており、補助容量を大
きくすることができた。さらに、いずれの補助容量も誘
電率の高い窒化珪素膜であり、特にC1 に関しては、ゲ
イト絶縁膜804を除去したことによって、容量の大幅
な改善が可能であった。
【0047】また、本実施例において、島状領域803
を概略L字型に形成したため、2つの補助容量を概略同
じ位置に形成することができ、面積当たりの容量を向上
させることができた。このことにより、開口率を低下さ
せることなく、容量を大きくすることができた。以上の
例においては、画素電極811とアルミニウム配線80
9、半導体領域803の重なりは概略L字型であった
が、図8(A−3)、(D−3)に示すように概略T字
型とすることもできる。その場合には、図8(A−3)
に示すように、半導体領域803を概略T字型に形成し
た後、これに重なるようにアルミニウム配線809を形
成すればよい。(図8(D−3)) 同様に画素電極811とアルミニウム配線809、半導
体領域803の重なりを概略十字型とすることもでき
る。
【0048】
【発明の効果】本発明のように、誘電率が高い窒化珪素
を主成分とする第2の層間絶縁物を誘電体とし、表面に
陽極酸化膜が形成されたアルミニウムの配線と画素電極
を用いた容量を補助容量として用いることにより、アク
ティブマトリクス回路の特性を向上せしめること、ある
いは、開口率を向上せしめることが可能となった。ま
た、本発明を実施するに必要な投資規模は小さく、有害
物質の発生もない。以上のように、本発明は工業上有益
である。
【図面の簡単な説明】
【図1】 画素容量に並列に補助容量を付けた回路図を
示す。
【図2】 従来の補助容量を形成したTFTの断面図を
示す。
【図3】 実施例1で作製したアクティブマトリクス回
路を上面からみた概略図および回路図を示す。
【図4】 実施例2で作製したアクティブマトリクス回
路を上面からみた概略図および回路図を示す。
【図5】 実施例3で作製したアクティブマトリクス回
路を上面からみた概略図および回路図を示す。
【図6】 実施例1のアクティブマトリクス回路の作製
工程を示す。
【図7】 実施例2のアクティブマトリクス回路の作製
工程を示す。
【図8】 実施例3のアクティブマトリクス回路の作製
工程を示す。
【符号の説明】
601・・・・基板 602・・・・下地膜 603・・・・島状の半導体領域(活性層) 604・・・・ゲイト絶縁膜 605・・・・ゲイト電極 606・・・・不純物領域(ソース/ドレイン) 607・・・・第1の層間絶縁物 608・・・・ソース電極・配線 609・・・・補助容量を形成する配線 610・・・・第2の層間絶縁物 611・・・・画素電極

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 薄膜トランジスタを有するアクティブマ
    トリクス回路において、ソース配線と同じ層内に存在
    し、表面が陽極酸化されたアルミニウムが最上面に存在
    する配線(アルミニウム配線)と、該アルミニウム配線
    上に設けられた画素電極と、該アルミニウム配線および
    画素電極の間に設けられた窒化珪素を主成分とする被膜
    とを有し、 該アルミニウム配線と画素電極は電気的に絶縁されてい
    ることを特徴とするアクティブマトリクス回路。
  2. 【請求項2】 薄膜トランジスタを有するアクティブマ
    トリクス回路において、薄膜トランジスタの一方の不純
    物領域に接続する画素電極と、該画素電極の下に設けら
    れ、表面が陽極酸化されたアルミニウムが最上面に存在
    する配線(アルミニウム配線)と、該アルミニウム配線
    の下に設けられた不純物のドーピングされた半導体領域
    とを有し、 該画素電極と該半導体領域は常に実質的に同じ電位に保
    たれ、かつ、該アルミニウム配線と画素電極の間には窒
    化珪素を主成分とする被膜が存在することを特徴とする
    アクティブマトリクス回路。
  3. 【請求項3】 請求項2において、画素電極、アルミニ
    ウム配線、半導体領域の重なった部分の形状が、概略L
    字型、もしくは、概略T字型、もしくは、概略十字型で
    あることを特徴とするアクティブマトリクス回路。
  4. 【請求項4】 請求項2において、アルミニウム配線と
    半導体領域の間には、薄膜トランジスタのゲイト絶縁膜
    と同じ層内の絶縁膜が存在しないことを特徴とするアク
    ティブマトリクス回路。
  5. 【請求項5】 薄膜トランジスタを有するアクティブマ
    トリクス回路において、該薄膜トランジスタのゲイト配
    線と概略直交するように形成され、表面が陽極酸化され
    たアルミニウムが最上面に存在するソース配線と、該ソ
    ース配線と同時に形成され、かつ、該ソース配線と概略
    平行に形成された補助容量配線と、該補助容量配線上に
    形成された窒化珪素を主成分とする被膜とを有すること
    を特徴とするアクティブマトリクス回路。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094112A (ja) * 1999-09-27 2001-04-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002050761A (ja) * 2000-07-31 2002-02-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2005166687A (ja) * 1998-12-01 2005-06-23 Sanyo Electric Co Ltd カラーel表示装置
JP2005209656A (ja) * 1998-12-01 2005-08-04 Sanyo Electric Co Ltd カラーel表示装置
KR100508057B1 (ko) * 1997-11-19 2005-12-01 삼성전자주식회사 박막트랜지스터기판및박막트랜지스터액정표시장치제조방법
US6995517B2 (en) 1998-12-01 2006-02-07 Sanyo Electric Co., Ltd. Color electroluminescence display device
US7339559B2 (en) 1998-12-01 2008-03-04 Sanyo Electric Co., Ltd. Color electroluminescence display device
JP2011040790A (ja) * 2010-11-10 2011-02-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011150372A (ja) * 2011-04-20 2011-08-04 Semiconductor Energy Lab Co Ltd フロント型プロジェクタ
JP2017151485A (ja) * 2017-06-08 2017-08-31 株式会社半導体エネルギー研究所 表示装置
JP2019047135A (ja) * 2000-02-22 2019-03-22 株式会社半導体エネルギー研究所 半導体装置
JP2022048357A (ja) * 2006-06-02 2022-03-25 株式会社半導体エネルギー研究所 半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508057B1 (ko) * 1997-11-19 2005-12-01 삼성전자주식회사 박막트랜지스터기판및박막트랜지스터액정표시장치제조방법
US7315131B2 (en) 1998-12-01 2008-01-01 Sanyo Electric Co., Ltd. Color electroluminescence display device
JP2005209656A (ja) * 1998-12-01 2005-08-04 Sanyo Electric Co Ltd カラーel表示装置
US6995517B2 (en) 1998-12-01 2006-02-07 Sanyo Electric Co., Ltd. Color electroluminescence display device
US7339559B2 (en) 1998-12-01 2008-03-04 Sanyo Electric Co., Ltd. Color electroluminescence display device
JP2005166687A (ja) * 1998-12-01 2005-06-23 Sanyo Electric Co Ltd カラーel表示装置
JP2001094112A (ja) * 1999-09-27 2001-04-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4700156B2 (ja) * 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP2019047135A (ja) * 2000-02-22 2019-03-22 株式会社半導体エネルギー研究所 半導体装置
JP2002050761A (ja) * 2000-07-31 2002-02-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US11960174B2 (en) 2006-06-02 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance
JP2022048357A (ja) * 2006-06-02 2022-03-25 株式会社半導体エネルギー研究所 半導体装置
JP2011040790A (ja) * 2010-11-10 2011-02-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011150372A (ja) * 2011-04-20 2011-08-04 Semiconductor Energy Lab Co Ltd フロント型プロジェクタ
JP2017151485A (ja) * 2017-06-08 2017-08-31 株式会社半導体エネルギー研究所 表示装置

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