JP2002050761A

JP2002050761A - 半導体装置およびその作製方法

Info

Publication number: JP2002050761A
Application number: JP2000232507A
Authority: JP
Inventors: Kengo Akimoto; 健吾秋元; Mitsuaki Osame; 光明納
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-07-31
Filing date: 2000-07-31
Publication date: 2002-02-15
Anticipated expiration: 2020-07-31
Also published as: JP4801242B2

Abstract

(57)【要約】【課題】ＴＦＴの作製工程に用いるフォトマスクを削
減することで、工程数を削減し、歩留まりの向上を実現
することを目的とする。【解決手段】トップゲート型ＴＦＴの構造を簡素に
し、半導体層と、絶縁層と、導電層の３層構造でＴＦＴ
を形成する。このためソース配線と、ゲート配線を同一
の導電層で形成する。保持容量は、10¹⁹atomic/cm³以上
の不純物が添加された半導体層と、半導体層上の絶縁層
と、絶縁層上の導電層より形成する。またゲート配線に
ついては、島状導電層と、10¹⁹atomic/cm³以上の一導伝
型不純物が添加され前記島状導電層に接続した島状半導
体層と、から形成する。そしてソース配線と交差させる
部分は島状半導体層で形成し、絶縁層を介して交差させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、薄膜トランジスタをＴ
ＦＴと記す）で構成された回路を有する半導体装置およ
びその作製方法に関する。特に本発明は、画素部とその
周辺に設けられる駆動回路を同一の基板上に設けた液晶
表示装置に代表される電気光学装置、および電気光学装
置を搭載した電子機器に好適に利用できる技術を提供す
る。尚、本明細書において半導体装置とは、半導体特性
を利用することで機能する装置全般を指し、上記電気光
学装置およびその電気光学装置を搭載した電子機器をそ
の範疇に含んでいる。

【０００２】

【従来の技術】アクティブマトリクス型の液晶表示装置
に代表される電気光学装置のＴＦＴの積層構造の例とし
て、トップゲート型を成す場合、（１）半導体層、
（２）ゲート絶縁層、（３）ゲート電極、（４）層間絶
縁層、（５）ソース配線、の５層が挙げられる。そして
前記ＴＦＴを形成するにあたり、（１）半導体層の分
離、（２）ゲート絶縁層形成、（３）ゲート電極形成、
（４）配線と、ゲート電極及びソース電極を接続する箇
所にあたる層間絶縁層に開口部を形成、（５）ソース配
線形成、の計５種類のマスクを用いることが挙げられ
る。前記計５種類のマスクを用いるということは、５回
のフォトリソグラフィーの工程が行われることを意味す
る。

【０００３】また、前記ＴＦＴにおける活性層すなわち
半導体層は、ガラスなどの基板上に気相成長法などによ
り形成される。近年この活性層の半導体層を結晶化させ
る技術が進み、結晶構造を含む半導体（以下、結晶質半
導体と記す）層（代表的には、結晶質シリコン或いは多
結晶シリコン）を活性層としたＴＦＴでは、高い電界効
果移動度が得られることからｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴとから成るＣＭＯＳ回路を機能させるこ
とができた。ＣＭＯＳ回路を形成することが可能になれ
ば、画素部の他に駆動回路を同一基板上に一体形成で
き、液晶表示装置において軽量化および薄型化が可能に
なるなど、利用範囲は大きい。しかしながら、ｎチャネ
ル型のみもしくはｐチャネル型のみのＴＦＴ構造に比
べ、構造は複雑になり、工程数は多くなる。

【０００４】

【発明が解決しようとする課題】上に示したように、前
記ＴＦＴの作製工程は多い。結晶質半導体層を活性層に
適用し、画素部に設けたＴＦＴの他に駆動回路を作製す
る場合は特に多くなる。

【０００５】ＴＦＴの作製工程の多さの目安の一つに、
工程に用いるフォトマスクの枚数が挙げられる。フォト
マスクはフォトリソグラフィーの技術において、エッチ
ング工程のマスクとするレジストパターンを基板上に形
成するために用いる。従って、フォトマスクを１枚使用
することは、その前後の工程において、被膜の成膜およ
びエッチングなどの工程の他に、レジスト剥離、洗浄や
乾燥工程などが付加され、フォトリソグラフィーの工程
においても、レジスト塗布、プレベーク、露光、現像、
ポストベークなどの煩雑な工程が行われることを意味す
る。工程数の増加は製造コストの増加要因になるばかり
か、製造歩留まりを低下させる原因となることは明らか
である。

【０００６】本発明はこのような問題点を解決する手段
を提供することを目的とする。すなわち工程数を削減
し、特に工程に用いるフォトマスクを削減することで、
レジスト塗布、プレベーク、露光、現像、及びその前後
における洗浄や乾燥工程等も省略し、全体として大幅な
工程削減をすることを目的とする。

【０００７】

【課題を解決するための手段】本発明では、ＴＦＴの製
造に要するフォトマスクの枚数を削減し、製造工程の数
を削減する技術を提供する。

【０００８】上記課題を解決するため、本発明では、ト
ップゲート型ＴＦＴの積層構造を簡素にし、３層構造と
した。すなわち本発明では、基板の上に、半導体層と、
前記半導体層上の絶縁層と、前記絶縁層上の導電層が形
成される。

【０００９】前記３層構造でＴＦＴを形成するために、
ソース配線と、ゲート配線を同一の導電層で形成する。

【００１０】保持容量は、10¹⁹atomic/cm³以上の不純物
が添加された半導体層と、半導体層上の絶縁層と、絶縁
層上の導電層より形成する。

【００１１】またゲート配線については、島状導電層
と、10¹⁹atomic/cm³以上の一導伝型不純物が添加され前
記島状導電層に接続した島状半導体層と、から形成す
る。そしてソース配線と交差させる部分は島状半導体層
で形成され、絶縁層を介して交差させる。但し抵抗が大
きくなることが予想されるため、前記島状半導体層の大
きさを適当なものとする。さらに保持容量配線の形成手
段として、ゲート配線に接続し、前記島状半導体層の交
差する長さを小さくする方法を挙げる。この詳細は発明
の実施の形態に示す。

【００１２】この手段によれば、ゲート配線とソース配
線が交差する、ＴＦＴを有する半導体装置が３層構造で
作製される。

【００１３】また製造工程において、フォトマスクは、
（１）島状半導体層の形成、（２）一導伝型の不純物領
域の形成、（３）絶縁層の形成、（４）導電層の形成、
のために用い、すなわち計4枚使用する。

【００１４】このような手段を用い、本発明の構成は、
基板上にＴＦＴを設けた半導体装置において、第一の絶
縁表面上に、チャネル領域と、ソース領域と、ドレイン
領域と、前記チャネル領域と前記ソース領域の間の領域
と、前記チャネル領域と前記ドレイン領域の間の領域
と、保持容量を形成する領域と、を形成する第一の島状
半導体層と、前記第一の絶縁表面上に第二の島状半導体
層と、前記第一の絶縁表面の上方に形成された第二の絶
縁表面上に、前記チャネル領域と交差し、かつ前記第二
の島状半導体層と電気的に接続している第一の配線と、
前記第二の絶縁表面上に前記保持容量を形成する領域と
重なり、かつ前記第二の島状半導体層と交差する第二の
配線と、を有し、前記ソース領域、前記ドレイン領域、
前記保持容量を形成する領域、及び前記第二の島状半導
体層は、10¹⁹atomic/cm³以上の濃度の一導伝型の不純物
が添加されていることを特徴とする。

【００１５】また他の発明の構成は、基板上にＴＦＴを
設けた半導体装置において、第一の絶縁表面上に、チャ
ネル領域と、ソース領域と、ドレイン領域と、前記チャ
ネル領域と前記ソース領域の間の領域と、前記チャネル
領域と前記ドレイン領域の間の領域と、保持容量を形成
する領域と、を形成する第一の島状半導体層と、前記第
一の絶縁表面上に第二の島状半導体層と、前記第一の絶
縁表面の上方に形成された第二の絶縁表面上に、前記チ
ャネル領域と交差し、かつ前記第二の島状半導体層と電
気的に接続している第一の配線と、前記第二の絶縁表面
上に前記保持容量を形成する領域と重なり、かつ前記第
一の配線と隣り合う第一の配線と電気的に接続している
第二の配線と、を有し、前記ソース領域、前記ドレイン
領域、前記保持容量を形成する領域、及び前記第二の島
状半導体層は、10¹⁹atomic/cm³以上の濃度の一導伝型の
不純物が添加されていることを特徴とする。

【００１６】本発明の半導体装置の作製方法に関する構
成は、基板上にｐチャネル型ＴＦＴとｎチャネル型ＴＦ
Ｔとを有する半導体装置の作製方法において、前記基板
上に結晶構造を含む半導体層を形成する第１の工程と、
前記結晶構造を含む半導体層を選択的にエッチングして
第１の島状半導体層及び第２の島状半導体層を形成する
第２の工程と、前記第１の島状半導体層に、ｎ型を付与
する不純物元素を添加して10¹⁹atomic/cm³以上の濃度の
ｎ型不純物領域を選択的に形成する第３の工程と、前記
第１の島状半導体層及び前記第２の島状半導体層の上に
絶縁層を形成する第４の工程と、前記絶縁層を選択的に
エッチングする第５の工程と、前記第２の島状半導体層
に、ｐ型を付与する不純物元素を添加して10¹⁹atomic/c
m³以上の濃度のｐ型不純物領域を選択的に形成する第６
の工程と、前記絶縁層もしくは前記第１の島状半導体層
及び前記第２の島状半導体層の上に導電層を形成する第
７の工程と、前記導電層を選択的にエッチングする第８
の工程と、前記第１の島状半導体層または前記第２の島
状半導体層に、前記絶縁層を通過させて一導伝型の不純
物元素を添加し、一導伝型の不純物領域と形成する第９
の工程と、前記第１の島状半導体層及び前記第２の島状
半導体層に添加された不純物元素を活性化する第１０の
工程と、を有することを特徴とする。

【００１７】また、他の作製方法に関する構成は、基板
上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有す
る半導体装置の作製方法において、前記基板上に非結晶
構造の半導体層を形成する第１の工程と、前記非結晶構
造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、
コバルト、白金、銅、金のうち何れかを添加する第２の
工程と、前記半導体層を熱処理し、結晶構造を含む半導
体層を形成する第３の工程と、前記結晶構造を含む半導
体層を選択的にエッチングして第１の島状半導体層及び
第２の島状半導体層を形成する第４の工程と、前記第１
の島状半導体層に、選択的に、リン、もしくはリンとｎ
型を付与する不純物元素、を添加して10 ¹⁹atomic/cm³以
上の濃度のｎ型不純物領域を形成する第５の工程と、前
記第１の島状半導体層及び前記第２の島状半導体層の上
に絶縁層を形成する第６の工程と、前記絶縁層を選択的
にエッチングする第７の工程と、前記第２の島状半導体
層に、選択的に、リンと10¹⁹atomic/cm³以上の濃度のｐ
型を付与する不純物が添加された領域を形成する第８の
工程と、前記第１の島状半導体層及び前記第２の島状半
導体層を熱処理もしくはレーザー照射処理する第９の工
程と、前記絶縁層もしくは前記第１の島状半導体層及び
前記第２の島状半導体層の上に導電層を形成する第１０
の工程と、前記導電層を選択的にエッチングする第１１
の工程と、前記第１の島状半導体層及び前記第２の島状
半導体層に、前記絶縁層を通過させｎ型を付与する不純
物元素を添加して、ｎ型不純物領域を形成する第１２の
工程と、前記第１の島状半導体層及び前記第２の島状半
導体層に添加された不純物元素を活性化する第１３の工
程と、を有することを特徴とする。

【００１８】また、他の作製方法に関する構成は、ｎチ
ャネル型もしくはｐチャネル型のＴＦＴを基板上に設け
た半導体装置の作製方法において、前記基板上に結晶構
造を含む半導体層を形成する第１の工程と、前記結晶構
造を含む半導体層を選択的にエッチングして複数の島状
半導体層を形成する第２の工程と、前記島状半導体層
に、選択的に10¹⁹atomic/cm³以上の濃度の前記ｎチャネ
ル型もしくはｐチャネル型の不純物領域を形成する第３
の工程と、前記島状半導体層の上に絶縁層を形成する第
４の工程と、前記絶縁層を選択的にエッチングする第５
の工程と、前記絶縁層もしくは前記島状半導体層の上に
導電層を形成する第６の工程と、前記導電層を選択的に
エッチングする第７の工程と、前記島状半導体層に、前
記絶縁層を通過させ一導伝型の不純物元素を添加し、選
択的に前記一導伝型の不純物領域を形成する第８の工程
と、前記島状半導体層に添加された不純物元素を活性化
する第９の工程と、を有することを特徴とする。

【００１９】また、他の作製方法に関する構成は、ｎチ
ャネル型もしくはｐチャネル型のＴＦＴを基板上に設け
た半導体装置の作製方法において、前記基板上に非結晶
構造の半導体層を形成する第１の工程と、前記非結晶構
造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、
コバルト、白金、銅、金のうち何れかを添加する第２の
工程と、前記半導体層を熱処理し、結晶構造を含む半導
体層を形成する第３の工程と、前記結晶構造を含む半導
体層を選択的にエッチングして複数の島状半導体層を形
成する第４の工程と、前記島状半導体層に、選択的に、
リン、もしくはリンと10¹⁹atomic/cm³以上の濃度の一導
伝型の不純物領域を形成する第５の工程と、前記島状半
導体層の上に絶縁層を形成する第６の工程と、前記絶縁
層を選択的にエッチングする第７の工程と、前記島状半
導体層を熱処理もしくはレーザー照射処理する第８の工
程と、前記絶縁層もしくは前記島状半導体層の上に導電
層を形成する第９の工程と、前記導電層を選択的にエッ
チングする第１０の工程と、前記島状半導体層に、前記
絶縁層を通過させ前記一導伝型の不純物領域を形成する
第１１の工程と、前記島状半導体層に添加された不純物
元素を活性化する第１２の工程と、を有することを特徴
とする。

【００２０】また、他の作製方法に関する構成は、基板
上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有す
る半導体装置の作製方法において、前記基板上に結晶構
造を含む半導体層を形成する第１の工程と、前記結晶構
造を含む半導体層を選択的にエッチングして前記第１の
島状半導体層及び前記第２の島状半導体層を形成する第
２の工程と、前記第１の島状半導体層に、選択的に、ｎ
型を付与する不純物元素を添加して10¹⁹atomic/cm³以上
の濃度のｎ型不純物領域を形成する第３の工程と、前記
第１の島状半導体層及び前記第２の島状半導体層の上に
絶縁層を形成する第４の工程と、前記絶縁層を選択的に
エッチングする第５の工程と、前記第２の島状半導体層
に、選択的に、10¹⁹atomic/cm³以上の濃度のｐ型不純物
領域を形成する第６の工程と、前記第１の島状半導体層
及び前記第２の島状半導体層に添加された不純物元素を
活性化する第７の工程と、前記絶縁層もしくは前記第１
の島状半導体層及び前記第２の島状半導体層の上に導電
層を形成する第８の工程と、前記導電層を選択的にエッ
チングする第９の工程と、を有することを特徴とする。

【００２１】また、他の作製方法に関する構成は、基板
上にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有す
る半導体装置の作製方法において、前記基板上に非結晶
構造の半導体層を形成する第１の工程と、前記非結晶構
造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、
コバルト、白金、銅、金のうち何れかを添加する第２の
工程と、前記半導体層を熱処理し、結晶構造を含む半導
体層を形成する第３の工程と、前記結晶構造を含む半導
体層を選択的にエッチングして前記第１の島状半導体層
及び前記第２の島状半導体層を形成する第４の工程と、
前記第１の島状半導体層に、選択的に、リン、もしくは
リンとｎ型を付与する不純物元素、を添加して10¹⁹atom
ic/cm³以上の濃度のｎ型不純物領域を形成する第５の工
程と、前記第１の島状半導体層及び前記第２の島状半導
体層の上に絶縁層を形成する第６の工程と、前記絶縁層
を選択的にエッチングする第７の工程と、前記第２の島
状半導体層に、選択的に、リンと10¹⁹atomic/cm³以上の
濃度のｐ型不純物が添加された領域を形成する第８の工
程と、前記第１の島状半導体層及び前記第２の島状半導
体層に添加された不純物元素を活性化する第９の工程
と、前記絶縁層もしくは前記第１の島状半導体層及び前
記第２の島状半導体層の上に導電層を形成する第１０の
工程と、前記導電層を選択的にエッチングする第１１の
工程と、を有することを特徴とする。

【００２２】また、他の作製方法に関する構成は、ｎチ
ャネル型もしくはｐチャネル型のＴＦＴを基板上に設け
た半導体装置の作製方法において、前記基板上に結晶構
造を含む半導体層を形成する第１の工程と、前記結晶構
造を含む半導体層を選択的にエッチングして複数の島状
半導体層を形成する第２の工程と、前記島状半導体層
に、選択的に10¹⁹atomic/cm³以上の濃度の一導伝型の不
純物領域を形成する第３の工程と、前記島状半導体層に
添加された不純物元素を活性化する第４の工程と、前記
島状半導体層の上に絶縁層を形成する第５の工程と、前
記絶縁層を選択的にエッチングする第６の工程と、前記
絶縁層もしくは前記島状半導体層の上に導電層を形成す
る第７の工程と、前記導電層を選択的にエッチングする
第８の工程と、を有することを特徴とする。

【００２３】また、他の作製方法に関する構成は、ｎチ
ャネル型もしくはｐチャネル型のＴＦＴを基板上に設け
た半導体装置の作製方法において、前記基板上に非結晶
構造の半導体層を形成する第１の工程と、前記非結晶構
造の半導体層にニッケル、鉄、パラジウム、スズ、鉛、
コバルト、白金、銅、金のうち何れかを添加する第２の
工程と、前記半導体層を熱処理し、結晶構造を含む半導
体層を形成する第３の工程と、前記結晶構造を含む半導
体層を選択的にエッチングして複数の島状半導体層を形
成する第４の工程と、前記島状半導体層に、選択的に、
リン、もしくはリンと10¹⁹atomic/cm³以上の濃度の一導
伝型の不純物領域を形成する第５の工程と、前記島状半
導体層に添加された不純物元素を活性化する第６の工程
と、前記島状半導体層の上に絶縁層を形成する第７の工
程と、前記絶縁層を選択的にエッチングする第８の工程
と、前記絶縁層もしくは前記島状半導体層の上に導電層
を形成する第９の工程と、前記導電層を選択的にエッチ
ングする第１０の工程と、を有することを特徴とする。

【００２４】

【発明の実施の形態】本発明の実施の形態について、図
1〜図８を用いて説明する。

【００２５】本発明によって作製されるトップゲート型
ＴＦＴの、構成の一例を図１に上面図として示す。図１
はこの発明が適用された、アクティブマトリクス型ＬＣ
Ｄとして線幅が充分大きく画素数が充分小さい構成であ
り、ゲート配線の抵抗を考慮せずに済むときの例を示し
ている。また、反射型液晶表示装置に用いられる構成と
している。

【００２６】図１（a）は、画素部の構成を表す上面図
である。ＴＦＴを構成する半導体1007のソース領域は、
一方向に伸びた形で形成される導電性配線1002に接続し
ている。またドレイン領域には、反射電極用の導電層10
04が接続するとともに、半導体からなる領域1003が延在
している。該半導体からなる領域1003は、絶縁成膜を介
して導電層1011と重なり、保持容量として機能する。

【００２７】ドレイン領域から延在した保持容量を形成
する半導体からなる領域1003に、絶縁性層を介して重な
るように、保持容量を形成する導電層領域1011が形成さ
れている。前記保持容量を形成する導電層からなる領域
1011は、前記導電性配線1002と重ならないよう形成され
る、保持容量用導電性配線1006に接続している。

【００２８】また、ＴＦＴを構成するゲート電極及びゲ
ート配線は、導電層1001により形成される。前記導電層
1001は、半導体からなる導電部分1005に接続している。
前記半導体からなる導電部分1005は、前記一方向に伸び
た形で形成される導電性配線1002及び前記保持容量用導
電性配線1006と、絶縁層を介して交わっている。

【００２９】図１（b）は、駆動回路におけるn型ＴＦＴ
の構成を表す上面図である。ゲート電極には導電性配線
1009が延在し、ソース、ドレイン領域に重なるゲート絶
縁層には開口部が設けられ、導電性配線1008と接続して
いる。

【００３０】また、図１（c）は、駆動回路におけるp型
ＴＦＴの構成を表す上面図である。ゲート電極には導電
性配線1010が延在している。前記導電性配線1010が前記
p型ＴＦＴの半導体層1013と重なる部分以外はゲート絶
縁層に開口部が設けられ、ソース、ドレイン領域には導
電性配線1012が接続している。

【００３１】図２（a）、図２（b）、図２（c）、はそ
れぞれ、図１中に破線A1〜A2、破線B1〜B2、破線C1〜C
2、で示された部分の断面図を示す。破線A1〜A2で示さ
れた部分は駆動回路部分であり、説明の都合上、ｎ型Ｔ
ＦＴ及びｐ型ＴＦＴを並べている。

【００３２】図２（a）で示された駆動回路のn型ＴＦＴ
2001は、半導体層において、ソースもしくはドレイン部
分2005と、チャネル部分2006を有する。また前記ソース
もしくはドレイン部分2005と、チャネル部分2006の間に
は、オフセット領域もしくはLDD領域2007が形成され
る。前記オフセット領域もしくはLDD領域2007は、オフ
リーク電流を小さくするため有効である。

【００３３】図２（a）で示された駆動回路のp型ＴＦＴ
2002は、半導体層において、ソースもしくはドレイン部
分2008と、チャネル部分2009を有する。また前記ソース
もしくはドレイン部分2008と、チャネル部分2009の間に
は、オフセット領域もしくはLDD領域2010が形成され
る。前記オフセット領域もしくはLDD領域2010は、オフ
リーク電流を小さくするため有効である。

【００３４】図２（b）で示された画素部のＴＦＴ2003
は、半導体層において、ソースもしくはドレイン部分20
11と、チャネル部分2012を有する。また前記ソースもし
くはドレイン部分2011と、チャネル部分2012の間には、
オフセット領域もしくはLDD領域2013が形成される。前
記オフセット領域もしくはLDD領域2013は、オフリーク
電流を小さくするため有効である。

【００３５】以上のオフセット領域もしくはLDD領域の
形状は、必要な特性に応じて設計する。例えば駆動回路
のＰ型ＴＦＴにおいては、ソースもしくはドレイン部分
と、チャネル部分の間隔は２μｍ以下が適当であり、こ
れ以上の長さではオン電流が小さくなってしまう。

【００３６】図２（C）で示されたゲート電極及びゲー
ト配線2004は、導電性配線2015と、n型を付与する高濃
度の不純物を有する半導体層2014からなる。

【００３７】但し、図１で示した構成では、配線の線幅
が大きく、ゲート配線の抵抗が充分小さい場合のみ適用
できる。微細化された構成においては、配置に工夫が必
要となる。

【００３８】図３（Ａ）で示される様に、ゲート配線は
導電性配線3001と、n型を付与する高濃度の不純物を有
する半導体層3002とのチェーン状になる。ここで問題
は、n型を付与する高濃度の不純物を有する半導体層300
2の抵抗率が高いことにある。

【００３９】我々の作成した10²¹atoms/cm³程度リンが
添加されたシリコン層の抵抗率は、加工後には２×10³
Ωｃｍ前後となる。抵抗率が前記２×10³Ωｃｍ前後の
半導体層は、導電性配線として汎用されるＡｌの抵抗率
4μΩｃｍ前後であるのに比べ、３桁程度大きい。ま
た、Ａｌの導電性配線は400nmで形成されることに対
し、半導体層は結晶化等の理由からこれより小さい膜厚
で形成されることが多い。

【００４０】すなわち導電性材料のみで形成された従来
のゲート配線より抵抗は大きくなることが予想され、特
に前記高濃度の不純物を有する半導体層の線幅を検討す
る必要がある。例えば、画素ピッチが42×126μｍであ
る直視型ＬＣＤにおいて、導電性配線の抵抗及びコンタ
クト抵抗を０とし、半導体層の厚さを50nmと仮定した場
合、駆動するために必要な、n型を付与する高濃度の不
純物を有する半導体層3002の線幅は最低50μｍと見積も
られる。この様に前記半導体層3002の線幅が広い場合に
は、図３（Ｂ）に示すように、前記半導体層3002は、ゲ
ート絶縁層を介してソース配線と並列するように配置す
ることになる。

【００４１】さらに、前記半導体層3002に重なるよう形
成された保持容量配線3005,3006,3007は、図３（Ｂ）に
示すように、隣のゲート配線3004より延在させ接続する
ことで、前記半導体層3002の上に形成しなくて済む。こ
のとき、隣のゲート配線3004が保持容量配線を兼ねるこ
とになる。このとき、前記半導体層3002の長さを短くす
ることが出来る。図４（Ａ）は図２及び図３におけるゲ
ート配線を示す断面図である。図４（Ａ）すなわち図２
の配置の様に配線間隔4001,4002,4003を２μｍ、配線40
02,4004の間隔を５μｍとし、コンタクト開口部までの
長さ4006,4007を４μｍとした場合、一つの高濃度の不
純物を有する半導体層の長さは２４μｍと算出できる。
これに対し、図３のごとく前記隣のゲート配線が保持容
量配線を兼ねる方法を用いれば、図４（Ａ）の部分は図
４（Ｂ）のごとく形成され、各間隔4008,4009,4010,401
1,4012の合計は１７μｍとなり、抵抗を約2/3に小さく
することが出来る。

【００４２】すなわち、画素付近の回路を図３（Ｂ）の
ごとく形成すれば、抵抗を小さくすることができる。

【００４３】多結晶シリコン層にリンを加えたときの導
電率特性を図２３（M. M. Mandurah, J.Electrochem.So
c. 126.1019-1023 (June.1979) ）に示す。図中poly-cr
ystalline シリコンの曲線で示されるように、リン濃度
が10¹⁹atoms/cm³前後で抵抗率の変化が異なる。10¹⁹ato
ms/cm³より小さくなるにつれ、粒界にキャリアがトラッ
プされ、結晶中のキャリアが少なくなり抵抗が高くな
る。10¹⁹atoms/cm³からリン濃度が大きくなると抵抗率
は小さくなるが、その依存性は前記10¹⁹atoms/cm³より
小さくなる変化に比べて緩やかになる。

【００４４】我々の作成した、10²¹atoms/cm³程度リン
が添加されたシリコン層の抵抗率は、２×10³Ωｃｍ前
後となる。これは抵抗率を小さくする目的で、大きな濃
度で添加しているが、回路設計により若干の抵抗の増大
は許容される。従来のＴＦＴにおいて、ソース及びドレ
イン領域に添加された10¹⁹atoms/cm³以上のものが多い
ことから、我々は前記多結晶シリコン中にリンに限らず
不純物元素が10¹⁹atoms/cm³以上添加されていれば、シ
リコンに導電性を持たせることが可能と考えた。このシ
リコン中に添加された10¹⁹atoms/cm³以上の不純物の濃
度を、本明細書では高濃度と記す。

【００４５】以上の構成で動作可能な、液晶表示装置に
ついて評価する。半導体層を結晶化した場合、ＣＭＯＳ
回路を作製することが可能となる。このとき全ての素子
にオフセット領域またはＬＤＤ領域を設けることで、オ
フリーク電流を小さくすることができる。しかしながら
P型ＴＦＴからなる駆動回路を形成するとき、オフセッ
ト領域またはＬＤＤ領域によって、オン電流が小さくな
ることが予想される。表１には、幅8μｍ×8μｍのＴＦ
Ｔにおいて、前記オフセット領域またはＬＤＤ領域を形
成したときの、ＯＮ電流値を示す。

【００４６】

【表１】

【００４７】シフトレジスタは一方向の画素数分のトラ
ンジスタが連結されている。前記一方向の画素数が一定
の場合、シフトレジスタを小さいＯＮ電流値で、かつ高
い周波数で駆動すると、ＴＦＴにおいて充電もしくは放
電がしきれず、信号が流れなくなる。したがって、ＯＮ
電流値により周波数は制限される。また、画素部におい
て、ゲート配線はメタル部分と半導体部分が直列でつな
がっており、この抵抗増加に起因した信号の遅延がおき
る。信号の遅延が起きた場合、ゲート電極に印加する信
号の有効時間が短くなるため、ビデオ信号の分割を行う
などで解決する。

【００４８】前記シフトレジスタの動作限界を考慮し、
シミュレーションにより、必要なオン電流を流すための
前記オフセット領域またはＬＤＤ領域中の不純物量と、
前記オフセット領域またはＬＤＤ領域の幅を見積もっ
た。本発明においては、画素数640×3（RGB）×480、画
素ピッチ42μｍ×126μｍであり、周辺にp型ＴＦＴ及び
ｎ型ＴＦＴからなる駆動回路が設けられ、４分割された
ビデオ信号に対応する液晶表示用電気光学装置を例にす
る。その結果、シフトレジスタに関しては、シミュレー
ションによれば、シフトレジスタは、駆動する周波数は
5MHz以下において動作すると見積もられた。このとき前
記LDD領域の不純物がn型を付与する不純物の場合、前記
LDD領域の幅は0.5μｍ以下で動作し、ｐ型を付与する不
純物の場合、前記LDD領域の幅は1μｍ以下と見積もられ
た。

【００４９】このように、通常量産される、４inch角で
5MHz以下の液晶駆動回路は、この発明による設計におい
ても動作する。

【００５０】以下に、本発明のＴＦＴの作製工程を四例
示す。工程例１では基板上にｎチャネル型ＴＦＴとｐチ
ャネル型のＴＦＴを形成し、全てのＴＦＴにＬＤＤ領域
を形成する工程例を、工程例２では基板上にｎチャネル
型ＴＦＴとｐチャネル型のＴＦＴを形成し、全てのＴＦ
Ｔにオフセット領域を形成する工程例を、工程例３では
基板上にｎチャネル型ＴＦＴもしくはｐチャネル型のＴ
ＦＴを形成し、全てのＴＦＴにＬＤＤ領域を形成する工
程例を、工程例４では基板上にｎチャネル型ＴＦＴもし
くはｐチャネル型のＴＦＴを形成し、全てのＴＦＴにオ
フセット領域を形成する工程例を、それぞれ示す。いず
れの工程例においても、ＴＦＴは4枚のフォトマスクを
使用することで、作製される。

【００５１】（工程例１）本発明のＴＦＴの作製工程を
表２に示す。表２では、金属不純物を用いて半導体層を
結晶化し、基板上に形成される全てのＴＦＴにＬＤＤ領
域を形成する工程例を示す。該工程を、保持容量配線
が、絶縁層を介してゲート電極の高濃度ｎ型不純物が添
加された半導体層からなる部分と交差する図１のＴＦＴ
構成を例にとり説明する。該工程順序及び条件は、保持
容量配線が当該保持容量配線と接続したＴＦＴのゲート
配線のある方向とは反対側のゲート配線と接続する図３
（Ｂ）で示される構成の場合にも適用できる。なお表２
中では、フォトマスクを使用する工程に*をつけてい
る。

【００５２】

【表２】

【００５３】以下表２の工程に従い、図５〜図８を用い
て説明する。図５〜図８は、工程が進むにつれ形成され
る各層の形状を示す上面図である。

【００５４】基板はガラスもしくは石英から成るものを
使用する。ガラスの場合には表面よりアルカリ金属など
の拡散を防ぐため、シリコン酸化膜等の下地膜を形成す
ることが望ましい。

【００５５】まず、工程１で示される様に、前記基板上
に非結晶質の半導体層を成膜する。シリコンを例にする
なら、プラズマＣＶＤもしくは減圧ＣＶＤもしくはスパ
ッタによる成膜を行う。シリコン以外にも、ガリウム、
ヒ素、ゲルマニウムの何れかを組成としてもつ材料を用
いても良い。

【００５６】次に、工程２で示される様に前記非結晶質
の半導体層の結晶化を行う。これは熱結晶化、もしくは
レーザーによる結晶化、もしくはこれを併用する。この
発明において半導体層は、金属不純物を触媒として添加
し、結晶化を促進する方法を使用出来る。前記金属不純
物はニッケルが効果的であり、以後ニッケルを用いた例
を挙げる。ニッケルの添加した場合は、後の工程８で熱
結晶化を行い、その後Ｐ型ＴＦＴ部のソース、ドレイン
部に高濃度不純物をドーピングした後、ゲッタリング熱
処理を行う。

【００５７】次に、工程３で示される様に結晶化された
半導体層に、フォトレジストを形成し、ドライエッチン
グにて形成を行う。このとき、図５（a）に示されるよ
うに、画素部の駆動スイッチにあたるＴＦＴのチャネル
及び低濃度不純物領域部分5000、および前記ＴＦＴのソ
ース領域5001、および前記ＴＦＴのドレイン領域5002に
あたる部分より延在した保持容量部分5003、ゲート配線
の一部となる島状の部分5004、図５（b）に示される駆
動回路のｎ型ＴＦＴ部、図５（c）に示される駆動回路
のｐ型ＴＦＴ部、が形成される。なお図５〜８中で駆動
回路のソース部分とドレイン部分の区別はしていない。

【００５８】次に、工程４で示される様に高濃度n型不
純物を添加する領域を形成する。画素部の駆動スイッチ
にあたるＴＦＴのソース領域5001、およびそのドレイン
領域5002、保持容量を形成する部分5003、ゲート配線の
一部となる島状の部分5004、図５（b）に示される駆動
回路のｎ型ＴＦＴのソース部分及びドレイン部分5005、
の部分以外にフォトレジストを形成し、高濃度n型不純
物をドーピングする際のマスクとする。

【００５９】そして工程５で示される様に半導体層にお
いて前記ドーピングする際のマスクが形成されていない
領域に高濃度n型不純物ドープ領域のドーピングを行
う。前記n型不純物として典型的にはリン（Ｐ）または
砒素（Ａｓ）を用いるが、ニッケルを用いた結晶化を行
う場合はリン（Ｐ）を用いる。なぜなら前記半導体層に
触媒すなわちニッケルを添加し、半導体層を結晶化する
場合には、後工程で熱処理によりリンの添加された領域
に偏析させる方法で、チャネル部分の半導体層のリンを
除去する、すなわちゲッタリングをする方法が一般的に
とられているからである。本発明でもこれを利用する。

【００６０】次に工程６で示される様にゲート絶縁層を
プラズマCVDもしくはスパッタ、熱酸化等で、酸化膜も
しくは窒化膜を形成する。

【００６１】そして工程７で示される様にゲート絶縁層
に、フォトレジストを形成し、ドライエッチングにて開
口部を設ける。図６は前記開口部の形状を示している。
画素部分のソース領域6001及びドレイン領域6002、ゲー
ト配線の半導体層部分の両端6003、駆動回路のｎ型ＴＦ
Ｔ部分のソース領域及びドレイン領域6004、Ｐ型ＴＦＴ
のチャネル領域にフォトレジストが形成されるときの誤
差を加味した幅を除いた領域6006に開口部を設ける。

【００６２】すると前記開口部を設けた部分は、半導体
層が露出している。この露出した領域に、工程８で示さ
れる様に高濃度のｐ型不純物をドーピングする。半導体
層がシリコンであるとき、典型的にはボロンを用いる。
図６中では、ボロンがドーピングされた領域が、前記高
濃度のｎ型不純物を示したハッチングとは異なるハッチ
ングで示されている。このとき、画素部分のソース領域
6001及びドレイン領域6002、ゲート配線の半導体層部分
の両端6003、駆動回路のｎ型ＴＦＴ部分のソース領域及
びドレイン領域6004に高濃度のｐ型不純物がドーピング
されるので、該領域のｐ型不純物はｎ型不純物濃度を超
えない濃度でドーピングする。

【００６３】このため前記ｐ型不純物をドーピングする
前後何れかに、リンを、前記ｐ型不純物をドーピングす
る領域に前記ｐ型不純物濃度を超えない濃度で添加す
る。その後ゲッタリング熱処理を行う。このときニッケ
ルは各ＴＦＴのソース及びドレイン領域にゲッタリング
される。

【００６４】そして、工程９で示される様にスパッタ成
膜等で、導電性配線を成膜する。これはゲート配線及び
ソース配線として、半導体層と接触し導電性を確保する
必要があるため、熱により半導体層に拡散せず、かつ抵
抗率が上昇しない材料が望ましい。また、前記導電性配
線は半導体層に接しているため、後工程でエッチングす
る際の半導体層と前記配線材料とのエッチング選択比が
必要となる。半導体層がシリコンの場合、選択比を大き
くするためには、配線材料を薬液でエッチングすること
が望ましい。以上の条件より、前記導電性配線材料は、
前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられ
る。

【００６５】その後工程１０で示される様に前記導電性
配線に、フォトレジストを形成し、図７に示されるよう
な導電性配線の形状を形成する。画素部ＴＦＴのソース
部分と接続する配線7001、シリコンで形成されたゲート
配線の一部をチェーン状に繋ぐよう接続され、画素部Ｔ
ＦＴのゲート部上に伸びた配線7002、画素部ＴＦＴのド
レイン部分に接続する画素電極7003、画素部ＴＦＴのド
レイン領域にあたる部分より伸びたCs（保持容量）部分
に重なるよう形成された保持容量配線7004、を形成す
る。また駆動回路においては、ｎ型ＴＦＴ部分のソース
配線及びドレイン配線及びゲート配線7005、ｐ型ＴＦＴ
部分のソース配線及びドレイン配線及びゲート配線700
6、を形成する。

【００６６】このとき画素部ＴＦＴの半導体層におい
て、基板平面を上から見た場合、ゲート配線で遮蔽され
た部分と低濃度のｎ型不純物領域の間には、斜線で示さ
れた間隔8001がある。また駆動回路においてもｎ型ＴＦ
Ｔ及びＰ型ＴＦＴに同様の間隔がある。ここに、工程１
１で示される様にゲート絶縁層を通過させ半導体層にド
ーピングする、いわゆるスルードープ方法を用い、低濃
度の一導伝型不純物を添加する。これにより低濃度の一
導伝型不純物領域8002,8003,8004を形成する。

【００６７】その後、工程１２で示される様に基板をレ
ーザー照射による処理もしくは500℃前後で加熱処理す
る。これにより半導体中のｎ型不純物もしくはｐ型不純
物が安定した位置に収まり、決まった不純物準位が形成
される。そして、基板を水素雰囲気で加熱処理し、半導
体中もしくは半導体とゲート絶縁層間のダングリングボ
ンドを水素で終端する。これにより界面準位を無くし、
特性を向上させる。

【００６８】以上の工程で、結晶化された半導体層を用
いたトップゲート型ＴＦＴが４枚のマスクで完成する。

【００６９】（工程例２）本発明のＴＦＴの作製工程を
表３に示す。工程例２では、基板上に形成される全ての
ＴＦＴにオフセット領域を形成する工程例を示す。該工
程を、保持容量配線が、絶縁層を介してゲート電極の高
濃度ｎ型不純物が添加された半導体層からなる部分と交
差するＴＦＴ構成を例にとり説明する。該工程順序及び
条件は、保持容量配線が当該保持容量配線と接続したＴ
ＦＴのゲート配線のある方向とは反対側のゲート配線と
接続する構成の場合にも適用できる。

【００７０】

【表３】

【００７１】表３の工程例において、工程１より、工程
８までは工程例１と同様の処理を行う。但し工程８にお
いてゲッタリング熱処理を行う。このときニッケルは各
ＴＦＴのソース及びドレイン領域にゲッタリングされ
る。その後工程９で示される様に半導体層の活性化を行
う。これにより半導体中のｎ型不純物もしくはｐ型不純
物が安定した位置に収まり、決まった不純物準位が形成
される。工程例１と異なり、半導体層の活性化を行う
際、配線材料の耐熱性を考慮する必要が無い利点があ
る。

【００７２】このとき画素部ＴＦＴの半導体層におい
て、基板平面を上から見た場合、ゲート配線で遮蔽され
た部分と低濃度のｎ型不純物領域の間には、斜線で示さ
れた間隔8001がある。また駆動回路においてもｎ型ＴＦ
Ｔ及びＰ型ＴＦＴに同様の間隔8002,8003,8004がある。
工程例１ではここに不純物を添加するが、工程例２では
ここに不純物を添加しない。すなわち前記間隔が真性半
導体となりオフセット領域となる。

【００７３】そして工程１０、工程１１、で示される様
に導電性配線を形成する。この導電性配線は、水素雰囲
気での加熱処理すなわち300℃程度の耐熱性を持ち、低
抵抗の材料が望ましい。

【００７４】その後工程１２で示される様に基板を水素
雰囲気で加熱処理し、半導体中もしくは半導体とゲート
絶縁層間のダングリングボンドを水素で終端する。これ
により界面準位を無くし、特性を向上させる。水素化し
なくても半導体特性として良好である場合、この工程は
無くてもよい。

【００７５】以上の工程で、結晶化された半導体層を用
いたトップゲート型ＴＦＴが４枚のマスクで完成する。

【００７６】（工程例３）本発明のＴＦＴの作製工程を
表４に示す。表４では、金属不純物を用いて半導体層を
結晶化し、基板上にｎチャネル型ＴＦＴもしくはｐチャ
ネル型ＴＦＴが形成され、前記ＴＦＴにＬＤＤ領域を形
成する工程例を示す。該工程を、保持容量配線が、絶縁
層を介してゲート電極の高濃度ｎ型不純物が添加された
半導体層からなる部分と交差するＴＦＴ構成を例にとり
説明する。該工程順序及び条件は、保持容量配線が当該
保持容量配線と接続したＴＦＴのゲート配線のある方向
とは反対側のゲート配線と接続する構成の場合にも適用
できる。

【００７７】

【表４】

【００７８】以下表４の工程に従い、図１９〜図２２を
用いて説明する。図１９〜図２２は、工程が進むにつれ
形成される各層の形状を示す上面図である。

【００７９】表４の工程例において、工程１〜工程２ま
では工程例１と同様の処理を行う。そして工程３で示さ
れる様に結晶化された半導体層に、フォトレジストを形
成し、ドライエッチングにて島状に形成する。このと
き、図１９（Ａ）に示されるように、画素部の駆動スイ
ッチにあたるＴＦＴのチャネル及び低濃度不純物領域部
分1900、および前記ＴＦＴのソース領域1901、および前
記ＴＦＴのドレイン領域1902にあたる部分より延在した
保持容量部分1903、ゲート配線の一部となる島状の部分
1904、図１９（Ｂ）に示される駆動回路の前記ｎチャネ
ル型ＴＦＴもしくはｐチャネル型ＴＦＴ部、が形成され
る。

【００８０】次に、工程４で示される様に高濃度の前記
一導伝型不純物を添加する領域を形成する。画素部の駆
動スイッチにあたるＴＦＴのソース領域1901、およびそ
のドレイン領域1902、保持容量を形成する部分1903、ゲ
ート配線の一部となる島状の部分1904、図１９（Ｂ）に
示される駆動回路の前記一導伝型のソース部分及びドレ
イン部分1905、の部分以外にフォトレジストを形成し、
高濃度の前記一導伝型不純物をドーピングする際のマス
クとする。

【００８１】そして工程５で示される様に半導体層にお
いて前記ドーピングする際のマスクが形成されていない
領域に高濃度の前記一導伝型不純物ドープ領域のドーピ
ングを行う。半導体層がシリコンであるとき、前記ｎチ
ャネル型ＴＦＴもしくはｐチャネル型のＴＦＴがｎ型の
ＴＦＴであれば、典型的にはリン（Ｐ）または砒素（Ａ
ｓ）を用いるが、ニッケルを触媒とし結晶化を行う場合
はリン（Ｐ）を用いる。また前記半導体層の結晶化にお
いて、ニッケル添加を用いて半導体層を結晶化する場合
に、前記ｎチャネル型ＴＦＴもしくはｐチャネル型のＴ
ＦＴがｐ型であれば、当不純物以外に、当不純物を越え
ない濃度でリンを添加する。なぜならリンはニッケルを
ゲッタリングする際に有効だからである。その後ゲッタ
リング熱処理を行う。このときニッケルは各ＴＦＴのソ
ース及びドレイン領域にゲッタリングされる。

【００８２】その後、工程６で示される様にゲート絶縁
層をプラズマCVDもしくはスパッタ、熱酸化等で、酸化
膜もしくは窒化膜を形成する。

【００８３】次に工程７で示される様にゲート絶縁層
に、フォトレジストを形成し、ドライエッチングにて開
口部を設ける。図２０は前記開口部の形状を示してい
る。画素部分のソース領域2021及びドレイン領域2022、
ゲート配線の半導体層部分の両端2023、駆動回路の前記
ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分の
ソース領域及びドレイン領域2024、に開口部を設ける。

【００８４】そして工程８で示される様に、スパッタ成
膜等で、導電性配線を成膜する。これはゲート配線及び
ソース配線として、半導体層と接触し導電性を確保する
必要があるため、熱により半導体層に拡散せず、かつ抵
抗率が上昇しない材料が望ましい。また、前記導電性配
線は半導体層に接しているため、後工程でエッチングす
る際の半導体層と前記配線材料とのエッチング選択比が
必要となる。半導体層がシリコンの場合、選択比を大き
くするためには、配線材料を薬液でエッチングすること
が望ましい。以上の条件より、前記導電性配線材料は、
前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられ
る。

【００８５】その後工程９で示される様に前記導電性配
線に、フォトレジストを形成し、図２１に示されるよう
な前記導電性配線の形状を形成する。画素部ＴＦＴのソ
ース部分と接続する配線2101、シリコンで形成されたゲ
ート配線の一部をチェーン状に繋ぐよう接続され、画素
部ＴＦＴのゲート部上に伸びた配線2102、画素部ＴＦＴ
のドレイン部分に接続する画素電極2103、画素部ＴＦＴ
のドレイン領域にあたる部分より伸びたCs（保持容量）
部分に重なるよう形成された保持容量配線2104、を形成
する。また駆動回路においては、前記ｎチャネル型ＴＦ
Ｔもしくはｐチャネル型ＴＦＴ部分のソース配線及びド
レイン配線及びゲート配線2105、を形成する。

【００８６】このとき画素部ＴＦＴの半導体層におい
て、基板平面を上から見た場合、ゲート配線で遮蔽され
た部分と低濃度の一導伝型の不純物領域の間には、斜線
で示された間隔2201がある。また駆動回路においても前
記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴに同
様の間隔2202,2203がある。ここに、工程１０で示され
る様にゲート絶縁層を通過させ半導体層にドーピングす
る、いわゆるスルードープ方法を用い、低濃度の前記一
導伝型不純物を添加する。これにより低濃度の前記一導
伝型の不純物領域を形成する。

【００８７】その後工程１１で示される様に基板をレー
ザー照射による処理もしくは加熱処理する。これにより
半導体中の前記一導伝型不純物が安定した位置に収ま
り、決まった不純物準位が形成される。そして、基板を
水素雰囲気で加熱処理し、半導体中もしくは半導体とゲ
ート絶縁層間のダングリングボンドを水素で終端する。
これにより界面準位を無くし、特性を向上させる。水素
化しなくても半導体特性として良好である場合、この工
程は無くてもよい。

【００８８】以上の工程で、結晶化された半導体層を用
いたトップゲート型ＴＦＴが４枚のマスクで完成する。

【００８９】（工程例４）本発明のＴＦＴの作製工程を
表５に示す。表５では、金属不純物を用いて半導体層を
結晶化し、基板上にｎチャネル型ＴＦＴもしくはｐチャ
ネル型ＴＦＴが形成され、前記ＴＦＴにオフセット領域
を形成する工程例を示す。該工程を、保持容量配線が、
絶縁層を介してゲート電極の高濃度ｎ型不純物が添加さ
れた半導体層からなる部分と交差するＴＦＴ構成を例に
とり説明する。該工程順序及び条件は、保持容量配線が
当該保持容量配線と接続したＴＦＴのゲート配線のある
方向とは反対側のゲート配線と接続する構成の場合にも
適用できる。

【００９０】

【表５】

【００９１】以下表５の工程に従い、図１９〜図２２を
用いて説明する。図１９〜図２２は、工程が進むにつれ
形成される各層の形状を示す上面図である。

【００９２】表５の工程例において、工程１〜工程５ま
では工程例３と同様の処理を行う。

【００９３】その後、工程６で示される様に基板をレー
ザー照射による処理もしくは加熱処理する。これにより
前記半導体中の不純物が安定した位置に収まり、決まっ
た不純物準位が形成される。

【００９４】次に工程７で示される様にゲート絶縁層を
プラズマCVDもしくはスパッタ、熱酸化等で、酸化膜も
しくは窒化膜を形成する。

【００９５】そして工程８で示される様にゲート絶縁層
に、フォトレジストを形成し、ドライエッチングにて開
口部を設ける。図２０は前記開口部の形状を示してい
る。画素部分のソース領域2021及びドレイン領域2022、
ゲート配線の半導体層部分の両端2023、駆動回路の前記
ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴ部分の
ソース領域及びドレイン領域2024、に開口部を設ける。

【００９６】そして工程９で示される様に、スパッタ成
膜等で、導電性配線を成膜する。これはゲート配線及び
ソース配線として、半導体層と接触し導電性を確保する
必要があるため、熱により半導体層に拡散せず、かつ抵
抗率が上昇しない材料が望ましい。また、前記導電性配
線は半導体層に接しているため、後工程でエッチングす
る際の半導体層と前記配線材料とのエッチング選択比が
必要となる。半導体層がシリコンの場合、選択比を大き
くするためには、配線材料を薬液でエッチングすること
が望ましい。以上の条件より、前記導電性配線材料は、
前記TiとAlを積層する他に、Mo、Ag-Pd-Cuが挙げられ
る。

【００９７】その後工程１０で示される様に前記導電性
配線に、フォトレジストを形成し、図２１に示されるよ
うな導電性配線の形状を形成する。画素部ＴＦＴのソー
ス部分と接続する配線2101、シリコンで形成されたゲー
ト配線の一部をチェーン状に繋ぐよう接続され、画素部
ＴＦＴのゲート部上に伸びた配線2102、画素部ＴＦＴの
ドレイン部分に接続する画素電極2103、画素部ＴＦＴの
ドレイン領域にあたる部分より伸びたCs（保持容量）部
分に重なるよう形成された保持容量配線2104、を形成す
る。また駆動回路においては、前記ｎチャネル型ＴＦＴ
もしくはｐチャネル型ＴＦＴ部分のソース配線及びドレ
イン配線及びゲート配線2105、を形成する。

【００９８】このとき画素部ＴＦＴの半導体層におい
て、基板平面を上から見た場合、ゲート配線で遮蔽され
た部分と低濃度の前記一導伝型不純物領域の間には、斜
線で示された間隔2201がある。また駆動回路においても
前記ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦＴに
同様の間隔2202,2203がある。ここに、ゲート絶縁層を
通過させ半導体層にドーピングする、いわゆるスルード
ープ方法を用い、低濃度の前記一導伝型不純物を添加す
る。これにより低濃度の前記一導伝型不純物領域を形成
する。

【００９９】そして、基板を水素雰囲気で加熱処理し、
半導体中もしくは半導体とゲート絶縁層間のダングリン
グボンドを水素で終端する。これにより界面準位を無く
し、特性を向上させる。水素化しなくても半導体特性と
して良好である場合、この工程は無くてもよい。

【０１００】以上の工程で、結晶化された半導体層を用
いたトップゲート型ＴＦＴが４枚のマスクで完成する。

【０１０１】また、本発明によれば、画素部に設けたＴ
ＦＴを有する液晶表示装置にとどまらず、ｐチャネル型
ＴＦＴとｎチャネル型ＴＦＴとを有する半導体装置、あ
るいは、ｎチャネル型ＴＦＴもしくはｐチャネル型ＴＦ
Ｔを有する半導体装置を作製できる。

【０１０２】

【実施例】以下に示す実施例により詳細な説明を行う。

【０１０３】[実施例１]本発明の実施例を、図９〜図１
２を用いて説明する。図９〜図１２では、図２中の断面
A1〜A2を画素部の周辺に設けられる駆動回路のＴＦＴと
して、図２中の断面A1〜A2を画素に設けたＴＦＴおよび
保持容量として、図２中の断面A1〜A2をゲート配線及び
ゲート電極部分として示し、これらを同時に作製する方
法について工程に従って詳細に説明する。なお、フォト
リソグラフィーによって形成されたレジスト部分を、図
中ＰＭ１〜ＰＭ４として示す。

【０１０４】図９（Ａ）において、基板１０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。ガラス基板を用いる場合には、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。そして、基板１０１のＴＦＴを形成する表面
に、基板１０１からの不純物拡散を防ぐために、酸化シ
リコン膜、窒化シリコン膜または酸化窒化シリコン膜な
どの絶縁膜から成る下地膜１０２を形成する。例えば、
プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製さ
れる酸化窒化シリコン膜１０２ａを１０〜２００nm（好
ましくは５０〜１００nm）、同様にＳｉＨ₄、Ｎ₂Ｏから
作製される酸化窒化水素化シリコン膜１０２ｂを５０〜
２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積
層形成する。ここでは下地膜１０２を２層構造として示
したが、前記絶縁膜の単層膜または２層以上積層させて
形成しても良い。

【０１０５】酸化窒化シリコン膜は従来の平行平板型の
プラズマＣＶＤ法を用いて形成する。酸化窒化シリコン
膜１０２ａは、ＳｉＨ₄を１０SCCM、ＮＨ₃を１００SCC
M、Ｎ ₂Ｏを２０SCCMとして反応室に導入し、基板温度３
２５℃、反応圧力４０Pa、放電電力密度０．４１W/c
m²、放電周波数６０MHzとした。一方、酸化窒化水素化
シリコン膜１０２ｂは、ＳｉＨ₄を５SCCM、Ｎ₂Ｏを１２
０SCCM、Ｈ₂を１２５SCCMとして反応室に導入し、基板
温度４００℃、反応圧力２０Pa、放電電力密度０．４１
W/cm²、放電周波数６０MHzとした。これらの膜は、基板
温度を変化させ、反応ガスの切り替えのみで連続して形
成することもできる。

【０１０６】次に、２５〜８０ｎｍ（好ましくは３０〜
６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３
ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法
で形成する。例えば、プラズマＣＶＤ法で非晶質シリコ
ン膜を５５ｎｍの厚さに形成する。非晶質構造を有する
半導体膜には、非晶質半導体層や微結晶半導体膜があ
り、非晶質シリコン・ゲルマニウム膜などの非晶質構造
を有する化合物半導体膜を適用しても良い。また、下地
膜１０２と非晶質半導体層１０３ａとは両者を連続形成
することも可能である。例えば、前述の様に酸化窒化シ
リコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂ
をプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉ
Ｈ₄、Ｎ₂Ｏ、Ｈ₂からＳｉＨ₄とＨ₂或いはＳｉＨ₄のみに
切り替えれば、一旦大気雰囲気に晒すことなく連続形成
できる。その結果、酸化窒化水素化シリコン膜１０２ｂ
の表面の汚染を防ぐことが可能となり、作製するＴＦＴ
の特性バラツキやしきい値電圧の変動を低減させること
ができる。

【０１０７】そして、結晶化の工程を行い非晶質半導体
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザーアニール法や熱アニール法（固相
成長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。ＲＴ
Ａ法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平７−１３０６５２号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層１０
３ｂを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行
い含有する水素量を５atomic%以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。

【０１０８】また、プラズマＣＶＤ法で非晶質シリコン
膜の形成工程において、反応ガスにＳｉＨ₄とアルゴン
（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃
として形成すると、非晶質シリコン膜の含有水素濃度を
５atomic%以下にすることもできる。このような場合に
おいて水素を放出させるための熱処理は不要となる。

【０１０９】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm²(代表的には３００
〜４００mJ/cm²)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。この
ようにして図９（Ｂ）に示すように結晶質半導体層１０
３ｂを得ることができる。

【０１１０】そして、結晶質半導体層１０３ｂ上に第１
のフォトマスクを用い、フォトリソグラフィーの技術を
用いてレジストパターンを形成し、ドライエッチングに
よって結晶質半導体層を島状に分割し、図９（Ｃ）に示
すように島状半導体層104〜108を形成する。結晶質シリ
コン膜のドライエッチングにはＣＦ₄とＯ₂の混合ガスを
用いる。

【０１１１】このような島状半導体層に対し、ＴＦＴの
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０¹⁶〜５×１０¹⁷atomic／cm³程度
の濃度で島状半導体層の全面に添加しても良い。半導体
に対してｐ型を付与する不純物元素には、ホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律表第１３族の元素が知られている。その方法とし
て、イオン注入法やイオンドープ法（或いはイオンシャ
ワードーピング法）を用いることができるが、大面積基
板を処理するにはイオンドープ法が適している。イオン
ドープ法ではジボラン（Ｂ₂Ｈ₆）をソースガスとして用
いホウ素（Ｂ）を添加する。このような不純物元素の注
入は必ずしも必要でなく省略しても差し支えないが、特
にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に
収めるために好適に用いる手法である。

【０１１２】そして、図１０（ｄ）に示すように、第２
のフォトマスクを用いてレジストを形成し、第１のドー
ピング処理を行い、ｎ型を付与する不純物元素を添加す
る。ドーピングの方法はイオンドープ法若しくはイオン
注入法で行えば良い。イオンドープ法の条件はドーズ量
を１×１０¹⁴〜５×１０¹⁵atomic/cm²とし、加速電圧を
５〜１５keVとして行う。ｎ型を付与する不純物元素と
して１５族に属する元素、典型的にはリン（Ｐ）または
砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用い
る。第１の不純物領域には１×１０²⁰〜１×１０²¹atom
ic/cm³の濃度範囲でｎ型を付与する不純物元素を添加す
る。これにより、駆動回路のn型ＴＦＴのソース及び駆
動回路領域109と、画素部のソース領域110と、画素部の
保持容量領域111と、ゲート配線及び電極部分の半導体
層からなる層112が形成される。

【０１１３】第１のドーピング処理の後、半導体層上に
ゲート絶縁膜を形成する。ゲート絶縁膜113はプラズマ
ＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０
ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例
では、１２０ｎｍの厚さで酸化窒化シリコン膜から形成
する。また、ＳｉＨ₄とＮ₂ＯにＯ₂を添加させて作製さ
れた酸化窒化シリコン膜は、膜中の固定電荷密度が低減
されているのでこの用途に対して好ましい材料となる。
勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に
限定されるものでなく、他のシリコンを含む絶縁膜を単
層または積層構造として用いても良い。例えば、酸化シ
リコン膜を用いる場合には、プラズマＣＶＤ法で、オル
トケイ酸テトラエチル（Tetraethyl Ortho-silicate：
ＴＥＯＳ）とＯ₂とを混合し、反応圧力４０Pa、基板温
度３００〜４００℃とし、高周波（１３．５６MHz）電
力密度０．５〜０．８W/cm²で放電させて形成すること
ができる。このようにして作製された酸化シリコン膜
は、その後４００〜５００℃の熱アニールによりゲート
絶縁膜として良好な特性を得ることができる。

【０１１４】そして、第３のフォトマスクでレジストに
よるマスクを形成し、ドライエッチングによって図９
（ｆ）に示すように絶縁膜に開口部を設ける。ゲート絶
縁膜のドライエッチングにはＣHＦ₃のガスを用いる。

【０１１５】前記絶縁膜の開口部に半導体が露出するた
め、ここから高濃度ｐ型不純物をドーピングし不純物領
域を形成する。この不純物領域はジボラン（Ｂ₂Ｈ₆）を
用いたイオンドープ法で形成し、高濃度ｐ型不純物領域
のボロン（Ｂ）濃度は、１×１０²⁰〜１×１０²¹atomic
／cm³となるようにする。これによりｐチャネル型ＴＦ
Ｔを形成する島状半導体層のソース領域およびドレイン
領域である高濃度ｐ型不純物領域114を形成する。

【０１１６】このとき、ｎチャネル型ＴＦＴを形成する
島状半導体層においても、ソース及びドレイン領域は露
出しており、前記ｐ型を付与する不純物元素が添加され
る。このｐ型不純物領域には、前工程においてリンが３
×１０²⁰〜３×１０²¹atomic/cm³の濃度で含有してい
る。すなわち、ソース及びドレイン領域における前記ｎ
型を付与する不純物元素濃度を超えない濃度が添加さ
れ、ｎ型不純物領域とする電気特性は変わることが無
い。

【０１１７】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し第４のフォトマスクでレジストマスク
パターンを形成しエッチングによって、図１１（h）に
示すようにゲート絶縁膜上に駆動回路及び画素部のゲー
ト電極115,117と、駆動回路のソース及びドレイン配線1
16,118と、駆動回路のゲート配線124,127と、画素電極
を形成するための導電膜123とを形成する。導電性配線
としては、熱処理及び半導体層とのコンタクト抵抗が小
さい材料が望ましい。本実施例では、熱処理によりシリ
コンに拡散しにくいバリアメタルとしてＴｉを用い、そ
の上に抵抗の低いＡｌを積層して用いる。この構成を説
明すると、Ｔｉ膜を５０〜１５０nmの厚さで形成し、高
濃度不純物を含む半導体膜とコンタクトを形成する。そ
のＴｉ膜上に重ねてＡｌ膜を３００〜４００nmの厚さで
形成し、２層を有する構造とする。その後、第４のフォ
トマスクによりレジストマスクパターンを形成し、エッ
チングによって前記導電層115〜127を形成する。

【０１１８】そして、第２のドーピング処理を行う。こ
の場合、第１のドーピング処理よりもドーズ量を下げ高
加速電圧の条件でｎ型を付与する不純物元素をドーピン
グする。例えば、加速電圧を７０〜１２０ｋｅＶとし、
１×１０¹³/cm²のドーズ量で行い、図１２（ｉ）で島状
半導体層に形成された高濃度不純物領域の内側に新たな
不純物領域を形成する。ドーピングは、加速電圧を６０
〜１００keV程度とし、n型不純物を絶縁膜を通過させ半
導体層内に添加する方法をとる。こうして、チャネル形
成領域と、高濃度不純物領域との間に低濃度不純物領域
を形成する。ｎ型を付与する不純物元素は、２×１０¹⁷
〜３×１０¹⁸atomic/cm³の濃度となるようにする。

【０１１９】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜６００℃で行うものであ
り、本実施例では５５０℃で４時間の熱処理を行った。
また、基板１０１に耐熱温度が低いプラスチック基板を
用いる場合にはレーザーアニール法を適用することが好
ましい（図１２（ｊ））。

【０１２０】活性化の工程に続いて、雰囲気ガスを変化
させ、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある１０¹⁶〜１０¹⁸/cm³のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化（プラズマにより励起され
た水素を用いる）を行っても良い。いずれにしても、島
状半導体層１０４〜１０８中の欠陥密度を１０ ¹⁶/cm³以
下とすることが望ましく、そのために水素を０．０１〜
０．１atomic%程度付与すれば良かった。

【０１２１】こうして４枚のフォトマスクにより、同一
の基板上に、駆動回路のＴＦＴと画素部に設けたＴＦＴ
とを有した基板を完成させることができる。駆動回路に
はｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、画素部に
はＴＦＴ、保持容量が形成されている。本明細書では便
宜上このような基板をアクティブマトリクス基板と呼
ぶ。

【０１２２】［実施例２］本実施例では、実施例１で示
したアクティブマトリクス基板のＴＦＴの活性層を形成
する結晶質半導体層の他の作製方法について示す。結晶
質半導体層は非晶質半導体層を熱アニール法やレーザー
アニール法、またはＲＴＡ法などで結晶化させて形成す
るが、その他に特開平７−１３０６５２号公報で開示さ
れている触媒元素を用いる結晶化法を適用することもで
きる。

【０１２３】このとき、実施例１と同様にして、ガラス
基板上に下地膜、非晶質構造を有する半導体層を２５〜
８０nmの厚さで形成する。非晶質半導体層は非晶質シリ
コン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム
（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−Ｓｉ
Ｃ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜など
が適用できる。これらの非晶質半導体層は水素を０．１
〜４０atomic%程度含有するようにして形成すると良
い。例えば、非晶質シリコン膜を５５nmの厚さで形成す
る。そして、重量換算で１０ｐｐｍの触媒元素を含む水
溶液をスピナーで基板を回転させて塗布するスピンコー
ト法で触媒元素を含有する層を形成する。触媒元素には
ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆ
ｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐ
ｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、
金（Ａｕ）などである。この触媒元素を含有する層は、
スピンコート法の他に印刷法やスプレー法、バーコータ
ー法、或いはスパッタ法や真空蒸着法によって上記触媒
元素の層を１〜５nmの厚さに形成しても良い。

【０１２４】そして、結晶化の工程では、まず４００〜
５００℃で１時間程度の熱処理を行い、非晶質シリコン
膜の含有水素量を５atomic%以下にする。非晶質シリコ
ン膜の含有水素量が成膜後において最初からこの値であ
る場合にはこの熱処理は必ずしも必要でない。そして、
ファーネスアニール炉を用い、窒素雰囲気中において５
５０〜６００℃で１〜８時間の熱アニールを行う。以上
の工程により結晶質シリコン膜から成る結晶質半導体層
を得ることができる。しかし、この熱アニールによって
作製された結晶質半導体層は、光学顕微鏡観察により巨
視的に観察すると局所的に非晶質領域が残存しているこ
とが観察されることがあり、このような場合、同様にラ
マン分光法では４８０ｃｍ^-1にブロードなピークを持つ
非晶質成分が観測される。そのため、熱アニールの後に
実施例１で説明したレーザーアニール法で結晶質半導体
層を処理してその結晶性を高めることは有効な手段とし
て適用できる。

【０１２５】また同様に触媒元素を用いる結晶化法もあ
り、このときは触媒元素を含有する層をスパッタ法によ
り形成する。まず、実施例１と同様にして、ガラス基板
上に下地膜、非晶質構造を有する半導体層を２５〜８０
nmの厚さで形成する。そして、非晶質構造を有する半導
体層の表面に０．５〜５nm程度の酸化膜（図示せず）を
形成する。このような厚さの酸化膜は、プラズマＣＶＤ
法やスパッタ法などで積極的に該当する被膜を形成して
も良いが、１００〜３００℃に基板を加熱してプラズマ
化した酸素雰囲気中に非晶質構造を有する半導体層の表
面を晒しても良いし、過酸化水素水（Ｈ₂Ｏ₂）を含む溶
液に非晶質構造を有する半導体層の表面を晒して形成し
ても良い。或いは、酸素を含む雰囲気中で紫外線光を照
射してオゾンを発生させ、そのオゾン雰囲気中に非晶質
構造を有する半導体層を晒すことによっても形成でき
る。

【０１２６】このようにして表面に薄い酸化膜を有する
非晶質構造を有する半導体層上に前記触媒元素を含有す
る層をスパッタ法で形成する。この層の厚さに限定はな
いが、１０〜１００nm程度の厚さに形成すれば良い。例
えば、Ｎｉをターゲットとして、Ｎｉ膜を形成すること
は有効な方法である。スパッタ法では、電界で加速され
た前記触媒元素から成る高エネルギー粒子の一部が基板
側にも飛来し、非晶質構造を有する半導体層の表面近
傍、または該半導体層表面に形成した酸化膜中に打ち込
まれる。その割合はプラズマ生成条件や基板のバイアス
状態によって異なるものであるが、好適には非晶質構造
を有する半導体層の表面近傍や該酸化膜中に打ち込まれ
る触媒元素の量を１×１０¹¹〜１×１０¹⁴atom/cm²程度
となるようにすると良い。

【０１２７】その後、触媒元素を含有する層を選択的に
除去する。例えば、この層がＮｉ膜で形成されている場
合には、硝酸などの溶液で除去することが可能であり、
または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶
質構造を有する半導体層上に形成した酸化膜を同時に除
去できる。いずれにしても、非晶質構造を有する半導体
層の表面近傍の、触媒元素の量を１×１０¹¹〜１×１０
¹⁴atom/cm²程度となるようにしておく。そして、熱アニ
ールによる結晶化の工程を行い、結晶質半導体層を得る
ことができる。

【０１２８】上記工程で作製された結晶質半導体層から
島状半導体層を作製すれば、実施例１と同様にしてアク
ティブマトリクス基板を完成させることができる。しか
し、結晶化の工程においてシリコンの結晶化を助長する
触媒元素を使用した場合、島状半導体層中には微量（１
×１０¹⁷〜１×１０¹⁹atomic／cm³程度）の触媒元素が
残留する。勿論、そのような状態でもＴＦＴを完成させ
ることが可能であるが、残留する触媒元素を少なくとも
チャネル形成領域から除去する方がより好ましかった。
この触媒元素を除去する手段の一つにリン（Ｐ）による
ゲッタリング作用を利用する手段がある。

【０１２９】この目的におけるリン（Ｐ）によるゲッタ
リング処理は、活性化工程で同時に行うことができる。
ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不
純物領域の不純物濃度と同程度でよく、活性化工程の熱
アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル
型ＴＦＴのチャネル形成領域から触媒元素をその濃度で
リン（Ｐ）を含有する不純物領域へ偏析させることがで
きる。その結果その不純物領域には１×１０¹⁷〜１×１
０¹⁹atomic／cm³程度の触媒元素が偏析した。このよう
にして作製したＴＦＴはオフ電流値が下がり、結晶性が
良いことから高い電界効果移動度が得られ、良好な特性
を達成することができる。

【０１３０】［実施例３］本実施例では、実施例１で示
したアクティブマトリクス基板の画素電極の一部を、透
明導電膜で形成する例を示す。

【０１３１】図２５には、実施例１で作成される導電膜
からなる画素電極2501に電気的に接触するように、新た
に一枚フォトマスクを用いて、透明導電膜からなる画素
電極2502を形成した場合の画素部における上面図を示
す。前記透明導電膜には、代表的にはＩＴＯ膜を用いる
ことが出来る。前記ＩＴＯ膜は、スパッタ成膜方法によ
って約１００nmの膜厚で成膜し、フォトマスクを用いて
フォトレジストを形成し、公知のエッチング方法を用い
て形成する。透明導電膜には酸化インジウム酸化亜鉛合
金（Ｉｎ₂Ｏ₃―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した
材料であり、さらに可視光の透過率や導電率を高めるた
めにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇ
ａ）などを好適に用いることができる。

【０１３２】こうして５枚のフォトマスクにより、画素
部に透明導電膜からなる画素電極を有する基板を完成さ
せることができる。このようにして作成されるアクティ
ブマトリクス基板は、透過型表示装置に用いることが出
来る。

【０１３３】［実施例４］本実施例では実施例１〜３で
作製したアクティブマトリクス基板から、アクティブマ
トリクス型液晶表示装置を作製する工程を図１３を用い
て説明する。図１３は、図２（ｂ）の画素電極及び保持
容量部分の断面図を用いた完成図である。

【０１３４】まず図２の状態のアクティブマトリクス基
板に柱状スペーサから成るスペーサを形成する。スペー
サは数μｍの粒子を散布して設ける方法でも良いが、こ
こでは基板全面に樹脂膜を形成した後これをパターニン
グして形成する方法を採用した。このようなスペーサの
材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００
を用い、スピナーで塗布した後、露光と現像処理によっ
て所定のパターンに形成する。さらにクリーンオーブン
などを用い１５０〜２００℃で加熱して硬化させる。

【０１３５】スペーサの配置は任意に決定すれば良い
が、好ましくは、図１３で示すように、画素部において
はドレイン配線（画素電極）のコンタクト部と重ねてそ
の部分を覆うように柱状スペーサ４０１を形成すると良
い。コンタクト部は平坦性が損なわれこの部分では液晶
がうまく配向しなくなるので、このようにしてコンタク
ト部にスペーサ用の樹脂を充填する形で柱状スペーサ４
０１を形成することでディスクリネーションなどを防止
することができる。また、駆動回路のＴＦＴ上にもスペ
ーサを形成しておく。このスペーサは駆動回路部の全面
に渡って形成しても良いし、図１３で示すようにソース
配線およびドレイン配線を覆うようにして設けても良
い。

【０１３６】その後、配向膜４０２を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用いる。配向
膜を形成した後、ラビング処理を施して液晶分子がある
一定のプレチルト角を持って配向するようにした。画素
部に設けた柱状スペーサ４０１の端部からラビング方向
に対してラビングされない領域が２μｍ以下となるよう
にした。また、ラビング処理では静電気の発生がしばし
ば問題となるが、駆動回路のＴＦＴ上に形成したスペー
サにより静電気からＴＦＴを保護する効果を得ることが
できる。また図１３では説明しないが、配向膜４０７を
先に形成してから、スペーサを形成した構成としても良
い。

【０１３７】対向側の対向基板４００には、遮光膜４０
６、透明導電膜４０５および配向膜４０４を形成する。
遮光膜４０６はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜
３００nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤（図示せず）で貼り合わせる。シール剤にはフ
ィラー（図示せず）が混入されていて、このフィラーと
スペーサ４０１によって均一な間隔を持って２枚の基板
が貼り合わせられる。その後、両基板の間に液晶材料４
０3を注入する。液晶材料には公知の液晶材料を用いれ
ば良い。例えば、ＴＮ液晶の他に、電場に対して透過率
が連続的に変化する電気光学応答性を示す、無しきい値
反強誘電性混合液晶を用いることもできる。この無しき
い値反強誘電性混合液晶には、Ｖ字型の電気光学応答特
性を示すものもある。このようにして図１３に示すアク
ティブマトリクス型液晶表示装置が完成する。

【０１３８】図１４はこのようなアクティブマトリクス
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
例１で述べたガラス基板１０１上に画素部６０４の周辺
に駆動回路として走査信号駆動回路６０５と画像信号駆
動回路６０６が設けられている。さらに、その他ＣＰＵ
やメモリなどの信号処理回路６０７も付加されていても
良い。そして、これらの駆動回路は接続配線６０３によ
って外部入出力端子６０２と接続されている。画素部６
０４では走査信号駆動回路６０５から延在するゲート配
線群６０８と画像信号駆動回路６０６から延在するソー
ス配線群６０９がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素部に設けたＴＦＴ（本明細
書では画素ＴＦＴと呼ぶ）と保持容量が設けられてい
る。

【０１３９】図１３において画素部において設けた柱状
スペーサ４０６は、すべての画素に対して設けても良い
が、図１４で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に
設けるスペーサはその全面を覆うように設けても良いし
各ＴＦＴのソースおよびドレイン配線の位置にあわせて
設けても良い。図１４では駆動回路部に設けるスペーサ
の配置を６１０〜６１２で示す。そして、図１４で示す
シール剤は、基板１００上の画素部６０４および走査信
号駆動回路６０５、画像信号駆動回路６０６、その他の
信号処理回路６０７の外側であって、外部入出力端子６
０２よりも内側に形成する。

【０１４０】このようなアクティブマトリクス型液晶表
示装置の構成を図１５の斜視図を用いて説明する。図１
５においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部６０４と、走査信号駆動回
路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路６０５と画像信号駆動回
路６０６からは、それぞれゲート配線１２２とソース配
線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に
接続している。また、フレキシブルプリント配線板（Fl
exible Printed Circuit：ＦＰＣ）６１３が外部入力端
子６０２に接続していて画像信号などを入力するのに用
いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接
着されている。そして接続配線６０３でそれぞれの駆動
回路に接続している。また、対向基板４００には図示し
ていない、遮光膜や透明電極が設けられている。

【０１４１】このような構成の液晶表示装置は、実施例
１で示したアクティブマトリクス基板を用いて形成する
ことができる。実施例３で示すアクティブマトリクス基
板を用いると透過型の液晶表示装置を得ることができ
る。

【０１４２】［実施例５］本発明はアクティブマトリク
ス型ＥＬディスプレイに適用することも可能である。そ
の例を図２４に示す。

【０１４３】図２４はアクティブマトリクス型ＥＬディ
スプレイの回路図である。８１は画素部を表しており、
その周辺にはＸ方向制御回路８２、Ｙ方向制御回路８３
が設けられている。また、画素部８１の各画素は、スイ
ッチ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ
８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４
にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８
９a（または８９b、８９c）が接続される。また、電流
制御用ＴＦＴ８６には、電源線９０a、９０bが接続され
る。

【０１４４】本実施例のアクティブマトリクス型ＥＬデ
ィスプレイでは、Ｘ方向制御回路８２、Ｙ方向制御回路
８３又は電流制御用ＴＦＴ８６として実施例１で作成さ
れるＣＭＯＳ回路を用い、スイッチ用ＴＦＴ８４として
画素ＴＦＴを用いることが可能である。すなわち、本実
施例のアクティブマトリクス型ＥＬディスプレイは実施
例１〜３で作成されるアクティブマトリクス基板を作製
した後、公知の手段によりＥＬ層を形成すれば良い。

【０１４５】［実施例６］本発明を実施して作製された
アクティブマトリクス基板および液晶表示装置並びにＥ
Ｌ型表示装置は様々な電気光学装置に用いることができ
る。そして、そのような電気光学装置を表示媒体として
組み込んだ電子機器全てに本発明を適用することがでで
きる。電子機器としては、パーソナルコンピュータ、デ
ジタルカメラ、ビデオカメラ、携帯情報端末（モバイル
コンピュータ、携帯電話、電子書籍など）、ナビゲーシ
ョンシステムなどが上げられる。

【０１４６】図１６（Ａ）は携帯情報端末であり、本体
２２０１、画像入力部２２０２、受像部２２０３、操作
スイッチ２２０４、表示装置２２０５で構成される。本
発明は表示装置２２０５やその他の信号制御回路に適用
することができる。

【０１４７】このような携帯型情報端末は、屋内はもと
より屋外で使用されることも多い。長時間の使用を可能
とするためにはバックライト使用せず、外光を利用する
反射型の液晶表示装置が低消費電力型として適している
が、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型
と透過型の両方の特徴を兼ね備えたハイブリット型の液
晶表示装置が開発されているが、本発明はこのようなハ
イブリット型の液晶表示装置にも適用できる。表示装置
２２０５はタッチパネル３００２、液晶表示装置３００
３、ＬＥＤバックライト３００４により構成されてい
る。タッチパネル３００２は携帯型情報端末の操作を簡
便にするために設けている。タッチパネル３００２の構
成は、一端にＬＥＤなどの発光素子３１００を、他の一
端にフォトダイオードなどの受光素子３２００が設けら
れ、その両者の間に光路が形成されている。このタッチ
パネル３００２を押して光路を遮ると受光素子３２００
の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させるこ
とにより、入力媒体として機能させることができる。

【０１４８】図１６（Ｂ）はハイブリット型の液晶表示
装置における画素部の構成であり、画素ＴＦＴ２０４お
よび保持容量２０５上の第２の層間絶縁膜上にドレイン
配線２６３と画素電極２６２が設けられている。このよ
うな構成は、実施例１を適用すれば形成することができ
る。このときドレイン配線は実施例１で示したような積
層構造を成し、画素電極を兼ねる構成としている。画素
電極２６２は実施例１で説明した透明導電膜材料を用い
て形成する。液晶表示装置３００３をこのようなアクテ
ィブマトリクス基板から作製することで携帯型情報端末
に好適に用いることができる。

【０１４９】図１７（Ａ）はパーソナルコンピュータで
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。

【０１５０】図１７（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。

【０１５１】図１７（Ｄ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versati
le Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲームやイン
ターネットを介した情報表示などを行うことができる。
本発明は表示装置２４０２やその他の信号制御回路に好
適に利用することができる。

【０１５２】図１７（Ｅ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。

【０１５３】図１８（Ａ）はフロント型プロジェクター
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図１８（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。

【０１５４】なお、図１８（Ｃ）に、図１８（Ａ）およ
び図１８（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図１８（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図１８（Ｃ）中において矢印で示した光路には適宣
光学レンズや偏光機能を有するフィルムや位相を調節す
るためのフィルムや、ＩＲフィルムなどを設けても良
い。また図１８（Ｄ）は、図１８（Ｃ）における光源光
学系２８０１の構造の一例を示した図である。本実施例
では、光源光学系２８０１はリフレクター２８１１、光
源２８１２、レンズアレイ２８１３、２８１４、偏光変
換素子２８１５、集光レンズ２８１６で構成される。
尚、図１８（Ｄ）に示した光源光学系は一例であって図
示した構成に限定されるものではない。

【０１５５】またここでは図示しなかったが、本発明で
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などに適用することが可能である。こ
のように本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜３の技術を用いて実現す
ることができる。

【０１５６】

【発明の効果】トップゲート型ＴＦＴにおいて、積層さ
れた構造を３層とすることにより、製造コストの削減及
び歩留まりの向上を実現する。トップゲート型ＴＦＴ製
造工程において、フォトマスクを４枚とすることによ
り、製造コストの削減及び歩留まりの向上を実現する。
反射型アクティブマトリクス型表示装置に用いるトップ
ゲート型ＴＦＴを、フォトマスクを４枚用いて作成でき
る。透過型アクティブマトリクス型表示装置に用いるト
ップゲート型ＴＦＴを、フォトマスクを５枚用いて作成
できる。また、作製される全てのＴＦＴにLDDもしくは
オフセット領域を設けることで、オフリーク電流を削減
できる。

【図面の簡単な説明】

【図1】本発明によって作製されるトップゲート型Ｔ
ＦＴを示す上面図。

【図2】本発明によって作製されるトップゲート型Ｔ
ＦＴを示す断面図。

【図3】本発明によって作製されるゲート配線抵抗を
改善した配置のトップゲート型ＴＦＴを示す上面図。

【図4】図２及び図3におけるゲート配線を示す断面
図。

【図5】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図6】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図7】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図8】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図9】画素部及び駆動回路におけるＴＦＴの作製工
程を示す断面図。

【図10】画素部及び駆動回路におけるＴＦＴの作製工
程を示す断面図。

【図11】画素部及び駆動回路におけるＴＦＴの作製工
程を示す断面図。

【図12】画素部及び駆動回路におけるＴＦＴの作製工
程を示す断面図。

【図13】アクティブマトリクス型液晶表示装置の作製
工程を示す断面図。

【図14】液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。

【図15】液晶表示装置の構造を示す斜視図。

【図16】携帯型情報端末の一例を示す図。

【図17】半導体装置の一例を示す図。

【図18】投影型液晶表示装置の構成を示す図。

【図19】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図20】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図21】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図22】画素部及び駆動回路におけるＴＦＴの作製工
程を示す上面図。

【図23】導伝性を付与する不純物濃度と、抵抗率の関
係。

【図24】アクティブマトリクス型ＥＬ表示装置の回路
構成を示す図。

【図25】画素部におけるＴＦＴの作製工程を示す上面
図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/3205 Ｇ０２Ｆ 1/136 ５００５Ｇ４３５ 21/8238 Ｈ０１Ｌ 21/88 Ｚ 27/092 Ｐ 27/08 ３３１ 27/08 ３２１Ｆ 21/336 ３２１Ｅ 29/78 ６１２Ｂ６２７ＧＦターム(参考） 2H092 JA25 JA41 JB62 KA03 KA05 KB04 KB26 MA05 MA08 MA15 MA18 MA27 MA29 MA30 NA27 NA29 PA02 PA06 PA07 PA11 PA12 PA13 RA05 5C094 AA25 AA42 AA44 BA03 BA43 CA19 CA24 DA14 DA15 EA04 EA07 EB02 EB05 EC03 FB12 FB14 FB15 GB10 HA06 HA08 HA10 5F033 GG01 GG02 GG03 HH04 HH08 HH14 HH18 HH20 MM05 MM13 PP15 PP19 QQ08 QQ09 QQ11 QQ37 QQ58 QQ65 QQ73 QQ76 QQ82 QQ83 RR04 RR05 RR08 SS08 SS15 UU01 UU03 VV06 VV10 VV15 XX09 XX10 XX33 XX34 5F048 AA09 AC04 AC10 BA16 BB09 BB11 BB12 BB14 BC06 BF02 BF04 BF07 BF11 5F110 AA06 AA16 BB02 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 DD24 EE03 EE04 EE14 EE43 EE44 FF02 FF03 FF09 FF23 FF28 FF30 GG01 GG02 GG03 GG04 GG13 GG25 GG32 GG35 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ23 HL03 HL04 HL06 HL08 HL11 HL23 HM15 NN72 NN73 NN80 PP01 PP02 PP03 PP06 PP34 PP35 QQ04 QQ05 QQ24 QQ25 QQ28 5G435 AA00 AA16 AA17 BB12 EE33 EE37 HH12 HH13 HH14 KK05 LL04 LL07 LL08 LL14 LL15

Claims

【特許請求の範囲】

【請求項１】基板上にＴＦＴを設けた半導体装置におい
て、第一の絶縁表面上に、第一の島状半導体層と、第二
の島状半導体層とを有し、前記第一の絶縁表面の上方に
形成された第二の絶縁表面上に、前記第一の島状半導体
層と交差し、かつ前記第二の島状半導体層と電気的に接
続する第一の配線と、前記第二の絶縁表面上に前記第一
の島状半導体層と重なり、かつ前記第二の島状半導体層
と交差する第二の配線とを有し、前記第二の島状半導体
層には一導伝型不純物が添加されていることを特徴とす
る半導体装置。
【請求項２】基板上にＴＦＴを設けた半導体装置におい
て、第一の絶縁表面上に、チャネル領域と、ソース領域
と、ドレイン領域と、前記チャネル領域と前記ソース領
域の間の領域と、前記チャネル領域と前記ドレイン領域
の間の領域と、保持容量を形成する領域と、を形成する
第一の島状半導体層と、前記第一の絶縁表面上に第二の
島状半導体層と、前記第一の絶縁表面の上方に形成され
た第二の絶縁表面上に、前記チャネル領域と交差し、か
つ前記第二の島状半導体層と電気的に接続している第一
の配線と、前記第二の絶縁表面上に前記保持容量を形成
する領域と重なり、かつ前記第二の島状半導体層と交差
する第二の配線と、を有し、前記ソース領域、前記ドレ
イン領域、前記保持容量を形成する領域、及び前記第二
の島状半導体層は、10¹⁹atomic/cm³以上の濃度の一導伝
型不純物が添加されていることを特徴とする半導体装
置。
【請求項３】基板上にＴＦＴを設けた半導体装置におい
て、第一の絶縁表面上に、チャネル領域と、ソース領域
と、ドレイン領域と、前記チャネル領域と前記ソース領
域の間の領域と、前記チャネル領域と前記ドレイン領域
の間の領域と、保持容量を形成する領域と、を形成する
第一の島状半導体層と、前記第一の絶縁表面上に第二の
島状半導体層と、前記第一の絶縁表面の上方に形成され
た第二の絶縁表面上に、前記チャネル領域と交差し、か
つ前記第二の島状半導体層と電気的に接続している第一
の配線と、前記第二の絶縁表面上に前記保持容量を形成
する領域と重なり、かつ前記第一の配線と隣り合う第一
の配線と電気的に接続している第二の配線とを有し、前
記ソース領域、前記ドレイン領域、前記保持容量を形成
する領域、及び前記第二の島状半導体層は、10¹⁹atomic
/cm³以上の濃度の一導伝型不純物が添加されていること
を特徴とする半導体装置。
【請求項４】請求項２または請求項３において、前記基
板上には前記ＴＦＴを含む画素部が設けられ、前記第二
の絶縁表面上に、前記ドレイン領域に電気的に接続して
いる画素電極を有していることを特徴とする半導体装
置。
【請求項５】請求項４において、前記ＴＦＴはｎチャネ
ル型であり、前記画素部の周辺にｎチャネル型ＴＦＴか
らなる駆動回路が同一の基板上に設けられることを特徴
とする半導体装置。
【請求項６】請求項４において、前記ＴＦＴはｐチャネ
ル型であり、前記画素部の周辺にｐチャネル型ＴＦＴか
らなる駆動回路が同一の基板上に設けられることを特徴
とする半導体装置。
【請求項７】請求項４において、前記画素部の周辺にｎ
チャネル型ＴＦＴと、ｐチャネル型ＴＦＴと、からなる
駆動回路が同一の基板上に設けられることを特徴とする
半導体装置。
【請求項８】請求項２乃至請求項７のいずれか１におい
て、前記チャネル領域と前記ソース領域の間の領域と、
前記チャネル領域と前記ドレイン領域の間の領域とは、
ＬＤＤ領域を形成する不純物領域であることを特徴とす
る半導体装置。
【請求項９】請求項２乃至請求項７のいずれか１におい
て、前記チャネル領域と前記ソース領域の間の領域と、
前記チャネル領域と前記ドレイン領域の間の領域とは、
真性半導体領域であることを特徴とする半導体装置。
【請求項１０】請求項２乃至請求項９のいずれか一項に
おいて、前記半導体装置は、パーソナルコンピュータ、
ビデオカメラ、携帯型情報端末、デジタルカメラ、デジ
タルビデオディスクプレーヤー、プロジェクターである
ことを特徴とする半導体装置。
【請求項１１】基板上にｐチャネル型ＴＦＴとｎチャネ
ル型ＴＦＴとを有する半導体装置の作製方法において、
前記基板上に結晶構造を含む半導体層を形成する第１の
工程と、前記結晶構造を含む半導体層を選択的にエッチ
ングして第１の島状半導体層及び第２の島状半導体層を
形成する第２の工程と、前記第１の島状半導体層に、ｎ
型を付与する不純物元素を添加して10¹⁹atomic/cm³以上
の濃度のｎ型不純物領域を選択的に形成する第３の工程
と、前記第１の島状半導体層及び前記第２の島状半導体
層の上に絶縁層を形成する第４の工程と、前記絶縁層を
選択的にエッチングする第５の工程と、前記第２の島状
半導体層に、ｐ型を付与する不純物元素を添加して10¹⁹
atomic/cm³以上の濃度のｐ型不純物領域を選択的に形成
する第６の工程と、前記絶縁層もしくは前記第１の島状
半導体層及び前記第２の島状半導体層の上に導電層を形
成する第７の工程と、前記導電層を選択的にエッチング
する第８の工程と、前記第１の島状半導体層または前記
第２の島状半導体層に、前記絶縁層を通過させて一導伝
型の不純物元素を添加し、選択的に前記一導伝型不純物
領域を形成する第９の工程と、前記第１の島状半導体層
及び前記第２の島状半導体層に添加された不純物元素を
活性化する第１０の工程とを有することを特徴とする半
導体装置の作製方法。
【請求項１２】基板上にｐチャネル型ＴＦＴとｎチャネ
ル型ＴＦＴとを有する半導体装置の作製方法において、
前記基板上に非結晶構造の半導体層を形成する第１の工
程と、前記非結晶構造の半導体層にニッケル、鉄、パラ
ジウム、スズ、鉛、コバルト、白金、銅、金のうち何れ
かを添加する第２の工程と、前記半導体層を熱処理し、
結晶構造を含む半導体層を形成する第３の工程と、前記
結晶構造を含む半導体層を選択的にエッチングして第１
の島状半導体層及び第２の島状半導体層を形成する第４
の工程と、前記第１の島状半導体層に、選択的に、リ
ン、もしくはリンとｎ型を付与する不純物元素、を添加
して10¹⁹atomic/cm³以上の濃度のｎ型不純物領域を形成
する第５の工程と、前記第１の島状半導体層及び前記第
２の島状半導体層の上に絶縁層を形成する第６の工程
と、前記絶縁層を選択的にエッチングする第７の工程
と、前記第２の島状半導体層に、選択的に、リンと10¹⁹
atomic/cm³以上の濃度のｐ型を付与する不純物が添加さ
れた領域を形成する第８の工程と、前記第１の島状半導
体層及び前記第２の島状半導体層を熱処理もしくはレー
ザー照射処理する第９の工程と、前記絶縁層もしくは前
記第１の島状半導体層及び前記第２の島状半導体層の上
に導電層を形成する第１０の工程と、前記導電層を選択
的にエッチングする第１１の工程と、前記第１の島状半
導体層及び前記第２の島状半導体層に、前記絶縁層を通
過させｎ型を付与する不純物元素を添加して、ｎ型不純
物領域を形成する第１２の工程と、前記第１の島状半導
体層及び前記第２の島状半導体層に添加された不純物元
素を活性化する第１３の工程とを有することを特徴とす
る半導体装置の作製方法。
【請求項１３】ｎチャネル型もしくはｐチャネル型のＴ
ＦＴを基板上に設けた半導体装置の作製方法において、
前記基板上に結晶構造を含む半導体層を形成する第１の
工程と、前記結晶構造を含む半導体層を選択的にエッチ
ングして複数の島状半導体層を形成する第２の工程と、
前記島状半導体層に、選択的に10¹⁹atomic/cm³以上の濃
度の前記ｎチャネル型もしくはｐチャネル型の不純物領
域を形成する第３の工程と、前記島状半導体層の上に絶
縁層を形成する第４の工程と、前記絶縁層を選択的にエ
ッチングする第５の工程と、前記絶縁層もしくは前記島
状半導体層の上に導電層を形成する第６の工程と、前記
導電層を選択的にエッチングする第７の工程と、前記島
状半導体層に、前記絶縁層を通過させ一導伝型の不純物
元素を添加し、選択的に前記一導伝型の不純物領域を形
成する第８の工程と、前記島状半導体層に添加された不
純物元素を活性化する第９の工程とを有することを特徴
とする半導体装置の作製方法。
【請求項１４】ｎチャネル型もしくはｐチャネル型のＴ
ＦＴを基板上に設けた半導体装置の作製方法において、
前記基板上に非結晶構造の半導体層を形成する第１の工
程と、前記非結晶構造の半導体層にニッケル、鉄、パラ
ジウム、スズ、鉛、コバルト、白金、銅、金のうち何れ
かを添加する第２の工程と、前記半導体層を熱処理し、
結晶構造を含む半導体層を形成する第３の工程と、前記
結晶構造を含む半導体層を選択的にエッチングして複数
の島状半導体層を形成する第４の工程と、前記島状半導
体層に、選択的に、リン、もしくはリンと10¹⁹atomic/c
m³以上の濃度の一導伝型の不純物領域を形成する第５の
工程と、前記島状半導体層の上に絶縁層を形成する第６
の工程と、前記絶縁層を選択的にエッチングする第７の
工程と、前記島状半導体層を熱処理もしくはレーザー照
射処理する第８の工程と、前記絶縁層もしくは前記島状
半導体層の上に導電層を形成する第９の工程と、前記導
電層を選択的にエッチングする第１０の工程と、前記島
状半導体層に、前記絶縁層を通過させ前記一導伝型の不
純物領域を形成する第１１の工程と、前記島状半導体層
に添加された不純物元素を活性化する第１２の工程とを
有することを特徴とする半導体装置の作製方法。
【請求項１５】基板上にｐチャネル型ＴＦＴとｎチャネ
ル型ＴＦＴとを有する半導体装置の作製方法において、
前記基板上に結晶構造を含む半導体層を形成する第１の
工程と、前記結晶構造を含む半導体層を選択的にエッチ
ングして前記第１の島状半導体層及び前記第２の島状半
導体層を形成する第２の工程と、前記第１の島状半導体
層に、選択的に、ｎ型を付与する不純物元素を添加して
10 ¹⁹atomic/cm³以上の濃度のｎ型不純物領域を形成する
第３の工程と、前記第１の島状半導体層及び前記第２の
島状半導体層の上に絶縁層を形成する第４の工程と、前
記絶縁層を選択的にエッチングする第５の工程と、前記
第２の島状半導体層に、選択的に、10¹⁹atomic/cm³以上
の濃度のｐ型不純物領域を形成する第６の工程と、前記
第１の島状半導体層及び前記第２の島状半導体層に添加
された不純物元素を活性化する第７の工程と、前記絶縁
層もしくは前記第１の島状半導体層及び前記第２の島状
半導体層の上に導電層を形成する第８の工程と、前記導
電層を選択的にエッチングする第９の工程とを有するこ
とを特徴とする半導体装置の作製方法。
【請求項１６】基板上にｐチャネル型ＴＦＴとｎチャネ
ル型ＴＦＴとを有する半導体装置の作製方法において、
前記基板上に非結晶構造の半導体層を形成する第１の工
程と、前記非結晶構造の半導体層にニッケル、鉄、パラ
ジウム、スズ、鉛、コバルト、白金、銅、金のうち何れ
かを添加する第２の工程と、前記半導体層を熱処理し、
結晶構造を含む半導体層を形成する第３の工程と、前記
結晶構造を含む半導体層を選択的にエッチングして前記
第１の島状半導体層及び前記第２の島状半導体層を形成
する第４の工程と、前記第１の島状半導体層に、選択的
に、リン、もしくはリンとｎ型を付与する不純物元素、
を添加して10¹⁹atomic/cm³以上の濃度のｎ型不純物領域
を形成する第５の工程と、前記第１の島状半導体層及び
前記第２の島状半導体層の上に絶縁層を形成する第６の
工程と、前記絶縁層を選択的にエッチングする第７の工
程と、前記第２の島状半導体層に、選択的に、リンと10
¹⁹atomic/cm³以上の濃度のｐ型不純物が添加された領域
を形成する第８の工程と、前記第１の島状半導体層及び
前記第２の島状半導体層に添加された不純物元素を活性
化する第９の工程と、前記絶縁層もしくは前記第１の島
状半導体層及び前記第２の島状半導体層の上に導電層を
形成する第１０の工程と、前記導電層を選択的にエッチ
ングする第１１の工程とを有することを特徴とする半導
体装置の作製方法。
【請求項１７】ｎチャネル型もしくはｐチャネル型のＴ
ＦＴを基板上に設けた半導体装置の作製方法において、
前記基板上に結晶構造を含む半導体層を形成する第１の
工程と、前記結晶構造を含む半導体層を選択的にエッチ
ングして複数の島状半導体層を形成する第２の工程と、
前記島状半導体層に、選択的に10¹⁹atomic/cm³以上の濃
度の一導伝型の不純物領域を形成する第３の工程と、前
記島状半導体層に添加された不純物元素を活性化する第
４の工程と、前記島状半導体層の上に絶縁層を形成する
第５の工程と、前記絶縁層を選択的にエッチングする第
６の工程と、前記絶縁層もしくは前記島状半導体層の上
に導電層を形成する第７の工程と、前記導電層を選択的
にエッチングする第８の工程とを有することを特徴とす
る半導体装置の作製方法。
【請求項１８】ｎチャネル型もしくはｐチャネル型のＴ
ＦＴを基板上に設けた半導体装置の作製方法において、
前記基板上に非結晶構造の半導体層を形成する第１の工
程と、前記非結晶構造の半導体層にニッケル、鉄、パラ
ジウム、スズ、鉛、コバルト、白金、銅、金のうち何れ
かを添加する第２の工程と、前記半導体層を熱処理し、
結晶構造を含む半導体層を形成する第３の工程と、前記
結晶構造を含む半導体層を選択的にエッチングして複数
の島状半導体層を形成する第４の工程と、前記島状半導
体層に、選択的に、リン、もしくはリンと10¹⁹atomic/c
m³以上の濃度の一導伝型の不純物領域を形成する第５の
工程と、前記島状半導体層に添加された不純物元素を活
性化する第６の工程と、前記島状半導体層の上に絶縁層
を形成する第７の工程と、前記絶縁層を選択的にエッチ
ングする第８の工程と、前記絶縁層もしくは前記島状半
導体層の上に導電層を形成する第９の工程と、前記導電
層を選択的にエッチングする第１０の工程とを有するこ
とを特徴とする半導体装置の作製方法。
【請求項１９】請求項１１乃至請求項１８のいずれか一
項において、前記半導体装置は、パーソナルコンピュー
タ、ビデオカメラ、携帯型情報端末、デジタルカメラ、
デジタルビデオディスクプレーヤー、プロジェクターで
あることを特徴とする半導体装置の作製方法。