KR102354212B1 - 반도체 장치 - Google Patents
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Abstract
개구율을 저감시키지 않고 전하 용량을 증대시킨 용량 소자를 포함하는 반도체 장치를 제공한다. 반도체 장치는 투광성 반도체 막을 포함하는 트랜지스터, 한 쌍의 전극 사이에 유전체막이 제공된 용량 소자, 투광성 반도체 막 위에 제공된 절연막, 및 절연막 위에 제공된 투광성 도전막을 포함한다. 용량 소자에서, 적어도 인듐(In) 또는 아연(Zn)을 포함하고 트랜지스터의 투광성 반도체 막과 동일 표면 위에 형성된 금속 산화물 막이 한쪽의 전극으로서 기능하고, 투광성 도전막이 다른 쪽의 전극으로서 기능하고, 투광성 반도체 막 위에 제공된 절연막이 유전체막으로서 기능한다.
Description
본 명세서 등에 개시된 발명은 반도체 장치에 관한 것이다.
최근, 액정 디스플레이(LCD) 등의 플랫 패널 디스플레이가 널리 보급되고 있다. 플랫 패널 디스플레이 등의 표시 장치에서 행방향 및 열방향으로 제공된 화소 각각에는, 스위칭 소자인 트랜지스터, 이 트랜지스터와 전기적으로 접속된 액정 소자, 및 이 액정 소자와 병렬로 접속된 용량 소자가 제공된다.
이 트랜지스터의 반도체 막의 반도체 재료로서는, 비정질 실리콘 또는 폴리실리콘(다결정 실리콘) 등의 실리콘 반도체가 범용되고 있다.
반도체 특성을 갖는 금속 산화물(이하 산화물 반도체라고 기재함)은 트랜지스터의 반도체 막에 사용될 수 있다. 예를 들어, 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허 문헌 1 및 특허 문헌 2 참조).
용량 소자에서는, 한 쌍의 전극 사이에 유전체막이 제공되어 있고, 한 쌍의 전극 중 적어도 한쪽의 전극은 트랜지스터의 게이트 전극, 소스 전극, 드레인 전극 등으로서 부분적으로 기능하는 차광성 막을 사용하여 형성되는 경우가 많다.
용량 소자의 용량 값을 크게 할수록, 전계를 인가한 상태에서 액정 소자의 액정 분자의 배향을 일정하게 유지할 수 있는 기간을 길게 할 수 있다. 정지 화상을 표시하는 표시 장치에서 이 기간을 길게 할 수 있을 때, 화상 데이터를 재기입하는 횟수를 저감할 수 있고, 소비 전력의 저감을 이룰 수 있다.
용량 소자의 전하 용량을 크게 하기 위한 방법들 중 하나는 용량 소자의 점유 면적을 크게 하는 것으로, 구체적으로는, 한 쌍의 전극이 서로 중첩하는 부분의면적을 크게 하는 것이다. 그러나, 한 쌍의 전극이 서로 중첩하는 부분의 면적을 크게 하기 위해서 차광성의 도전막의 면적을 크게 하면, 화소의 개구율이 저감하여 화상의 표시 품질이 저하된다.
상기 문제를 감안하여, 본 발명의 한 실시 형태의 목적은 증대된 전하 용량을 갖고 개구율이 높은 용량 소자를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 한 실시 형태는 트랜지스터와 투광성 용량 소자를 포함하는 반도체 장치이다. 구체적으로는, 반도체 장치의 이 용량 소자에서, 투광성 반도체 막이 용량 소자의 한쪽의 전극으로서 기능하고, 투광성 도전막이 이 용량 소자의 다른 쪽 전극으로서 기능하고, 투광성 절연막이 유전체막으로서 기능한다.
본 발명의 한 실시 형태는 투광성 반도체 막을 포함하는 트랜지스터, 한 쌍의 전극 사이에 유전체막이 제공된 용량 소자, 투광성 반도체 막 위에 제공된 절연막, 및 절연막 위에 제공된 투광성 도전막을 포함하는 반도체 장치이다. 용량 소자에서, 트랜지스터의 투광성 반도체 막과 동일 표면 위에 형성되는 투광성 반도체 막이 한쪽의 전극으로서 기능하고, 투광성 도전막이 다른 쪽의 전극으로서 기능하고, 투광성 반도체 막 위에 제공된 절연막이 유전체막으로서 기능한다.
투광성 반도체 막은 산화물 반도체를 사용하여 형성될 수 있다. 이는 산화물 반도체는 에너지 갭이 3.0eV 이상으로 넓고 가시광에 대한 투과율이 높기 때문이다.
용량 소자의 한쪽의 전극으로서 트랜지스터에 포함되는 반도체 막을 형성하는 공정에서 형성된 반도체 막을 사용하는 경우에, 이 반도체 막의 도전율을 증대시킬 수 있다. 예를 들어, 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티몬, 및 희가스 원소로부터 선택된 하나 이상을 반도체 막에 첨가하는 것이 바람직하다. 상기 원소를 이 반도체 막에 첨가하기 위해 이온 주입법, 이온 도핑법 등이 이용될 수 있다. 또는, 이 반도체 막을 상기 원소를 포함하는 플라즈마에 노출시키어 상기 원소를 첨가할 수 있다. 이 경우에, 용량 소자의 한쪽의 전극인 반도체 막의 도전율은 10S/cm 이상 1000S/cm 이하, 바람직하게는 100S/cm 이상 1000S/cm 이하이다.
상기 구성으로 함으로써, 용량 소자는 투광성을 가지므로 화소 내에 트랜지스터가 형성되는 부분 이외의 화소 영역에 크게(대면적에) 형성될 수 있다. 이 때문에, 반도체 장치는 개구율을 높이면서 증대된 전하 용량을 가질 수 있다. 따라서, 반도체 장치는 우수한 표시 품질을 가질 수 있다.
용량 소자에서, 유전체막으로서 트랜지스터에 포함되는 반도체 막 위에 제공된 절연막이 사용되므로; 유전체막은 이 절연막과 동일한 적층 구조를 가질 수 있다. 예를 들어, 트랜지스터에 포함되는 반도체 막 위에 제공된 절연막이 산화 절연막 및 질화 절연막의 적층 구조를 갖는 경우에, 용량 소자의 유전체막은 산화 절연막 및 질화 절연막의 적층 구조를 가질 수 있다.
용량 소자에서, 트랜지스터에 포함되는 반도체 막 위에 제공된 절연막이 산화 절연막 및 질화 절연막의 적층 구조를 갖는 경우에, 이 산화 절연막을 형성한 후에 용량 소자가 형성되는 영역에 있는 이 산화 절연막의 부분만을 제거함으로써, 용량 소자의 유전체막은 질화 절연막의 단층 구조를 가질 수 있다. 바꾸어 말하면, 이 질화 절연막은 용량 소자의 한 쌍의 전극으로서 기능하는 산화물 반도체 막에 접함으로써, 이 질화 절연막과 이 산화물 반도체 막 사이의 계면에서의 결함 준위(계면 준위) 또는 이 질화 절연막에 포함되는 질소가 이 산화물 반도체 막에 확산하여, 이 산화물 반도체 막의 도전율이 증대한다. 또한, 유전체막의 두께를 얇게 할 수 있으므로; 용량 소자의 전하 용량을 증대시킬 수 있다.
상술한 것과 같은 용량 소자에서 질화 절연막이 반도체 막에 접할 때, 이온 주입법, 이온 도핑법 등에 의해 도전율을 증대시키는 원소를 반도체 막에 첨가하는 공정을 생략할 수 있으므로; 반도체 장치의 수율을 향상시키고 그 제작 비용을 저감할 수 있다.
트랜지스터에 포함되는 반도체 막이 산화물 반도체 막이고 이 반도체 막 위의 절연막이 산화 절연막 및 질화 절연막의 적층 구조인 경우에, 이 산화 절연막은 질소를 투과시키기 어려운 것이 바람직한데, 즉 산화 절연막은 질소에 대한 배리어성을 갖는 것이 바람직하다.
상기 구조로 함으로써, 트랜지스터에 포함되는 반도체 막인 산화물 반도체 막에 질소 및 수소의 한쪽 또는 양쪽이 확산하는 것이 억제될 수 있으므로, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
상기에서, 투광성 도전막과 트랜지스터에 포함되는 반도체 막 위에 제공된 절연막 사이에 유기 절연막이 제공될 수 있다. 이러한 구조로 함으로써, 투광성 도전막과 소스 전극, 드레인 전극 등으로서 부분적으로 기능하는 도전막 사이의 기생 용량을 저감할 수 있으므로, 반도체 장치의 양호한 전기 특성이 얻어질 수 있다. 예를 들어, 반도체 장치의 신호 지연을 저감할 수 있다.
용량 소자의 전하 용량을 크게 하기 위해서, 유전체막의 두께를 얇게 하는 것이 유효하므로; 용량 소자가 형성되는 영역 위에 있는 유기 절연막의 부분을 제거하는 것이 바람직하다. 트랜지스터에 포함되는 반도체 막이 산화물 반도체 막인 경우에, 이 유기 절연막에 포함되는 수소, 물 등이 산화물 반도체 막에 확산하는 것을 억제하기 위해서, 트랜지스터에 포함되는 반도체 막과 중첩하는 유기 절연막의 부분을 제거하는 것이 바람직하다.
투광성 도전막이 트랜지스터에 접속되는 경우에, 투광성 도전막이 화소 전극으로서 기능한다.
투광성 도전막이 화소 전극으로서 기능하는 경우에, 용량 선이 주사선과 평행 방향으로 연장하고, 주사선과 동일 표면 위에 있다. 용량 소자의 한쪽의 전극(반도체 막)은 트랜지스터의 소스 및 드레인 전극들의 형성과 동시에 형성되는 도전막을 통하여 용량 선과 전기적으로 접속되어 있다.
용량 선은 반드시 주사선과 평행 방향으로 연장하고, 주사선과 동일 표면 위에 있을 필요는 없다. 용량 선은 트랜지스터의 소스 전극 또는 드레인 전극을 포함하는 신호선과 평행 방향으로 연장하고, 신호선과 동일 표면 위에 있고, 용량 소자의 한쪽의 전극(반도체 막)과 전기적으로 접속될 수 있다.
용량 선은 용량 소자에 포함되는 반도체 막을 사용하여 형성될 수 있다.
용량 선은 인접하는 복수의 화소에 포함되는 용량 소자 각각과 접속될 수 있다. 이 경우에, 용량 선이 인접하는 화소 사이에 제공될 수 있다.
용량 소자에 포함되는 반도체 막의 도전율이 높은 경우에, 용량 소자에 포함되는 반도체 막이 트랜지스터에 접속될 수 있다. 이 경우에, 용량 소자에 포함되는 반도체 막이 화소 전극으로서 기능하고, 투광성 도전막이 공통 전극 및 용량 선으로서 기능한다.
용량 소자의 한쪽의 전극으로서 트랜지스터에 포함되는 반도체 막을 형성하는 공정에서 형성되는 반도체 막을 사용하는 경우에, 이 반도체 막과 용량 선과 접하는 도전막은 이 반도체 막의 단부에 접해서 제공될 수 있고, 예를 들어, 이 반도체 막의 외주를 따라 접해서 제공될 수 있다. 이러한 구조로 함으로써, 이 반도체 막과 도전막 사이의 접촉 저항을 저감시킨다.
투광성 용량 소자는 트랜지스터의 제작 공정을 사용하여 제작될 수 있다. 용량 소자의 한쪽의 전극은 트랜지스터에 포함되는 반도체 막의 형성 공정을 사용하여 형성될 수 있다. 용량 소자의 유전체막은 트랜지스터에 포함되는 반도체 막 위에 제공되는 절연막의 형성 공정을 사용하여 형성될 수 있다. 용량 소자의 다른 쪽 전극은 화소 전극 또는 공통 전극으로서 기능하는 투광성 도전막의 형성 공정을 사용하여 형성될 수 있다. 그러므로, 트랜지스터에 포함되는 반도체 막과 용량 소자의 한쪽의 전극은 동일한 금속 원소를 사용하여 구성된다.
본 발명의 한 실시 형태인 반도체 장치의 제작 방법은 본 발명의 한 실시 형태이다.
본 발명의 한 실시 형태에 따르면, 개구율을 높이면서 전하 용량을 증대시킨 용량 소자를 포함하는 반도체 장치가 제공될 수 있다.
도 1a는 본 발명의 한 실시 형태인 반도체 장치를 도시하고 도 1b 및 도 1c는 각각 화소를 도시한 회로도.
도 2는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 3은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 4a 및 도 4b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 5a 및 도 5b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 6은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 7은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 8은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 9는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 10a 및 도 10b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 11은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 12는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 13은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 14는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 15는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 16은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 17은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 18은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 19는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 20은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 21은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 22a 및 도 22b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 23a 및 도 23b은 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 24는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 25는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 26은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 27a 및 도 27b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 28a 및 도 28b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 29는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 30a 내지 도 30c는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 31a 및 도 31b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 32a 및 도 32b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도 및 상면도이고, 도 32c는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 33a 내지 도 33c는 본 발명의 한 실시 형태인 반도체 장치를 사용한 전자 기기를 도시한 도면.
도 34a 내지 도 34c는 본 발명의 한 실시 형태인 반도체 장치를 사용한 전자 기기를 도시한 도면.
도 35는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 36a 및 도 36b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 37은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 38은 본 발명의 한 실시 형태인 반도체 장치에 포함되는 용량 소자를 도시한 도면.
도 39a 및 도 39b는 본 발명의 한 실시 형태인 반도체 장치에 포함되는 용량 소자의 동작 방법을 도시한 도면.
도 40a 및 도 40b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 41은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 42는 계산에 사용된 트랜지스터의 구조를 도시한 단면도.
도 43a 및 도 43b는 계산에 의해 얻어진 트랜지스터의 등전위 곡선을 각각 도시한 단면도.
도 44a 및 도 44b는 계산에 의해 얻어진 트랜지스터의 전류 전압 곡선을 각각 도시한 그래프.
도 45는 액정 표시 장치의 표시 화상을 도시한 도면.
도 46은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 47은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 48은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 2는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 3은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 4a 및 도 4b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 5a 및 도 5b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 6은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 7은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 8은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 9는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 10a 및 도 10b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 11은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 12는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 13은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 14는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 15는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 16은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 17은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 18은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 19는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 20은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 21은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 22a 및 도 22b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 23a 및 도 23b은 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 24는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 25는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 26은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 27a 및 도 27b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 28a 및 도 28b는 본 발명의 한 실시 형태인 반도체 장치의 제작 방법을 도시한 단면도.
도 29는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 30a 내지 도 30c는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 31a 및 도 31b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 32a 및 도 32b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도 및 상면도이고, 도 32c는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 33a 내지 도 33c는 본 발명의 한 실시 형태인 반도체 장치를 사용한 전자 기기를 도시한 도면.
도 34a 내지 도 34c는 본 발명의 한 실시 형태인 반도체 장치를 사용한 전자 기기를 도시한 도면.
도 35는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 36a 및 도 36b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 37은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 38은 본 발명의 한 실시 형태인 반도체 장치에 포함되는 용량 소자를 도시한 도면.
도 39a 및 도 39b는 본 발명의 한 실시 형태인 반도체 장치에 포함되는 용량 소자의 동작 방법을 도시한 도면.
도 40a 및 도 40b는 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 41은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 42는 계산에 사용된 트랜지스터의 구조를 도시한 단면도.
도 43a 및 도 43b는 계산에 의해 얻어진 트랜지스터의 등전위 곡선을 각각 도시한 단면도.
도 44a 및 도 44b는 계산에 의해 얻어진 트랜지스터의 전류 전압 곡선을 각각 도시한 그래프.
도 45는 액정 표시 장치의 표시 화상을 도시한 도면.
도 46은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
도 47은 본 발명의 한 실시 형태인 반도체 장치를 도시한 단면도.
도 48은 본 발명의 한 실시 형태인 반도체 장치를 도시한 상면도.
이하에서는, 본 발명의 실시 형태 및 실시예에 대해서 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하의 실시 형태 및 실시예의 이후의 설명에 한정해서 해석되는 것은 아니다.
이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 유사 기능을 갖는 부분에는 동일한 참조 번호를 다른 도면에 공통으로 표시하고, 그 설명은 생략한다는 점에 주목한다. 또한, 유사 기능을 갖는 부분에 대해서는 동일한 해칭 패턴을 적용하고, 그 부분에 어떤 경우에는 특별히 부호를 붙이지 않는다.
본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다는 점에 주목한다. 따라서, 본 발명의 실시 형태 및 실시예는 도면의 그러한 스케일에 한정되지 않는다.
본 명세서 등에서 "제1", "제2" 등의 서수는 편의상 사용된 것이며, 공정순 또는 적층순을 나타내는 것이 아니라는 점에 주목한다. 또한, 본 명세서 등에서의 서수는 발명을 특정하기 위한 특정 명칭을 나타내는 것이 아니다.
본 발명에서의 "소스" 및 "드레인"의 기능은, 예를 들어, 회로 동작에서 전류의 방향이 변화하는 경우에 때때로 서로 교체된다. 그러므로, 본 명세서에서는 "소스" 및 "드레인"의 용어는 서로 교환될 수 있다.
전압은 2점 간의 전위차를 말하고, 전위는 어느 한 점에서의 정전기장 중에 있는 단위 전하의 정전 에너지(전기적인 전위 에너지)를 말한다는 점에 주목한다. 일반적으로, 한 점의 전위와 기준 전위(예를 들어, 접지 전위) 사이의 전위차를 간단히 전위 또는 전압이라고 칭하고, 전위과 전압은 동의어로서 사용되는 경우가 많다는 점에 주목한다. 따라서, 본 명세서에서는, 다르게 지정하는 경우를 제외하고, 전위를 전압이라고 다르게 읽을 수 있고, 전압을 전위라고 다르게 읽을 수 있다.
본 명세서에서, 포토리소그래피 처리를 행한 후에 에칭 처리를 행하는 경우에, 포토리소그래피 처리에서 형성된 마스크는 에칭 처리 후에 제거된다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 한 실시 형태인 반도체 장치에 대해서 도면을 참조하여 설명한다. 본 실시 형태에서는, 액정 표시 장치를 예로 해서 본 발명의 한 실시 형태인 반도체 장치를 설명한다는 점에 주목한다.
<반도체 장치의 구성>
도 1a는 반도체 장치의 일례를 도시한다. 도 1a의 반도체 장치는 화소부(100), 주사선 구동 회로(104), 신호선 구동 회로(106), 각각이 평행 또는 대략 평행하게 배치되고 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107), 및 각각이 평행 또는 대략 평행하게 배치되고 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 포함한다. 또한, 화소부(100)는 매트릭스 형태로 배치된 복수의 화소(101)를 포함한다. 또한, 평행 또는 대략 평행하게 배치된 용량 선(115)이 주사선(107)을 따라 제공된다. 용량 선(115)은 신호선(109)을 따라 평행 또는 대략 평행하게 배치될 수 있다는 점에 주목한다.
각 주사선(107)은 화소부(100)에서 m행 n열에 배치된 화소(101) 중 대응하는 행에 있는 n개의 화소(101)에 전기적으로 접속된다. 각 신호선(109)은 m행 n열에 배치된 화소(101) 중 대응하는 열에 있는 m개의 화소(101)에 전기적으로 접속된다. m과 n은 각각 1 이상의 정수라는 점에 주목한다. 각 용량 선(115)은 m행 n열에 배치된 화소(101) 중 대응하는 행에 있는 n개의 화소(101)에 전기적으로 접속된다. 용량 선(115)이 신호선(109)을 따라 평행 또는 대략 평행하게 배치되는 경우에, 각 용량 선(115)이 m행 n열에 배치된 화소(101) 중 대응하는 열에 있는 m개의 화소(101)에 전기적으로 접속된다는 점에 주목한다.
도 1b는 도 1a에 도시한 반도체 장치에 포함되는 화소(101)의 회로도의 일례이다. 도 1b의 화소(101)는 주사선(107) 및 신호선(109)과 전기적으로 접속된 트랜지스터(103), 한쪽의 전극이 트랜지스터(103)의 드레인 전극과 전기적으로 접속되고 다른 쪽의 전극이 일정한 전위를 공급하는 용량 선(115)과 전기적으로 접속된 용량 소자(105), 및 액정 소자(108)를 포함한다. 액정 소자(108)의 화소 전극은 트랜지스터(103)의 드레인 전극 및 용량 소자(105)의 한쪽의 전극에 전기적으로 접속되고, 화소 전극과 대향하는 전극(대향 전극)이 공통 전위를 공급하는 배선에 전기적으로 접속된다.
액정 소자(108)는 트랜지스터(103) 및 화소 전극이 제공되는 기판과 대향 전극이 제공되는 기판 사이에 끼어 있는 액정의 광학적 변조 작용에 의해 광의 투과 를 제어하는 소자이다. 액정의 광학적 변조 작용은 액정에 걸리는 전계(세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 화소 전극이 제공되는 기판 위에 대향 전극(공통 전극이라고도 말함)이 형성되는 경우에, 액정에 걸리는 전계는 가로 방향의 전계이다.
계속해서, 액정 표시 장치의 화소(101)의 구체적인 예에 대해서 설명한다. 도 2는 화소(101)의 상면도이다. 도 2에서는, 대향 전극 및 액정 소자를 생략한다는 점에 주목한다.
도 2에서, 주사선(107)은 신호선(109)에 직교 또는 대략 직교하는 방향(도면 중 좌우 방향)으로 연장하도록 제공되어 있다. 신호선(109)은 주사선(107)에 직교 또는 대략 직교하는 방향(도면 중 상하 방향)으로 연장하도록 제공되어 있다. 용량 선(115)은 주사선(107)과 평행 방향으로 연장하도록 제공되어 있다. 주사선(107) 및 용량 선(115)은 주사선 구동 회로(104)(도 1a 참조)와 전기적으로 접속되어 있고, 신호선(109)은 신호선 구동 회로(106)(도 1a 참조)와 전기적으로 접속되어 있다.
트랜지스터(103)는 주사선(107) 및 신호선(109)이 서로 교차하는 영역에 제공되어 있다. 트랜지스터(103)는 적어도 채널 형성 영역을 포함하는 반도체 막(111), 게이트 전극, 게이트 절연막(도 2에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 반도체 막(111)과 중첩하는 주사선(107)의 영역은 트랜지스터(103)의 게이트 전극으로서 기능한다. 반도체 막(111)과 중첩하는 신호선(109)의 영역은 트랜지스터(103)의 소스 전극으로서 기능한다. 반도체 막(111)과 중첩하는 도전막(113)의 영역은 트랜지스터(103)의 드레인 전극으로서 기능한다. 그러므로, 게이트 전극, 소스 전극, 및 드레인 전극을 각각 주사선(107), 신호선(109), 및 도전막(113)이라고 할 수 있다. 또한, 도 2에서, 주사선(107)의 단부가 위에서 보아서 반도체 막의 단부보다 외측에 위치한다. 따라서, 주사선(107)은 백라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 때문에, 트랜지스터에 포함되는 반도체 막(111)에 광이 조사되지 않으므로, 반도체의 전기적 특성의 변동이 저감될 수 있다.
또한, 적절한 조건에서 처리된 산화물 반도체는 트랜지스터의 오프 전류를 상당히 저감할 수 있으므로; 본 발명의 한 실시 형태에서는 반도체 막(111)은 이러한 산화물 반도체를 사용한다. 따라서, 반도체 장치의 소비 전력을 저감할 수 있다.
도전막(113)은 개구(117)를 통하여, 투광성 도전막을 사용하여 형성되는 화소 전극(121)과 전기적으로 접속되어 있다. 도 2에서, 화소 전극(121)의 해치 패턴은 도시되어 있지 않다.
용량 소자(105)는 화소(101)의 영역 내에 제공되고 용량 선(115) 및 신호선(109)의 내측에 배치되어 있다. 용량 소자(105)는 개구(123)에 그리고 개구(123) 위에 제공된 도전막(125)을 통하여 용량 선(115)과 전기적으로 접속되어 있다. 용량 소자(105)는 산화물 반도체를 포함하는 반도체 막(119), 화소 전극(121), 및 유전체막으로서 트랜지스터(103) 위에 형성되는 절연막(도 2에 도시하지 않음)을 포함한다. 반도체 막(119), 화소 전극(121), 및 유전체막은 투광성을 갖기 때문에, 용량 소자(105)는 투광성이다.
반도체 막(119)이 투광성이기 때문에, 화소(101) 내에 용량 소자(105)를 크게(대면적에) 형성할 수 있다. 따라서, 개구율을 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 높이면서 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들어, 액정 표시 장치 등의 해상도가 높은 반도체 장치에서는, 화소의 면적이 작아져서 용량 소자의 면적도 작아진다. 이로 인해, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시 형태의 용량 소자(105)는 투광성을 갖기 때문에, 이 용량 소자가 화소에 제공될 때, 각 화소에서 충분한 전하 용량을 얻고 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200ppi 이상, 나아가 300ppi 이상인 고해상도의 반도체 장치에 용량 소자(105)가 적절하게 사용될 수 있다. 또한, 본 발명의 한 실시 형태에 따르면, 고해상도의 표시 장치에서도 개구율을 높일 수 있고, 백라이트 등의 광원의 광을 효율적으로 사용할 수 있으므로, 표시 장치의 소비 전력을 저감할 수 있다.
여기서, 산화물 반도체를 포함하는 트랜지스터의 특징에 대해서 설명한다. 산화물 반도체를 포함하는 트랜지스터는 ｎ채널형 트랜지스터이다. 또한, 산화물 반도체에서의 산소 결손으로 인해 캐리어가 생성될 수 있고, 트랜지스터의 전기 특성 및 신뢰성을 저하시킬 수 있다. 예를 들어, 어떤 경우에는, 트랜지스터의 임계값 전압(threshold voltage)이 마이너스 방향으로 시프트되고, 게이트 전압이 0V인 경우에 드레인 전류가 흐른다. 게이트 전압이 0V인 경우에 드레인 전류가 흐르는 트랜지스터를 노멀리 온 트랜지스터(normally-on transistor)라고 하고, 게이트 전압이 0V인 경우에 드레인 전류가 실질적으로 흐르지 않는 트랜지스터를 노멀리 오프 트랜지스터(normally-off transistor)라고 한다.
상기를 감안하여, 반도체 막(111)에 산화물 반도체를 사용할 때 반도체 막(111)인 산화물 반도체 막 내의 결함, 대표적으로는 산소 결손이 가능한 한 많이 저감되는 것이 바람직하다. 예를 들어, 자장을 막면에 평행하게 인가한 전자 스핀 공명법에 의한 1.93의 g값의 산화물 반도체 막의 스핀 밀도(산화물 반도체 막 내의 결함 밀도)는 측정기의 검출 하한 이하로 저감되는 것이 바람직하다. 산화물 반도체 막 내의 결함에 의해 대표되는 산소 결손을 가능한 한 많이 저감할 때, 트랜지스터(103)가 노멀리 온 특성이 되는 것이 억제될 수 있고, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
트랜지스터의 임계값 전압의 마이너스 방향으로의 시프트는 산소 결손뿐만 아니라 어떤 경우에는 산화물 반도체에 포함되는 수소(물 등의 수소 화합물을 포함함)에 의해 야기된다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응해서 물이 되고, 또한, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 결손(산소 결손이라고도 함)이 형성된다. 또한, 수소의 일부가 산소와 반응함으로써, 캐리어인 전자를 생성한다. 따라서, 수소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온 특성이 되기 쉽다.
상기를 감안하여, 반도체 막(111)에 산화물 반도체를 사용할 때, 반도체 막(111)인 산화물 반도체 막은 수소가 가능한 한 많이 저감되는 것이 바람직하다. 구체적으로는, 반도체 막(111)에서, 2차 이온 질량 분석법(SIMS)에 의해 측정되는 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더욱 더 바람직하게는 1×1016atoms/cm3 이하로 설정한다.
반도체 막(111)에서 2차 이온 질량 분석법(SIMS)에 의해 측정되는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 설정한다. 이는 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성할 수 있고, 이 경우에 트랜지스터(103)의 오프 전류를 증대시킬 수 있기 때문이다.
또한, 반도체 막(111)인 산화물 반도체 막에 질소가 포함되어 있으면, 캐리어인 전자가 발생되고 캐리어 밀도가 증가하여, 산화물 반도체 막은 n형화되기 쉽다. 그러므로, 질소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온 특성이 되기 쉽다. 이 때문에, 이 산화물 반도체 막에서 질소는 가능한 한 많이 저감되는 것이 바람직하고; 예를 들어, 질소 농도는 5×1018atoms/cm3 이하로 설정되는 것이 바람직하다.
불순물(수소, 질소, 알칼리 금속, 및 알칼리 토금속 등)을 가능한 많이 저감시켜 고순도화된 이러한 산화물 반도체 막을 반도체 막(111)으로서 사용할 때, 트랜지스터(103)가 노멀리 온 특성이 되는 것이 억제될 수 있으므로, 트랜지스터(103)의 오프 전류를 상당히 저감할 수 있다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 제작할 수 있다. 또한, 높은 신뢰성의 반도체 장치를 제작할 수 있다.
고순도화된 산화물 반도체 막을 포함하는 트랜지스터의 오프 전류가 낮다는 것이 다양한 실험에 의해 증명될 수 있다. 예를 들어, 채널 폭이 1×106μm이고 채널 길이(L)가 10μm인 소자이어도, 1V 내지 10V의 소스 전극과 드레인 전극 간의 전압(드레인 전압)에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하로 될 수 있다. 이 경우에, 오프 전류를 트랜지스터의 채널 폭으로 나누어서 얻은 수치에 상당하는 오프 전류가 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 서로 접속하고 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하가 이 트랜지스터에 의해 제어되는 회로를 사용하여 오프 전류를 측정했다. 이 측정에서, 상기 트랜지스터의 채널 형성 영역에 고순도화된 산화물 반도체 막을 사용하고, 단위 시간당 용량 소자의 전하량의 추이로부터 이 트랜지스터의 오프 전류를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 간의 전압이 3V인 경우에, 마이크로미터 당 수십 욕토암페어(yA/μm)의 더 낮은 오프 전류가 얻어질 수 있는 것을 알았다. 따라서, 고순도화된 산화물 반도체 막을 포함하는 트랜지스터는 오프 전류가 현저하게 낮다.
계속해서, 도 3은 도 2의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이다.
액정 표시 장치의 화소(101)의 단면 구조는 이하와 같다. 액정 표시 장치는 기판(102) 위의 소자부, 기판(150) 위의 소자부, 및 이 2개의 소자부 사이에 끼어 있는 액정층을 포함한다.
처음에, 기판(102) 위의 소자부의 구조에 대해서 설명한다. 기판(102) 위에 트랜지스터(103)의 게이트 전극(107a)를 포함하는 주사선(107) 및 주사선(107)과 동일 표면 위에 있는 용량 선(115)이 제공되어 있다. 주사선(107) 및 용량 선(115) 위에 게이트 절연막(127)이 제공되어 있다. 주사선(107)과 중첩하는 게이트 절연막(127)의 영역 위에 반도체 막(111)이 제공되어 있고, 게이트 절연막(127) 위에 반도체 막(119)이 제공되어 있다. 반도체 막(111) 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극(109a)을 포함하는 신호선(109)과 트랜지스터(103)의 드레인 전극(113a)을 포함하는 도전막(113)이 제공되어 있다. 게이트 절연막(127)에는 용량 선(115)에 달하는 개구(123)가 형성되어 있고, 개구(123)에 그리고 개구(123) 위에, 및 게이트 절연막(127) 및 반도체 막(119) 위에 도전막(125)이 제공되어 있다. 게이트 절연막(127), 신호선(109), 반도체 막(111), 도전막(113), 도전막(125), 및 반도체 막(119) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 및 절연막(132)이 제공되어 있다. 절연막(129), 절연막(131), 및 절연막(132)에는 도전막(113)에 달하는 개구(117)가 형성되어 있고, 개구(117)에 및 절연막(132) 위에 화소 전극(121)이 제공되어 있다. 화소 전극(121) 및 절연막(132) 위에 배향막으로서 기능하는 절연막(158)이 제공되어 있다. 기판(102)과, 주사선(107), 용량 선(115), 및 게이트 절연막(127) 각각 사이에는 하지 절연막이 제공될 수 있다는 점에 주목한다.
본 실시 형태에서 설명하는 용량 소자(105)에서, 반도체 막(111)과 마찬가지로 형성된 반도체 막(119)이 한 쌍의 전극 중 한쪽의 전극으로서 기능하고, 화소 전극(121)이 한 쌍의 전극 중 다른 쪽의 전극으로서 기능하며, 절연막(129), 절연막(131), 및 절연막(132)이 한 쌍의 전극 사이에 제공된 유전체막으로서 가능한다.
상기 구조의 구성 요소의 상세에 대해서 이하 설명한다.
기판(102)의 재질 등에 특별한 제한은 없지만, 적어도 반도체 장치의 제작 공정에서 행해지는 열처리에 견디기에 충분한 정도로 높은 내열성을 가질 필요가 있다. 기판의 예는 유리 기판, 세라믹 기판, 플라스틱 기판 등이고, 유리 기판으로서는, 바륨 보로실리케이트 유리 기판, 알루미노보로실리케이트 유리 기판, 또는 알루미노실리케이트 유리 기판 등의 무알칼리 유리 기판이 사용되는 것이 바람직하다. 또는, 스테인리스 합금 기판 등의 투광성을 갖지 않는 기판이 사용될 수도 있고, 그 경우에, 기판 표면에 절연막을 제공하는 것이 바람직하다. 기판(102)으로서, 석영 기판, 사파이어 기판, 단결정 반도체 기판, 다결정 반도체 기판, 화합물 반도체 기판, 및 SOI(silicon on insulator) 기판 중 어느 하나가 사용될 수 있다.
많은 양의 전류가 흐르는, 주사선(107) 및 용량 선(115)은 금속막을 사용하여 형성되는 것이 바람직하고; 대표적으로, 이들은 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd), 또는 스칸듐(Sc) 등의 금속 재료 또는 이들 재료 중 어느 하나를 주성분으로 포함하는 합금 재료를 사용한 단층 구조 또는 적층 구조를 갖도록 형성된다.
주사선(107) 및 용량 선(115)의 예는 실리콘을 포함하는 알루미늄을 사용한 단층 구조, 알루미늄 위에 티타늄을 적층한 2층 구조, 질화 티타늄 위에 티타늄을 적층한 2층 구조, 질화 티타늄 위에 텅스텐을 적층한 2층 구조, 질화 탄탈륨 위에 텅스텐을 적층한 2층 구조, Cu-Mg-Al 합금 위에 구리를 적층한 2층 구조, 및 질화 티타늄, 구리, 및 텅스텐을 이 순서로 적층한 3층 구조이다.
주사선(107) 및 용량 선(115)의 재료로서, 화소 전극(121)에 사용될 수 있는 투광성의 도전성 재료를 사용할 수 있다.
또한, 주사선(107) 및 용량 선(115)의 재료로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn계 산화물, 질소를 포함하는 In-Sn계 산화물, 질소를 포함하는 In-Ga계 산화물, 질소를 포함하는 In-Zn계 산화물, 질소를 포함하는 Sn계 산화물, 질소를 포함하는 In계 산화물, 또는 금속 질화물(InN, SnN 등)을 사용할 수 있다. 이들 재료는 각각 5eV(전자 볼트) 이상의 일함수를 갖는다. 트랜지스터(103)의 반도체 막(111)에 산화물 반도체를 사용하는 경우에, 주사선(107)(트랜지스터(103)의 게이트 전극)으로서 질소를 포함하는 금속 산화물을 사용함으로써, 트랜지스터(103)의 임계값 전압을 플러스 방향으로 시프트시킬 수 있고, 즉, 트랜지스터가 노멀리 오프 특성으로 될 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn계 산화물을 사용하는 경우에, 적어도 반도체 막(111)보다 높은 질소 농도, 구체적으로는 질소 농도가 7 원자% 이상의 In-Ga-Zn계 산화물을 사용할 수 있다.
주사선(107) 및 용량 선(115)은 저저항 재료인 알루미늄 또는 구리를 사용하여 형성되는 것이 바람직하다. 알루미늄 또는 구리를 사용함으로써, 신호 지연을 저감하여, 화상 품질을 높일 수 있다. 알루미늄은 낮은 내열성을 가지므로, 힐록(hillocks), 위스커(whiskers), 또는 마이그레이션(migration)에 의한 불량이 발생하기 쉽다는 점에 주목한다. 알루미늄의 마이그레이션을 방지하기 위해서, 알루미늄층 위에 몰리브덴, 티타늄, 텅스텐 등의, 알루미늄보다도 융점이 높은 금속 재료의 층을 적층하는 것이 바람직하다. 또한, 구리를 사용하는 경우에, 마이그레이션에 의한 불량과 구리 원소의 확산을 방지하기 위해서, 몰리브덴, 티타늄, 텅스텐 등의, 구리보다도 융점이 높은 금속 재료의 층을 적층하는 것이 바람직하다.
게이트 절연막(127)은, 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 및 Ga-Zn계 금속 산화물 등의 절연 재료 중 어느 것을 사용한 단층 구조 또는 적층 구조를 갖도록 형성된다. 반도체 막(111)인 산화물 반도체 막과 게이트 절연막(127) 사이의 계면 특성을 향상시키기 위해서, 적어도 반도체 막(111)과 접하는 게이트 절연막(127)에서의 영역은 산화 절연막을 사용하여 형성되는 것이 바람직하다.
또한, 게이트 절연막(127) 아래에 산소, 수소, 물 등에 대한 배리어성을 갖는 절연막을 제공함으로써 반도체 막(111)인 산화물 반도체 막으로부터의 산소의 외부에의 확산과 외부로부터 이 산화물 반도체 막에의 수소, 물 등의 침입을 방지할 수 있다. 산소, 수소, 물 등에 대한 배리어성을 갖는 절연막의 예는 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막, 및 질화 실리콘막이다.
게이트 절연막(127)은 하프늄 실리케이트(HfSiOx), 질소를 포함하는 하프늄 실리케이트(HfSixOyNz), 질소를 포함하는 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성될 수 있고, 이 경우에 트랜지스터(103)의 게이트 누설 전류를 저감할 수 있다.
게이트 절연막(127)은 이하의 적층 구조를 갖는 것이 바람직하다. 제1 질화 실리콘막으로서 결함량이 적은 질화 실리콘막을 제공하고, 제1 질화 실리콘막 위의 제2 질화 실리콘막으로서 수소 탈리량 및 암모니아 탈리량이 적은 질화 실리콘막을 제공하고, 제2 질화 실리콘막 위에 상기 게이트 절연막(127)에 사용된 것으로 나열한 산화 절연막 중 어느 하나를 제공하는 것이 바람직하다.
제2 질화 실리콘막으로서, 승온 탈리 가스 분석법에 의해 수소 분자의 탈리량이 5×1021 분자/cm3 미만, 바람직하게는 3×1021 분자/cm3 이하, 더욱 바람직하게는 1×1021 분자/cm3 이하이고, 암모니아 분자의 탈리량이 1×1022 분자/cm3 미만, 바람직하게는 5×1021 분자/cm3 이하, 더욱 바람직하게는 1×1021 분자/cm3 이하인 질화 절연막을 사용하는 것이 바람직하다. 제1 질화 실리콘막 및 제2 질화 실리콘막을 게이트 절연막(127)의 일부로서 사용함으로써, 게이트 절연막(127)으로서 결함량이 적고 수소 및 암모니아의 탈리량이 적은 게이트 절연막을 형성할 수 있다. 따라서, 게이트 절연막(127)에 포함되는 수소 및 질소가 반도체 막(111)에 들어가는 양을 저감할 수 있다.
산화물 반도체를 포함하는 트랜지스터에서 산화물 반도체 막과 게이트 절연막 간의 계면 또는 게이트 절연막에 포획 준위(계면 준위라고도 함)가 존재하면, 트랜지스터의 임계값 전압의 시프트, 대표적으로는, 임계값 전압의 마이너스 방향으로의 시프트 및 트랜지스터가 온 상태로 될 때 드레인 전류의 크기가 1자리 변화하는데 필요한 게이트 전압을 나타내는 서브스레숄드 계수(S값)의 증대의 원인이 된다. 이 결과, 트랜지스터 간에서 전기 특성이 변동된다고 하는 문제가 있다. 그러므로, 게이트 절연막으로서 결함량이 적은 질화 실리콘막을 사용하고 반도체 막(111)과 접하는 영역에 산화 절연막을 제공함으로써, 임계값 전압의 마이너스 시프트를 저감할 수 있고 S값의 증대를 최소화할 수 있다.
게이트 절연막(127)의 두께는 5nm 이상 400nm 이하, 바람직하게는 10nm 이상 300nm 이하, 더욱 바람직하게는 50nm 이상 250nm 이하이다.
반도체 막(111) 및 반도체 막(119)은 산화물 반도체 막이며, 이 산화물 반도체 막은 비정질, 단결정, 또는 다결정일 수 있다. 또한, 반도체 막(111)과 반도체 막(119)은 동일한 금속 원소를 사용하여 형성된다. 반도체 막(111)의 두께는 1nm 이상 100nm 이하, 바람직하게는 1nm 이상 50nm 이하, 더욱 바람직하게는 1nm 이상 30nm 이하, 더욱 더 바람직하게는 3nm 이상 20nm 이하이다.
반도체 막(111) 및 반도체 막(119)에 사용될 수 있는 산화물 반도체는 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상이다. 에너지 갭이 넓은 이러한 산화물 반도체를 사용함으로써 트랜지스터(103)의 오프 전류를 저감할 수 있다.
반도체 막(111)에 사용되는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 금속 산화물인 것이 바람직하다. 또는, 산화물 반도체는 In과 Zn의 양쪽을 포함하는 금속 산화물인 것이 바람직하다. 이 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 변동을 저감시키기 위해서, 산화물 반도체는 In과 Zn 중하나 또는 양쪽에 추가하여 하나 이상의 스테빌라이저를 포함하는 것이 바람직하다.
스테빌라이저의 예는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr)이다. 스테빌라이저의 다른 예는 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 및 루테튬(Lu) 등의 란타노이드이다.
반도체 막(111) 및 반도체 막(119)에 사용될 수 있는 산화물 반도체로서는, 예를 들어, 산화 인듐; 산화 주석; 산화 아연; 2종류의 금속을 포함하는 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, 또는 In-Ga계 산화물 등; 3종류의 금속을 포함하는 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등; 또는 4종류의 금속을 포함하는 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 또는 In-Hf-Al-Zn계 산화물 등을 사용할 수 있다.
여기서, "In-Ga-Zn계 산화물"이란 In, Ga, 및 Zn을 주성분으로서 포함하는 산화물을 의미하며 In, Ga, 및 Zn의 비율에는 특별한 제한이 없다. 또한, In-Ga-Zn계 산화물은 In, Ga, 및 Zn 이외의 금속 원소를 포함할 수 있다.
또한, 산화물 반도체로서 InMO3(ZnO)m (m>0)로 표기되는 재료를 사용할 수 있다. M은 Ga, Fe, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소, 또는 상기의 스테빌라이저로서의 원소를 나타낸다는 점에 주목한다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5),또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)의 원자수비의 In-Ga-Zn계 금속 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 금속 산화물을 사용할 수 있다. 금속 산화물의 원자수비에서 각 원자의 비율은 오차로서 ±20%의 범위 내에서 변동한다는 점에 주목한다.
상기 주어진 재료들에 한정되지 않고, 반도체 특성 및 전기 특성(전계 효과 이동도, 임계값 전압, 변동 등)에 따라 적절한 원자수비의 재료를 사용할 수 있다는 점에 주목한다. 또한, 필요한 반도체 특성을 얻기 위해서 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절히 설정하는 것이 바람직하다. 예를 들어, In-Sn-Zn계 산화물을 사용하는 경우에 비교적 용이하게 높은 전계 효과 이동도가 얻어질 수 있다. In-Ga-Zn계 산화물을 사용하는 경우에도, 벌크내 결함 밀도를 낮게 함으로써 전계 효과 이동도를 올릴 수 있다.
트랜지스터(103)의 소스 전극(109a)를 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 및 용량 소자(105)의 반도체 막(119)과 용량 선(115)을 전기적으로 접속하는 도전막(125)은 주사선(107) 및 용량 선(115)에 사용될 수 있는 재료를 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
트랜지스터(103)의 보호 절연막 및 용량 소자(105)의 유전체막으로서 기능하는 절연막(129, 131, 및 132)은 게이트 절연막(127)에 사용될 수 있는 재료를 사용하여 각각 형성된 절연막이다. 절연막(129) 및 절연막(131)을 산화 절연막으로 하고 절연막(132)을 질화 절연막으로 하는 것이 특히 바람직하다. 또한, 절연막(132)으로서 질화 절연막을 사용함으로써 외부로부터 수소나 물 등의 불순물이 트랜지스터(103)(특히, 반도체 막(111))에 침입하는 것을 억제할 수 있다. 절연막(129)은 반드시 제공될 필요가 없다는 점에 주목한다.
또한, 절연막(129) 및 절연막(131)의 한쪽 또는 양쪽으로서 화학양론적 조성의 것보다도 산소 함유량이 높은 산화 절연막이 사용되는 것이 바람직하다. 그 경우에, 이 산화물 반도체 막으로부터의 산소의 탈리를 방지할 수 있고, 산화 절연막에 포함되는 산소를 산화물 반도체 막에 들어가게 하여 산소 결손을 저감할 수 있다. 예를 들어, 이하의 특징을 갖는 산화 절연막을 사용할 때, 산화물 반도체 내의 산소 결손을 저감할 수 있다. 산화 절연막의 특징은 승온 탈리 가스 분석(이하, TDS 분석이라고 함)에 의해 측정될 때 산화 절연막으로부터의 산소 분자의 방출량이 1.0×1018 분자/cm3 이상이다. 절연막(129) 및 절연막(131)의 한쪽 또는 양쪽으로서 화학양론적 조성의 것보다도 산소 함유량이 높은 영역(산소 과잉 영역)을 부분적으로 포함하는 산화 절연막이 사용될 수 있다는 점에 주목한다. 적어도 반도체 막(111)과 중첩하는 영역에 이러한 산소 과잉 영역이 존재할 때, 이 산화물 반도체 막으로부터의 산소의 탈리를 방지하고 산소 과잉 영역에 포함되는 산소를 산화물 반도체 막에 들어가게 하여 산소 결손을 저감할 수 있다.
절연막(131)이 화학양론적 조성의 것보다도 산소 함유량이 높은 산화 절연막인 경우에, 절연막(129)은 산소가 투과하는 산화 절연막인 것이 바람직하다. 외부로부터 절연막(129)에 들어간 산소는 모두 절연막(129)을 통과해서 이동하지 않고 그 일부는 절연막(129)에 남는다. 또한, 처음부터 절연막(129)에 포함되어 있고 절연막(129)으로부터 외부로 이동하는 산소도 있다. 따라서, 절연막(129)은 산소의 높은 확산 계수를 갖는 것이 바람직하다.
절연막(129)은 반도체 막(111)인 산화물 반도체 막과 접하기 때문에, 절연막(129)은 산소가 투과하고 반도체 막(111)과의 낮은 계면 준위를 갖는 산화 절연막인 것이 바람직하다. 예를 들어, 절연막(129)은 절연막(131)보다도 결함 밀도가 낮은 산화 절연막인 것이 바람직하다. 구체적으로는, 전자 스핀 공명법에 의해 측정된 2.001의 g값(E'-center)에서 산화 절연막의 스핀 밀도가 3.0×1017spins/cm3 이하, 바람직하게는 5.0×1016spins/cm3 이하이다. 전자 스핀 공명법에 의해 측정된 2.001의 g값에서의 스핀 밀도는 절연막(129) 내의 댕글링 본드의 수에 대응한다.
절연막(129)은 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하의 두께를 가질 수 있다. 절연막(131)은 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하의 두께를 가질 수 있다.
절연막(132)으로서 질화 절연막이 사용되는 경우에, 절연막(129) 및 절연막(131)의 한쪽 또는 양쪽으로서 질소에 대한 배리어성을 갖는 절연막이 사용되는 것이 바람직하다. 예를 들어, 치밀한 산화 절연막이 질소에 대한 배리어성을 가질 수 있다. 구체적으로는, 25℃에서 0.5중량％의 불산을 사용할 때의 에칭 속도가 분당 10nm 이하인 산화 절연막이 사용되는 것이 바람직하다.
절연막(129) 및 절연막(131)의 한쪽 또는 양쪽으로서 산화 질화 실리콘 또는 질화 산화 실리콘 등의, 질소를 포함하는 산화 절연막이 사용되는 경우에, SIMS에 의해 측정되는 질소 농도는 SIMS 검출 하한 이상 3×1020atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이상 1×1020atoms/cm3 이하인 것이 바람직하다. 그 경우에, 트랜지스터(103)에 포함되는 반도체 막(111)에 들어가는 질소의 양을 적게 할 수 있고 질소를 포함하는 산화 절연막 자체의 결함량을 적게 할 수 있다.
절연막(132)으로서, 수소 함유량이 적은 질화 절연막을 제공할 수 있다. 이 질화 절연막은, 예를 들어, TDS 분석에 의해 측정될 때 질화 절연막으로부터의 수소 분자의 방출량이 5.0×1021/cm3 미만이고, 바람직하게는 3.0×1021/cm3 미만이고, 더욱 바람직하게는 1.0×1021/cm3 미만이다.
절연막(132)은 외부로부터 수소나 물 등의 불순물의 침입을 억제하기에 충분히 큰 두께를 가진다. 예를 들어, 그 두께는 50nm 이상 200nm 이하, 바람직하게는 50nm 이상 150nm 이하, 더욱 바람직하게는 50nm 이상 100nm 이하일 수 있다.
또한, 절연막(131)과 절연막(132) 사이에 유기 실란 가스를 사용한 CVD법에 의해 형성된 산화 실리콘막을 제공할 수 있다. 이 산화 실리콘막은 우수한 단차 피복성을 가지므로 트랜지스터(103)의 보호 절연막으로서 유용하다. 이 산화 실리콘막은 300nm 이상 600nm 이하의 두께로 형성될 수 있다. 유기 실란 가스로서는, 테트라에틸 오쏘실리케이트(TEOS)(화학식: Si(OC2H5)4); 테트라메틸실란(TMS)(화학식: Si(CH3)4)); 테트라메틸시클로테트라실록산(TMCTS); 옥타메틸시클로테트라실록산(OMCTS); 헥사메틸디실라잔(HMDS); 트리에톡시실란(SiH(OC2H5)3); 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물 중 어느 하나를 사용할 수 있다.
상기 설명에 따르면, 절연막(131)과 절연막(132) 사이에 상기 산화 실리콘막을 제공하고 절연막(132)으로서 상기 질화 절연막이 사용될 때, 외부로부터 수소나 물 등의 불순물이 반도체 막(111) 및 반도체 막(119)에 침입하는 것을 더 억제할 수 있다.
화소 전극(121)은 투광성 도전막을 사용하여 형성된다. 투광성 도전막은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성의 도전성 재료를 사용하여 형성된다.
이어서, 기판(150) 위의 소자부의 구조에 대해서 설명한다. 소자부는 기판(150)에 접하는 차광막(152), 차광막(152)에 접하고 화소 전극(121)과 대향하도록 제공되는 전극(대향 전극(154)), 및 대향 전극(154)에 접하고 배향막으로서 기능하는 절연막(156)을 포함한다.
차광막(152)은 백라이트 등의 광원 또는 외부로부터의 광이 트랜지스터(103)에 조사되는 것을 억제한다. 차광막(152)은 금속 또는 안료를 포함하는 유기 수지 등의 재료를 사용하여 형성될 수 있고 화소(101)의 트랜지스터(103) 위뿐만 아니라, 주사선 구동 회로(104), 신호선 구동 회로(106)(도 1a 참조) 위 등의 화소부(100) 이외의 영역에 제공될 수 있다.
서로 인접하는 차광막(152) 사이의 공간에 걸쳐서 소정의 파장의 광을 투과시키는 착색 막을 제공할 수 있다는 점에 주목한다. 나아가, 차광막(152) 및 착색 막과 대향 전극(154) 사이에 오버코트 막을 제공할 수 있다.
대향 전극(154)은 화소 전극(121)에 사용되는 것으로 주어진 투광성 도전성 재료 중 어느 하나를 적절히 사용하여 형성된다.
액정 소자(108)는 화소 전극(121), 대향 전극(154), 및 액정층(160)을 포함한다. 액정층(160)은 기판(102) 위의 소자부에 제공되고 배향막으로서 기능하는 절연막(158)과 기판(150) 위의 소자부에 제공되고 배향막으로서 기능하는 절연막(156) 사이에 끼어 있다. 또한, 화소 전극(121)은 액정층(160)을 사이에 개재하여 대향 전극(154)과 중첩한다.
배향막으로서 기능하는 절연막(156 및 158)은 폴리아미드 등의 범용 재료를 사용하여 형성될 수 있다.
여기서, 본 실시 형태에서 설명하는 화소(101)에 포함되는 각 구성 요소의 접속에 대해서 도 1c의 회로도 및 도 3의 단면도를 참조하여 설명한다.
도 1c는 도 1a에 도시한 반도체 장치에 포함되는 화소(101)의 상세한 회로도의 일례이다. 도 1c 및 도 3에 도시한 바와 같이, 트랜지스터(103)는 게이트 전극(107a)을 포함하는 주사선(107), 소스 전극(109a)를 포함하는 신호선(109), 및 드레인 전극(113a)를 포함하는 도전막(113)을 포함한다.
용량 소자(105)에서, 도전막(125)을 통하여 용량 선(115)과 접속되는 반도체 막(119)이 한쪽의 전극으로서 기능하고; 드레인 전극(113a)를 포함하는 도전막(113)에 접속되는 화소 전극(121)이 다른 쪽의 전극으로서 기능하고; 반도체 막(119)과 화소 전극(121) 사이에 제공되는 절연막(129, 131, 및 132)이 유전체막으로서 기능한다.
액정 소자(108)는 화소 전극(121), 대향 전극(154), 및 화소 전극(121)과 대향 전극 사이에 제공되는 액정층(160)을 포함한다.
반도체 막(111)과 동일한 구성을 가짐에도 불구하고, 용량 소자(105)에서 반도체 막(119)은 용량 소자(105)의 전극으로서 기능한다. 왜냐하면, 화소 전극(121)은 게이트 전극으로서 기능할 수 있고, 절연막(129, 131, 및 132)은 게이트 절연막으로서 기능할 수 있고, 용량 선(315)은 소스 전극 또는 드레인 전극으로서 기능할 수 있으므로, 용량 소자(105)가 트랜지스터와 마찬가지로 동작될 수 있고, 반도체 막(119)이 도통 상태로 될 수 있기 때문이다. 바꾸어 말하면, 용량 소자(105)는 금속 산화물 반도체(MOS) 캐패시터일 수 있다. 도 38에 도시한 바와 같이 임계값 전압(Vth)보다도 높은 전압이 MOS 캐패시터의 전극의 한쪽(용량 소자(105)의 화소 전극(121))에 가해질 때, MOS 캐패시터에 전력이 공급된다. 도 38에서, 횡축은 화소 전극에 가해지는 전압(V)을 나타내고, 종축은 용량(C)을 나타낸다. 용량 전압 측정(CV 측정) 시의 전압의 주파수가 프레임 주파수보다 낮은 경우에, 도 38의 CV 곡선이 얻어지는데, 즉, 임계값 전압 Vth는 0V 이상이다. 또한, 용량 선(115)에 공급되는 전위를 제어함으로써 반도체 막(119)을 도통 상태로 하여 반도체 막(119)이 용량 소자의 한쪽의 전극으로서 기능할 수 있다. 이 경우에, 도 39a에서와 같이, 용량 선(115)에 공급되는 전위가 이하와 같이 설정된다. 화소 전극(121)의 전위는 액정 소자(108)(도 1c 참조)를 동작시키기 위해서 비디오 신호의 중심 전위를 기준으로 하여 플러스 방향 및 마이너스 방향으로 변동한다. 용량 소자(105)(MOS 캐패시터)를 항상 도통 상태로 하기 위해서 용량 선(115)의 전위(VCs)는 항상 화소 전극(121)에 공급되는 전위보다도 용량 소자(105)(MOS 캐패시터)의 임계값 전압(Vth) 이상만큼 낮게 할 필요가 있다. 바꾸어 말하면, 반도체 막(119)은 반도체 막(111)과 동일한 구성이기 때문에, 용량 선(115)의 전위(VCs)는 화소 전극(121)에 공급되는 전위보다도 트랜지스터(103)의 임계값 전압 이상만큼 낮게 하여야 한다. 이렇게 함으로써, 반도체 막(119)을 항상 도통 상태로 할 수 있다. 도 39a 및 도 39b에서, GVss는 게이트 전극에 공급되는 로우 레벨 전위이며 GVdd는 트랜지스터(103)를 온 상태로 하기 위해 게이트 전극에 공급되는 하이 레벨 전위이다.
반도체 막(111) 위의 절연막(129)으로서 산소를 투과시키고 반도체 막(111)과 산화 절연막 간의 계면 준위가 적어지는 산화 절연막이 사용되고 절연막(131)으로서 산소 과잉 영역을 포함하는 산화 절연막 또는 화학양론적 조성의 것보다도 산소 함유량이 높은 산화 절연막이 사용될 때, 반도체 막(111)인 산화물 반도체 막에 산소를 용이하게 공급할 수 있고, 이 산화물 반도체 막으로부터의 산소의 탈리를 방지할 수 있고, 절연막(131)에 포함되는 이 산소를 산화물 반도체 막에 들어가게 할 수 있어서 산화물 반도체 막 내의 산소 결손을 저감할 수 있다. 따라서, 트랜지스터(103)가 노멀리 온 특성이 되는 것이 억제될 수 있고 용량 소자(105)(MOS 캐패시터)가 항상 도통 상태로 될 수 있도록 용량 선(115)에 공급되는 전위를 제어할 수 있으므로; 반도체 장치는 양호한 전기 특성 및 높은 신뢰성을 가질 수 있다.
절연막(131) 위의 절연막(132)으로서 질화 절연막을 사용함으로써, 외부로부터 수소나 물 등의 불순물이 반도체 막(111) 및 반도체 막(119)에 침입하는 것을 억제할 수 있다. 나아가, 절연막(132)으로서 수소 함유량이 낮은 질화 절연막을 사용함으로써, 트랜지스터(103) 및 용량 소자(105)(MOS 캐패시터)의 전기 특성의 변동을 억제할 수 있다.
또한, 화소(101) 내에 용량 소자(105)를 크게(대면적에) 형성할 수 있다. 따라서, 반도체 장치는 개구율을 높이면서 증대된 전하 용량을 가질 수 있다. 이 결과, 반도체 장치는 우수한 표시 품질을 가질 수 있다.
<반도체 장치의 제작 방법>
이어서, 상술한 반도체 장치에서 기판(102) 위의 소자부의 형성 방법에 대해서 도 4a 및 도 4b 및 도 5a 및 도 5b를 참조하여 설명한다.
먼저, 기판(102) 위에 주사선(107) 및 용량 선(115)을 형성한다. 주사선(107) 및 용량 선(115)을 덮도록 나중에 게이트 절연막(127)으로 가공되는 절연막(126)을 형성한다. 주사선(107)과 중첩하는 절연막(126)의 영역 위에 반도체 막(111)을 형성한다. 나중에 화소 전극(121)이 형성되는 영역과 중첩하도록 반도체 막(119)을 형성한다(도 4a 참조).
주사선(107) 및 용량 선(115)은 상기 열거한 재료 중 어느 하나를 사용하여 도전막을 형성하고, 이 도전막 위에 마스크를 형성하고, 이 마스크를 사용하여 가공함으로써 형성될 수 있다. 이 도전막은 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법 중 어느 하나에 의해 형성될 수 있다. 이 도전막의 두께는 특별히 한정되지 않고 형성 시간, 원하는 저항률 등을 고려하여 정해질 수 있다는 점에 주목한다. 이 마스크로서, 제1 포토리소그래피 공정에 의해 형성된 레지스트 마스크가 사용될 수 있다. 이 도전막은 건식 에칭 및 습식 에칭의 한쪽 또는 양쪽에 의해 가공될 수 있다.
절연막(126)은 게이트 절연막(127)에 사용될 수 있는 재료를 사용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법 중 어느 하나에 의해 형성될 수 있다.
게이트 절연막(127)에 산화 갈륨이 사용되는 경우에, 절연막(126)은 MOCVD(metal organic chemical vapor deposition)법에 의해 형성될 수 있다.
반도체 막(111) 및 반도체 막(119)은 상기 열거한 산화물 반도체 막 중 어느 하나를 적절히 선택해서 형성하고, 이 산화물 반도체 막 위에 마스크를 형성하고, 이 마스크를 사용하여 가공함으로써 형성될 수 있다. 그러므로, 반도체 막(111) 및 반도체 막(119)은 동일한 금속 원소를 사용하여 형성된다. 이 산화물 반도체 막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등에 의해 형성될 수 있다. 또는, 인쇄법이 이용될 때, 서로 분리된 반도체 막(111) 및 반도체 막(119)이 절연막(126) 위에 직접 형성될 수 있다. 스퍼터링법에 의해 이 산화물 반도체 막이 형성되는 경우에, 플라즈마를 발생시키기 위한 전원 장치로서 RF 전원 장치, AC 전원 장치, DC 전원 장치 등이 적절히 사용될 수 있다. 스퍼터링 가스로서, 희가스(대표적으로 아르곤), 산소 가스, 또는 희가스와 산소의 혼합 가스가 적절히 사용된다. 희가스와 산소의 혼합 가스를 사용하는 경우에, 희가스보다 산소의 가스 비율이 높은 것이 바람직하다. 또한, 타겟은 형성될 산화물 반도체 막의 조성에 따라 적절히 선택될 수 있다. 마스크로서, 제2 포토리소그래피 공정에 의해 형성된 레지스트 마스크가 사용될 수 있다. 이 산화물 반도체 막은 건식 에칭 및 습식 에칭의 한쪽 또는 양쪽에 의해 가공될 수 있다. 원하는 형태를 형성하도록 에칭이 행해질 수 있도록 재료에 따라 에칭 조건(에칭 가스, 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
반도체 막(111) 및 반도체 막(119)의 형성 후에 가열 처리를 하여 반도체 막(111) 및 반도체 막(119)인 산화물 반도체 막을 탈수소화 또는 탈수화하는 것이 바람직하다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상이고 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃도 이하, 더욱 바람직하게는 300℃ 이상 450℃도 이하이다. 이 가열 처리는 반도체 막(111) 및 반도체 막(119)으로 아직 가공되지 않은 산화물 반도체 막에 행해질 수 있다는 점에 주목한다.
이 가열 처리에서 사용된 가열 처리 장치는 전기로에 한정되지 않고; 가열 처리 장치로서, 가열된 가스 등의 매체에 의해 주어진 열 전도 또는 열 복사를 사용하여 피처리물을 가열하는 장치가 사용될 수 있다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리하는 장치이다.
이 가열 처리는 질소, 산소, 초 건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행해질 수 있다. 질소, 산소, 초 건조 공기, 또는 희가스는 수소, 물 등을 포함하지 않는 것이 바람직하다. 또는, 먼저 불활성 가스 분위기에서 가열한 후, 산소 분위기에서 가열할 수 있다. 처리 시간은 3분 내지 24시간이다.
기판(102)과 주사선(107) 및 용량 선(115)과 게이트 절연막(127) 사이에 하지 절연막을 제공하는 경우에, 이 하지 절연막은 다음 중 어느 하나를 사용하여 형성될 수 있다: 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등. 하지 절연막에 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용하면, 기판(102)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등이 반도체 막(111)에 확산하는 것을 억제할 수 있다. 하지 절연막은 스퍼터링법 또는 CVD법에 의해 형성될 수 있다.
절연막(126)에 용량 선(115)에 달하는 개구(123)을 형성하여 게이트 절연막(127)을 형성한 후, 트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 및 반도체 막(119) 및 용량 선(115)을 전기적으로 접속하는 도전막(125)을 형성한다(도 4b 참조).
개구(123)는 용량 선(115)과 중첩하는 절연막(126)의 영역의 일부를 노출하도록 제3 포토리소그래피 공정에 의해 마스크를 형성하고 이 마스크를 사용하여 가공함으로써 형성될 수 있다. 이 마스크의 형성 및 이 가공은 주사선(107) 및 용량 선(115)과 마찬가지로 행해질 수 있다.
신호선(109), 도전막(113), 및 도전막(125)은 신호선(109), 도전막(113), 및 도전막(125)에 사용될 수 있는 재료를 사용하여 도전막을 형성하고, 이 도전막 위에 제4 포토리소그래피 공정에 의해 마스크를 형성하고, 이 마스크를 사용하여 가공함으로써 형성될 수 있다.
이어서, 반도체 막(111), 반도체 막(119), 신호선(109), 도전막(113), 도전막(125), 및 게이트 절연막(127) 위에 절연막(128)을 형성하고, 절연막(128) 위에 절연막(130)을 형성하고, 절연막(130) 위에 절연막(133)을 형성한다(도 5a 참조). 절연막(128), 절연막(130), 및 절연막(133)은 연속해서 형성하는 것이 바람직한데, 이 경우에, 각각의 계면에 불순물이 혼입되는 것을 억제할 수 있다.
절연막(128)은 절연막(129)에 사용될 수 있는 재료를 사용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법 중 어느 하나에 의해 형성될 수 있다. 절연막(130)은 절연막(131)에 사용될 수 있는 재료를 사용하여 형성될 수 있다. 절연막(133)은 절연막(132)에 사용될 수 있는 재료를 사용하여 형성될 수 있다.
절연막(129)으로서 반도체 막(111)과 산화 절연막 간의 계면 준위가 적어지는 산화 절연막이 사용되는 경우에, 절연막(128)은 이하의 형성 조건 하에서 형성될 수 있다. 여기에서는, 이 산화 절연막으로서, 산화 실리콘막 또는 산화 질화 실리콘막이 형성된다. 이 형성 조건은, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 400℃ 이하, 더욱 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스의 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 도입해서 처리실 내의 압력을 20Pa 이상 250Pa 이하, 더욱 바람직하게는 40Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 것이다.
실리콘을 포함하는 퇴적성 기체의 대표예는 실란, 디실란, 트리실란, 및 불화 실란이다. 산화성 기체의 예는 산소, 오존, 일산화 이질소, 및 이산화 질소이다.
실리콘을 포함하는 퇴적성 기체량에 대한 산화성 기체량의 비를 100 이상으로 설정함으로써, 절연막(128)(절연막(129)) 내의 수소 함유량을 저감할 수 있고 절연막(128)(절연막(129)) 내의 댕글링 본드를 저감할 수 있다. 절연막(130)(절연막(131))으로부터 이동하는 산소는 절연막(128)(절연막(129)) 내의 댕글링 본드에 의해 포획되는 경우가 있으므로; 절연막(128)(절연막(129)) 내의 댕글링 본드가 저감되면, 절연막(130)(절연막(131)) 내의 산소를 효율적으로 반도체 막(111) 및 반도체 막(119)에 들어가게 하여 반도체 막(111) 및 반도체 막(119)인 산화물 반도체 막 내의 산소 결손을 저감할 수 있다. 이 결과, 이 산화물 반도체 막에 혼입되는 수소량을 저감할 수 있고 산화물 반도체 막 내의 산소 결손을 저감할 수 있다.
절연막(131)으로서 산소 과잉 영역을 포함하는 상기 산화 절연막 또는 화학양론적 조성의 것보다도 산소 함유량이 높은 산화 절연막이 사용되는 경우에, 절연막(130)은 이하의 형성 조건 하에서 형성될 수 있다. 여기에서는, 이 산화 절연막으로서, 산화 실리콘막 또는 산화 질화 실리콘막이 형성된다. 이 형성 조건은, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 260℃도 이하, 더욱 바람직하게는 180℃ 이상 230℃도 이하로 유지하고, 처리실에 원료 가스를 도입해서 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 것이다.
절연막(130)의 원료 가스로서, 절연막(128)에 사용될 수 있는 원료 가스가 사용될 수 있다.
절연막(130)의 형성 조건에 대해서는, 상기 압력을 갖는 처리실에 상기 파워 밀도를 갖는 고주파 전력을 공급함으로써, 플라즈마 중의 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하고, 원료 가스의 산화가 진행하므로; 절연막(130) 중의 산소 함유량이 화학양론적 조성보다도 높아진다. 한편, 기판 온도가 상기 온도 범위 내에서 형성된 막에서는, 실리콘과 산소 간의 결합력이 약하기 때문에, 후속 공정의 가열 처리에 의해 막중의 산소의 일부가 탈리한다. 따라서, 화학양론적 조성의 것보다도 산소 함유량이 높고 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 형성할 수 있다. 반도체 막(111) 위에 절연막(128)이 제공되어 있다. 따라서, 절연막(130)을 형성하는 공정에서, 절연막(128)이 반도체 막(111)의 보호막이 된다. 그러므로, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(130)을 형성할 때에도, 반도체 막(111)에의 손상이 크지 않게 된다.
절연막(130)의 막 두께를 두껍게 함으로써, 가열에 의해 탈리하는 산소의 양을 많이 할 수 있으므로; 절연막(130)은 절연막(128)보다 두껍게 형성되는 것이 바람직하다. 절연막(128)이 제공되기 때문에, 절연막(130)을 두껍게 형성하는 경우에도 피복성을 양호하게 할 수 있다.
절연막(132)으로서 수소 함유량이 적은 질화 절연막이 사용되는 경우에, 절연막(133)은 이하의 형성 조건 하에서 형성될 수 있다. 여기에서는, 이 질화 절연막으로서, 질화 실리콘막이 형성된다. 이 형성 조건은, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 400℃ 이하, 더욱 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입해서 처리실 내의 압력을 100Pa 이상 250Pa 이하로 하고, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 것이다.
절연막(133)의 원료 가스로서, 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예는 실란, 디실란, 트리실란, 및 불화 실란이다. 또한, 질소의 암모니아에 대한 유량비는 바람직하게는 5 이상 50 이하, 더 바람직하게는 10 이상 50 이하이다. 원료 가스로서 암모니아를 사용함으로써 실리콘을 포함하는 퇴적성 기체 및 질소의 분해를 용이하게 할 수 있다. 이는 암모니아가 플라즈마 에너지 또는 열에너지에 의해 해리되고, 해리에 의해 발생되는 에너지가 실리콘을 포함하는 퇴적성 기체 분자의 결합 및 질소 분자의 결합 분해에 기여하기 때문이다. 상기 조건 하에서, 수소 함유량이 적고 외부로부터 수소나 물 등의 불순물의 침입을 억제할 수 있는 질화 실리콘막을 형성할 수 있다.
절연막(130)과 절연막(133) 사이에 유기 실란 가스를 사용한 CVD법에 의해 산화 실리콘막을 형성할 수 있다는 점에 주목한다.
적어도 절연막(130)을 형성한 후에 가열 처리를 행하여 절연막(128) 또는 절연막(130)에 포함되는 과잉 산소를 반도체 막(111)에 들어가게 하여 반도체 막(111)인 산화물 반도체 막의 산소 결손을 저감하는 것이 바람직하다. 이 가열 처리는 반도체 막(111) 및 반도체 막(119)의 탈수소화 또는 탈수화를 행하는 가열 처리의 상세에 따라 적절히 행해질 수 있다.
절연막(130)과 절연막(133) 사이에 유기 실란 가스를 사용한 CVD법에 의해 산화 실리콘막을 형성하는 경우에, 절연막(130)으로서 화학양론적 조성의 것보다도 산소 함유량이 높고 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 형성하고, 절연막(130)을 형성한 후에 350℃의 가열 처리를 행하여 절연막(130)에 포함되는 과잉 산소를 반도체 막(111)에 들어가게 한다. 상기 열거한 유기 실란 가스 중 어느 하나를 사용하여 기판 온도를 350℃로 유지한 CVD법에 의해 산화 실리콘막을 형성한 후, 절연막(133)으로서 기판 온도를 350℃로 한 상태에서 수소 함유량이 적은 질화 절연막을 형성한다.
이어서, 절연막(128), 절연막(130), 및 절연막(133)의 도전막(113)과 중첩하는 영역 위에 제5 포토리소그래피 공정에 의해 마스크를 형성한 후, 절연막(128), 절연막(130), 및 절연막(133)을 에칭하여 도전막(113)에 달하는 개구(117)를 형성한다(도 5b 참조). 개구(117)는 개구(123)와 마찬가지로 형성될 수 있다.
마지막으로, 화소 전극(121)을 형성하여, 기판(102) 위에 소자부가 형성될 수 있다(도 3 참조). 화소 전극(121)은 상기 열거한 재료 중 어느 하나를 사용하여 개구(117)를 통하여 도전막(113)에 접하는 도전막을 형성하고, 이 도전막 위에 제6 포토리소그래피 공정에 의해 마스크를 형성하고, 이 마스크를 사용하여 가공함으로써 형성될 수 있다. 또한, 이 마스크의 형성 및 이 가공은 주사선(107) 및 용량 선(115)과 마찬가지 방식으로 행해질 수 있다.
<변형예 1>
본 발명의 한 실시 형태인 반도체 장치에서, 용량 소자의 한쪽의 전극인 반도체 막과 용량 선의 접속을 적절히 변경할 수 있다. 예를 들어, 개구율을 높이기 위해서, 도전막을 사이에 개재하지 않고 용량 선에 직접 반도체 막이 접하는 구조가 이용될 수 있다. 본 구조의 구체예에 대해서 도 6 및 도 7을 참조하여 설명한다. 여기에서는, 도 2 및 도 3를 참조하여 설명한 용량 소자(105)와 다른 용량 소자(145)에 대해서만 설명한다. 도 6은 화소(141)의 상면도이며, 도 7은 도 6의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이다.
화소(141)에서, 용량 소자(145)의 한쪽의 전극으로서 기능하는 반도체 막(119)은 개구(143)를 통하여 용량 선(115)에 직접 접하고 있다. 도 3의 용량 소자(105)와 다르게, 도전막(125)을 사이에 개재하지 않고 반도체 막(119)이 용량 선(115)에 직접 접하고 있고 차광막이 되는 도전막(125)이 형성되지 않으므로, 화소(141)의 개구율을 더 높일 수 있다. 상기 구조를 얻기 위해서, 도 4a에서 반도체 막(111 및 119)을 형성하기 전에 용량 선(115)을 노출하는 개구를 형성한다.
도 7에서는 개구(143)를 용량 선(115) 위에만 형성했지만, 도 8에 도시한 바와 같이 용량 선(115)의 일부 및 기판(102)의 일부를 노출하도록 개구를 형성할 수 있고 용량 선(115) 및 기판(102) 위에 반도체 막(119)을 형성할 수 있으므로, 반도체 막(119)이 용량 선(115)과 접하는 면적을 증대시킬 수 있다. 상기 구조를 얻기 위해서, 도 4a에서 반도체 막(111 및 119)을 형성하기 전에 용량 선(115)의 일부 및 기판(102)의 일부를 노출하는 개구를 형성하여, 개구율을 높일 수 있고 용량 소자(146)을 용이하게 도통 상태로 할 수 있다.
<변형예 2>
본 발명의 한 실시 형태인 반도체 장치에서, 용량 소자의 한 쪽의 전극인 반도체 막과 용량 선을 전기적으로 접속하는 도전막을 적절히 변경할 수 있다. 예를 들어, 이 반도체 막과 도전막 간의 접촉 저항을 저감시키기 위해서, 이 도전막을 이 반도체 막의 외주를 따라 접해서 제공할 수 있다. 본 구조의 구체예에 대해서 도 9 및 도 10a 및 도 10b를 참조하여 설명한다. 여기에서는, 도 2 및 도 3을 참조하여 설명한 도전막(125)과 다른 도전막(167)에 대해서만 설명한다. 도 9는 화소(161)의 상면도이며, 도 10a는 도 9의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이며, 도 10b는 도 9의 일점쇄선 D1-D2를 따라 절취한 단면도이다.
화소(161)에서, 도전막(167)은 반도체 막(119)의 외주를 따라 접하고 개구(123)를 통하여 용량 선(115)과 접하고 있다(도 9 참조). 도전막(167)은 트랜지스터(103)의 소스 전극을 포함하는 신호선(109) 및 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)과 동일한 형성 공정에서 형성되므로, 차광성을 가질 수 있고; 이 때문에, 도전막(167)은 루프 형상으로 형성되는 것이 바람직하다. 도 9의 화소(161)의 구조는 도전막(167)을 제외하고, 도 2와 마찬가지이다.
도 10a 및 도 10b에 도시한 바와 같이, 화소(161)에서, 도전막(167)은 용량 소자(165)의 반도체 막(119)의 단부를 덮고 단부를 따라 제공된다.
도 9 및 도 10a 및 도 10b에 도시한 구성에서, 도전막(167)은 위에서 보아서 루프 형상으로 형성되어 있으나; 반도체 막(119)과 접하고 있는 도전막(167)의 부분이 전체적으로 용량 선(115)과 전기적으로 접속되지 않아도 된다. 바꾸어 말하면, 도전막(167)과 동일한 형성 공정에서 형성되는 도전막이 도전막(167)과 분리된 상태에서 반도체 막(119)에 접해서 제공될 수 있다.
<변형예 3>
본 발명의 한 실시 형태인 반도체 장치에서, 용량 소자에 포함되는 반도체 막 및 용량 선의 구성을 적절히 변경할 수 있다. 본 구조의 구체예에 대해서 도 11 및 도 12를 참조하여 설명한다. 여기에서는, 도 2 및 도 3을 참조하여 설명한 반도체 막(119) 및 용량 선(115)과 다른 반도체 막(177) 및 용량 선(175)에 대해서만 설명한다. 도 11은 화소(171)의 상면도이며, 여기서 용량 선(175)은 신호선(109)과 평행 방향으로 연장하도록 제공되어 있다. 신호선(109) 및 용량 선(175)은 신호선 구동 회로(106)(도 1a 참조)에 전기적으로 접속되어 있다.
용량 소자(173)는 신호선(109)과 평행 방향으로 연장하도록 제공된 용량 선(175)과 접속되어 있다. 용량 소자(173)는 반도체 막(111)과 마찬가지로 형성되고 산화물 반도체를 포함하는 반도체 막(177), 화소 전극(121), 및 유전체막으로서 트랜지스터(103) 위에 형성되는 절연막(도 11에 도시하지 않음)을 포함한다. 반도체 막(177), 화소 전극(121), 및 유전체막은 투광성을 갖기 때문에; 용량 소자(173)는 투광성이다.
계속해서, 도 12는 도 11의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이다.
용량 소자(173)에서, 반도체 막(111)과 마찬가지로 형성된 반도체 막(177)이 한 쌍의 전극 중 한쪽의 전극이며, 화소 전극(121)은 한 쌍의 전극 중 다른 쪽의 전극이며, 절연막(129), 절연막(131), 및 절연막(132)이 한 쌍의 전극 사이에 제공된 유전체막이다.
용량 선(175)은 신호선(109) 및 도전막(113)과 동시에 형성될 수 있다. 용량 선(175)을 반도체 막(177)에 접해서 제공할 때, 반도체 막(177)과 용량 선(175)이 서로 접촉하는 면적을 증대시킬 수 있다.
도 11에 도시한 화소(171)는 주사선(107)과 평행한 변보다 신호선(109)과 평행한 변 쪽이 긴 형상을 갖지만; 도 13에 도시한 화소(172)와 같이, 화소(171)는 신호선(109)과 평행한 변보다 주사선(107)과 평행한 변 쪽이 긴 형상을 갖고, 용량 선(176)이 신호선(109)과 평행 방향으로 연장하도록 제공될 수 있다. 신호선(109) 및 용량 선(176)은 신호선 구동 회로(106)(도 1a 참조)에 전기적으로 접속되어 있다.
용량 소자(174)는 신호선(109)과 평행 방향으로 연장하도록 제공된 용량 선(176)과 접속되어 있다. 용량 소자(174)는 반도체 막(111)과 마찬가지로 형성되고 산화물 반도체를 포함하는 반도체 막(178), 화소 전극(121), 및 유전체막으로서 트랜지스터(103) 위에 형성되는 절연막(도 13에 도시하지 않음)을 포함한다. 반도체 막(178), 화소 전극(121), 및 유전체막은 투광성을 갖기 때문에; 용량 소자(174)는 투광성이다.
계속해서, 도 14는 도 13의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이다.
용량 소자(174)에서, 반도체 막(111)과 마찬가지로 형성된 반도체 막(178)이 한 쌍의 전극 중 한쪽의 전극이며, 화소 전극(121)이 한 쌍의 전극 중 다른 쪽의 전극이며, 절연막(129), 절연막(131), 및 절연막(132)이 한 쌍의 전극 사이에 제공된 유전체막이다.
용량 선(176)은 신호선(109) 및 도전막(113)과 동시에 형성될 수 있다. 용량 선(176)을 반도체 막(178)에 접해서 제공할 때, 반도체 막(178)과 용량 선(176)이 서로 접촉하는 면적을 증대시킬 수 있다. 화소(172)는 주사선(107)과 평행한 변보다 신호선(109)과 평행한 변 쪽이 짧은 형상을 가지므로; 도 11에 도시한 화소(171)와 비교하여 화소 전극(121)이 용량 선(176)과 중첩하는 면적을 축소할 수 있고, 개구율을 높일 수 있다.
<변형예 4>
본 발명의 한 실시 형태인 반도체 장치에서, 용량 소자의 한 쪽의 전극 및 용량 선은 반도체 막(구체적으로는, 산화물 반도체 막)을 사용하여 형성될 수 있다. 구체예를 도 37을 참조하여 설명한다. 여기에서는, 도 2를 참조하여 설명한 반도체 막(119) 및 용량 선(115)과 다른 반도체 막(198)에 대해서만 설명한다. 도 37은 화소(196)의 상면도이며, 화소(196)에 용량 소자(197)의 한쪽의 전극 및 용량 선으로서 기능하는 반도체 막(198)이 제공되어 있다. 반도체 막(198)은 신호선(109)과 평행 방향으로 연장한 영역을 갖고 이 영역은 용량 선으로서 기능한다. 반도체 막(198)에서, 화소 전극(121)과 중첩하는 영역은 용량 소자(197)의 한쪽의 전극으로서 기능한다. 반도체 막(198)은 화소(196)에 제공되는 트랜지스터(103)의 반도체 막(111)과 동시에 형성될 수 있다.
1행의 화소(196)에 대하여 반도체 막(198)으로서 연속하는 산화물 반도체 막이 제공되는 경우에, 반도체 막(198)은 주사선(107)과 중첩한다. 이 때문에, 반도체 막(198)은 주사선(107)의 전위 변화의 영향으로 인해 용량 선 및 용량 소자(197)의 한쪽의 전극으로서 기능하지 않는 경우가 있다. 따라서, 반도체 막(198)은 도 37에 도시한 바와 같이 서로 이격해서 각 화소(196)에 제공된다. 또한, 서로 이격해서 제공된 반도체 막(198)은 신호선(109) 및 도전막(113)과 동시에 형성될 수 있는 도전막(199)을 사용하여 서로 전기적으로 접속되는 것이 바람직하다. 상기 구조로 함으로써, 도전막(199)과 접속되지 않는 반도체 막(198)의 영역이 화소 전극(121)과 중첩함으로써, 이 영역에서의 반도체 막(198)의 저항을 저감할 수 있으므로, 반도체 막(198)이 용량 선 및 용량 소자(197)의 한쪽의 전극으로서 기능한다.
도시하지 않았지만, 주사선(107)과 중첩하는 반도체 막(198)의 영역이 주사선(107)의 전위 변화에 의해 영향을 받지 않는 경우에 반도체 막(198)으로서 화소(196)에 대해서 주사선(107)과 중첩하도록 1개의 산화물 반도체 막이 제공될 수 있다. 바꾸어 말하면, 1행의 화소(196)에 대하여 반도체 막(198)으로서 연속하는 산화물 반도체 막이 제공될 수 있다.
도 37에서는, 반도체 막(198)의 용량 선으로서 기능하는 영역이 신호선(109)과 평행 방향으로 연장하지만; 용량 선으로서 기능하는 영역은 주사선(107)과 평행 방향으로 연장할 수 있다. 반도체 막(198)의 용량 선으로서 기능하는 영역이 주사선(107)과 평행 방향으로 연장하는 경우에, 트랜지스터(103) 및 용량 소자(197)에서, 반도체 막(111) 및 반도체 막(198)과, 신호선(109) 및 도전막(113) 사이에 절연막을 제공함으로써 반도체 막(111) 및 반도체 막(198)을 신호선(109) 및 도전막(113)과 전기적으로 분리시킬 필요가 있다.
상기 설명에 따르면, 화소(196)와 같이 화소에 제공되는 용량 소자의 한쪽의 전극 및 용량 선으로서 투광성 산화물 반도체 막을 제공할 때, 화소의 개구율을 높일 수 있다.
<변형예 5>
본 발명의 한 실시 형태인 반도체 장치에서, 용량 선의 구성을 적절히 변경할 수 있다. 본 구조에 대해서 도 35를 참조하여 설명한다. 도 35에서는, 도 2를 참조하여 설명한 용량 선(115)과 다르게, 인접하는 2개의 화소 사이에 용량 선이 위치한다.
도 35는 신호선(409)이 연장하는 방향에서 서로 인접하는 화소 사이에 용량 선이 제공되어 있는 구성을 도시한다. 도 48은 주사선(437)이 연장하는 방향에서 서로 인접하는 화소 사이에 용량 선이 제공되어 있는 구성을 도시한다.
도 35는 신호선(409)이 연장하는 방향에서 서로 인접하는 화소(401_1 및 401_2)의 상면도이다.
주사선(407_1 및 407_2)은 서로 평행하며 신호선(409)에 직교하거나 대략 직교하는 방향으로 연장하도록 제공되어 있다. 주사선(407_1 및 407_2) 사이에, 주사선(407_1 및 407_2)과 평행하게 용량 선(415)이 제공되어 있다. 용량 선(415)은 화소(401_1)에 제공되는 용량 소자(405_1) 및 화소(401_2)에 제공되는 용량 소자(405_2)에 접속된다. 화소(401_1) 및 화소(401_2)의 상면 형상 및 구성 요소의 위치는 용량 선(415)에 대하여 대칭이다.
화소(401_1)에는 트랜지스터(403_1), 트랜지스터(403_1)에 접속되는 화소 전극(421_1), 및 용량 소자(405_1)가 제공된다.
트랜지스터(403_1)는 주사선(407_1) 및 신호선(409)이 서로 교차하는 영역에 제공되어 있다. 트랜지스터(403_1)는 적어도 채널 형성 영역을 포함하는 반도체 막(411_1), 게이트 전극, 게이트 절연막(도 35에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 반도체 막(411_1)과 중첩하는 주사선(407_1)의 영역은 트랜지스터(403_1)의 게이트 전극으로서 기능한다. 반도체 막(411_1)과 중첩하는 신호선(409)의 영역은 트랜지스터(403_1)의 소스 전극으로서 기능한다. 반도체 막(411_1)과 중첩하는 도전막(413_1)의 영역은 트랜지스터(403_1)의 드레인 전극으로서 기능한다. 도전막(413_1) 및 화소 전극(421_1)은 개구(417_1)를 통하여 서로 접속된다.
용량 소자(405_1)는 개구(423)에 그리고 개구(423) 위에 제공된 도전막(425)을 통하여 용량 선(415)과 전기적으로 접속되어 있다. 용량 소자(405_1)는 산화물 반도체를 포함하는 반도체 막(419_1), 화소 전극(421_1), 및 유전체막으로서 트랜지스터(403_1) 위에 형성되는 절연막(도 35에 도시하지 않음)을 포함한다. 반도체 막(419_1), 화소 전극(421_1), 및 유전체막은 투광성을 갖기 때문에; 용량 소자(405_1)는 투광성이다.
화소(401_2)에는 트랜지스터(403_2), 트랜지스터(403_2)와 접속되는 화소 전극(421_2), 및 용량 소자(405_2)가 제공된다.
트랜지스터(403_2)는 주사선(407_2) 및 신호선(409)이 서로 교차하는 영역에 제공되어 있다. 트랜지스터(403_2)는 적어도 채널 형성 영역을 포함하는 반도체 막(411_2), 게이트 전극, 게이트 절연막(도 35에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 반도체 막(411_2)과 중첩하는 주사선(407_2)의 영역은 트랜지스터(403_2)의 게이트 전극으로서 기능한다. 반도체 막(411_2)과 중첩하는 신호선(409)의 영역은 트랜지스터(403_2)의 소스 전극으로서 기능한다. 반도체 막(411_2)과 중첩하는 도전막(413_2)의 영역은 트랜지스터(403_2)의 드레인 전극으로서 기능한다. 도전막(413_2) 및 화소 전극(421_2)은 개구(417_2)를 통하여 서로 접속된다.
용량 소자(405_2)는 용량 소자(405_1)와 마찬가지로 개구(423)에 그리고 개구(423) 위에 제공된 도전막(425)을 통하여 용량 선(415)과 전기적으로 접속되어 있다. 용량 소자(405_2)는 산화물 반도체를 포함하는 반도체 막(419_2), 화소 전극(421_2), 및 유전체막으로서 트랜지스터(403_2) 위에 형성되는 절연막(도 35에 도시하지 않음)을 포함한다. 반도체 막(419_2), 화소 전극(421_2), 및 유전체막은 투광성을 갖기 때문에; 용량 소자(405_2)는 투광성이다.
트랜지스터(403_1 및 403_2) 및 용량 소자(405_1 및 405_2)의 단면 구조는 도 3에 도시한 트랜지스터(103) 및 용량 소자(105)와 마찬가지이므로 그 설명은 여기서 생략한다.
도 35에서 신호선(409)이 연장하는 방향에서 서로 인접하는 화소 사이에 용량 선이 제공되어 있지만, 도 48에서와 같이 주사선(437)이 연장하는 방향에서 서로 인접하는 화소 사이에 용량 선이 제공될 수 있다.
도 48은 주사선(437)이 연장하는 방향에서 서로 인접하는 화소(431_1 및 431_2)의 상면도이다.
신호선(439_1 및 439_2)은 서로 평행하며 주사선(437)에 직교하거나 대략 직교하는 방향으로 연장하도록 제공되어 있다. 신호선(439_1 및 439_2) 사이에, 신호선(439_1 및 439_2)과 서로 평행하게 용량 선(445)이 제공되어 있다. 용량 선(445)은 화소(431_1)에 제공되는 용량 소자(435_1) 및 화소(431_2)에 제공되는 용량 소자(435_2)에 접속된다. 화소(431_1) 및 화소(431_2)의 상면 형상 및 구성 요소의 위치는 용량 선(445)에 대하여 대칭이다.
화소(431_1)에는 트랜지스터(433_1), 트랜지스터(433_1)에 접속되는 화소 전극(451_1), 및 용량 소자(435_1)가 제공된다.
트랜지스터(433_1)는 주사선(437) 및 신호선(439_1)이 서로 교차하는 영역에 제공되어 있다. 트랜지스터(433_1)는 적어도 채널 형성 영역을 포함하는 반도체 막(441_1), 게이트 전극, 게이트 절연막(도 48에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 반도체 막(441_1)과 중첩하는 주사선(437)의 영역은 트랜지스터(433_1)의 게이트 전극으로서 기능한다. 반도체 막(441_1)과 중첩하는 신호선(439_1)의 영역은 트랜지스터(433_1)의 소스 전극으로서 기능한다. 반도체 막(441_1)과 중첩하는 도전막(443_1)의 영역은 트랜지스터(433_1)의 드레인 전극으로서 기능한다. 도전막(443_1) 및 화소 전극(421_1)은 개구(447_1)를 통하여 서로 접속된다.
용량 소자(435_1)은 용량 선(445)과 전기적으로 접속되어 있다. 용량 소자(435_1)는 산화물 반도체를 포함하는 반도체 막(449_1), 화소 전극(451_1), 및 유전체막으로서 트랜지스터(433_1) 위에 형성되는 절연막(도 48에 도시하지 않음)을 포함한다. 반도체 막(449_1), 화소 전극(451_1), 및 유전체막은 투광성을 갖기 때문에; 용량 소자(435_1)는 투광성이다.
화소(431_2)에는 트랜지스터(433_2), 트랜지스터(433_2)에 접속되는 화소 전극(451_2), 및 용량 소자(435_2)가 제공된다.
트랜지스터(433_2)는 주사선(437) 및 신호선(439_2)이 서로 교차하는 영역에 제공되어 있다. 트랜지스터(433_2)는 적어도 채널 형성 영역을 포함하는 반도체 막(441_2), 게이트 전극, 게이트 절연막(도 48에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 반도체 막(441_2)과 중첩하는 주사선(437)의 영역은 트랜지스터(433_2)의 게이트 전극으로서 기능한다. 반도체 막(441_2)과 중첩하는 신호선(439_2)의 영역은 트랜지스터(433_2)의 소스 전극으로서 기능한다. 반도체 막(441_2)과 중첩하는 도전막(443_2)의 영역은 트랜지스터(433_2)의 드레인 전극으로서 기능한다. 도전막(443_2) 및 화소 전극(451_2)은 개구(447_2)를 통하여 서로 접속된다.
용량 소자(435_2)는 용량 소자(435_1)와 마찬가지로 용량 선(445)과 전기적으로 접속되어 있다. 용량 소자(435_2)는 산화물 반도체를 포함하는 반도체 막(449_2), 화소 전극(451_2), 및 유전체막으로서 트랜지스터(433_2) 위에 형성되는 절연막(도 48에 도시하지 않음)을 포함한다. 반도체 막(449_2), 화소 전극(451_2), 및 유전체막은 투광성을 갖기 때문에, 용량 소자(435_2)는 투광성이다.
트랜지스터(433_1 및 433_2), 및 용량 소자(435_1 및 435_2)의 단면 구조는 도 3에 도시한 트랜지스터(103) 및 용량 소자(105)과 마찬가지이므로 그 설명은 여기서 생략한다.
위에서 본 구조에서, 서로 인접하는 2개의 화소 사이에 용량 선을 제공하여 화소에 포함되는 용량 소자와 용량 선을 접속함으로써, 용량 선의 수를 삭감할 수 있다. 이 결과, 각 화소에 용량 선을 제공하는 구조의 경우와 비교하여 화소의 개구율을 더 높일 수 있다.
<변형예 6>
화소(101, 141, 151, 161, 171, 172, 401_1, 및 401_2)에서 화소 전극(121)과 도전막(113) 사이에 발생하는 기생 용량 및 화소 전극(121)과 도전막(125) 사이에 발생하는 기생 용량을 저감하기 위해서, 도 15의 단면도에 도시한 바와 같이 이 기생 용량이 발생하는 영역에 유기 절연막(134)을 제공할 수 있다. 도 15의 구성은 유기 절연막(134)을 제외하고, 도 3과 동일하다. 여기에서는, 도 3의 구성에 포함되지 않는 유기 절연막(134)에 대해서만 설명한다.
유기 절연막(134)으로서는, 감광성 유기 수지 또는 비 감광성의 유기 수지가 사용될 수 있고; 예를 들어, 아크릴 수지, 벤조시클로부텐계 수지, 에폭시 수지, 실록산계 수지 등이 사용될 수 있다. 또한, 유기 절연막(134)으로서는 폴리아미드가 사용될 수 있다.
유기 절연막(134)은 상기 열거한 재료 중 어느 하나를 사용하여 유기 수지막을 형성하고 이 유기 수지막을 가공함으로써 형성될 수 있다. 유기 절연막(134)으로서 감광성의 유기 수지가 사용될 때, 유기 절연막(134)의 형성 시에 레지스트 마스크가 불필요하게 되고, 공정이 간략화될 수 있다. 이 유기 절연막의 형성 방법은 특별히 한정되지 않고 사용되는 재료에 따라 적절히 선택될 수 있다는 점에 주목한다. 예를 들어, 스핀 코팅, 디핑, 스프레이 도포, 액적 토출법(예를 들어, 잉크젯법), 스크린 인쇄, 오프셋 인쇄 등이 이용될 수 있다.
일반적으로, 유기 수지는 수소나 물을 많이 포함하므로; 유기 수지가 트랜지스터(103)(특히, 반도체 막(111)) 위에 제공되면, 유기 수지에 포함되는 수소나 물이 트랜지스터(103)(특히, 반도체 막(111))에 확산하고, 트랜지스터(103)의 전기 특성을 열화시킬 수 있다. 이 때문에, 적어도 반도체 막(111)에 중첩하는 절연막(132)의 부분 위에는 유기 절연막(134)을 제공하지 않는 것이 바람직하다. 바꾸어 말하면, 적어도 반도체 막(111)에 중첩하는 영역 위의 유기 수지막은 제거되는 것이 바람직하다.
도 16은 도 15에 도시한 화소(101)의 상면도이다. 도 15의 단면도는 도 16의 일점쇄선 A1-A2, B1-B2, 및 C1-C2를 따라 절취한 단면에 상당한다. 도 16에서, 유기 절연막(134)은 간단화를 위해서 도시되어 있지 않으나; 이점쇄선으로 표시된 영역은 유기 절연막(134)이 제공되지 않은 영역이다.
<변형예 7>
본 발명의 한 실시 형태인 반도체 장치에서, 화소 내에 제공되는 트랜지스터의 형상은 도 2 및 도 3에 도시한 트랜지스터의 형상에 한정되지 않고, 적절히 변경할 수 있다. 예를 들어, 도 17에 도시한 바와 같이, 화소(151)에서, 트랜지스터(169)는 신호선(109)에 포함되는 트랜지스터(103)의 소스 전극이 U자형 (또는 C자형, 꺾쇠괄호형, 또는 말굽형)으로, 드레인 전극을 포함하는 도전막(113)을 부분적으로 둘러싸는 형상이라는 점에서 트랜지스터(103)와 다를 수 있다. 이러한 형상으로 함으로써, 트랜지스터의 면적이 작아도 충분한 채널 폭을 확보할 수 있고, 따라서, 트랜지스터의 도통 시에 흐르는 드레인 전류(온 전류라고도 함)의 양을 증가시킬 수 있다. 도 17의 화소(151)의 구성은 트랜지스터(169)를 제외하고, 도 2와 마찬가지이다.
<변형예 8>
상술한 화소(101, 141, 151, 161, 171, 172, 401_1, 및 401_2)에서, 산화물 반도체 막이 게이트 절연막과 소스 전극을 포함하는 신호선(109) 및 드레인 전극을 포함하는 도전막(113) 사이에 위치하는 트랜지스터가 사용되었지만, 이 트랜지스터 대신에, 도 18에 도시한 바와 같이 반도체 막(195)이 소스 전극을 포함하는 신호선(191) 및 드레인 전극을 포함하는 도전막(193)과 절연막(129) 사이에 위치하는 트랜지스터(190)가 사용될 수 있다. 도 18의 구성은 반도체 막(195)의 위치를 제외하고 도 3과 동일하다.
도 18에 도시한 트랜지스터(190)에서, 신호선(191) 및 도전막(193)을 형성한 후, 반도체 막(195)을 형성한다. 그러므로, 반도체 막(195)의 표면은 신호선(191) 및 도전막(193)의 형성 공정에서 사용되는 에천트나 에칭 가스에 노출되지 않아서, 반도체 막(195)과 절연막(129) 사이의 불순물을 저감할 수 있다. 따라서, 트랜지스터(190)의 소스 전극 및 드레인 전극 사이에 흐르는 누설 전류를 저감할 수 있다.
<변형예 9>
상술한 화소(101, 141, 151, 161, 171, 172, 401_1, 및 401_2)에서, 트랜지스터로서 채널 에치형의 트랜지스터가 사용되었지만, 이 트랜지스터 대신에, 도 19에 도시한 바와 같이 채널 보호형의 트랜지스터(183)가 사용될 수 있다. 도 19의 구성은 반도체 막(111)과 소스 전극을 포함하는 신호선(109) 및 드레인 전극을 포함하는 도전막(113) 사이에 채널 보호막(182)이 제공된 것을 제외하고, 도 3과 동일하다.
도 19의 트랜지스터(183)에서, 반도체 막(111) 위에 채널 보호막(182)을 형성한 후, 신호선(109) 및 도전막(113)을 형성한다. 채널 보호막(182)은 트랜지스터(103) 위에 형성되는 절연막(129)의 재료를 사용하여 형성될 수 있고, 이 경우에, 트랜지스터(183)에서 트랜지스터(103) 위에 형성되는 절연막(129)에 상당하는 절연막을 별도로 제공할 필요가 없다. 또한, 채널 보호막(182)을 제공할 때, 반도체 막(111)의 표면은 신호선(109) 및 도전막(113)의 형성 공정에서 사용되는 에천트나 에칭 가스에 노출되지 않아서, 반도체 막(111) 및 채널 보호막(182) 사이의 불순물이 저감될 수 있다. 따라서, 트랜지스터(183)의 소스 전극 및 드레인 전극의 사이에 흐르는 누설 전류를 저감할 수 있다.
<변형예 10>
상술한 화소(101, 141, 151, 161, 171, 172, 401_1, 및 401_2)에서, 1개의 게이트 전극을 갖는 트랜지스터가 사용되었지만, 이 트랜지스터 대신에, 도 36a에 도시한 바와 같이 반도체 막(111)을 사이에 개재하여 서로 대향하는 2개의 게이트 전극을 갖는 트랜지스터(185)가 사용될 수 있다.
트랜지스터(185)는 도전막(187)이 트랜지스터 위의 절연막(132) 위에 제공된다는 점에서 본 실시 형태에서 설명한 트랜지스터(103, 169, 및 190)와 다르다. 도전막(187)은 적어도 반도체 막(111)의 채널 형성 영역과 중첩한다. 도전막(187)을 반도체 막(111)의 채널 형성 영역과 중첩하는 위치에 제공하여 도전막(187)의 전위는 신호선(109)에 입력되는 비디오 신호의 최소 전위로 되는 것이 바람직하다. 그 경우에, 도전막(187)과 대향하는 반도체 막(111)의 표면 영역에서 소스 전극 및 드레인 전극 사이에 흐르는 전류를 제어할 수 있고, 트랜지스터의 전기 특성의 변동을 저감할 수 있다. 또한, 도전막(187)을 제공할 때, 주위의 전계 변화가 반도체 막(111)에 끼치는 영향을 경감할 수 있게 되어, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도전막(187)은 주사선(107), 신호선(109), 화소 전극(121) 등과 마찬가지의 재료 및 방법을 사용하여 형성될 수 있다.
도 36a에 도시한 도전막(187)은 일부가 소스 전극 및 드레인 전극과 중첩하지만; 도 36b에 도시한 트랜지스터(685)와 같이 도전막(687)은 게이트 전극(307)과 중첩하고, 소스 전극(309) 또는 드레인 전극(613)과 중첩하지 않는 구조가 이용될 수 있다.
상술한 바와 같이, 용량 소자의 한쪽의 전극으로서, 트랜지스터에 포함되는 반도체 막과 동일한 형성 공정에서 형성되는 반도체 막을 사용함으로써, 개구율을 높이면서 전하 용량을 증대시킨 용량 소자를 포함하는 반도체 장치를 제작할 수 있다. 이 결과, 반도체 장치는 우수한 표시 품질을 가질 수 있다.
또한, 트랜지스터에 포함되는 반도체 막인 산화물 반도체 막은 산소 결손 및 수소 등의 불순물이 저감되므로, 본 발명의 한 실시 형태인 반도체 장치는 양호한 전기 특성을 갖는다.
본 실시 형태에서 설명한 구성 등은 다른 실시 형태 및 실시예에서 설명한 구성 중 어느 하나와 적절히 조합될 수 있다는 점에 주목한다.
(실시 형태 2)
본 실시 형태에서는, 상기 실시 형태와 다른 구조를 갖는 본 발명의 한 실시 형태의 반도체 장치에 대해서 도면을 참조하여 설명한다. 본 실시 형태에서는 액정 표시 장치를 예로 해서 본 발명의 한 실시 형태인 반도체 장치를 설명한다. 본 실시 형태에서 설명하는 반도체 장치에서, 용량 소자의 구조는 상기 실시 형태의 용량 소자의 구조와 상이하다. 본 실시 형태에서 설명하는 반도체 장치에서 상기 실시 형태의 반도체 장치와 마찬가지의 구성에 대해서는 상기 실시 형태를 참조할 수 있다.
<반도체 장치의 구성>
도 20은 본 실시 형태에서의 화소(201)의 상면도이다. 도 20의 화소(201)에서, 이점쇄선으로 표시된 영역에 절연막(229)(도시하지 않음) 및 절연막(231)(도시하지 않음)이 제공되어 있지 않다. 따라서, 도 20의 화소(201)의 용량 소자(205)는 한쪽의 전극인 반도체 막(119), 다른 쪽의 전극인 화소 전극(221), 및 유전체막인 절연막(232)(도시하지 않음)을 포함한다.
계속해서, 도 21은 도 20의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이다.
본 실시 형태에서의 화소(201)의 단면 구조는 이하와 같다. 기판(102) 위에 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)과 주사선(107)과 동일 표면 위에 있는 용량 선(115)이 제공되어 있다. 주사선(107) 및 용량 선(115) 위에 게이트 절연막(127)이 제공되어 있다. 주사선(107)과 중첩하는 게이트 절연막(127)의 영역 위에 반도체 막(111)이 제공되어 있고, 게이트 절연막(127) 위에 반도체 막(119)이 제공되어 있다. 반도체 막(111) 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 제공되어 있다. 게이트 절연막(127)에는 용량 선(115)에 달하는 개구(123)가 형성되어 있고, 개구(123)에 그리고 개구(123) 위에, 및 게이트 절연막(127) 및 반도체 막(119) 위에 도전막(125)이 제공되어 있다. 게이트 절연막(127), 신호선(109), 반도체 막(111), 도전막(113), 도전막(125), 및 반도체 막(119) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(229), 절연막(231), 및 절연막(232)이 제공되어 있다. 적어도 용량 소자(205)가 되는 반도체 막(119)의 영역 위에 절연막(232)이 제공되어 있다. 절연막(229), 절연막(231), 및 절연막(232)에는 도전막(113)에 달하는 개구(117)가 형성되어 있고, 개구(117)에 그리고 개구(117) 위에 및 절연막(232) 위에 화소 전극(221)이 제공되어 있다. 기판(102)과, 주사선(107), 용량 선(115), 및 게이트 절연막(127) 사이에는 하지 절연막이 제공될 수 있다는 점에 주목한다.
절연막(229)은 실시 형태 1에서 설명한 절연막(129)과 마찬가지이다. 절연막(231)은 실시 형태 1에서 설명한 절연막(131)과 마찬가지이다. 절연막(232)은 실시 형태 1에서 설명한 절연막(132)과 마찬가지이다. 화소 전극(221)은 실시 형태 1에서 설명한 화소 전극(121)과 마찬가지이다.
절연막(232)이 본 실시 형태에서의 용량 소자(205)와 같이 한쪽의 전극인 반도체 막(119)과 다른 쪽의 전극인 화소 전극(221) 사이에 제공되는 유전체막으로서 기능할 때, 유전체막의 두께를 실시 형태 1에서의 용량 소자(105)의 유전체막의 것보다 얇게 할 수 있다. 따라서, 본 실시 형태에서의 용량 소자(205)는 실시 형태 1에서의 용량 소자(205)보다도 큰 전하 용량을 가질 수 있다.
절연막(232)은 실시 형태 1의 절연막(132)과 마찬가지인 질화 절연막인 것이 바람직하다. 절연막(232)은 반도체 막(119)과 접하게 되어, 이 질화 절연막에 포함되는 질소 또는 수소를 반도체 막(119)에 들어가게 할 수 있으므로 반도체 막(119)은 n형 반도체 막일 수 있고 더 높은 도전율을 갖는다. 또한, 절연막(232)이 질화 절연막을 사용하여 형성되고, 반도체 막(119)에 접한 상태에서 가열 처리가 행해질 때, 이 질화 절연막에 포함되는 질소 또는 수소를 반도체 막(119)에 이동시킬 수 있다.
반도체 막(119)은 반도체 막(111)보다도 도전율이 높은 영역을 갖는다. 본 구성에서, 적어도 절연막(232)과 접하는 반도체 막(119)의 영역은 n형이며, 반도체 막(111)의 절연막(229)과 접하는 영역보다도 도전율이 높다.
도 20에서는, 절연막(229)(도시하지 않음) 및 절연막(231)(도시하지 않음) 이 제공되어 있지 않은 영역(2점 파선의 내측으로 표시됨)의 단부가 반도체 막(119)의 외측에 있지만; 도 46에 도시한 바와 같이 절연막(279)(도시하지 않음) 및 절연막(281)(도시하지 않음)이 제공되어 있지 않은 영역(2점 파선으로 표시)의 단부가 반도체 막(119) 위에 있을 수 있다는 점에 주목한다.
도 47은 도 46의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이다.
도 47에서는, 게이트 절연막(127), 신호선(109), 반도체 막(111), 도전막(113), 도전막(125), 및 반도체 막(119) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(279), 절연막(281), 및 절연막(282)이 제공되어 있다. 절연막(279) 및 절연막(281)의 단부가 반도체 막(119)에 중첩한다. 용량 소자(255)는 반도체 막(119), 절연막(282), 및 화소 전극(271)을 포함한다. 절연막(279), 절연막(281), 및 절연막(282)은 실시 형태 1에서 설명한 절연막(129), 절연막(131), 및 절연막(132)과 마찬가지이다. 화소 전극(271)은 실시 형태 1에서 설명한 화소 전극(121)과 마찬가지이다. 도 47에 도시한 바와 같이, 절연막(279) 및 절연막(281)의 단부가 반도체 막(119)에 중첩하므로, 절연막(279) 및 절연막(281)의 에칭 시에 게이트 절연막(127)이 과잉 에칭되는 것을 방지할 수 있다.
본 실시 형태의 반도체 장치에서의 용량 소자(205)의 동작 방법에서, 실시 형태 1에서의 용량 소자(105)의 동작 방법과 같이, 용량 소자(205)가 동작되는 기간에서 반도체 막(119)의 전위(바꾸어 말하면, 용량 선(115)의 전위)를 항상 화소 전극(121)의 전위보다도 용량 소자(205)(MOS 캐패시터)의 임계값 전압(Vth) 이상만큼 낮게 한다. 그러나, 용량 소자(205)에서, 한쪽의 전극으로서 기능하는 반도체 막(119)은 n형이며 도전율이 높으므로, 도 38의 파선으로 도시한 바와 같이 임계값 전압(Vth)이 마이너스 방향으로 시프트한다. 반도체 막(119)의 전위(바꾸어 말하 면, 용량 선(115)의 전위)는 용량 소자(205)의 임계값 전압(Vth)의 마이너스 방향으로의 시프트량에 따라 화소 전극(121)의 최저 전위로부터 올라갈 수 있다. 따라서, 용량 소자(205)의 임계값 전압이 보다 큰 음의 값인 경우에, 도 39b와 같이 용량 선(115)의 전위는 화소 전극(121)의 전위보다도 높게 될 수 있다.
본 실시 형태와 같이 용량 소자(205)의 한쪽의 전극인 반도체 막(119)이 n형 이고 높은 도전율을 가질 때, 임계값 전압이 마이너스 방향으로 시프트할 수 있으므로, 실시 형태 1의 용량 소자(105)의 경우와 비교하여 용량 소자(205)를 동작시키기 위해서 필요한 전위의 범위가 확장될 수 있다. 따라서, 본 실시 형태에서, 용량 소자(205)의 동작 기간에서 항상 안정되게 용량 소자(205)가 동작될 수 있어서, 바람직하다.
또한, 용량 소자(205)에 포함되는 반도체 막(119)이 n형이며 높은 도전율을 갖기 때문에, 용량 소자(205)의 평면 면적을 축소해도 충분한 전하 용량을 얻을 수 있다. 반도체 막(119)에 포함되는 산화물 반도체는 광의 투과율이 80% 내지 90%이므로; 반도체 막(119)의 면적을 축소하고 화소에 반도체 막(119)이 형성되지 않는 영역이 제공할 때, 백라이트 등의 광원으로부터 조사되는 광의 투과율을 높일 수 있다.
<반도체 장치의 제작 방법>
계속해서, 본 실시 형태의 반도체 장치의 제작 방법에 대해서 도 22a 및 도 22b 및 도 23a 및 도 23b를 참조하여 설명한다.
먼저, 기판(102) 위에 주사선(107) 및 용량 선(115)을 형성한다. 기판(102), 주사선(107), 및 용량 선 위에 게이트 절연막(127)으로 가공되는 절연막을 형성한다. 이 절연막 위에 반도체 막(111) 및 반도체 막(119)을 형성한다. 용량 선(115)에 달하는 개구(123)를 이 절연막에 형성하여 게이트 절연막(127)을 형성한 후, 신호선(109), 도전막(113), 및 도전막(125)을 형성한다. 게이트 절연막(127), 신호선(109), 도전막(113), 도전막(125), 및 반도체 막(119) 위에 절연막(128)을 형성한다. 절연막(128) 위에 절연막(130)을 형성한다(도 22a 참조). 상기의 공정은 실시 형태 1을 참조하여 행해질 수 있다.
이어서, 적어도 반도체 막(119)과 중첩하는 절연막(130)의 영역 위에 마스크를 형성한다. 이 마스크를 사용하여 가공해서 절연막(228) 및 절연막(230)을 형성하고 반도체 막(119)을 노출시킨다. 노출시킨 영역 및 절연막(130) 위에 절연막(233)을 형성한다(도 22b 참조). 마스크로서는, 포토리소그래피 공정에 의해 형성된 레지스트 마스크가 사용될 수 있고, 이 가공은 건식 에칭 및 습식 에칭의 한쪽 또는 양쪽에 의해 행해질 수 있다. 절연막(233)은 실시 형태 1에서 설명한 절연막(133)과 마찬가지이다. 절연막(233)의 형성 후, 예를 들어, 절연막(233)이 반도체 막(119)에 접한 상태에서 가열 처리가 행해질 수 있다는 점에 주목한다. 상기의 공정은 또한 실시 형태 1을 참조하여 행해질 수 있다.
이어서, 절연막(228), 절연막(230), 및 절연막(233)에 도전막(113)에 달하는 개구(117)를 형성하여 절연막(229), 절연막(231), 및 절연막(232)을 형성한다(도 23a 참조). 개구(117)를 통하여 도전막(113)에 접하는 화소 전극(221)을 형성한다(도 23b 참조). 상기의 공정은 또한 실시 형태 1을 참조하여 행해질 수 있다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 제작할 수 있다.
<변형예>
본 발명의 한 실시 형태인 반도체 장치에서, 용량 소자의 구조를 적절히 변경할 수 있다. 본 구조의 구체예에 대해서 도 24를 참조하여 설명한다. 여기에서는, 도 2 및 도 3을 참조하여 설명한 용량 소자(105)와 다른 용량 소자(245)에 대해서만 설명한다.
반도체 막(119)을 n형으로 하고 도전율을 증대시키기 위해서, 게이트 절연막 (227)은 질화 절연막으로 형성된 절연막(225)과 산화 절연막으로 형성된 절연막(226)의 적층 구조를 갖고, 적어도 반도체 막(119)이 제공되는 영역에 절연막(225)만을 제공한다. 이러한 구조로 함으로써, 절연막(225)을 형성하는 질화 절연막이 반도체 막(119)의 하면과 접하므로, 반도체 막(119)을 n형으로 하고 도전율을 증대시킬 수 있다(도 24 참조). 이 경우에, 용량 소자(245)의 유전체막은 절연막(129), 절연막(131), 및 절연막(132)이다. 절연막(225) 및 절연막(226)으로서, 게이트 절연막(127)에 사용될 수 있는 절연막이 적절히 사용될 수 있고, 절연막(225)은 절연막(132)과 마찬가지인 절연막을 사용하여 형성될 수 있다. 또한, 본 구성을 얻기 위해서, 실시 형태 1을 참조하여 적절히 절연막(226)을 가공할 수 있다. 도 24에 도시한 구조는 절연막(129) 및 절연막(131)의 에칭으로 인한 반도체 막(119)의 막 두께의 감소를 방지할 수 있으므로, 도 21에 도시한 반도체 장치와 비교하여 수율이 향상된다.
도 24에 도시한 구성에서, 반도체 막(119)의 상면이 절연막(132)과 접할 수 있다. 즉, 반도체 막(119)과 접하는 도 24의 절연막(129) 및 절연막(131)의 영역이 제거될 수 있다. 이 경우에, 용량 소자(245)의 유전체막은 절연막(132)이다. 반도체 막(119)의 상면 및 하면이 질화 절연막과 접할 때, 질화 절연막의 한쪽 면에만 접하는 반도체 막(119)보다 효율적이고 충분하게 반도체 막(119)을 n형으로 하고 도전율을 증대시킬 수 있다.
상술한 바와 같이, 용량 소자의 한쪽의 전극으로서, 트랜지스터에 포함되는 반도체 막과 동일한 형성 공정에서 형성되는 반도체 막을 사용함으로써, 개구율을 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 높이면서 전하 용량을 증대시킨 용량 소자를 포함하는 반도체 장치를 제작할 수 있다. 이 결과, 반도체 장치는 우수한 표시 품질을 가질 수 있다.
또한, 트랜지스터에 포함되는 반도체 막인 산화물 반도체 막 내의 산소 결손 및 수소 등의 불순물이 저감되므로, 본 발명의 한 실시 형태인 반도체 장치는 양호한 전기 특성을 갖는다.
본 실시 형태에서 설명한 구성 등은 다른 실시 형태 및 실시예에서 설명한 구성 및 그 변형예 중 어느 하나와 적절히 조합될 수 있다는 점에 주목한다.
(실시 형태 3)
본 실시 형태에서는, 상기 실시 형태와 다른 구조를 갖는 본 발명의 한 실시 형태의 반도체 장치에 대해서 도면을 참조하여 설명한다. 본 실시 형태에서는 액정 표시 장치를 예로 해서 본 발명의 한 실시 형태인 반도체 장치를 설명한다. 본 실시 형태에서 설명하는 반도체 장치에서, 용량 소자에 포함되는 반도체 막은 상기 실시 형태의 용량 소자의 것과 상이하다. 본 실시 형태에서 설명한 반도체 장치에서 상기 실시 형태의 반도체 장치와 마찬가지의 구성에 대해서는 상기 실시 형태를 참조할 수 있다.
<반도체 장치의 구성>
이어서, 본 실시 형태에서 설명하는 액정 표시 장치의 화소부에 제공되는 화소(301)의 구성의 구체적인 예에 대해서 설명한다. 도 25는 화소(301)의 상면도이다. 도 25의 화소(301)는 용량 소자(305)를 갖고, 용량 소자(305)는 화소(301) 내의 용량 선(115) 및 신호선(109)에 의해 둘러싸이는 영역에 제공되어 있다. 용량 소자(305)는 개구(123)에 그리고 개구(123) 위에 제공된 도전막(125)을 통하여 용량 선(115)과 전기적으로 접속되어 있다. 용량 소자(305)는 산화물 반도체를 포함하고 반도체 막(111)보다도 도전율이 높은 반도체 막(319), 화소 전극(121), 및 유전체막으로서 트랜지스터(103) 위에 형성되는 절연막(도 25에 도시하지 않음)을 포함한다. 반도체 막(319), 화소 전극(121), 및 유전체막은 투광성을 갖기 때문에; 용량 소자(305)는 투광성이다.
반도체 막(319)이 산화물 반도체 막인 경우에, 이 산화물 반도체 막의 도전율은 10S/cm 이상 1000S/cm 이하, 바람직하게는 100S/cm 이상 1000S/cm 이하이다.
상술한 바와 같이, 반도체 막(319)은 투광성이다. 즉, 화소(301) 내에 용량 소자(305)을 크게(대면적에) 형성할 수 있다. 따라서, 반도체 장치는 개구율을 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 높이면서 전하 용량을 증대시킬 수 있다. 이 결과, 반도체 장치는 우수한 표시 품질을 가질 수 있다. 또한, 용량 소자(305)에 포함되는 반도체 막(319)이 n형이며 도전율이 높기 때문에, 용량 소자(305)의 평면 면적을 축소해도 충분한 전하 용량을 얻을 수 있다. 반도체 막(319)에 포함되는 산화물 반도체는 광의 투과율이 80% 내지 90%이므로; 반도체 막(319)의 면적을 축소하고 화소에 반도체 막(319)이 형성되지 않는 영역이 제공될 때, 백라이트 등의 광원으로부터 조사되는 광의 투과율을 높일 수 있다.
계속해서, 도 26은 도 25의 일점쇄선 A1-A2 및 B1-B2를 따라 절취한 단면도이다.
액정 표시 장치의 화소(301)의 단면 구조는 이하와 같다. 기판(102) 위에 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)이 제공되어 있다. 주사선(107) 위에 게이트 절연막(127)이 제공되어 있다. 주사선(107)과 중첩하는 게이트 절연막(127)의 영역 위에 반도체 막(111)이 제공되어 있고, 게이트 절연막(127) 위에 반도체 막(319)이 제공되어 있다. 반도체 막(111) 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 제공되어 있다. 또한, 게이트 절연막(127) 및 반도체 막(319) 위에 용량 선(115)이 제공되어 있다. 게이트 절연막(127), 신호선(109), 반도체 막(111), 도전막(113), 반도체 막(319), 및 용량 선(115) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 및 절연막(132)이 제공되어 있다. 절연막(129), 절연막(131), 및 절연막(132)에는 도전막(113)에 달하는 개구(117)가 제공되어 있고, 개구(117)에 및 절연막(132) 위에 화소 전극(121)이 제공되어 있다. 기판(102)과, 주사선(107) 및 게이트 절연막(127) 사이에는 하지 절연막이 제공될 수 있다는 점에 주목한다.
본 예에서의 용량 소자(105)에서, n형이며 반도체 막(111)보다도 도전율이 높은 반도체 막(319)이 한 쌍의 전극 중 한쪽의 전극이며, 화소 전극(121)이 한 쌍의 전극 중 다른 쪽의 전극이며, 절연막(129), 절연막(131), 및 절연막(132)이 한 쌍의 전극 사이에 제공된 유전체막이다.
반도체 막(319)으로서, 반도체 막(111)에 사용될 수 있는 산화물 반도체가 사용될 수 있다. 반도체 막(319)은 반도체 막(111)과 동시에 형성될 수 있으므로 반도체 막(111)에 포함되는 산화물 반도체의 금속 원소를 포함한다. 또한, 반도체 막(319)은 반도체 막(111)보다도 도전율이 높은 것이 바람직하므로, 도전율을 증대시키는 원소(도펀트)를 포함하는 것이 바람직하다. 구체적으로는, 반도체 막(319)은 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티몬, 및 희가스 원소로부터 선택된 1종 이상을 포함한다. 반도체 막(319)에 포함되는 도펀트 농도는 1×1019atoms/cm3 이상 1×1022atoms/cm3 이하인 것이 바람직하고, 이 경우에, 반도체 막(319)의 도전율은 10S/cm 이상 1000S/cm 이하, 바람직하게는 100S/cm 이상 1000S/cm 이하일 수 있으므로, 반도체 막(319)은 용량 소자(305)의 한쪽의 전극으로서 충분히 기능할 수 있다. 반도체 막(319)은 반도체 막(111)보다도 도전율이 높은 영역을 갖는다. 본 구성에서, 반도체 막(319)의 절연막(132)과 접하는 영역은 반도체 막(111)의 절연막(129)과 접하는 영역보다도 도전율이 높다.
<반도체 장치의 제작 방법>
계속해서, 본 실시 형태의 반도체 장치의 제작 방법에 대해서 도 27a 및 도 27b 및 도 28a 및 도 28b를 참조하여 설명한다.
먼저, 기판(102) 위에 주사선(107) 및 용량 선(115)을 형성한다. 기판(102), 주사선(107), 및 용량 선 위에 게이트 절연막(127)으로 가공되는 절연막을 형성한다. 이 절연막 위에 반도체 막(111) 및 반도체 막(119)을 형성한다(도 27a 참조). 상기 공정은 실시 형태 1을 참조하여 행해질 수 있다.
그 후, 반도체 막(119)에 도펀트를 첨가해서 반도체 막(319)을 형성하고, 절연막(126)에 용량 선(115)에 달하는 개구(123)를 형성하여 게이트 절연막(127)을 형성한 후, 트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 및 반도체 막(319)과 용량 선(115)을 전기적으로 접속하는 도전막(125)을 형성한다(도 27b 참조).
반도체 막(119)에 도펀트를 첨가하는 방법은 이하와 같다: 반도체 막(119) 이외의 영역에 마스크를 제공하고, 반도체 막(119)에 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티몬, 및 희가스 원소로부터 선택된 1종 이상의 도펀트를 이온 주입법, 이온 도핑법 등으로 첨가한다. 또한, 이온 주입법 또는 이온 도핑법을 이용하는 대신에, 이 도펀트를 포함하는 플라즈마에 반도체 막(119)을 노출시켜서 이 도펀트를 반도체 막(119)에 첨가할 수 있다. 도펀트를 반도체 막(119)에 첨가한 후, 가열 처리를 행할 수 있다는 점에 주목한다. 이 가열 처리는 반도체 막(111) 및 반도체 막(119)의 탈수소화 또는 탈수화를 행하는 가열 처리의 상세를 참조하여 적절히 행해질 수 있다.
도펀트를 첨가하는 공정은 신호선(109), 도전막(113), 및 도전막(125)을 형성한 후에 행해질 수 있고, 그 경우에, 반도체 막(319)의 신호선(109), 도전막(113), 및 도전막(125)에 접하는 영역에는 도펀트가 첨가되지 않는다.
이어서, 게이트 절연막(127), 신호선(109), 반도체 막(111), 도전막(113), 도전막(125), 및 반도체 막(319) 위에 절연막(128)을 형성한다. 절연막(128) 위에 절연막(130)을 형성하고, 절연막(130) 위에 절연막(133)을 형성한다(도 28a 참조). 상기 공정은 실시 형태 1을 참조하여 행해질 수 있다.
이어서, 절연막(128), 절연막(130), 및 절연막(133)에 도전막(113)에 달하는 개구(117)을 형성하여 절연막(129), 절연막(131), 및 절연막(132)을 형성한다(도 28a 참조). 개구(117)를 통하여 도전막(113)에 접하는 화소 전극(121)을 형성한다(도 26). 상기 공정은 또한 실시 형태 1을 참조하여 행해질 수 있다.
이상의 공정에 의해, 본 실시 형태에서의 반도체 장치를 제작할 수 있다.
상술한 바와 같이, 용량 소자의 한쪽의 전극으로서, 트랜지스터에 포함되는 반도체 막과 동일한 형성 공정에서 형성되는 반도체 막을 사용함으로써, 개구율을 높이면서 전하 용량을 증대시킨 용량 소자를 포함하는 반도체 장치를 제작할 수 있다. 이 결과, 반도체 장치는 우수한 표시 품질을 가질 수 있다.
또한, 트랜지스터에 포함되는 반도체 막인 산화물 반도체 막은 산소 결손 및 수소 등의 불순물이 저감되므로, 본 발명의 한 실시 형태인 반도체 장치는 양호한 전기 특성을 갖는다.
본 실시 형태에서 설명한 구성 등은 다른 실시 형태 및 실시예에서 설명한 구성 중 어느 하나와 적절히 조합될 수 있다는 점에 주목한다.
(실시 형태 4)
본 실시 형태에서는, 횡전계로 액정 분자가 배향된 FFS(fringe field switching) 모드의 액정 표시 장치를, 예로 해서 본 발명의 한 실시 형태인 반도체 장치를 설명한다. 본 실시 형태에서 설명하는 반도체 장치에서 상기 실시 형태에서 설명한 반도체 장치와 마찬가지의 구성은 상기 실시 형태를 참조할 수 있다는 점에 주목한다.
<반도체 장치의 구성>
도 40a 및 도 40b는 본 실시 형태에서 설명하는 화소(501)의 상면도이다. 도 40a는 공통 전극(521)이 제공되지 않은 화소(501)의 상면도이며, 도 40b는 도 40a에 공통 전극(521)이 제공된 화소(501)의 상면도이다.
도 40a 및 도 40b의 화소(501)는 트랜지스터(103) 및 이 트랜지스터(103)에 접속되는 용량 소자(505)를 포함한다. 용량 소자(505)는 반도체 막(111)보다도 도전율이 높은 반도체 막(519), 투광성 도전막을 사용하여 형성되는 공통 전극(521), 및 트랜지스터(103)에 포함된 투광성 절연막(도 40a 및 도 40b에 도시하지 않음)을 포함한다. 즉, 용량 소자(505)은 투광성이다. 또한, 반도체 막(111)보다도 도전율이 높은 반도체 막(519)은 트랜지스터(103)의 도전막(113)에 접속되고 화소 전극으로서 기능한다. 공통 전극(521)은 개구부(슬릿)를 갖는다. 공통 전극과 화소 전극 사이에 전계를 인가함으로써, 반도체 막(519), 투광성 절연막, 및 공통 전극(521)이 서로 중첩하는 영역이 용량 소자로서 기능하고 액정 분자가 기판과 평행한 방향으로 배향되도록 제어될 수 있다. 따라서, FFS 모드의 액정 표시 장치는 시야각이 우수하고 보다 고화질이다.
도 41은 도 40b의 일점쇄선 A1-A2를 따르는 기판(102)의 단면도이다.
본 실시 형태의 화소(501)의 단면 구조는 이하와 같다. 기판(102) 위에 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)이 제공되어 있다. 주사선(107) 위에 게이트 절연막(127)이 제공되어 있다. 주사선(107)과 중첩하는 게이트 절연막(127)의 영역 위에 반도체 막(111)이 제공되어 있고, 게이트 절연막(127) 위에 반도체 막(111)보다도 도전율이 높은 반도체 막(519)이 제공되어 있다. 반도체 막(111) 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 제공되어 있다. 드레인 전극을 포함하는 도전막(113)은 반도체 막(519)과 접속되어 있고, 반도체 막(111)보다도 도전율이 높은 반도체 막(519)은 화소 전극으로서 기능한다. 게이트 절연막(127), 신호선(109), 반도체 막(111), 도전막(113), 및 반도체 막(519) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 및 절연막(132)이 제공되어 있다. 절연막(129), 절연막(131), 및 절연막(132) 위에 공통 전극(521)이 제공되어 있다. 공통 전극(521)은 화소부에서 화소 간 분리되지 않고 연속해서 제공되어 있다. 기판(102)과, 주사선(107) 및 게이트 절연막(127) 사이에는 하지 절연막이 제공될 수 있다는 점에 주목한다.
반도체 막(111)보다도 도전율이 높은 반도체 막(519)은 실시 형태 2에서 설명한 반도체 막(119) 및 실시 형태 3에서 설명한 반도체 막(319)과 마찬가지인 반도체 막으로 적절히 형성될 수 있다. 공통 전극(521)은 실시 형태 1에서 설명한 화소 전극(121)과 마찬가지의 재료를 사용하여 형성될 수 있다.
본 실시 형태의 용량 소자(505)의 한 쪽의 전극은 반도체 막(111)보다도 도전율이 높은 반도체 막을 사용하여 형성되고, 트랜지스터의 도전막(113)과 접속됨으로써, 개구부를 형성하지 않고서 도전막(113)과 반도체 막(519)이 직접 서로 접될 수 있고, 트랜지스터(103) 및 용량 소자(505)의 평탄성을 개선할 수 있다. 또한, 용량 선을 제공하지 않고, 투광성 공통 전극(521)을 용량 선으로서 기능시킴으로써, 화소(501)의 개구율을 더 높일 수 있다.
(실시 형태 5)
본 실시 형태에서는, 주사선 구동 회로(104) 및 신호선 구동 회로(106)에서 사용될 수 있는 트랜지스터에 대해서 도 36b, 도 42, 도 43a 및 도 43b, 및 도 44a 및 도 44b를 참조하여 설명한다.
도 36b에 도시한 트랜지스터(685)는 기판(102) 위의 게이트 전극(607), 게이트 전극(607) 위의 게이트 절연막(127), 게이트 전극(607)과 중첩하는 게이트 절연막(127)의 영역 위의 반도체 막(111), 및 반도체 막(111) 및 게이트 절연막(127) 위의 소스 전극(609) 및 드레인 전극(613)을 포함한다. 또한, 게이트 절연막(127), 소스 전극(609), 반도체 막(111), 및 드레인 전극(613) 위에 트랜지스터(685)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 및 절연막(132)이 제공되어 있다. 절연막(132) 위에 도전막(687)이 제공되어 있다. 도전막(687)은 반도체 막(111)을 사이에 개재하여 게이트 전극(607)과 중첩한다.
트랜지스터(685)에서, 반도체 막(111)을 사이에 개재하여 게이트 전극(607)과 중첩하는 도전막(687)을 제공함으로써, 다른 드레인 전압에서 온 전류가 상승하는 게이트 전압의 변동을 저감할 수 있다. 또한, 도전막(687)과 대향하는 반도체 막(111)의 면에서 소스 전극과 드레인 전극 사이에 흐르는 전류를 제어할 수 있으므로 다른 트랜지스터 사이에서의 전기 특성의 변동을 저감할 수 있다. 또한, 도전막(687)을 제공함으로써, 주위의 전계 변화가 반도체 막(111)에 끼치는 영향을 경감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 나아가, 도전막(687)의 전위가 구동 회로의 최저 전위(Vss; 예를 들어, 소스 전극(609)의 전위를 기준 전위로 하는 경우에 소스 전극(609)의 전위)와 동일하거나 또는 거의 동일할 때, 트랜지스터의 임계값 전압의 변동을 저감할 수 있고 트랜지스터의 신뢰성을 향상시킬 수 있다.
소스 전극(609)과 드레인 전극(613) 사이에서의 도전막(687)의 폭의 길이는 소스 전극(609)과 드레인 전극(613) 사이의 거리보다 짧은 것이 바람직하다는 점에 주목한다. 바꾸어 말하면, 트랜지스터(685)의 반도체 막(111)의 채널 형성 영역의 일부와 중첩하는 위치에 도전막(687)이 제공되는 것이 바람직하다. 도전막이 이렇게 제공되고 반도체 막(111)과 도전막(687) 사이의 거리가 짧은 경우에, 즉 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 및 절연막(132)이 얇은 경우에, 도전막(687)에 대한 전계의 영향을 완화할 수 있고 트랜지스터(685)의 임계값 전압의 변동의 범위를 축소할 수 있다.
트랜지스터(685)에서의 도전막(687)에 인가되는 전압과 트랜지스터의 동작의 계산 결과에 대해서 도 42, 도 43a 및 도 43b, 및 도 44a 및 도 44b를 참조하여 설명한다.
도 42는 시뮬레이션에 사용된 트랜지스터의 구조를 도시한다. 계산에는 Silvaco사가 제조한 디바이스 시뮬레이션 소프트웨어 "Atlas"가 사용되었다는 점에 주목한다.
도 42의 트랜지스터에서, 게이트 전극(701) 위에 게이트 절연막(703)이 제공되고; 게이트 절연막(703) 위에 반도체 막으로서 산화물 반도체 막(705)이 제공되고; 산화물 반도체 막(705) 위에 소스 전극(707) 및 드레인 전극(709)이 제공되고; 게이트 절연막(703), 산화물 반도체 막(705), 및 소스 전극(707) 및 드레인 전극(709) 위에 보호 절연막으로서 기능하는 절연막(711)이 제공되고; 절연막(711)위에 도전막(713)이 제공된다.
계산에서, 게이트 전극(701)의 일함수 φM을 5.0eV로 설정했다는 점에 주목한다. 게이트 절연막(703)은 유전율이 7.5인 두께 400nm의 막과 유전율이 4.1인 두께 50nm의 막의 적층 구조를 가졌다. 산화물 반도체 막(705)은 단일의 IGZO(111)층이었다. IGZO층의 밴드 갭 Eg를 3.15eV, 전자 친화력 χ를 4.6eV, 비유전율을 15, 전자 이동도를 10cm2/Vs, 그리고 공여체 밀도 Nd를 1×1013/cm3로 하였다. 소스 전극(707) 및 드레인 전극(709)의 일함수 φsd를 4.6eV로 하고 산화물 반도체 막(705)과 소스 전극(707) 및 드레인 전극(709) 간을 오믹 접합으로 하였다. 절연막(711)의 비유전율을 3.9로 하고, 두께를 550nm로 하였다. 도전막(713)의 일함수 φM을 4.8eV로 하였다. 산화물 반도체 막(705)에서의 결함 준위, 표면 산란 등은 고려하지 않았다는 점에 주목한다. 트랜지스터의 채널 길이 및 채널 폭을 각각 3μm 및 50μm로 했다.
이어서, 도 43a 및 도 43b는 도전막(713)의 전위를 플로팅으로 한 트랜지스터 및 도전막(713)의 전위를 0V로 고정한 트랜지스터의 Id-Vg 특성을 계산한 결과를 도시한다.
도 43a는 트랜지스터의 게이트 전극(701)에 0V의 전위를 공급하고, 소스 전극(707)에 0V의 전위를 공급하고, 드레인 전극(709)에 10V의 전위를 공급하고, 도전막(713)을 플로팅으로 한 경우의 등전위 곡선을 도시한다. 도 43b는 트랜지스터의 게이트 전극(701)에 0V의 전위를 공급하고, 소스 전극(707)에 0V의 전위를 공급하고, 드레인 전극(709)에 10V의 전위를 공급하고, 도전막(713)에 소스 전극(707)과 동일한 전위, 여기서는 0V의 전위를 공급한 경우의 등전위 곡선을 도시한다.
도 43a 및 도 43b에서, 파선 화살표는 절연막(711)에서의 전계의 방향을 나타낸다. 전계는 등전위 곡선에 수직인 방향으로 높은 전위로부터 낮은 전위를 향해서 발생한다. 도 44a 및 도 44b는 도 43a 및 도 43b에 도시한 트랜지스터의 전류 전압 곡선을 도시한다. 횡축은 게이트 전극의 전압을 나타내고 종축은 드레인 전극의 전류를 나타낸다. 도 44a 및 도 44b에서, 검정색 동그라미를 연결한 곡선은 드레인 전압(Vd)이 1V인 경우의 전류 전압 곡선이며, 흰색 동그라미를 연결한 곡선은 드레인 전압(Vd)이 10V인 경우의 전류 전압 곡선이다.
도 44a의 전류 전압 곡선은 도전막(713)이 플로팅인 경우에, 드레인 전압 Vd가 1V인 때보다 드레인 전압 Vd가 10V인 때에 온 전류가 흐르기 시작하는 게이트 전압이 보다 마이너스측에 있는 것을 보여 준다. 즉, 드레인 전압에 따라 온 전류가 흐르기 시작하는 게이트 전압이 다르다.
도 43a에서 파선 화살표로 나타낸 바와 같이 게이트 전압이 0V이고 드레인 전압이 10V인 때, 도전막(713)으로부터 산화물 반도체 막(705)의 백 채널에 향하는 전계가 발생하고 있다. 도전막(713)의 전위는 10V의 드레인 전압(Vd)이 인가되기 때문에 약 5V까지 상승한다. 또한, 도전막(713)은 산화물 반도체 막(705)과 가깝기 때문에; 도전막(713)의 전위가 플러스 전위로서 실효적으로 기능하고 있다. 따라서, 백 채널측에 전자가 여분으로 유기되고 백 채널을 통해 흐르는 전류가 증가하고, 결과적으로, 전류 전압 특성의 임계값 전압이 마이너스 방향으로 시프트한다.
한편, 도 44b의 전류 전압 곡선 중 하나에서 온 전류가 흐르기 시작하는 게이트 전압은 드레인 전압에 관계없이 다른 곡선의 것과 일치하고 있다.
도 43b와 같이, 절연막(711)에서는, 드레인 전극(709)으로부터 도전막(713)으로 전계가 발생되고, 이는 백 채널에 대한 전자가 실질적으로 배척되도록 도전막(713)이 기능한다는 것을 시사한다. 따라서, 도 44a의 곡선보다 온 전류가 흐르기 시작하는 게이트 전압이 약간 더 플러스 측에 있다.
상기 설명으로부터, 산화물 반도체 막의 채널 영역과 중첩하도록 도전막을 제공하고 이 도전막의 전위를 0V로 고정할 때, 다른 드레인 전압에서 온 전류가 흐르기 시작하는 게이트 전압의 변동을 저감할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 상기 실시 형태에서 설명한 반도체 장치에 포함되어 있는 트랜지스터 및 용량 소자에서, 반도체 막인 산화물 반도체 막에 적용될 수 있는 한 실시 형태에 대해서 설명한다.
상기 산화물 반도체 막은 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체, 및 결정 부분을 포함하는 산화물 반도체(c-axis aligned crystalline oxide semiconductor)(CAAC-OS)) 중 어느 하나를 사용하여 형성되는 것이 바람직하다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체 막의 하나이며, 대부분의 결정부는 각각 1변이 100nm 미만의 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 1변이 10nm 미만, 5nm 미만, 또는 3nm 미만의 입방체 내에 수용되는 크기인 경우가 있다. CAAC-OS막의 결함 준위 밀도는 미결정 산화물 반도체 막보다도 낮다. 이하 CAAC-OS막에 대해서 상세하게 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM) 이미지에서는, 결정부 간의 경계, 즉 결정립계(grain boundary)가 명확히 관찰되지 않는다. 그러므로, CAAC-OS막에서, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
CAAC-OS막을 시료면과 대략 평행한 방향에서 관찰한 TEM 이미지(단면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 층상으로 배열되어 있다. 각 금속 원자 층은 CAAC-OS막이 형성되는 면(이후, CAAC-OS막이 형성되는 면을 피형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 형상을 갖고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향에서 관찰한 TEM 이미지(평면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 삼각 형상 또는 육각형 형상으로 배열된다. 그러나, 다른 결정부 간에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에서 배향성이 나타난다.
CAAC-OS막에 대하여 X선 회절(XRD) 장치로 구조 해석을 행한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS막이 out-of-plane법에 의해 해석될 때, 회절각(2θ)이 31°근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4 결정의 (009)면으로부터 유도되어, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 나타낸다.
한편, CAAC-OS막이 c축에 대략 수직인 방향으로 시료에 X선을 입사시키는 in-plane법에 의해 해석될 때, 2θ가 56°근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4 결정의 (110)면으로부터 유도된다. 여기서, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키는 조건하에서 분석(φ 스캔)을 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체 막인 경우에, 6개의 피크가 관찰된다. 6개의 피크는 (110)면과 등가인 결정면으로부터 유도된다. 한편, CAAC-OS막의 경우에는, 2θ를 56°근방에 고정해서 φ 스캔을 행하는 경우에도 명료하게 피크가 관찰되지 않는다.
상기 결과에 따르면, c축 배향성을 갖는 CAAC-OS막에서는, 결정부 간에서 a축 및 b축의 배향은 다르지만, c축은 배향성을 갖고 피형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향을 향한다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 각 금속 원자 층은 결정의 ab면에 평행한 면에 대응한다.
결정부는 CAAC-OS막의 성막과 동시에 형성되거나 또는 가열 처리 등의 결정화 처리를 통하여 형성된다는 점에 주목한다. 상술한 바와 같이, 결정의 c축은 피형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상이 에칭 등에 의해 변화된 경우에, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 상면의 법선 벡터와 반드시 평행하게 되지 않을 수도 있다.
또한, CAAC-OS막 중의 결정화도가 반드시 균일할 필요는 없다. 예를 들어, CAAC-OS막에 이르는 결정 성장이 막의 상면 근방으로부터 발생하는 경우에, 상면 근방의 결정화도는 피형성면 근방보다도 높은 경우도 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에, 불순물이 첨가된 영역의 결정화도가 변화하고, CAAC-OS막 내의 결정화도는 영역에 따라 변화한다.
InGaZnO4 결정을 갖는 CAAC-OS막이 out-of-plane법에 의해 해석될 때, 2θ가 31°근방인 피크 이외에, 2θ가 36°근방에도 피크가 확인될 수 있다는 점에 주목한다. 2θ가 36°근방인 피크는 CAAC-OS막의 일부에 c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. CAAC-OS막에서, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 형성하는 3가지 방법이 있다.
제1 방법은 100℃ 내지 450℃의 범위의 온도에서 산화물 반도체막을 형성하는 것으로, 산화물 반도체 막 내의 결정부의 c축이 산화물 반도체막이 형성되는 면의 법선 벡터 또는 산화물 반도체 막의 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 것이다.
제2 방법은 산화물 반도체 막을 얇은 두께로 형성한 후에 200℃ 내지 700℃ 범위의 온도에서 열처리를 행하는 것으로, 산화물 반도체 막 내의 결정부의 c축이 산화물 반도체막이 형성되는 면의 법선 벡터 또는 산화물 반도체 막의 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 것이다.
제3 방법은 제1 산화물 반도체 막을 얇은 두께로 형성한 후에 200℃ 내지 700℃ 범위의 온도에서 열처리를 행하고, 제2 산화물 반도체 막을 형성하는 것으로, 산화물 반도체 막 내의 결정부의 c축이 산화물 반도체막이 형성되는 면의 법선 벡터 또는 산화물 반도체 막의 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 것이다.
산화물 반도체 막으로서 CAAC-OS막를 사용한 트랜지스터에서, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 산화물 반도체 막으로서 CAAC-OS막를 사용한 트랜지스터는 높은 신뢰성을 갖는다.
또한, CAAC-OS막은 다결정 산화물 반도체 스퍼터링용 타겟을 사용하는 스퍼터링법에 의해 형성되는 것이 바람직하다. 이 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면을 따르는 타겟으로부터 분리될 수 있고; 바꾸어 말하면, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 스퍼터링 타겟으로부터 박리할 수 있다. 이 경우에, 이 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 CAAC-OS막이성막되는 면에 도달함으로써, CAAC-OS막를 성막할 수 있다.
CAAC-OS막의 성막을 위해서, 이하의 조건이 사용되는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 파괴되는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 또는 질소 등)를 저감할 수 있다. 또한, 성막 가스 중의 불순물 농도를 저감할 수 있다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는, -100℃ 이하인 성막 가스를 사용한다.
성막 시에 CAAC-OS막이 형성되는 면의 가열 온도(예를 들어, 기판 가열 온도)를 높임으로써, 스퍼터링 입자가 CAAC-OS막이 형성되는 면에 도달한 후에 스퍼터링 입자의 마이그레이션이 일어날 수 있다. 구체적으로는, CAAC-OS막이 형성되는 면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 150℃ 이상 500℃ 이하로 한다. 성막 시에 CAAC-OS막이 형성되는 면의 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 CAAC-OS막이 형성되는 면에 도달한 경우에, 이 표면 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 이 표면에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화함으로써 성막 시의 플라즈마 손상을 경감하는 것이 바람직하다. 성막 가스 중의 산소 비율은 30체적% 이상, 바람직하게는 100체적%이다.
스퍼터링용 타겟의 일례로서, In-Ga-Zn 산화물 타겟에 대해서 이하 설명한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정 In-Ga-Zn계 금속 산화물 타겟이 만들어진다. 이 가압 처리는 냉각하면서 행할 수 있거나 가열하면서 행할 수 있다. X, Y, 및 Z는 각각 임의의 양수이다. 여기서, InOX 분말, GaOY 분말 및 ZnOZ 분말의 소정의 mol수비는, 예를 들어, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 분말의 종류 및 분말을 혼합하는 mol수비는 원하는 스퍼터링용 타겟에 따라 적절히 정해질 수 있다.
또한, 산화물 반도체 막은 복수의 산화물 반도체 막이 적층된 구조를 가질 수 있다. 예를 들어, 산화물 반도체 막은 제1 산화물 반도체 막과 제2 산화물 반도체 막의 적층 구조를 갖고, 제1 산화물 반도체 막과 제2 산화물 반도체 막은 다른 원자수비의 금속 산화물을 사용하여 형성될 수 있다. 예를 들어, 제1 산화물 반도체 막은 2종류의 금속을 포함하는 산화물, 3종류의 금속을 포함하는 산화물, 4종류의 금속을 포함하는 산화물 중 1개를 사용하여 형성될 수 있고, 제2 산화물 반도체 막은 제1 산화물 반도체 막용으로 사용된 것과 다른 상기 산화물 중 1개를 사용하여 형성될 수 있다.
또는, 산화물 반도체 막은 2층 구조를 가질 수 있고, 제1 산화물 반도체 막과 제2 산화물 반도체 막의 구성 원소를 동일하게 하고, 제1 산화물 반도체 막과 제2 산화물 반도체 막의 구성 원소의 원자수비를 상이하게 할 수 있다. 예를 들어, 제1 산화물 반도체 막은 원자수비가 3:1:2인 In, Ga, 및 Zn을 포함하고, 제2 산화물 반도체 막은 원자수비가 1:1:1인 In, Ga, 및 Zn을 포함할 수 있다. 또한, 제1 산화물 반도체 막은 원자수비가 2:1:3인 In, Ga, 및 Zn을 포함하고, 제2 산화물 반도체 막은 원자수비가 1:3:2인 In, Ga, 및 Zn을 포함할 수 있다. 산화물 반도체 막의 원자수비에서 각 원자의 비율은 오차로서 ±20%의 범위 내에서 변동한다는 점에 주목한다.
이 경우에, 제1 산화물 반도체 막과 제2 산화물 반도체 막 중, 게이트 전극에 가까운 측(채널측의 신화물 반도체 막)의 산화물 반도체 막의 In과 Ga의 원자수비를 In≥Ga로 하는 것이 바람직하다. 게이트 전극으로부터 먼 측(백 채널측의 산화물 반도체 막)의 산화물 반도체 막의 In과 Ga의 원자수비를 In<Ga로 하는 것이 바람직하다. 이들 산화물 반도체 막의 적층 구조에 의해, 전계 효과 이동도가 높은 트랜지스터를 제작할 수 있다. 한편, 게이트 전극에 가까운 측(채널측의 산화물 반도체 막)의 산화물 반도체 막의 In과 Ga의 원자수비를 In<Ga로 하고, 백 채널측의 산화물 반도체 막의 In과 Ga의 원자수비를 In≥Ga로 함으로써, 트랜지스터의 경시 변화나 신뢰성 시험에 의한 임계값 전압의 변동을 저감할 수 있다.
원자수비가 1:3:2인 In, Ga, 및 Zn을 포함하는 제1 산화물 반도체 막은 기판 온도를 실온으로 하고 스퍼터링 가스가 아르곤 또는 아르곤과 산소의 혼합 가스인 조건하에서 원자수비가 1:3:2인 산화물 타겟을 사용한 스퍼터링법에 의해 형성될 수 있다. 원자수비가 3:1:2인 In, Ga, 및 Zn을 포함하는 제2 산화물 반도체 막은 원자수비가 3:1:2인 산화물 타겟을 사용한 스터터링법에 의해 제1 산화물 반도체 막과 마찬가지로 하여 형성될 수 있다.
또한, 산화물 반도체 막은 제1 산화물 반도체 막, 제2 산화물 반도체 막, 및 제3 산화물 반도체 막의 3층 구조를 갖고, 이들의 구성 원소를 동일하게 하고 제1 산화물 반도체 막, 제2 산화물 반도체 막, 및 제3 산화물 반도체 막의 구성 요소의 원자수비를 상이하게 할 수 있다. 산화물 반도체 막이 3층 구조를 갖는 경우에 대해서 도 29를 참조하여 설명한다.
도 29에 도시한 트랜지스터에서, 제1 산화물 반도체 막(199a), 제2 산화물 반도체 막(199b), 및 제3 산화물 반도체 막(199c)이 게이트 절연막(127) 측부터 순서대로 적층되어 있다. 제1 산화물 반도체 막(199a) 및 제3 산화물 반도체 막(199c)의 재료로서, InM1xZnyOz(x≥1, y>1, z>0, M1=Ga, Hf 등)로 표기할 수 있는 재료가 사용된다. 제1 산화물 반도체 막(199a) 및 제3 산화물 반도체 막(199c)의 재료가 Ga를 포함하는 경우에, Ga의 비율이 많은 재료, 구체적으로는 InM1xZnyOz로 표기할 수 있는 재료에서 x가 10을 초과하면 성막 시에 분말이 발생할 수 있기 때문에 부적합하다.
제2 산화물 반도체 막(199b)의 재료로서, InM2xZnyOz(x≥1, y≥x, z>0, M2=Ga, Sn 등)로 표기할 수 있는 재료가 사용된다.
제1 및 제3 산화물 반도체 막(199a 및 199c)의 전도띠에 비하여 제2 산화물 반도체 막(199b)의 전도띠가 진공 준위로부터 더 깊어지게 웰형 구조를 구성하도록 제1 내지 제3 산화물 반도체 막(199a 내지 199c)의 재료가 적절히 선택된다.
산화물 반도체 막에서 제14족 원소인 실리콘과 탄소는 공여체 공급원이 되어, 실리콘 또는 탄소가 산화물 반도체 막에 포함되면, 산화물 반도체 막은 n형화된다. 그러므로, 산화물 반도체 막에 포함되는 실리콘의 농도 및 산화물 반도체 막에 포함되는 탄소의 농도는 각각 3×1018/cm3 이하, 바람직하게는 3×1017/cm3 이하이다. 제2 산화물 반도체 막(199b)에 제14족 원소가 많이 혼입되지 않도록 제1 및 제3 산화물 반도체 막(199a 및 199c)이 캐리어 패스(carrier path)가 되는 제2 산화물 반도체 막(199b)을 끼우거나 둘러싸는 구성을 이용하는 것이 특히 바람직하다. 즉, 제1 및 제3 산화물 반도체 막(199a 및 199c)은 실리콘, 탄소 등의 제14족 원소가 제2 산화물 반도체 막(199b)에 혼입되는 것을 방지하는 배리어막이라고 부를 수도 있다.
예를 들어, 제1 산화물 반도체 막(199a)의 In, Ga, 및 Zn의 원자수비는 1:3:2일 수 있고, 제2 산화물 반도체 막(199b)의 In, Ga, 및 Zn의 원자수비는 3:1:2일 수 있고, 제3 산화물 반도체 막(199c)의 In:Ga:Zn의 원자수비는 1:1:1일 수 있다. 제3 산화물 반도체 막(199c)은 In, Ga, 및 Zn의 원자수비가 1:1:1인 산화물 타겟을 사용한 스퍼터링법에 의해 형성될 수 있다는 점에 주목한다.
또는, 제1 산화물 반도체 막(199a)이 원자수비가 1:3:2인 In, Ga, 및 Zn을 포함하고, 제2 산화물 반도체 막(199b)이 원자수비가 1:1:1 또는 1:3:2인 In, Ga, 및 Zn을 포함하고, 제3 산화물 반도체 막(199c)이 원자수비가 1:3:2인 In, Ga, 및 Zn을 포함하는 3층 구조가 이용될 수 있다.
제1 내지 제3 산화물 반도체 막(199a 내지 199c)의 구성 원소는 동일하기 때문에, 제2 산화물 반도체 막(199b)은 제1 산화물 반도체 막(199a)과의 계면에서의 결함 준위(트랩 준위)가 적다. 상세하게는, 이 결함 준위(트랩 준위)는 게이트 절연막(127)과 제1 산화물 반도체 막(199a) 간의 계면에서의 결함 준위보다도 적다. 이 때문에, 상기와 같이 산화물 반도체 막이 적층될 때, 트랜지스터의 경시 변화나 신뢰성 시험에 의한 임계값 전압의 변동을 저감할 수 있다.
또한, 제1 및 제3 산화물 반도체 막(199a 및 199c)의 전도띠에 비하여 제2 산화물 반도체 막(199b)의 전도띠가 진공 준위로부터 더 깊어지게 웰형 구조를 구성하도록 제1 내지 제3 산화물 반도체 막(199a 내지 199c)의 재료가 적절히 선택될 때, 트랜지스터의 전계 효과 이동도를 높일 수 있고 트랜지스터의 경시 변화나 신뢰성 시험에 의한 임계값 전압의 변동을 저감할 수 있다.
또한, 제1 내지 제3 산화물 반도체 막(199a 내지 199c)은 결정성이 다른 산화물 반도체를 사용하여 형성될 수 있다. 즉, 제1 내지 제3 산화물 반도체 막은 단결정 산화물 반도체 막, 다결정 산화물 반도체 막, 비정질 산화물 반도체 막, 및 CAAC-OS막 중 어느 하나를 적절히 사용하여 형성될 수 있다. 제1 내지 제3 산화물 반도체 막(199a 내지 199c) 중 어느 하나로서 비정질 산화물 반도체 막이 사용되면, 산화물 반도체 막의 내부 응력이나 외부로부터의 응력을 완화하고, 트랜지스터의 특성 변동이 저감되고 트랜지스터의 경시 변화나 신뢰성 시험에 의한 임계값 전압의 변동을 저감할 수 있다.
적어도 채널 형성 영역이 될 수 있는 제2 산화물 반도체 막(199b)은 CAAC-OS막인 것이 바람직하다. 백 채널측의 산화물 반도체 막, 본 실시 형태에서는, 제3 산화물 반도체 막(199c)은 비정질 산화물 반도체 막 또는 CAAC-OS막인 것이 바람직하다. 이러한 구조로 함으로써, 트랜지스터의 경시 변화나 신뢰성 시험에 의한 임계값 전압의 변동을 저감할 수 있다.
본 실시 형태에서 설명한 구성 등은 다른 실시 형태 및 실시예에서 설명한 구성 중 어느 하나와 적절히 조합될 수 있다는 점에 주목한다.
(실시 형태 7)
상기 실시 형태에서 일례가 설명된 트랜지스터 및 용량 소자를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부가 형성되는 기판 위에 형성하여, 시스템 온 패널을 형성할 수 있다. 본 실시 형태에서는, 상기 실시 형태에서 일례를 나타낸 트랜지스터를 사용한 표시 장치의 예에 대해서 도 30a 내지 도 30c, 도 31a 및 도 31b, 및 도 32a 내지 도 32c를 참조하여 설명한다. 도 31a 및 도 31b는 도 30b의 일점쇄선 M-N을 따라 절취한 단면 구성을 도시한 단면도이다. 도 31a 및 도 31b는 각각 화소부의 구조의 일부만 도시한다는 점에 주목한다.
도 30a에서, 제1 기판(901) 위에 제공된 화소부(902)을 둘러싸도록 시일재(905)가 제공되고, 화소부(902)는 시일재(905) 및 제2 기판(906)에 의해 밀봉되어 있다. 도 30a에서, 신호선 구동 회로(903) 및 주사선 구동 회로(904)가 각각 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 사용하여 형성되고, 제1 기판(901) 위의 시일재(905)에 의해 둘러싸여 있는 영역과는 상이한 영역에 실장되어 있다. 또한, 각종 신호 및 전위가 FPC(flexible printed circuit)(918a 및 918b)로부터 신호선 구동 회로(903), 주사선 구동 회로(904), 및 화소부(902)에 공급되고 있다.
도 30b 및 도 30c에서, 제1 기판(901) 위에 제공된 화소부(902)와 주사선 구동 회로(904)을 둘러싸도록 시일재(905)가 제공되어 있다. 화소부(902)와 주사선 구동 회로(904) 위에 제2 기판(906)이 제공되어 있다. 따라서, 화소부(902)와 주사선 구동 회로(904)는 제1 기판(901), 시일재(905), 및 제2 기판(906)에 의해 표시 소자와 함께 밀봉되어 있다. 도 30b 및 도 30c에서는, 제1 기판(901) 위의 시일재(905)에 의해 둘러싸여 있는 영역과는 상이한 영역에 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 사용하여 형성된 신호선 구동 회로(903)가 실장되어 있다. 도 30b 및 도 30c에서는, 각종 신호 및 전위가 FPC(918)로부터 신호선 구동 회로(903), 주사선 구동 회로(904), 및 화소부(902)에 공급되고 있다.
도 30b 및 도 30c는 각각 신호선 구동 회로(903)를 별도 형성하고 제1 기판(901)에 실장되어 있는 예를 도시하고 있지만, 반드시 이 구성이 이용될 필요는 없다. 주사선 구동 회로를 별도 형성한 다음에 실장할 수 있고, 또는 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성한 다음에 실장할 수 있다.
별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니고, COG(chip on glass) 방법, 와이어 본딩 방법, TAB(tape automated bonding) 방법 등을 사용할 수 있다는 점에 주목한다. 도 30a는 COG 방법에 의해 신호선 구동 회로(903) 및 주사선 구동 회로(904)를 실장하는 예를 도시한다. 도 30b는 COG 방법에 의해 신호선 구동 회로(903)를 실장하는 예를 도시한다. 도 30c는 TAB 방법에 의해 신호선 구동 회로(903)를 실장하는 예를 도시한다.
표시 장치는 표시 소자가 밀봉된 상태에 있는 패널, 및 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 그 범주에 포함한다.
본 명세서에서 표시 장치란 화상 표시 디바이스 또는 표시 디바이스를 의미한다는 점에 주목한다. 표시 장치는 (조명 장치를 포함하는) 광원으로서 기능할 수 있다. 또한, 표시 장치는 FPC 또는 TCP 등의 커넥터가 부착된 모듈; TCP의 끝에 프린트 배선판이 부착된 모듈; 및 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈을 모두 그 범주에 또한 포함한다.
제1 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 포함하며; 상기 실시 형태에서 설명한 트랜지스터의 모두가 여기에 사용될 수 있다.
표시 장치에 제공되는 표시 소자로서, 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)가 사용될 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(electro luminescence) 소자, 유기 EL 소자 등이 그 범주에 포함된다. 또한, 전자 잉크 등의 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체가 사용될 수 있다. 도 31a 및 도 31b는 각각 표시 소자로서 액정 소자를 포함하는 액정 표시 장치의 예를 도시한다.
도 31a에 도시한 액정 표시 장치는 종전계 방식의 액정 표시 장치이다. 액정 표시 장치는 접속 단자 전극(915) 및 단자 전극(916)을 포함한다. 접속 단자 전극(915) 및 단자 전극(916)은 FPC(918)에 포함되는 단자와 이방성 도전제(919)를통하여 전기적으로 접속되어 있다.
접속 단자 전극(915)은 제1 전극(930)과 동일한 도전막을 사용하여 형성된다. 단자 전극(916)은 트랜지스터(910 및 911)의 소스 전극 및 드레인 전극과 동일한 도전막을 사용하여 형성된다.
또한, 제1 기판(901) 위에 제공된 화소부(902)와 주사선 구동 회로(904)는 각각 복수의 트랜지스터를 포함하고, 화소부(902)에 포함되는 트랜지스터(910)와 주사선 구동 회로(904)에 포함되는 트랜지스터(911)를 예시하고 있다. 트랜지스터(910) 및 트랜지스터(911) 위에는 실시 형태 1의 절연막(129), 절연막(131), 및 절연막(132)에 상당하는 절연막(924)이 제공되어 있다. 절연막(923)은 기초막으로서 기능한다는 점에 주목한다.
본 실시 형태에서는, 트랜지스터(910)로서 실시 형태 1에서 설명한 트랜지스터가 사용될 수 있다. 또한, 트랜지스터(911)로서 트랜지스터(911)의 산화물 반도체 막의 채널 형성 영역의 일부와 중첩하는 위치에 도전막(917)이 제공되어 있는 실시 형태 5에서 설명한 트랜지스터가 사용될 수 있다. 산화물 반도체 막(927), 절연막(924), 및 제1 전극(930)을 사용하여 용량 소자(926)가 형성된다. 산화물 반도체 막(927)은 전극(928)을 통하여 용량 선(929)과 접속된다. 전극(928)은 트랜지스터(910 및 911)의 소스 전극 및 드레인 전극과 동일한 재료 및 공정을 사용하여 형성된다. 용량 선(929)은 트랜지스터(910 및 911)의 게이트 전극과 동일한 재료 및 공정을 사용하여 형성된다. 용량 소자(926)로서 실시 형태 1에서 설명한 용량 소자를 여기에 예시했지만, 적절히 다른 실시 형태에서의 용량 소자를 사용할 수 있다.
화소부(902)에 포함된 트랜지스터(910)는 표시 소자와 전기적으로 접속되어 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고 여러 종류의 표시 소자를 사용할 수 있다.
표시 소자인 액정 소자(913)는 제1 전극(930), 제2 전극(931), 및 액정층(908)을 포함한다. 액정층(908)을 사이에 개재하도록 배향막으로서 각각 기능하는 절연막(932) 및 절연막(933)이 제공되어 있다. 제2 전극(931)은 제2 기판(906) 측에 제공되고, 제1 전극(930)은 액정층(908)을 사이에 개재하여 제2 전극(931)과 중첩한다.
표시 소자에 전압을 인가하는 제1 전극 및 제2 전극(각각 화소 전극, 공통 전극, 대향 전극 등이라고도 함)은 취출하는 광의 방향, 전극이 제공되는 위치, 및 전극의 패턴 구조에 따라 투광성 또는 반사성을 가질 수 있다.
제1 전극(930) 및 제2 전극(931)은 실시 형태 1의 화소 전극(121) 및 대향 전극(154)과 마찬가지의 재료를 적절히 사용하여 형성될 수 있다.
스페이서(935)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 제1 전극(930)과 제2 전극(931) 간의 간격(셀 갭)을 제어하기 위해 제공되어 있다. 또한, 구상의 스페이서가 사용될 수 있다.
표시 소자로서 액정 소자가 사용되는 경우에, 써모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅 상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 배향막이 불필요한 블루상을 나타내는 액정을 사용할 수 있다. 블루상은 액정상 중의 하나이며, 콜레스테릭 액정을 승온해 가면서 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에; 온도 범위를 넓히기 위해서 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 배향막은 유기 수지를 사용하여 구성되어 있고, 유기 수지는 수소, 물 등을 포함하여, 본 발명의 한 실시 형태인 반도체 장치의 트랜지스터의 전기 특성을 저하시킬 수 있다는 점에 주목한다. 상기를 감안하여, 액정층(160)으로서 블루상을 나타내는 액정을 사용함으로써 유기 수지를 사용하지 않고 본 발명의 한 실시 형태인 반도체 장치를 제작할 수 있고, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
제1 기판(901) 및 제2 기판(906)은 시일재(925)에 의해 제 위치에 고정되어 있다. 시일재(925)로서, 열경화 수지 또는 광경화 수지 등의 유기 수지가 사용될 수 있다. 시일재(925)는 절연막(924)과 접하고 있다. 시일재(925)는 도 30a 내지도 30c에 도시한 시일재(905)에 상당한다.
액정 표시 장치에서, 블랙 매트릭스(차광막), 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등이 적절히 제공된다. 예를 들어, 편광 기판 및 위상차 기판을 사용하여 원 편광을 얻을 수 있다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용할 수 있다.
트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성되는 것이 바람직하다.
이어서, 횡전계 방식의 액정 표시 장치에 대해서 도 31b를 참조하여 설명한다. 도 31a는 횡전계 방식의 액정 표시 장치의 일례인 FFS 모드의 액정 표시 장치이다. 실시 형태 4에서 설명한 횡전계 방식의 액정 표시 장치와 다른 구조에 대해서 설명한다.
도 31b에 도시한 액정 표시 장치에서, 접속 단자 전극(915)은 제1 전극(940)과 동일한 재료 및 공정을 사용하여 형성되고, 단자 전극(916)은 트랜지스터(910 및 911)의 소스 전극 및 드레인 전극과 동일한 재료 및 공정을 사용하여 형성된다.
액정 소자(943)는 절연막(924) 위에 형성되는 제1 전극(940), 제2 전극(941), 및 액정층(908)을 포함한다. 제1 전극(940)은 도 31a에 도시한 제1 전극(930)의 재료를 적절히 사용하여 형성될 수 있다. 제1 전극(940)의 평면 형상은 빗살 모양, 계단 형상, 사다리 형상 등이다. 제2 전극(941)은 공통 전극으로서 기능하고, 실시 형태 1에서 설명한 반도체 막(119)과 마찬가지로 형성될 수 있다. 제1 전극(940)과 제2 전극(941) 사이에는 절연막(924)이 제공되어 있다.
제2 전극(941)은 전극(945)을 통하여 공통 배선(946)에 접속된다. 전극(945)은 트랜지스터(910 및 911)의 소스 전극 및 드레인 전극과 동일한 도전막을 사용하여 형성된다. 공통 배선(946)은 트랜지스터(910 및 911)의 게이트 전극과 동일한 재료 및 공정을 사용하여 형성된다. 여기서 액정 소자(943)로서 실시 형태 1에서 설명한 용량 소자를 사용하여 설명했지만, 다른 실시 형태에서 설명한 용량 소자 중 어느 하나를 적절히 사용할 수 있다.
도 32a 내지 도 32c는 도 31a에 도시한 액정 표시 장치에서 기판(906)에 제공된 제2 전극(931)과 전기적으로 접속하기 위한 공통 접속부(패드부)를 기판(901) 위에 형성하는 예를 도시한다.
공통 접속부는 기판(901)과 기판(906)을 접착하기 위한 시일재(925)와 중첩하는 위치에 제공되고 시일재(925)에 포함되는 도전성 입자를 통하여 제2 전극(931)과 전기적으로 접속된다. 또는, 시일재(925)와 중첩하지 않는 위치(화소부는 제외)에 공통 접속부를 제공하고, 공통 접속부에 중첩하도록 도전성 입자를 포함하는 페이스트를 시일재(925)와 별도 제공하여 제2 전극(931)과 전기적으로 접속될 수 있다.
도 32a는 도 32b의 상면도의 I-J를 따라 절취한 공통 접속부의 단면도이다.
공통 전위 선(975)은 게이트 절연막(922) 위에 제공되고 도 32a 및 도 32c에 도시한 트랜지스터(910)의 소스 및 드레인 전극(971 및 973)과 동일한 재료 및 공정을 사용하여 제작된다.
또한, 공통 전위 선(975)은 절연막(924)으로 덮이고, 절연막(924)에는 공통 전위 선(975)과 중첩하는 위치에 복수의 개구가 형성되어 있다. 이 개구는 트랜지스터(910)의 소스 전극(971) 및 드레인 전극(973)의 한쪽과 제1 전극(930)을 접속하는 콘택트 홀과 동일한 공정에 의해 제작된다.
또한, 공통 전위 선(975)은 개구를 통하여 공통 전극(977)에 접속된다. 공통 전극(977)은 절연막(924) 위에 제공되고, 접속 단자 전극(915) 및 화소부의 제1 전극(930)과 동일한 재료 및 공정을 사용하여 제작된다.
이와 같이, 화소부(902)의 스위칭 소자의 제작 공정과 동일한 공정에서 공통 접속부를 제작할 수 있다.
공통 전극(977)은 시일재에 포함되는 도전성 입자와 접촉하고 기판(906)의 제2 전극(931)과 전기적으로 접속된다.
또는, 도 32c에 도시한 바와 같이, 공통 전위 선(985)을 트랜지스터(910)의 게이트 전극과 동일한 재료 및 공정을 사용하여 제작할 수 있다.
도 32c의 공통 접속부에서, 공통 전위 선(985)은 게이트 절연막(922) 및 절연막(924) 아래에 제공되고, 공통 전위 선(985)과 중첩하는 위치에 게이트 절연막(922) 및 절연막(924)에 복수의 개구가 형성된다. 이들 개구는 트랜지스터(910)의 소스 전극(971) 및 드레인 전극(973)의 한쪽과 제1 전극(930)을 접속하는 콘택트 홀과 동일한 공정에 의해 절연막(924)을 에칭한 후, 또한 게이트 절연막(922)을 선택적으로 에칭함으로써 형성된다.
또한, 공통 전위 선(985)은 개구를 통하여 공통 전극(987)에 접속된다. 공통 전극(987)은 절연막(924) 위에 제공되고 접속 단자 전극(915) 및 화소부의 제1 전극(930)과 동일한 재료 및 공정을 사용하여 제작된다.
상술한 바와 같이, 상기 실시 형태에서 설명한 트랜지스터 및 용량 소자를 사용함으로써, 개구율을 높이면서 전하 용량을 증대시킨 용량 소자를 포함하는 반도체 장치를 제공할 수 있다. 이 결과, 반도체 장치는 우수한 표시 품질을 가질 수 있다.
또한, 트랜지스터에 포함되는 반도체 막인 산화물 반도체 막 내의 산소 결손 및 수소 등의 불순물이 저감되므로, 본 발명의 한 실시 형태인 반도체 장치는 양호한 전기 특성을 갖는다.
본 실시 형태에서 설명한 구성 등은 다른 실시 형태 및 실시예에서 설명한 구성 중 어느 하나와 적절히 조합될 수 있다는 점에 주목한다.
(실시 형태 8)
본 발명의 한 실시 형태인 반도체 장치는 다양한 전자 기기(게임기를 포함함)에 사용될 수 있다. 전자 기기의 예는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 및 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 게임기(예를 들어, 빠징코, 슬롯 머신), 및 게임 콘솔이다. 도 33a 내지 도 33c는 이들 전자 기기의 일례를 도시한다.
도 33a는 표시부를 갖는 테이블(9000)을 도시한다. 테이블(9000)에서, 하우징(9001)에 표시부(9003)가 내장되어 있고 표시부(9003)에 화상을 표시할 수 있다. 4개의 다리부(9002)에 의해 하우징(9001)이 지지된다는 점에 주목한다. 또한, 전력 공급을 위한 전원 코드(9005)가 하우징(9001)에 제공된다.
상기 실시 형태에서 설명한 반도체 장치 중 어느 하나는 표시부(9003)에 사용될 수 있다. 그러므로, 표시부(9003)는 높은 표시 품질을 가질 수 있다.
표시부(9003)는 터치 패널로서 기능한다. 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 사용자가 손가락 등으로 터치할 때, 사용자는 화면을 조작하고 데이터를 입력할 수 있다. 또한, 가전 제품과의 통신과 가전 제품의 제어가 가능하게 될 때, 테이블(9000)은 화면 조작에 의해 가전 제품을 제어하는 제어 장치로서 기능할 수 있다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)는 터치 패널로서 기능할 수 있다.
또한, 하우징(9001)에 제공된 힌지에 의해 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수 있으므로; 테이블(9000)은 텔레비전 장치로서도 사용될 수 있다. 좁은 방에 큰 화면을 갖는 텔레비전 장치를 설치하면, 자유로운 공간이 줄어 들지만; 테이블에 표시부가 내장되어 있으면, 방의 공간을 효과적으로 사용할 수 있다.
도 33b는 텔레비전 장치(9100)를 도시한다. 텔레비전 장치(9100)에서, 하우징(9101)에 표시부(9103)가 내장되어 있고 표시부(9103)에 영상을 표시할 수 있다. 여기에서는 스탠드(9105)에 의해 하우징(9101)이 지지된다는 점에 주목한다.
텔레비전 장치(9100)는 하우징(9101)의 조작 스위치나 별체의 리모콘 조작기(9110)에 의해 조작될 수 있다. 리모콘 조작기(9110)의 조작 키(9109)에 의해 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9110)에 이 리모콘 조작기(9110)로부터 출력되는 데이터를 표시하는 표시부(9107)을 구비할 수 있다.
도 33b에 도시한 텔레비전 장치(9100)는 수신기, 모뎀 등을 구비하고 있다. 수신기를 사용하여, 텔레비전 장치(9100)는 일반 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전 장치(9100)가 모뎀을 통하여 유선 또는 무선 통신 네트워크에 접속될 때, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간 또는 수신자간)의 데이터 통신을 행할 수 있다.
상기 실시 형태에서 설명한 반도체 장치 중 어느 하나는 표시부(9103 및 9107)에 사용될 수 있다. 그러므로, 텔레비전 장치는 높은 표시 품질을 가질 수 있다.
도 33c는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 및 포인팅 디바이스(9206)를 포함하는 컴퓨터(9200)를 도시한다.
상기 실시 형태에서 설명한 반도체 장치 중 어느 하나는 표시부(9203)에 사용될 수 있다. 그러므로, 컴퓨터(9200)는 높은 표시 품질을 가질 수 있다.
도 34a 및 도 34b는 절첩가능한 태블릿형 단말기를 도시한다. 도 34a는 개방한 상태의 태블릿형 단말기를 도시한다. 태블릿형 단말기는 하우징(9630), 표시부(9631a), 표시부(963lb), 표시 모드 전환 버튼(9034), 전원 버튼(9035), 절전 모드 전환 버튼(9036), 고정구(9033), 및 조작 버튼(9038)을 포함하다.
상기 실시 형태에서 설명한 반도체 장치 중 어느 하나는 표시부(9631a) 및 표시부(963lb)에 사용될 수 있으므로, 태블릿 단말기는 높은 신뢰성을 가질 수 있다.
터치 패널 영역(9632a)은 표시부(9631a)의 일부에 제공될 수 있고, 이 영역에서, 표시된 조작 키(9638)에 접촉함으로써 데이터를 입력할 수 있다. 표시부(9631a)의 절반이 표시 기능만을 갖고, 다른 절반이 터치 패널 기능을 갖는다는 점에 주목한다. 그러나, 표시부(9631a)의 구성은 이에 한정되지 않고, 표시부(9631a)의 모든 영역이 터치 패널 기능을 가질 수 있다. 예를 들어, 표시부(9631a)의 전체면에 키보드를 표시하여 터치 패널로 사용하고, 표시부(963lb)를 표시 화면으로서 사용할 수 있다.
터치 패널 영역(9632b)은 표시부(9631a)와 마찬가지로 표시부(963lb)의 일부에 제공될 수 있다. 터치 패널에 표시된 키보드 표시 전환 버튼(9639)을 손가락이나 스타일러스 등으로 터치할 때, 표시부(963lb)에 키보드가 표시될 수 있다.
터치 패널 영역(9632a) 및 터치 패널 영역(9632b)은 동시에 터치 입력에 의해 제어될 수 있다.
표시 모드 전환 버튼(9034)은 세로 표시와 가로 표시, 컬러 표시와 흑백 표시 간의 전환 등을 가능하게 한다. 절전 모드 전환 버튼(9036)은 태블릿형 단말기에 내장되어 있는 광 센서에 의해 검출되는 사용 시의 외부 광의 양에 따라서 표시 휘도를 최적하게 할 수 있다. 광 센서뿐만 아니라, 자이로, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 태블릿형 단말기에 내장시킬 수 있다.
도 34a에서는 표시부(963la)의 표시 면적이 표시부(9631b)의 표시 면적과 동일한 예를 도시하지만, 본 발명의 한 실시 형태는 이에 한정되지 않는다. 표시부(9631a)의 표시 면적은 표시부(9631b)의 것과 다를 수 있고, 나아가, 표시부(9631a)의 표시 품질도 표시부(9631b)의 것과 다를 수 있다. 예를 들어, 표시부(9631a 및 9631b)의 한쪽이 다른 쪽보다도 고화질 영상을 표시할 수 있다.
도 34b는 폐쇄한 상태의 태블릿형 단말기를 도시한다. 태블릿형 단말기는 하우징(9630), 태양 전지(9633), 및 충방전 제어 회로(9634)를 포함한다. 도 34b는 충방전 제어 회로(9634)의 일례로서 배터리(9635) 및 DC-DC 컨버터(9636)를 포함한다.
태블릿형 단말기는 접혀질 수 있기 때문에, 미사용시에 하우징(9630)을 폐쇄한 상태로 할 수 있다. 따라서, 표시부(9631a 및 963lb)를 보호할 수 있기 때문에, 내구성이 우수하고, 장기 사용 시에 신뢰성이 우수한 태블릿형 단말기를 제공할 수 있다.
도 34a 및 도 34b에 도시한 태블릿형 단말기는 각종 데이터(예를 들어, 정지 화상, 동화상, 텍스트 화상)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 데이터를 터치 입력에 의해 조작 또는 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 또한 가질 수 있다.
태블릿형 단말기의 표면에 장착된 태양 전지(9633)는 전력을 터치 패널, 표시부, 영상 신호 처리부 등에 공급할 수 있다. 태양 전지(9633)는 하우징(9630)의 한쪽 면 또는 양면에 제공될 수 있으므로, 배터리(9635)를 효율적으로 충전할 수 있다는 점에 주목한다. 배터리(9635)로서 리튬 이온 전지를 사용하면, 소형화할 수 있는 등의 이점이 있다.
도 34b에 도시한 충방전 제어 회로(9634)의 구성 및 동작에 대해서 도 34c의 블록도를 참조하여 설명한다. 도 34c는 태양 전지(9633), 배터리(9635), DC-DC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 SW3, 및 표시부(9631)를 도시한다. 배터리(9635), DC-DC 컨버터(9636), 컨버터(9637), 및 스위치 SW1 내지 SW3이 도 34b의 충방전 제어 회로(9634)에 대응한다.
먼저, 외부 광을 사용하여 태양 전지(9633)에 의해 발전되는 경우의 동작 예에 대해서 설명한다. 태양 전지에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DC-DC 컨버터(9636)에 의해 승압 또는 강압된다. 태양 전지(9633)로부터의 전력으로 표시부(9631)가 동작될 때, 스위치 SW1을 온으로 하고, 전력의 전압을 컨버터(9637)로 표시부(9631)를 동작시키기 위해 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에의 표시가 행해지지 않을 때, SW1을 오프로 하고 SW2을 온으로 해서, 배터리(9635)를 충전할 수 있다.
태양 전지(9633)에 대해서는 발전 수단의 일례로서 설명하였지만, 발전 수단은 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단으로 배터리(9635)를 충전할 수 있다. 예를 들어, 배터리(9635)는 무선(비접촉)으로 전력을 송수신함으로써 충전할 수 있는 무 접점 전력 전송 모듈, 또는 다른 충전 수단을 조합 사용하는 것으로 충전될 수 있다.
본 실시 형태에서 설명한 구성 등은 다른 실시 형태 및 실시예에서 설명한 구성 중 어느 하나와 적절히 조합될 수 있다는 점에 주목한다.
[실시예 1]
본 실시예에서는, 실시 형태 2를 사용하여 액정 표시 장치를 제작했다. 이 액정 표시 장치의 사양과 표시 화상에 대해서 설명한다.
본 실시예에서는, 도 24에 도시한 바와 같이 게이트 절연막(227)이 2층 구조를 갖고, 용량 소자(245)의 반도체 막(119)이 질화 절연막으로 형성된 절연막(225)과 접함으로써, 용량 소자의 한쪽의 전극인 반도체 막(119)이 n형이 되는 액정 표시 장치를 제작했다. 표 1에 액정 표시 장치, 신호선 구동 회로, 및 주사선 구동 회로의 사양을 나타낸다.
신호선 구동 회로 및 주사선 구동 회로에 제공되는 트랜지스터는 각각 화소부와 같이 보호 절연막 위에 도전막이 제공되지 않은 구조를 갖는다는 점에 주목한다.
이어서, 도 45는 본 실시예에서 제작한 액정 표시 장치가 표시한 화상을 촬영한 사진을 도시한다. 도 45에 도시한 바와 같이, 본 실시예에서 제작한 액정 표시 장치는 고화질인 화상을 표시할 수 있다.
100: 화소부, 101: 화소, 102: 기판, 103: 트랜지스터, 104: 주사선 구동 회로, 105: 용량 소자, 106: 신호선 구동 회로, 107: 주사선, 107a: 게이트 전극, 108: 액정 소자, 109: 신호선, 109a: 소스 전극, 111: 반도체 막, ll3: 도전막, ll3a: 드레인 전극, 115: 용량 선, ll7: 개구, 119: 반도체 막, 121: 화소 전극, 123: 개구, 125: 도전막, 126: 절연막, 127: 게이트 절연막, 128: 절연막, 129: 절연막, 130: 절연막, 131: 절연막, 132: 절연막, 133: 절연막, 134: 유기 절연막, 141: 화소, 143: 개구, 145: 용량 소자, 146: 용량 소자, 150: 기판, 151: 화소, 152: 차광막, 154: 대향 전극, 156: 절연막, 158: 절연막, 160: 액정층, 161: 화소, 165: 용량 소자, 167: 도전막, 169: 트랜지스터, 171: 화소, 172: 화소, 173: 용량 소자, 174: 용량 소자, 175: 용량 선,176: 용량 선, 177: 반도체 막, 178: 반도체 막, 182: 채널 보호막, 183: 트랜지스터, 185: 트랜지스터, 187: 도전막, 190: 트랜지스터, 191: 신호선, 193: 도전막, 195: 반도체 막, 196: 화소, 197: 용량 소자, 198: 반도체 막, 199: 도전막, 199a: 산화물 반도체 막, 199b: 산화물 반도체 막, 199c: 산화물 반도체 막, 201: 화소, 205: 용량 소자, 221: 화소 전극, 225: 절연막, 226: 절연막, 227: 게이트 절연막, 228: 절연막, 229: 절연막, 230: 절연막, 231: 절연막, 232: 절연막, 233: 절연막, 245: 용량 소자, 255: 용량 소자, 271: 화소 전극, 279: 절연막, 281: 절연막, 282: 절연막, 301: 화소, 305: 용량 소자, 307: 게이트 전극, 309: 소스 전극, 315: 용량 선, 319:반도체 막, 401_1: 화소, 401_2: 화소, 403_1: 트랜지스터, 403_2: 트랜지스터, 405_1: 용량 소자, 405_2: 용량 소자, 407_1: 주사선, 407_2: 주사선, 409: 신호선, 411_1: 반도체 막, 411_2: 반도체 막, 413_1: 도전막, 413_2: 도전막, 415: 용량 선, 417_1: 개구, 417_2: 개구, 419_1: 반도체 막, 419_2: 반도체 막, 421_1: 화소 전극, 421_2: 화소 전극, 423: 개구, 425: 도전막, 431_1: 화소, 431_2: 화소, 433_1: 트랜지스터, 433_2: 트랜지스터, 435_1: 용량 소자, 435_2: 용량 소자, 437: 주사선, 439_1: 주사선, 439_2: 주사선, 441_1: 반도체 막, 441_2: 반도체 막, 443_1: 도전막, 443_2: 도전막, 445: 용량 선, 447_1: 개구, 447_2: 개구, 449_1: 반도체 막, 449_2: 반도체 막, 451_1: 화소 전극, 451_2: 화소 전극, 501: 화소, 505: 용량 소자, 519: 반도체 막, 521: 공통 전극, 607: 게이트 전극, 609: 소스 전극, 613: 드레인 전극, 685: 트랜지스터, 687: 도전막, 701: 게이트 전극, 703: 게이트 절연막, 705: 산화물 반도체 막, 707: 소스 전극, 709: 드레인 전극, 711: 절연막, 713: 도전막, 901: 기판, 902: 화소부, 903: 신호선 구동 회로, 904: 주사선 구동 회로, 905: 시일재, 906: 기판, 908: 액정층, 910: 트랜지스터, 911: 트랜지스터, 913: 액정 소자, 915: 접속 단자 전극, 916: 단자 전극, 917:도전막, 918: FPC, 918b: FPC, 919: 이방성 도전제, 922: 게이트 절연막, 923: 절연막, 924: 절연막, 925: 시일재, 926: 용량 소자, 927: 산화물 반도체 막, 928: 전극, 929: 용량 선, 930: 전극, 931: 전극, 932: 절연막, 933: 절연막, 935: 스페이서, 940: 전극, 941: 전극, 943: 액정 소자, 945: 전극, 946: 공통 배선, 971: 소스 전극, 973: 드레인 전극, 975: 공통 전위 선, 977: 공통 전극, 985: 공통 전위 선, 987: 공통 전극, 9000: 테이블, 9001: 하우징, 9002: 다리부, 9003: 표시부, 9004: 표시 버튼, 9005: 전원 코드, 9033: 고정구, 9034: 표시 모드 전환 버튼, 9035: 전원 버튼, 9036: 절전 모드 전환 버튼, 9038: 조작 버튼, 9100: 텔레비전 장치, 9101: 하우징, 9103: 표시부, 9105: 스탠드, 9107: 표시부, 9109: 조작 키, 9110: 리모콘 조작기, 9200: 컴퓨터, 9201: 본체, 9202: 하우징, 9203: 표시부, 9204: 키보드, 9205: 외부 접속 포트, 9206: 포인팅 디바이스, 9630: 하우징, 9631: 표시부, 9631a: 표시부, 9631b: 표시부, 9632a: 터치 패널 영역, 9632b: 터치 패널 영역, 9633: 태양 전지, 9634: 충방전 제어 회로, 9635: 배터리, 9636: DC-DC 컨버터, 9637: 컨버터, 9638: 조작 키, 및 9639: 버튼
본 출원은 2012년 8월 3일자 일본 특허청에 출원된 일본 특허 출원 제2012-173349호, 2012년 8월 10일자 일본 특허청에 출원된 일본 특허 출원 제2012-178941호, 및 2012년 8월 28일자 일본 특허청에 출원된 일본 특허 출원 제2012-188093호에 기초한 것이고, 이들 출원의 전체 내용은 본 명세서에 참고로 도입된다.
본 출원은 2012년 8월 3일자 일본 특허청에 출원된 일본 특허 출원 제2012-173349호, 2012년 8월 10일자 일본 특허청에 출원된 일본 특허 출원 제2012-178941호, 및 2012년 8월 28일자 일본 특허청에 출원된 일본 특허 출원 제2012-188093호에 기초한 것이고, 이들 출원의 전체 내용은 본 명세서에 참고로 도입된다.
Claims (9)
- 반도체 장치로서,
기판;
상기 기판 위의 제1 절연막;
상기 제1 절연막 위의 제2 절연막;
상기 제1 절연막 및 상기 제2 절연막 각각의 위의 제3 절연막;
상기 제3 절연막 위의 투광성 화소 전극;
트랜지스터로서,
게이트 전극과;
상기 게이트 전극 위의 상기 제1 절연막과;
소스 전극 위의 상기 제2 절연막과;
상기 제1 절연막 위에 있고 상기 게이트 전극에 중첩하고, 상기 화소 전극과 전기적으로 접속되어 있는 금속 산화물 반도체 막
을 포함하는 상기 트랜지스터; 및
용량 소자로서,
상기 제1 절연막의 적어도 일부 위의 제1 용량 소자 전극으로서 전기를 도통시킬 수 있는 투광성막과;
상기 제1 용량 소자 전극 위의 용량 소자 유전체막으로서의 상기 제2 절연막의 일부 및 상기 제3 절연막의 일부와;
상기 용량 소자 유전체막 위의 제2 용량 소자 전극으로서의 상기 화소 전극
을 포함하는 상기 용량 소자를 포함하고,
상기 제1 용량 소자 전극 및 상기 금속 산화물 반도체 막은 동일한 막으로 형성되고,
상기 제1 절연막 및 상기 제2 절연막은 각각 제1 산화 절연막 및 제2 산화 절연막을 포함하고, 상기 제1 산화 절연막 및 상기 제2 산화 절연막 각각은 상기 금속 산화물 반도체 막과 직접 접하고,
상기 제1 절연막은 상기 제1 산화 절연막 아래의 질화 절연막을 포함하고,
상기 제1 용량 소자 전극은 상기 질화 절연막과 직접 접하는, 반도체 장치. - 반도체 장치로서,
기판;
상기 기판 위의 제1 절연막;
상기 제1 절연막 위의 제2 절연막;
상기 제1 절연막 및 상기 제2 절연막 각각의 위의 제3 절연막;
상기 제3 절연막 위의 투광성 화소 전극;
트랜지스터로서,
게이트 전극과;
상기 게이트 전극 위의 상기 제1 절연막과;
소스 전극 위의 상기 제2 절연막과;
상기 제1 절연막 위에 있고 상기 게이트 전극에 중첩하고, 상기 화소 전극과 전기적으로 접속되어 있는 금속 산화물 반도체 막
을 포함하는 상기 트랜지스터; 및
용량 소자로서,
상기 제1 절연막의 적어도 일부 위의 제1 용량 소자 전극으로서 전기를 도통시킬 수 있는 투광성막과;
상기 제1 용량 소자 전극 위의 용량 소자 유전체막으로서의 상기 제2 절연막의 일부 및 상기 제3 절연막의 일부와;
상기 용량 소자 유전체막 위의 제2 용량 소자 전극으로서의 상기 화소 전극
을 포함하는 상기 용량 소자를 포함하고,
상기 제1 용량 소자 전극 및 상기 금속 산화물 반도체 막은 동일한 막으로 형성되고,
상기 제1 절연막 및 상기 제2 절연막은 각각 제1 산화 절연막 및 제2 산화 절연막을 포함하고, 상기 제1 산화 절연막 및 상기 제2 산화 절연막 각각은 상기 금속 산화물 반도체 막과 직접 접하고,
상기 제3 절연막은 상기 제2 산화 절연막 위의 질화 절연막을 포함하고,
상기 제1 용량 소자 전극은 상기 질화 절연막과 직접 접하는, 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 제1 용량 소자 전극은 농도가 1×1019atoms/cm3 초과 1×1022atoms/cm3 이하인 도펀트를 포함하는, 반도체 장치. - 제1항 또는 제2항에 있어서,
용량 선을 더 포함하고,
상기 반도체 장치는 사용 시에, 상기 용량 선에 인가된 전위가 상기 화소 전극에 공급되는 전위보다 상기 용량 소자의 임계값 전압 이상만큼 항상 낮은, 반도체 장치. - 제2항에 있어서,
상기 제2 절연막은 상기 제1 용량 소자 전극과 상기 제2 용량 소자 전극 사이에 포함된 상기 제2 절연막의 영역이 상기 금속 산화물 반도체 막과 중첩하는 상기 제2 절연막의 영역보다 얇아지도록 부분적으로 에칭되는, 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 제3 절연막과 상기 화소 전극 사이에 개재된 유기 절연막을 더 포함하고,
상기 화소 전극은 상기 유기 절연막 내의 개구를 통하여 상기 제3 절연막과 직접 접하는, 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 게이트 전극과 동일한 막으로 형성된 용량 선을 더 포함하고,
상기 제1 용량 소자 전극은 상기 트랜지스터의 상기 소스 전극 또는 드레인 전극과 동일한 막으로 형성된 막을 통하여 상기 용량 선에 접속되는, 반도체 장치. - 표시 장치로서,
제1항 또는 제2항에 따른 반도체 장치를 포함하는, 표시 장치. - 전자 기기로서,
제1항 또는 제2항에 따른 반도체 장치를 포함하는, 전자 기기.
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