JP2019197128A - 表示装置 - Google Patents

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Abstract

【課題】小型で、侵入する静電気の電圧が低くても、十分な静電気防止効果を果たす静電気防止回路を備えた表示装置を提供する。【解決手段】表示装置の非表示領域に設けられた共通電位が与えられる共通配線と、表示領域における信号配線および走査配線の少なくとも一方との間に設けられた静電気防止回路を備え、静電気防止回路は、制御電極がフローティング状態であって、第１の主電極が信号配線または走査配線に接続され、第２の主電極が共通配線に接続された第１のトランジスタを少なくとも有し、第１のトランジスタは、制御電極と信号配線または走査配線との間に形成される第１の静電容量が、制御電極と共通配線との間に形成される第２の静電容量よりも大きくなるように設定されている。【選択図】図３

Description

本発明は表示装置に関し、特に静電気の侵入を防止した表示装置に関する。
現在、液晶、エレクトロルミネッセンス等の原理を利用した薄型の表示装置はパーソナルコンピュータおよび携帯情報端末機器のモニタ、またはテレビジョンなどの家電製品に使用されている。
例えば、これらの表示装置を代表する液晶表示装置は、薄型、軽量であるだけでなく、低電圧駆動できるという特徴を有している。液晶表示装置は、主要部を構成する２枚の透明基板の間に液晶を封入した液晶表示パネルで構成され、一方の透明基板は、画素がマトリクス状に配置されて表示領域を構成するアレイ基板と呼称され、もう一方の透明基板は、各画素に対応したカラーフィルタおよびブラックマトリクス（遮光膜）が設けられた対向基板（カラーフィルタ基板）と呼称されている。
特に、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）型液晶表示装置は、アレイ基板上の各画素にスイッチング素子であるＴＦＴが設けられ、各画素が独立して液晶を駆動する電圧を保持できるため、クロストークの少ない、表示品位の高い映像を得られる。また、各画素はＴＦＴのオン、オフを制御する走査配線（ゲート配線）と画像信号入力用の信号配線（ソース配線）を有し、一般的には、ゲート配線とソース配線によって囲まれている。
さらに、ＴＦＴ基板上の表示領域周辺（額縁領域）にはゲート配線とソース配線をドライバ回路と接続するための引き出し配線、引き出し配線からの静電気の侵入を防ぐ静電気防止回路などが設けられている。
近年、薄型の表示装置が広く利用される一方、要求される製品の機能、形態も多様化している。そのため、携帯端末用表示装置、車載用表示装置を中心に、デザイン性向上を目的として、非表示領域である額縁領域は、狭小化の要望が高まっている。
また、表示する画像をなめらかに映すために画素の高精細化が進んでいる。このため、アレイ基板上の表示領域周辺に配置されている静電気防止回路などは、平面視で外部からの信号入力配線の入力方向に対しても、さらにその法線方向に対しても小型化が必要となる。
基板に侵入する静電気を防止する方法として、静電気防止回路を設置する方法が挙げられる。例えば、特許文献１に開示されるように、駆動信号配線と共通配線との間に、ダイオード接続されたＭＯＳトランジスタを逆並列に２個接続して抵抗とした構成が挙げられる。しかし、この構成では、２つのＭＯＳトランジスタを必要とし、回路の占有面積が大きくなり、額縁領域の狭小化および画素の高精細化の妨げとなる。
これらを解決するために、特許文献２に開示されているように、ゲート電極をフローティングにした静電気防止回路も報告されている。しかし、特許文献２で開示される静電気保護回路では、低電圧の静電気ではトランジスタが駆動せず、静電気が基板に侵入する可能性がある。
特開平８−２６２４８５号公報 特許第４３８５６９１号公報
以上説明したように、特許文献１に開示される静電気防止回路では、額縁領域の狭小化および画素の高精細化の要望を満たすことができず、特許文献２に開示される静電気防止回路では、低電圧の静電気が基板に侵入することを防止できないという問題があった。
本発明は上記のような問題を解決するためになされたものであり、小型で、侵入する静電気の電圧が低くても、十分な静電気防止効果を果たす静電気防止回路を備えた表示装置を提供することを目的とする。
本発明に係る表示装置は、走査配線および信号配線が互いに交差するように配置され、隣接する前記走査配線と前記信号配線とで囲まれる領域に設けられた画素がマトリクス状に配列された表示領域と、該表示領域に接する非表示領域とを備えた表示装置であって、前記表示装置は、前記非表示領域に設けられた共通電位が与えられる共通配線と、前記非表示領域における前記信号配線および前記走査配線の少なくとも一方との間に設けられた静電気防止回路を備え、前記静電気防止回路は、制御電極がフローティング状態であって、第１の主電極が前記信号配線または前記走査配線に接続され、第２の主電極が前記共通配線に接続された第１のトランジスタを少なくとも有し、前記第１のトランジスタは、前記制御電極と前記信号配線または前記走査配線との間に形成される第１の静電容量が、前記制御電極と前記共通配線との間に形成される第２の静電容量よりも大きくなるように形成される。
本発明に係る表示装置によれば、第１の静電容量が２の静電容量よりも大きく設定されるので、静電気侵入時のフローティング状態の制御電極の電圧を信号配線または走査配線に近づけることができ、低い電圧の静電気でも第１のトランジスタを駆動させることができ、静電気を共通配線に流して、十分な静電気防止効果を果たすことができる。また、制御電極をフローティング状態としているので、制御電極に電気的に接続する配線が不要となり静電気防止回路を小型にできる。
本発明に係る表示装置の全体構成を模式的に示す平面図である。 一般的な静電気防止回路の構成を模式的に示す回路図である。 本発明に係る実施の形態１の液晶表示装置に設けられた静電気防止回路を示す回路図である。 本発明に係る実施の形態１の液晶表示装置に設けられた静電気防止回路のＭＯＳトランジスタの電気的な接続を示す回路図である。 本発明に係る実施の形態１の液晶表示装置に設けられた静電気防止回路のＭＯＳトランジスタのゲート電極と信号配線および共通配線との間に、高抵抗が存在する構成を模式的に示す回路図である。 本発明に係る実施の形態１の液晶表示装置に設けられた静電気防止回路のＭＯＳトランジスタの断面構造の一例を示す図である。 本発明に係る実施の形態１の液晶表示装置に設けられた静電気防止回路のＭＯＳトランジスタの断面構造の一例を示す図である。 本発明に係る実施の形態１の液晶表示装置に設けられた静電気防止回路のＭＯＳトランジスタの平面構造の一例を示す図である。 本発明に係る実施の形態２の液晶表示装置に設けられた静電気防止回路を示す回路図である。 本発明に係る実施の形態２の液晶表示装置に設けられた静電気防止回路のＭＯＳトランジスタの電気的な接続を示す回路図である。
以下、図面を参照しながら本発明に係る実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像の大きさと位置との相関関係は必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとし、それらについての詳細な説明を省略する場合がある。
また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
また、以下の実施形態におけるアレイ基板は、スイッチングデバイスとして薄膜トランジスタ（ＴＦＴ）が用いられたアクティブマトリクス基板を例に挙げて説明する。なお、アレイ基板は液晶表示装置（ＬＣＤ）などの平面型表示装置（Flat Panel Display；FPD）に用いられることが想定される。
また、以下の実施形態における静電容量とは、広義に絶縁された導体間に蓄えられる電荷の量であり、一例として、ゲート絶縁膜およびチャネル層となる半導体層を介してソース電極およびドレイン電極とゲート電極間に形成される静電容量が挙げられる。
＜実施の形態１＞
＜液晶表示装置の構成＞
図１は、本発明に係る実施の形態１の液晶表示装置１００の全体構成を模式的に示す平面図である。
図１に示すように液晶表示装置１００は、主要部である液晶表示パネル９０を備えている。液晶表示パネル９０においては、アレイ基板１０および対向基板２０の２枚の基板の間に液晶が封入されている。
アレイ基板１０は、ガラスまたはプラスチック等の絶縁性透明基板により構成されており、画像を表示する表示領域５０と、表示領域５０に接する非表示領域である額縁領域５５とを有する。ここでは一例として、額縁領域５５は、表示領域５０を囲むように設けられているものとする。
表示領域５０では、横方向（Ｘ方向）に延在する複数のゲート配線１（走査配線）と縦方向（Ｙ方向）に延在する複数のソース配線２（信号配線）とが互いに交差するように配置されている。隣接するゲート配線１とソース配線２とで囲まれる領域に１つの画素３０が形成されるので、複数の画素がマトリクス状（アレイ状）に配列されることとなる。各画素には、ゲート配線１の一部で構成されるゲート電極（制御電極）、ソース配線２の一部で構成されるソース電極（第１の主電極）および画素電極（図示せず）の一部で構成されるドレイン電極（第２の主電極）を有するＴＦＴ（図示せず）が設けられている。
また、表示領域５０の外周を囲む周辺領域６０には、共通配線６３が設けられている。共通配線６３は画素３０内の共通電極（図示せず）に共通電位を供給するバスラインとして機能し、共通電極は、ＴＮ（Twisted Nematic）型液晶表示装置の場合は画素電極との間で補助容量を形成し、ＦＦＳ（Fringe Field Switching）型液晶表示装置の場合は画素電極との間で保持容量を形成する。
また、図１では、額縁領域５５に、ソース配線２を駆動するソースドライバ回路３と、ゲート配線１を駆動するゲートドライバ回路４が実装されている構成を示しており、表示領域５０からソースドライバ回路３の出力部へ延びるソーステーパ配線５、同じく表示領域５０からゲートドライバ回路４の出力部へ延びるゲートテーパ配線６の一部を示している。
また、周辺領域６０には、後述する静電気防止回路が設けられている。静電気防止回路は、ゲート配線１、ソース配線２にそれぞれ接続されている。
対向基板２０は、アレイ基板１０の表示領域５０上に液晶を介して対向配置され、カラーフィルタおよびブラックマトリクス等が形成されている。
また、液晶表示装置１００は、液晶表示パネル９０の主面の両側に、偏光板および位相差板が必要に応じて取り付けられ、アレイ基板１０の外側には、背面光源（バックライト）が設けられ、これらが取り付けられた液晶表示装置１００は、図示されない外部との接続回路と共に、図示されない筐体内に収納される。
図２は、周辺領域６０において、一般的な静電気防止回路を設けた構成を模式的に示す回路図である。図２においては、表示領域５０のソース配線２に接続される信号配線６１と、信号配線６１に隣接する信号配線６２と、これらに交差するように配置された共通配線６３とが示されており、信号配線６１と共通配線６３との間には、ソース電極およびゲート電極が信号配線６１に接続され、ドレイン電極が共通配線６３に接続されたＭＯＳトランジスタ６４と、ソース電極が信号配線６１に接続され、ゲート電極およびドレイン電極が共通配線６３に接続されたＭＯＳトランジスタ６４１とが設けられている。なお、隣接する信号配線６２にも２つのＭＯＳトランジスタ６４および６４１が同様に接続されているが、簡略化のため省略している。
図３は、本発明の実施の形態１に係る液晶表示装置１００に設けられた静電気防止回路を示す等価回路図である。図３に示す静電気防止回路は、ゲート電極がフローティング状態となったＭＯＳトランジスタ６５（第１のトランジスタ）が、信号配線６１と共通配線６３との間に接続されている。なお、ＭＯＳトランジスタ６５のソース電極は信号配線６１に接続され、ドレイン電極は共通配線６３に接続されている。ＭＯＳトランジスタ６５のフローティングゲートと信号配線６１との間には静電容量６６（第１の静電容量）が形成され、ＭＯＳトランジスタ６５のフローティングゲートと共通配線６３との間には静電容量６７（第２の静電容量）が形成されている。なお、静電容量６６は静電容量６７よりも大きくなるように構成されている。
特許文献２に開示された静電気防止回路では、静電容量６６および６７がほぼ等しくなるように設計されており、低い電圧の静電気ではＭＯＳトランジスタ６５が駆動せず、表示領域に静電気が侵入する可能性がある。
一方、図３に示した静電気防止回路では、静電気の侵入が考えられる信号配線６１とフローティングゲートとの間の静電容量６６を大きくすることで、静電気侵入時のフローティングゲートの電圧を信号配線６１に近づけることができ、低い電圧の静電気でもＭＯＳトランジスタ６５を駆動させることができる。
また、図３に示した静電気防止回路では、図２に示した一般的な静電気防止回路に比べて、必要となるＭＯＳトランジスタ数が少なくなり、また、図２に示した一般的な静電気防止回路のＭＯＳトランジスタ６４のゲート電極の引き出し配線６１１およびＭＯＳトランジスタ６４１のゲート電極の引き出し配線６１２も不要であることから、額縁領域の狭小化および画素の高精細化に有利な構成となる。
図４は、図３に示した静電気防止回路におけるＭＯＳトランジスタ６５の電気的な接続を、より端的に表した回路図であり、ＭＯＳトランジスタ６５のゲート電極がフローティング状態であり、静電容量６６および６７が形成されることを示している。
なお、以上の説明では、信号配線と共通配線との間に静電気防止回路を設けた例を示したが、これ以外の部分にも本発明の適用は可能であり、静電気侵入の可能性のある部分、例えば、走査配線（ゲート配線）と共通配線との間に、フローティングゲートとの静電容量が大きくなるようにＭＯＳトランジスタを設けて静電気防止回路とすれば良い。
ここで、信号配線６１とフローティングゲートとの間の静電容量６６をＣｌ、共通配線６３とフローティングゲートとの間の静電容量６７をＣｃ、信号配線６１の電圧をＶｌ、共通配線６３の電圧をＶｃとすると、フローティングゲートの電圧Ｖｇは、以下の数式（１）で表すことができる。
Figure 2019197128
ＣｌとＣｃとが概等しい場合、フローティングゲートの電圧Ｖｇは以下の数式（２）で近似できる。
Figure 2019197128
ここで、信号配線６１に電圧Ｖｅｄの静電気が侵入した場合、もともと信号配線６１に印加されていた電圧をＶｌ ’とすると、Ｖｌ＝Ｖｌ ’＋Ｖｅｄとなり、フローティングゲートの電圧Ｖｇは、以下の数式（３）で表すことができる。
Figure 2019197128
特に、静電気の電圧Ｖｅｄが低い場合、フローティングゲートの電圧Ｖｇは電圧Ｖｅｄにより十分に昇圧されず、静電気防止回路であるＭＯＳトランジスタ６５が駆動せず、静電気が表示領域内に侵入する可能性がある。
しかし、本実施の形態１のように、静電容量Ｃｌと静電容量Ｃｃとの大小関係を、Ｃｌ≫Ｃｃとすれば、フローティングゲートの電圧Ｖｇは以下の数式（４）のように近似される。
Figure 2019197128
このとき、静電容量Ｃｌは静電容量Ｃｃの２倍以上あることが望ましい。
ここで、信号配線６１に電圧Ｖｅｄの静電気が侵入した場合、Ｖｌ＝Ｖｌ ’＋Ｖｅｄとすると、フローティングゲートの電圧Ｖｇは、以下の数式（５）で表される。
Figure 2019197128
このため、静電気の電圧Ｖｅｄが低い場合でも。Ｖｇは十分に昇圧され、静電気防止回路であるＭＯＳトランジスタ６５が駆動し、静電気の表示領域内への侵入を防ぐことができる。
すなわち、ＭＯＳトランジスタ６５がオン状態になることで、信号配線６１に侵入した電圧Ｖｅｄの静電気は共通配線６３に流れる。電圧Ｖｅｄが大きい場合は隣接する信号配線６２に接続された静電気防止回路のＭＯＳトランジスタ（図示せず）もオンし、隣接する信号配線６２でも静電気の電力を消費する。このように本実施の形態１の静電気防止回路は、静電気を隣接する信号配線から、他の隣接する信号配線へと受け渡すことで消費していく。
このとき、共通配線６３の電圧Ｖｃが静電気防止回路のＭＯＳトランジスタを駆動するほど大きい場合は、信号が表示領域に到達せず、表示装置としての機能を喪失してしまうので、電圧Ｖｃは、それ自体では静電気防止回路のＭＯＳトランジスタを駆動できない程度に比較的小さく設定され、静電気の電圧Ｖｅｄが加わることで、静電気防止回路のＭＯＳトランジスタを駆動するように設定する。より具体的には、信号配線６１の電圧Ｖｌおよび共通配線６３の電圧Ｖｃよりも静電気防止回路のＭＯＳトランジスタのしきい値電圧を高く設定すれば良い。
また、静電容量による静電気防止回路のＭＯＳトランジスタの駆動を補助するため、ＭＯＳトランジスタ６５のゲート電極は、静電気侵入の影響で電圧が変化する程度の高抵抗で信号配線６１および共通配線６３と接続される構成としても良い。図５はＭＯＳトランジスタ６５のゲート電極と信号配線６１および共通配線６３との間に、それぞれ高抵抗６１Ｒおよび６３Ｒが存在する構成を模式的に示している。
図６は、本実施の形態１に係る静電気防止回路のＭＯＳトランジスタＴ１の断面構造の一例を示す図である。図６に示すようにＭＯＳトランジスタＴ１は、例えばガラスなどの透明な絶縁性基板２１上に選択的に形成されたゲート電極２２と、ゲート電極２２を覆う絶縁膜２３と、ゲート電極２２の上方に対応する絶縁膜２３上に形成された半導体層２４と、半導体層２４上から絶縁膜２３上にかけて形成されたソース電極２５およびドレイン電極２６を備えている。なお、半導体層２４、ソース電極２５およびドレイン電極２６を覆うように絶縁膜２７が設けられている。
ゲート電極２２は、電気的に浮動（フローティング）しているか、あるいは図５に示したように静電気侵入の影響で電圧が変化する程度の高抵抗を介して信号配線（図示せず）および共通配線に接続されている。
絶縁膜２３は、ゲート電極２２と半導体層２４との間ではゲート絶縁膜として機能し、半導体層２４は、平面視でゲート電極２２と重なるように設けられている。なお、半導体層２４は、平面視でゲート電極２２の外縁よりも内側に形成されることが望ましい。
ソース電極２５とドレイン電極２６とは、半導体層２４上において互いに離間して形成され、ＭＯＳトランジスタＴ１の駆動時には、ソース電極２５とドレイン電極２６との間の半導体層２４がチャネル層となる。なお、ＭＯＳトランジスタＴ１のソース電極２５は信号配線に接続され、ドレイン電極２６は共通配線に接続される。
ここで、図６に示されるようにＭＯＳトランジスタＴ１は、ソース電極２５とゲート電極２２とが水平方向（Ｘ方向）において重なる長さＸ１を、ドレイン電極２６とゲート電極２２とがＸ方向において重なる長さＸ２よりも長くすることで、それぞれが平面方向において重なる面積に差を設け、ソース電極２５とゲート電極２２との間およびドレイン電極２６とゲート電極２２との間にそれぞれ形成される静電容量に差を設ける。これにより、ソース電極２５とゲート電極２２との間に形成される静電容量は、ドレイン電極２６とゲート電極２２との間に形成される静電容量よりも大きくなり、図３に示したＭＯＳトランジスタ６５を得ることができる。
この場合、長さＸ１は、低い電圧の静電気でもＭＯＳトランジスタＴ１を駆動させることができる静電容量が得られる長さとし、長さＸ１と長さＸ２との差は、上述した静電容量Ｃｌと静電容量Ｃｃとの大小関係がＣｌ≫Ｃｃとなるような有意差が得られるように設定し、かつ、フォトリソグラフィーおよびエッチングなどの工程における加工精度以上に設定する。
図７は、本実施の形態１に係る静電気防止回路のＭＯＳトランジスタＴ１の断面構造の他の例を示す図である。図７に示すＭＯＳトランジスタＴ１においては、ドレイン電極２６側の絶縁膜２３上に絶縁膜２８が設けられ、半導体層２４は、ゲート電極２２の上方の絶縁膜２８の一部上部およびゲート電極２２の上方の絶縁膜２３上を覆うように設けられて、ドレイン電極２６の下部で段差を有しているが、ソース電極２５の下部では段差がない。このため、ソース電極２５とゲート電極２２とが垂直方向（Ｙ方向）において離間している離間距離Ｙ１は、ドレイン電極２６とゲート電極２２とがＹ方向において離間している離間距離Ｙ２よりも短くなり、ソース電極２５とゲート電極２２との間およびドレイン電極２６とゲート電極２２との間にそれぞれ形成される静電容量に差が生じる。
これにより、ソース電極２５とゲート電極２２との間に形成される静電容量は、ドレイン電極２６とゲート電極２２との間に形成される静電容量よりも大きくなり、図３に示したＭＯＳトランジスタ６５を得ることができる。
この場合、長さＹ１は、低い電圧の静電気でもＭＯＳトランジスタＴ１を駆動させることができる静電容量が得られる長さとし、長さＹ１と長さＹ２との差は、上述した静電容量Ｃｌと静電容量Ｃｃとの大小関係がＣｌ≫Ｃｃとなるような有意差が得られるように設定し、かつ、スパッタリングおよびエッチングなどの配線となる膜を形成する工程における厚み精度以上に設定する。
図８は、本実施の形態１に係る静電気防止回路のＭＯＳトランジスタＴ１の平面構造の一例を示す図であり、ゲート電極２２、半導体層２４、ソース電極２５およびドレイン電極２６を上方から見た場合の平面方向での重なり状態を表している。図８に示すようにＭＯＳトランジスタＴ１は、半導体層２４と重なるソース電極２５およびドレイン電極２６において、平面視でそれぞれが対向する辺の長さ、すなわち電極の幅を、ソース電極２５の幅Ｗ１をドレイン電極の幅Ｗ２よりも長くすることで、それぞれが平面方向で重なる面積に差を設け、ソース電極２５とゲート電極２２との間およびドレイン電極２６とゲート電極２２との間にそれぞれ形成される静電容量に差を設ける。これにより、ソース電極２５とゲート電極２２との間に形成される静電容量は、ドレイン電極２６とゲート電極２２との間に形成される静電容量よりも大きくなり、図３に示したＭＯＳトランジスタ６５を得ることができる。
この場合、幅Ｗ１は、低い電圧の静電気でもＭＯＳトランジスタＴ１を駆動させることができる静電容量が得られる長さとし、幅Ｗ１と幅Ｗ２との差は、上述した静電容量Ｃｌと静電容量Ｃｃとの大小関係がＣｌ≫Ｃｃとなるような有意差が得られるように設定し、かつ、フォトリソグラフィーおよびエッチングなどの工程における加工精度以上に設定する。
なお、図６〜図８に示したＭＯＳトランジスタＴ１の構成は、それぞれ単独で使用しても、組み合わせて使用しても同様に効果が得られる。
また、図６〜図８に示したＭＯＳトランジスタＴ１におけるチャネル層となる半導体層２４は、酸化物半導体によって形成することで、繰り返し静電気が発生した場合においても、ＭＯＳトランジスタＴ１のしきい値電圧の変動は抑制され、静電気防止効果を安定して維持することができる。
なお、酸化物半導体の一例としては、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体が挙げられる。酸化物半導体の製造方法等は、再表２０１６／１７５０３４号公報で開示されるように公知の製造方法使用することができる。
＜実施の形態２＞
図９は、本発明の実施の形態２に係る液晶表示装置２００に設けられた静電気防止回路を示す等価回路図である。なお、液晶表示装置２００の全体構成は、図１に示した液晶表示装置１００の全体構成と同様である。
図９に示す静電気防止回路は、ゲート電極がフローティング状態となった２つのＭＯＳトランジスタ６５ａおよび６５ｂが、信号配線６１と共通配線６３との間に接続されている。すなわち、ＭＯＳトランジスタ６５ａ（第１のトランジスタ）のソース電極は信号配線６１に接続され、ドレイン電極は共通配線６３に接続され、ＭＯＳトランジスタ６５ｂのソース電極は信号配線６１に接続され、ドレイン電極は共通配線６３に接続されている。そして、ＭＯＳトランジスタ６５ａのフローティングゲートと信号配線６１との間には静電容量６６ａ（第１の静電容量）が形成され、ＭＯＳトランジスタ６５ａのフローティングゲートと共通配線６３との間には静電容量６７ａ（第２の静電容量）が形成されている。なお、静電容量６６ａは静電容量６７ａよりも大きくなるように構成されている。また、ＭＯＳトランジスタ６５ｂ（第２のトランジスタ）のフローティングゲートと信号配線６１との間には静電容量６６ｂ（第１の静電容量）が形成され、ＭＯＳトランジスタ６５ｂのフローティングゲートと共通配線６３との間には静電容量６７ｂ（第２の静電容量）が形成されている。なお、静電容量６７ｂは静電容量６６ｂよりも大きくなるように構成されている。また、隣接する信号配線６２にも２つのＭＯＳトランジスタ６５ａおよび６５ｂが同様に接続されている。
このように、本実施の形態２に係る液晶表示装置２００に設けられた静電気防止回路においては、フローティング状態となった２つのＭＯＳトランジスタを、１組の信号配線と共通配線との間に接続し、２つのＭＯＳトランジスタのそれぞれにおけるフローティングゲートと信号配線との間の静電容量と、フローティングゲートと共通配線との間の静電容量の大小関係が逆になるように構成している。
このような構成を採ることで、電圧の低い静電気が信号配線６１に侵入した場合に、まず、ＭＯＳトランジスタ６５ａがオン状態となって共通配線６３に静電気を逃がし、さらに共通配線６３に流れる静電気によって隣接する信号配線６２に接続されたＭＯＳトランジスタ６５ｂがオン状態となって、隣接する信号配線６２に静電気を逃がすことができ、静電気の電力消費量を増加させ、静電気防止効果をより高めることが可能となる。このように、ＭＯＳトランジスタ６５ｂを設けることで、共通配線６３に電圧の低い静電気を流した場合にＭＯＳトランジスタ６５ｂを駆動させることができ、静電気防止効果をより高めることができる。また、電圧の低い静電気が共通配線６３から侵入した場合も、上記と同様に静電気を逃がすことができる。
なお、１組の信号配線と共通配線との間には、ＭＯＳトランジスタ６５ａおよび６５ｂが接続されるので、静電気防止回路を構成するＭＯＳトランジスタの個数は増加するが、ゲート電極の引き出し配線は不要なので、図２に示した一般的な静電気防止回路に比べて、額縁領域の狭小化および画素の高精細化に有利な構成となる。
図１０は、図９に示した静電気防止回路におけるＭＯＳトランジスタ６５の電気的な接続を、より端的に表した回路図であり、ＭＯＳトランジスタ６５ａおよび６５ｂのゲート電極がフローティング状態であり、それぞれ、静電容量６６ａ、６７ａおよび静電容量６６ｂ、６７ｂが形成されることを示している。
なお、１組の信号配線と共通配線との間に接続された２つのＭＯＳトランジスタのそれぞれにおけるフローティングゲートと信号配線との間の静電容量と、フローティングゲートと共通配線との間の静電容量の大小関係は、図６〜図８に示したＭＯＳトランジスタＴ１と同様に、ゲート電極とソース電極、ゲート電極とドレイン電極との重なり面積、または、ゲート電極とソース電極との垂直方向の離間距離、ゲート電極とドレイン電極との垂直方向の離間距離を変えることで任意に設定することができる。
また、ＭＯＳトランジスタ６５ａおよび６５ｂのチャネル層となる半導体層を、酸化物半導体によって形成することで、繰り返し静電気が発生した場合においても、ＭＯＳトランジスタ６５ａおよび６５ｂのしきい値電圧の変動は抑制され、静電気防止効果を安定して維持することができる。
＜変形例＞
図６〜図８に示したＭＯＳトランジスタＴ１においては、チャネルエッチ型のＴＦＴを例示したが、静電気防止回路を構成するＴＦＴとしてはチャネルエッチ型に限定されるものではなく、エッチストッパ型、トップゲート型などでも使用可能であり、ドレイン電極とソース電極が、フローティングのゲート電極との間で静電容量を形成する構成であれば使用可能である。
また、図１を用いて説明した液晶表示装置１００においては、に額縁領域５５に、ソースドライバ回路３およびゲートドライバ回路４が実装された構成を例示したが、ドライバ回路をＴＡＢ（Tape Automated Bonding）実装した液晶表示装置および画素のＴＦＴ形成と同時にアレイ基板上にドライバ回路をポリシリコンなどのＴＦＴで形成した液晶表示装置についても、実施の形態１および２に係る静電気防止回路の適用は可能である。
すなわち、実施の形態１および２に係る静電気防止回路は、画素のＴＦＴを形成するアレイ工程で、信号配線および走査配線の少なくとも一方と共通配線との間に形成するので、信号配線および走査配線と共通配線とが形成されている領域であればドライバ回路の実装位置に関わらず形成することができる。
また、以上説明した実施の形態１および２においては、便宜的に液晶表示装置を例示して説明しているが、実施の形態１および２に係る静電気防止回路は、液晶表示装置以外の表示装置にも適用可能である。
また、以上説明した実施の形態１および２においては、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面においての例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていても良い。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物で構成される場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
また、本明細書における説明は、本技術に関するすべての目的のために参照され、特に言及しない限り、何れも、従来技術であると認めるものではない。
また、上記実施形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、例えば、合金なども含まれるものとする。
１ ゲート配線、２ ソース配線、２２ ゲート電極、２４ 半導体層、２５ ソース電極、２６ ドレイン電極、６１，６２ 信号配線、６３ 共通配線。

Claims (8)

  1. 走査配線および信号配線が互いに交差するように配置され、隣接する前記走査配線と前記信号配線とで囲まれる領域に設けられた画素がマトリクス状に配列された表示領域と、該表示領域に接する非表示領域とを備えた表示装置であって、
    前記表示装置は、
    前記非表示領域に設けられた共通電位が与えられる共通配線と、前記非表示領域における前記信号配線および前記走査配線の少なくとも一方との間に設けられた静電気防止回路を備え、
    前記静電気防止回路は、
    制御電極がフローティング状態であって、
    第１の主電極が前記信号配線または前記走査配線に接続され、
    第２の主電極が前記共通配線に接続された第１のトランジスタを少なくとも有し、
    前記第１のトランジスタは、
    前記制御電極と前記信号配線または前記走査配線との間に形成される第１の静電容量が、前記制御電極と前記共通配線との間に形成される第２の静電容量よりも大きくなるように形成される、表示装置。
  2. 前記静電気防止回路は、
    制御電極がフローティング状態であって、
    第１の主電極が前記信号配線または前記走査配線に接続され、
    第２の主電極が前記共通配線に接続された第２のトランジスタをさらに有し、
    前記第２のトランジスタは、
    前記制御電極と前記共通配線との間に形成される第２の静電容量が、前記制御電極と前記信号配線または前記走査配線との間に形成される第１の静電容量よりも大きくなるように形成される、請求項１記載の表示装置。
  3. 前記第１のトランジスタにおける、前記第１および第２の静電容量の大小関係は、
    前記制御電極と前記第１の主電極との平面方向での重なり面積が、
    前記制御電極と前記第２の主電極との平面方向での重なり面積より大きくなるように、前記第１および第２の主電極の面積を設定することで規定される、請求項１記載の表示装置。
  4. 前記第１のトランジスタにおける、前記第１および第２の静電容量の大小関係は、
    前記第１のトランジスタの前記制御電極と前記第１の主電極との平面方向での重なり面積が、
    前記第１のトランジスタの前記制御電極と前記第２の主電極との平面方向での重なり面積より大きくなるように、前記第１および第２の主電極の面積を設定することで規定され、
    前記第２のトランジスタにおける、前記第１および第２の静電容量の大小関係は、
    前記第２のトランジスタ前記制御電極と前記第２の主電極との平面方向での重なり面積が、
    前記第２のトランジスタの前記制御電極と前記第１の主電極との平面方向視での重なり面積より大きくなるように、前記第１および第２の主電極の面積を設定することで規定される、請求項２記載の表示装置。
  5. 前記第１のトランジスタにおける、前記第１および第２の静電容量の大小関係は、
    前記第１のトランジスタの前記制御電極と前記第１の主電極との垂直方向での離間距離が、
    前記第１のトランジスタの前記制御電極と前記第２の主電極との垂直方向での離間距離より短くなるように、前記制御電極から前記第１および第２の主電極までの垂直方向の距離を設定することで規定される、請求項１記載の表示装置。
  6. 前記第１のトランジスタにおける、前記第１および第２の静電容量の大小関係は、
    前記第１のトランジスタの前記制御電極と前記第１の主電極との垂直方向での離間距離が、
    前記第１のトランジスタの前記制御電極と前記第２の主電極との垂直方向での離間距離より短くなるように、前記制御電極から前記第１および第２の主電極までの垂直方向の距離を設定することで規定され、
    前記第２のトランジスタにおける、前記第１および第２の静電容量の大小関係は、
    前記第２のトランジスタの前記制御電極と前記第２の主電極との垂直方向での離間距離が、
    前記第２のトランジスタの前記制御電極と前記第１の主電極との垂直方向での離間距離より短くなるように、前記制御電極から前記第１および第２の主電極までの垂直方向の距離を設定することで規定される、請求項２記載の表示装置。
  7. 前記第１のトランジスタは、
    前記制御電極とゲート絶縁膜を間に挟んで設けられたチャネル層を備え、
    前記チャネル層は、酸化物半導体で構成される、請求項１記載の表示装置。
  8. 前記第１のトランジスタは、
    前記第１のトランジスタの前記制御電極とゲート絶縁膜を間に挟んで設けられたチャネル層を備え、
    前記第１のトランジスタの前記チャネル層は、酸化物半導体で構成され、
    前記第２のトランジスタは、
    前記第２のトランジスタの前記制御電極とゲート絶縁膜を間に挟んで設けられたチャネル層を備え、
    前記第２のトランジスタの前記チャネル層は、酸化物半導体で構成される、請求項２記載の表示装置。
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