JPS6179259A - 薄膜トランジスタ装置 - Google Patents
薄膜トランジスタ装置Info
- Publication number
- JPS6179259A JPS6179259A JP59200886A JP20088684A JPS6179259A JP S6179259 A JPS6179259 A JP S6179259A JP 59200886 A JP59200886 A JP 59200886A JP 20088684 A JP20088684 A JP 20088684A JP S6179259 A JPS6179259 A JP S6179259A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- electrode
- terminal
- gate
- additional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 38
- 239000010408 film Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000005611 electricity Effects 0.000 abstract description 16
- 230000003068 static effect Effects 0.000 abstract description 16
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 239000011521 glass Substances 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- VXUYXOFXAQZZMF-UHFFFAOYSA-N titanium(IV) isopropoxide Chemical compound CC(C)O[Ti](OC(C)C)(OC(C)C)OC(C)C VXUYXOFXAQZZMF-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタ（Ｔ Ｐ Ｔ）を塔載した
装置で静電気等高電圧に対し保護機能を有しｆＣＴ Ｆ
Ｔ装置に関するものである。
装置で静電気等高電圧に対し保護機能を有しｆＣＴ Ｆ
Ｔ装置に関するものである。
ＴＰＴは通常ガラス基板等の絶縁基板上に設けら扛るた
め、製造プロセス中や実装工程中の静電気で破壊しやす
い問題を有していた。例えば、Ｓｉ基板に形成さｎ ｆ
ｃ Ｍ ０日トランジスタのゲート保護には、基板との
間に保護ダイオードを挿入していた。保護ダイオードに
は、ツェナーダイオードの様にＭＯＳ ）ランジスタの
Ｖｙｎ（１，、きい値電圧）より高く、ゲート破壊電圧
より低い電圧で降伏する特性をもたしていた。しかしな
がら、ＴＰＴの場合にはＰＭ接合ダイオードを作るのが
困雛であつ７’Ｃり、そのために製造工程が増えたりし
てしまう。また基板が絶縁性のため、ｓ４基板の様な静
電気保護はとりにくい難点があった。
め、製造プロセス中や実装工程中の静電気で破壊しやす
い問題を有していた。例えば、Ｓｉ基板に形成さｎ ｆ
ｃ Ｍ ０日トランジスタのゲート保護には、基板との
間に保護ダイオードを挿入していた。保護ダイオードに
は、ツェナーダイオードの様にＭＯＳ ）ランジスタの
Ｖｙｎ（１，、きい値電圧）より高く、ゲート破壊電圧
より低い電圧で降伏する特性をもたしていた。しかしな
がら、ＴＰＴの場合にはＰＭ接合ダイオードを作るのが
困雛であつ７’Ｃり、そのために製造工程が増えたりし
てしまう。また基板が絶縁性のため、ｓ４基板の様な静
電気保護はとりにくい難点があった。
、ト述の如く、静電気保護のためＴＩＰＴ塔載基板にＰ
Ｎ接合やショットキー接合ダイオードを同時に作りこむ
のは、工程が増える難点があった。
Ｎ接合やショットキー接合ダイオードを同時に作りこむ
のは、工程が増える難点があった。
本発明は、ＴＰＴ製造工程と同時に製造可能な２端子素
子で、保護すべき端子に接続できる構造を提供し、上記
の問題を解決するものである。
子で、保護すべき端子に接続できる構造を提供し、上記
の問題を解決するものである。
本発明は、ＴＦＴ装置の外部取り出し端子間にＴＰＴと
同時に製造可能な２端子素子を挿入する。または、上記
２端子素子を、外部取り出し端子と共通浮遊電極との間
に挿入するものである。２端子素子は、ＴＩＩ’Ｔとほ
ぼ同様な構造を有し、ＴＦＴの半導体薄膜と同時に形成
さｒＬ７を付加半導体薄膜を有しており、両端に第１及
び第２主電極が設けらｎている。また、ＴＰＴのゲート
電極及びゲート絶縁膜と同時に形成できる付加ゲート電
極及び付カロゲート絶縁膜を有し、遮光と場合によｎば
半導体薄膜にチャンネルを形成する。このチャンネル形
成は、付加ゲート電極と第２主電極との短絡、または容
蓋結合による。さらに、この２端子素子が両方向に電流
を流せる様に、付加半導体薄膜表面に絶縁膜を介して延
在し、第１主電極と同電位の第１主電極延在部を設ける
。以上の２端子素子は、内部のＴＰＴ動作に影響を与え
ない様、チャンネル長、チャンネル幅、’ＶｙＨの選択
がさｎるが、さらに付加ゲート電極と第１主電極の間、
第１主電極延在部と第２主電極の間にオフセット領域を
設定することも可能である。
同時に製造可能な２端子素子を挿入する。または、上記
２端子素子を、外部取り出し端子と共通浮遊電極との間
に挿入するものである。２端子素子は、ＴＩＩ’Ｔとほ
ぼ同様な構造を有し、ＴＦＴの半導体薄膜と同時に形成
さｒＬ７を付加半導体薄膜を有しており、両端に第１及
び第２主電極が設けらｎている。また、ＴＰＴのゲート
電極及びゲート絶縁膜と同時に形成できる付加ゲート電
極及び付カロゲート絶縁膜を有し、遮光と場合によｎば
半導体薄膜にチャンネルを形成する。このチャンネル形
成は、付加ゲート電極と第２主電極との短絡、または容
蓋結合による。さらに、この２端子素子が両方向に電流
を流せる様に、付加半導体薄膜表面に絶縁膜を介して延
在し、第１主電極と同電位の第１主電極延在部を設ける
。以上の２端子素子は、内部のＴＰＴ動作に影響を与え
ない様、チャンネル長、チャンネル幅、’ＶｙＨの選択
がさｎるが、さらに付加ゲート電極と第１主電極の間、
第１主電極延在部と第２主電極の間にオフセット領域を
設定することも可能である。
外部取り出し端子間、または外部取り出し端子と共通浮
遊電極の間に非綜形特性を有する２端子素子を挿入する
ことにより、例えば１つの端子に静電気が印刀口さｔ′
Ｌ、たとき２端子素子を通して他の端子にも静電気を分
割し、実質的な印加電圧を低くする。共通浮遊電極を設
けた場合には、静電気は２端子素子から共通浮遊電極さ
′らに２端子素子を通して他の複数の端子に放電さｎる
ので、さらに印加電圧を低くすることができる。２端子
素子は、そｎ故ＴＸＰＴ装置の動作電圧より高く、破壊
電圧より低い電圧で電流が渾ｎる様、寸法、構造が選ば
扛ている。
遊電極の間に非綜形特性を有する２端子素子を挿入する
ことにより、例えば１つの端子に静電気が印刀口さｔ′
Ｌ、たとき２端子素子を通して他の端子にも静電気を分
割し、実質的な印加電圧を低くする。共通浮遊電極を設
けた場合には、静電気は２端子素子から共通浮遊電極さ
′らに２端子素子を通して他の複数の端子に放電さｎる
ので、さらに印加電圧を低くすることができる。２端子
素子は、そｎ故ＴＸＰＴ装置の動作電圧より高く、破壊
電圧より低い電圧で電流が渾ｎる様、寸法、構造が選ば
扛ている。
以下に図面に沿って本発明を詳述する。第１図に）は、
本発明を１つのＴＩＦＴに適用した１実施例の平面図、
第１図（６）は第１図に）のＢ−Ｂｌ線に沿った断面図
、第１図（ｃ）は第１図（ロ）のムーム１線に沿った断
面図である。第１図の）は静電気保ｔｉｉ２端子素子部
、第１図（ｃ）はＴＩＩ’Ｔ部の断面図を示す。
本発明を１つのＴＩＦＴに適用した１実施例の平面図、
第１図（６）は第１図に）のＢ−Ｂｌ線に沿った断面図
、第１図（ｃ）は第１図（ロ）のムーム１線に沿った断
面図である。第１図の）は静電気保ｔｉｉ２端子素子部
、第１図（ｃ）はＴＩＩ’Ｔ部の断面図を示す。
ＴＰＴは、ガラス、石英、セラミックス、絶縁物コート
さ′；！した導電基板等のいわゆる絶縁基板１上に形成
さ扛、ゲート電極２、ゲート絶縁膜８、半導体薄膜４、
ソース電極５、ドレイン電極６から成る。本例では、Ｔ
ＩＩ′Ｔのソース。ゲート端子１５、１２の間に２端子
素子を挿入した例を示した。２端子素子は、基板１の上
のゲート絶縁膜８と同時に堆積された付加ゲート絶縁膜
１３上に形成さｎ１ＴＦＴの半導体薄膜４と同時に堆積
さｒｔｙｃ付加半導体薄膜１４と、ソース、ドレイン電
極５．６と同時に設けらｒＬ７’（第１主電極１０５、
第２主電極１０６から成る。この例では、第２主電極１
０６とゲート端子１２を短絡している。本例において、
例λ、ばソース端子１５に静電気が印加すｎば、静電気
はＴＩＩ’Ｔのソース側と２端子素子を通してゲート側
に分流さｎ実質的電圧は低下する。勿論、ゲート端子１
２とドレイン端子間に２端子素子を挿入することも有効
である。半導体薄膜４にａ−Ｅ３ｔ：Ｈ膜やα−ｓ７
：Ｆ膜を用いたとき、ＴＰＴ及び６一 ２端子素子共に遮光を必要とする場合があるが、図面で
は省略した。本例の２端子素子は、保護すべき静電気の
範囲によって異なるが、一般的にＴＦＴのチャンネル長
より短い第１＃第２主電極間距離を有する。また、２端
子素子の構造は、第１図（ｂ）に限らず、さらに他の例
もあり後述する。
さ′；！した導電基板等のいわゆる絶縁基板１上に形成
さ扛、ゲート電極２、ゲート絶縁膜８、半導体薄膜４、
ソース電極５、ドレイン電極６から成る。本例では、Ｔ
ＩＩ′Ｔのソース。ゲート端子１５、１２の間に２端子
素子を挿入した例を示した。２端子素子は、基板１の上
のゲート絶縁膜８と同時に堆積された付加ゲート絶縁膜
１３上に形成さｎ１ＴＦＴの半導体薄膜４と同時に堆積
さｒｔｙｃ付加半導体薄膜１４と、ソース、ドレイン電
極５．６と同時に設けらｒＬ７’（第１主電極１０５、
第２主電極１０６から成る。この例では、第２主電極１
０６とゲート端子１２を短絡している。本例において、
例λ、ばソース端子１５に静電気が印加すｎば、静電気
はＴＩＩ’Ｔのソース側と２端子素子を通してゲート側
に分流さｎ実質的電圧は低下する。勿論、ゲート端子１
２とドレイン端子間に２端子素子を挿入することも有効
である。半導体薄膜４にａ−Ｅ３ｔ：Ｈ膜やα−ｓ７
：Ｆ膜を用いたとき、ＴＰＴ及び６一 ２端子素子共に遮光を必要とする場合があるが、図面で
は省略した。本例の２端子素子は、保護すべき静電気の
範囲によって異なるが、一般的にＴＦＴのチャンネル長
より短い第１＃第２主電極間距離を有する。また、２端
子素子の構造は、第１図（ｂ）に限らず、さらに他の例
もあり後述する。
第１図＠）〜（Ｃ）では２端子素子を外部取り出し端子
間に入ｎ＊例を示したが、第２図は外部取り出し端子と
共通浮遊電極間に入ｎた平面図例を示す。第２図におい
て、ＴＦ′Ｔ装置の外部取り出し端子１０，２０，３０
．４０ 、 、。。は例えばチップの周辺に位置するが
、チップ外円に沿って共通浮遊電極１００を設け、外部
取り出し端子１０ 、２０ 、加、４０゜。。と共通浮
遊電極１００の各々の間に２端子素子１１０，１２０，
１８０，１４０．ａｍを挿入する。例えば、端子１０に
印刀口さ２″した静電気は、２端子素子１１０、共通電
極１００．２端子素子１２０．１８０，１４０．。０．
を経て端子２０，３０゜４０、、、。に放電し、端子１
０に接続さｎｆｃＴＦＴ等を保護する。そのため、この
例での２端子素子は、外部取り出し電極側から共通浮遊
電極側へ電流が流ｎるしきい値電圧よりも逆方向のしき
い値電圧の方が低いことが望ましい。共通浮遊電極は、
外部取り出し端子と同時に、またはゲート電極または他
電極と同時に形成できるので特に工程増にはならない。
間に入ｎ＊例を示したが、第２図は外部取り出し端子と
共通浮遊電極間に入ｎた平面図例を示す。第２図におい
て、ＴＦ′Ｔ装置の外部取り出し端子１０，２０，３０
．４０ 、 、。。は例えばチップの周辺に位置するが
、チップ外円に沿って共通浮遊電極１００を設け、外部
取り出し端子１０ 、２０ 、加、４０゜。。と共通浮
遊電極１００の各々の間に２端子素子１１０，１２０，
１８０，１４０．ａｍを挿入する。例えば、端子１０に
印刀口さ２″した静電気は、２端子素子１１０、共通電
極１００．２端子素子１２０．１８０，１４０．。０．
を経て端子２０，３０゜４０、、、。に放電し、端子１
０に接続さｎｆｃＴＦＴ等を保護する。そのため、この
例での２端子素子は、外部取り出し電極側から共通浮遊
電極側へ電流が流ｎるしきい値電圧よりも逆方向のしき
い値電圧の方が低いことが望ましい。共通浮遊電極は、
外部取り出し端子と同時に、またはゲート電極または他
電極と同時に形成できるので特に工程増にはならない。
ＴＰＴ装置に外部取り出し端子として共通接地端子があ
る場合には、この端子を共通浮遊電極と同様に利用する
ことができる。
る場合には、この端子を共通浮遊電極と同様に利用する
ことができる。
以下に２端子素子の構造例について説明する。
第３図（ロ））は、本発明に使用さ牡る２端子素子の実
施例を、第３図（ｂ）のＴ１１ｒＴの構造と対応して示
す。ＴＩＦＴは逆スタガー構造例であり、基板１、ゲー
ト電極２、ゲート絶縁膜８、半導体薄膜４、ソース、ド
レイン電極５．６及び必要に応じ遮光膜も含む表面保護
膜７から成る。このＴＰＴに対応し、同時作製可能な２
端子素子は、ゲート電極２と同時に形成さｎる付加ゲー
ト電極１２、以下同様に付加ゲート絶縁ｇｉ１３、付加
半導体薄膜１４、第１及び第２主電極１０５，１０６及
び表面保護膜１７より成る。この例では、付加ゲート電
極１２は電気的に浮いており、遮光の役目を果たす。ま
た、第１及び第２主電極１０５，１０６との平面口重な
りを大きくす牡ば、容量結合で付加ゲート電極１２の電
位を制御でき付加半導体薄膜１４にチャンネルを形成で
きる。表面保護膜１７は、Ｂ４０ｘ、ポリイミド等絶縁
膜が用いらｎるが最上層に不透明導電膜を設けｎば、遮
光と浮遊ゲートの働きを兼ねら扛る。
施例を、第３図（ｂ）のＴ１１ｒＴの構造と対応して示
す。ＴＩＦＴは逆スタガー構造例であり、基板１、ゲー
ト電極２、ゲート絶縁膜８、半導体薄膜４、ソース、ド
レイン電極５．６及び必要に応じ遮光膜も含む表面保護
膜７から成る。このＴＰＴに対応し、同時作製可能な２
端子素子は、ゲート電極２と同時に形成さｎる付加ゲー
ト電極１２、以下同様に付加ゲート絶縁ｇｉ１３、付加
半導体薄膜１４、第１及び第２主電極１０５，１０６及
び表面保護膜１７より成る。この例では、付加ゲート電
極１２は電気的に浮いており、遮光の役目を果たす。ま
た、第１及び第２主電極１０５，１０６との平面口重な
りを大きくす牡ば、容量結合で付加ゲート電極１２の電
位を制御でき付加半導体薄膜１４にチャンネルを形成で
きる。表面保護膜１７は、Ｂ４０ｘ、ポリイミド等絶縁
膜が用いらｎるが最上層に不透明導電膜を設けｎば、遮
光と浮遊ゲートの働きを兼ねら扛る。
第４図乃至第６図は、第３図の）の逆スタガー型ＴＰＴ
と同時に作成できる２端子素子の断面例である。第４図
は第３図（ロ）の２端子素子の竹刀ロゲート電極１２と
第２主電極１０６を短絡した例で、第２主電極１０６に
電圧が印加さｌｒしたときＴＩｌ’ＴのＶＴＩとほぼ同
じ値で電流が流しる。そのため静電気保護素子と用いる
ときには、ＴＰＴよりチャンネル長を長く、ま几はチャ
ンネル幅を狭くすることが望ましい。また、第２主電極
１０６を共通浮遊電極に接続することが好ましい。
と同時に作成できる２端子素子の断面例である。第４図
は第３図（ロ）の２端子素子の竹刀ロゲート電極１２と
第２主電極１０６を短絡した例で、第２主電極１０６に
電圧が印加さｌｒしたときＴＩｌ’ＴのＶＴＩとほぼ同
じ値で電流が流しる。そのため静電気保護素子と用いる
ときには、ＴＰＴよりチャンネル長を長く、ま几はチャ
ンネル幅を狭くすることが望ましい。また、第２主電極
１０６を共通浮遊電極に接続することが好ましい。
第５図は、第４図の例において竹刀ロゲート電極【２と
第１主電極１０５０間に平面的重畳をなくし、いわゆる
オフセットを設け、見かけ上ＶＴＨを高くシｌ；例であ
る。
第１主電極１０５０間に平面的重畳をなくし、いわゆる
オフセットを設け、見かけ上ＶＴＨを高くシｌ；例であ
る。
第６図は、さらに第５図の例において遮光、嘆を第１主
電極延在部２７として第１主電極１０６に接続しｔ例で
、両方向に電流を流しやすい構造を有している。
電極延在部２７として第１主電極１０６に接続しｔ例で
、両方向に電流を流しやすい構造を有している。
第７図（α）と（ｂ）は、本発明をゲート電極が半導体
薄膜の上方に位置するいわゆるスタガー形ＴＩＩ’Ｔ（
第７図（ｂ））と同時塔載可能な２端子素子（第７図（
ａ）の例である。第１図の）、第３図（ロ）、第５図及
び第６図の各構造に対応する２端子素子が可能であるが
、第７図（φには第４図に対応する構造例を示した。第
７図（６）のスタガー形ＴＰＴは、基板１上の遮光膜３
７、絶縁膜４７、ソース、ドレイン電極５，６、半導体
薄膜４、ゲート絶縁膜８、ゲート電甑２、必要に応じゲ
ート電極２と同時に形成できるソース。ドレイン配線１
５ 、１６から成っている。このＴＩＩ’Ｔに対応して
紀７図に）の２端子素子は、遮光Ｎ３７と同時形成でき
る第１主電極延在部５７、以下同様に絶縁ｇＩ４７、第
１及び第２主電極１０５，１０６、付加半導体薄膜１４
、付加ゲート絶縁膜１３、付加ゲート電極【２から成り
、付加ゲート電極１２と第２主電極１０６とが短絡さｎ
１必要により第１が第２主電極配線１１５，１１６が設
けらｎている。
薄膜の上方に位置するいわゆるスタガー形ＴＩＩ’Ｔ（
第７図（ｂ））と同時塔載可能な２端子素子（第７図（
ａ）の例である。第１図の）、第３図（ロ）、第５図及
び第６図の各構造に対応する２端子素子が可能であるが
、第７図（φには第４図に対応する構造例を示した。第
７図（６）のスタガー形ＴＰＴは、基板１上の遮光膜３
７、絶縁膜４７、ソース、ドレイン電極５，６、半導体
薄膜４、ゲート絶縁膜８、ゲート電甑２、必要に応じゲ
ート電極２と同時に形成できるソース。ドレイン配線１
５ 、１６から成っている。このＴＩＩ’Ｔに対応して
紀７図に）の２端子素子は、遮光Ｎ３７と同時形成でき
る第１主電極延在部５７、以下同様に絶縁ｇＩ４７、第
１及び第２主電極１０５，１０６、付加半導体薄膜１４
、付加ゲート絶縁膜１３、付加ゲート電極【２から成り
、付加ゲート電極１２と第２主電極１０６とが短絡さｎ
１必要により第１が第２主電極配線１１５，１１６が設
けらｎている。
以上、逆スタガー形、スタガー形ＴＩＦＴと同時形成可
能な２端子素子の例を述べてきたが、以上の例に限らず
本発明で用いる２端子素子は基本的にＴＰＴと同じ構造
をもっているので、他の構造のＴＰＴのときにも本発明
は適用できる。
能な２端子素子の例を述べてきたが、以上の例に限らず
本発明で用いる２端子素子は基本的にＴＰＴと同じ構造
をもっているので、他の構造のＴＰＴのときにも本発明
は適用できる。
上述の如く、本発明によｎばＴＵＦＴ装置の特に実装工
程における静電気破壊をなくせるので最終的な歩留りが
向上し、コスト低減に役立つ。また、静電気対策のため
に特に製造工程の増加がないことも他の利点である。
程における静電気破壊をなくせるので最終的な歩留りが
向上し、コスト低減に役立つ。また、静電気対策のため
に特に製造工程の増加がないことも他の利点である。
本発明を主にｃＬ−ｓ４’ｒｙ’ｒ装置について述べて
きたが、多結晶Ｓｉｘ単結晶Ｓ（を初め他の半導体薄膜
を用いたＴＩＰＴを塔載する装置についても本発明は適
用でき、その工業的意義は大きい。
きたが、多結晶Ｓｉｘ単結晶Ｓ（を初め他の半導体薄膜
を用いたＴＩＰＴを塔載する装置についても本発明は適
用でき、その工業的意義は大きい。
第１図＠は本発明の一実施例を説明するための平面図、
第１図の）は第１図（へ）のＢ、−Ｂ ｌ線にそった断
面図であり、第１図（６）は第１図（ロ）のＡ−ム智線
にそった断面図である。第２図は本発明の他の実施例の
平面図、第３図（ロ）及び第３図（６）はそｎぞｎ本発
明で用いる２端子素子とＴＦＴの構造例の断面図、第４
図乃至第６図はそｎぞｎ本発明で用いる２端子素子の構
造例の断面図、第７図（ω及び第７図の）はそ扛ぞｎ本
発明による他の実施例の２端子素子とＴＦ’Ｔの構造例
の断面図である。 １、。基板、２゜。ゲート電極、８．。ゲート絶縁膜、
４゜。半導体薄膜、５゜。ソース電極、６゜。ドレイン
電極、７．１７゜。表面保護膜、１２、。付加ゲート電
極、１３．。付加ゲート絶縁膜、１４、。付加半導体薄
膜、１０５．、第１主電極、１０６、、第２主電極、２
７．５７．。第１主電極延在部、１０，２０，３０，４
０．、外部取り出し電極、１００゜。共通浮遊電極。 以上 出願人 七イコー電子工業株式会社 代理人 弁理士 最 上 務 、１リ−
第１図の）は第１図（へ）のＢ、−Ｂ ｌ線にそった断
面図であり、第１図（６）は第１図（ロ）のＡ−ム智線
にそった断面図である。第２図は本発明の他の実施例の
平面図、第３図（ロ）及び第３図（６）はそｎぞｎ本発
明で用いる２端子素子とＴＦＴの構造例の断面図、第４
図乃至第６図はそｎぞｎ本発明で用いる２端子素子の構
造例の断面図、第７図（ω及び第７図の）はそ扛ぞｎ本
発明による他の実施例の２端子素子とＴＦ’Ｔの構造例
の断面図である。 １、。基板、２゜。ゲート電極、８．。ゲート絶縁膜、
４゜。半導体薄膜、５゜。ソース電極、６゜。ドレイン
電極、７．１７゜。表面保護膜、１２、。付加ゲート電
極、１３．。付加ゲート絶縁膜、１４、。付加半導体薄
膜、１０５．、第１主電極、１０６、、第２主電極、２
７．５７．。第１主電極延在部、１０，２０，３０，４
０．、外部取り出し電極、１００゜。共通浮遊電極。 以上 出願人 七イコー電子工業株式会社 代理人 弁理士 最 上 務 、１リ−
Claims (5)
- （１）、絶縁基板上に、少なく共ゲート電極、ゲート絶
縁膜、半導体薄膜、ソース電極、ドレイン電極から成る
薄膜トランジスタを塔載し、外部取り出し端子を複数個
有する薄膜トランジスタ装置において、前記端子間もし
くは前記端子と共通浮遊電極間の少なく共１つに、前記
半導体薄膜と同時に形成された付加半導体薄膜と、該付
加薄膜をはさんで形成された第１主電極と第２主電極と
から少なく共成る２端子素子を接続し、高電圧保護を行
なつたことを特徴とする薄膜トランジスタ装置。 - （２）、前記２端子素子が前記付加半導体薄膜に対し前
記ゲート絶縁膜と同時に形成された付加ゲート絶縁膜を
含む第１絶縁膜を介して平面的に重なる前記ゲート電極
し同時に形成された付加ゲート電極を具備することを特
徴とする特許請求の範囲第１項記載の薄膜トランジスタ
装置。 - （３）、前記付加ゲート電極が前記第２主電極と短絡し
ていることを特徴とする特許請求の範囲第２項記載の薄
膜トランジスタ装置。 - （４）、前記付加ゲート電極が前記第１主電極に対しオ
フセットを形成していることを特徴とする特許請求の範
囲第３項記載の薄膜トランジスタ装置。 - （５）、前記第１主電極が前記付加ゲート電極に対し反
対側の前記付加半導体薄膜表面に第２絶縁膜を介して、
前記第２主電極と平面的に重なるまで延在する第１主電
極延在部を有することを特徴とする特許請求の範囲第２
項乃至第４項いずれか記載の薄膜トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200886A JPS6179259A (ja) | 1984-09-26 | 1984-09-26 | 薄膜トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200886A JPS6179259A (ja) | 1984-09-26 | 1984-09-26 | 薄膜トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6179259A true JPS6179259A (ja) | 1986-04-22 |
| JPH0556666B2 JPH0556666B2 (ja) | 1993-08-20 |
Family
ID=16431878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200886A Granted JPS6179259A (ja) | 1984-09-26 | 1984-09-26 | 薄膜トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6179259A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686349A (en) * | 1992-10-07 | 1997-11-11 | Sharp Kabushiki Kaisha | Fabrication of a thin film transistor and production of a liquid crystal display apparatus |
| US5796116A (en) * | 1994-07-27 | 1998-08-18 | Sharp Kabushiki Kaisha | Thin-film semiconductor device including a semiconductor film with high field-effect mobility |
| US6088073A (en) * | 1997-04-14 | 2000-07-11 | Casio Computer Co., Ltd. | Display device with destaticizing elements and an electrostatic pulse delaying element connected to each of the destaticizing elements |
| US6914643B1 (en) | 1999-08-31 | 2005-07-05 | Fujitsu Display Technologies Corporation | Liquid crystal display |
| JP2011028115A (ja) * | 2009-07-28 | 2011-02-10 | Seiko Epson Corp | アクティブマトリクス基板、電気光学装置、及び電子機器 |
| US9939696B2 (en) | 2014-04-30 | 2018-04-10 | Sharp Kabushiki Kaisha | Active matrix substrate and display device including active matrix substrate |
| US11231628B2 (en) | 2018-05-09 | 2022-01-25 | Trivale Technologies | Display |
| JP2022064966A (ja) * | 2007-12-21 | 2022-04-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010147032A1 (ja) * | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153588A (en) * | 1980-04-25 | 1981-11-27 | Toshiba Corp | Storage device |
| JPS58180054A (ja) * | 1982-04-15 | 1983-10-21 | Seiko Epson Corp | マトリツクス画像表示装置 |
| JPS5991479A (ja) * | 1982-11-17 | 1984-05-26 | セイコーエプソン株式会社 | アクテイブマトリクス基板 |
| JPS59166984A (ja) * | 1983-03-14 | 1984-09-20 | 三菱電機株式会社 | マトリクス型液晶表示装置の製造方法 |
-
1984
- 1984-09-26 JP JP59200886A patent/JPS6179259A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153588A (en) * | 1980-04-25 | 1981-11-27 | Toshiba Corp | Storage device |
| JPS58180054A (ja) * | 1982-04-15 | 1983-10-21 | Seiko Epson Corp | マトリツクス画像表示装置 |
| JPS5991479A (ja) * | 1982-11-17 | 1984-05-26 | セイコーエプソン株式会社 | アクテイブマトリクス基板 |
| JPS59166984A (ja) * | 1983-03-14 | 1984-09-20 | 三菱電機株式会社 | マトリクス型液晶表示装置の製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686349A (en) * | 1992-10-07 | 1997-11-11 | Sharp Kabushiki Kaisha | Fabrication of a thin film transistor and production of a liquid crystal display apparatus |
| US5796116A (en) * | 1994-07-27 | 1998-08-18 | Sharp Kabushiki Kaisha | Thin-film semiconductor device including a semiconductor film with high field-effect mobility |
| US6271062B1 (en) | 1994-07-27 | 2001-08-07 | Sharp Kabushiki Kaisha | Thin film semiconductor device including a semiconductor film with high field-effect mobility |
| US6088073A (en) * | 1997-04-14 | 2000-07-11 | Casio Computer Co., Ltd. | Display device with destaticizing elements and an electrostatic pulse delaying element connected to each of the destaticizing elements |
| US6914643B1 (en) | 1999-08-31 | 2005-07-05 | Fujitsu Display Technologies Corporation | Liquid crystal display |
| US7342617B2 (en) | 1999-08-31 | 2008-03-11 | Sharp Kabushiki Kaisha | Liquid crystal display comprising an electrostatic protection element formed between adjacent bus lines |
| JP2022064966A (ja) * | 2007-12-21 | 2022-04-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011028115A (ja) * | 2009-07-28 | 2011-02-10 | Seiko Epson Corp | アクティブマトリクス基板、電気光学装置、及び電子機器 |
| CN101986430A (zh) * | 2009-07-28 | 2011-03-16 | 精工爱普生株式会社 | 有源矩阵基板、电光装置及电子设备 |
| US9939696B2 (en) | 2014-04-30 | 2018-04-10 | Sharp Kabushiki Kaisha | Active matrix substrate and display device including active matrix substrate |
| US11231628B2 (en) | 2018-05-09 | 2022-01-25 | Trivale Technologies | Display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556666B2 (ja) | 1993-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100270468B1 (ko) | 박막소자의 제조방법,액티브 매트릭스 기판,액정표시장치,액티브 매트릭스 기판의 제조방법,및 액정표시장치에 포함되는 능동소자의 정전파괴방지방법 | |
| US6088073A (en) | Display device with destaticizing elements and an electrostatic pulse delaying element connected to each of the destaticizing elements | |
| JP3013624B2 (ja) | 半導体集積回路装置 | |
| US5184235A (en) | Active matrix liquid crystal display panel with an electrostatic protection circuit | |
| CN110047816B (zh) | 一种阵列基板、显示面板和显示装置 | |
| JPH03134628A (ja) | アクティブマトリックス液晶表示素子 | |
| JPH06332011A (ja) | 半導体集合基板及び半導体装置 | |
| TWI429985B (zh) | 引線結構以及具有此引線結構的顯示面板 | |
| US6812528B2 (en) | Surge protection circuit for semiconductor devices | |
| WO2002056380A1 (en) | A method of manufacturing an active matrix substrate | |
| JPS6179259A (ja) | 薄膜トランジスタ装置 | |
| US4819046A (en) | Integrated circuit with improved protective device | |
| CN101158762A (zh) | 用以显示影像的系统 | |
| JPS63208896A (ja) | 薄膜トランジスタアレイ | |
| JPH11282011A (ja) | アクティブマトリクス基板の製造方法および液晶表示装置 | |
| CN216979737U (zh) | 显示面板及显示触控装置 | |
| JP2003043523A (ja) | 薄膜トランジスタパネル | |
| JP4018913B2 (ja) | 液晶表示装置の製造方法 | |
| JP2982250B2 (ja) | 半導体装置 | |
| JP2000267137A (ja) | 液晶表示装置 | |
| JPH0228266B2 (ja) | ||
| KR100299683B1 (ko) | 액정표시장치 | |
| JP3706446B2 (ja) | 保護回路付きｍｏｓ電界効果型トランジスタ | |
| JPS599959A (ja) | マトリツクスアレ−基板 | |
| US6549250B2 (en) | Structure capable of preventing damage caused by static electricity |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| EXPY | Cancellation because of completion of term | ||
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |