JPH11282011A

JPH11282011A - アクティブマトリクス基板の製造方法および液晶表示装置

Info

Publication number: JPH11282011A
Application number: JP8465998A
Authority: JP
Inventors: Kiyobumi Kitawada; 清文北和田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-03-30
Filing date: 1998-03-30
Publication date: 1999-10-15
Anticipated expiration: 2018-03-30
Also published as: JP3820743B2

Abstract

(57)【要約】【課題】画素電極とドレイン領域とをドレイン電極を
中継して電気的に接続する場合でも、工程数を増やすこ
となく短絡用配線を露出させることができ、かつ、凹凸
の平坦化も可能なアクティブマトリクス基板の製造方
法、この製造方法で製造したアクティブマトリクス基
板、および液晶表示装置を提供すること。【解決手段】アクティブマトリクス基板の製造方法に
おいて、第１の層間絶縁膜４に対して短絡用配線３ｂの
切断予定部分を露出させる切断用孔４ｂを第１および第
２のコンクタクトホール４ａ、４ｄと同時に形成する。
ポリシラザンを含む組成物の塗布膜を焼成した絶縁膜７
１を用いて第２の層間絶縁膜７を形成した後は、この第
２の層間絶縁膜７に対して切断用孔８ｂを第３のコンク
タクトホール８ａと同時に形成して短絡用配線３ｂの切
断予定部分を露出させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動回路内蔵型の
アクティブマトリクス基板の製造方法、この製造方法で
製造したアクティブマトリクス基板、液晶表示装置に関
するものである。さらに詳しくは、アクティブマトリク
ス基板を製造していく過程で生じる静電気や絶縁基板表
面に蓄積された電荷から駆動回路などを保護するための
技術に関するものである。

【０００２】

【従来の技術】液晶表示装置に用いられるアクティブマ
トリクス基板のうち、駆動回路内蔵型のものでは、絶縁
基板上に配列された複数の走査線と複数のデータ線との
交差点に対応して複数の画素電極（または、画素とい
う。）が構成されており、これらの画素が構成されてい
る領域が画素部である。各々の画素には、走査線および
データ線に接続する画素スイッチング用の薄膜トランジ
スタ（以下、ＴＦＴという。）が形成されている。絶縁
基板上における画素部の外側領域には、複数のデータ線
のそれぞれに画像信号を供給するデータ線駆動回路部
と、複数の走査線のそれぞれに走査信号を供給する走査
線駆動回路部とが構成されている。

【０００３】このような構成のアクティブマトリクス基
板において、ＴＦＴは半導体プロセスを利用して形成さ
れる。これらの工程を行う際には、アクティブマトリク
ス基板の基体として絶縁基板が用いられていることか
ら、静電気などに起因する不具合が発生しやすい。そこ
で、従来は、走査線を形成する工程を利用して走査線な
どに電気的に接続する短絡用配線を形成し、イオン打ち
込みを行った際などに絶縁基板の表面に蓄積された電荷
や静電気を短絡用配線を介して基板外周側に拡散させ、
突発的な過剰な電流でＴＦＴなどが破壊されないように
している。但し、短絡用配線は、アクティブマトリクス
基板の製造が完了した後には不要なので、短絡用配線を
覆う層間絶縁膜に切断用孔を形成することにより、この
切断用孔を介して短絡用配線を所定位置（切断予定部
分）で切断し、短絡用配線と走査線とを電気的に分離す
る。

【０００４】

【発明が解決しようとする課題】アクティブマトリクス
基板では、ＴＦＴのドレイン領域に対する画素電極の接
続性の向上などの観点から、画素電極とドレイン領域と
を直接、接続せずに、第１の層間絶縁膜の表面に形成し
たドレイン電極を中継して画素電極をドレイン領域に電
気的に接続することがある。

【０００５】このように構成するには、まず、ドレイン
領域を覆う第１の層間絶縁膜にコンタクトホールを形成
した後、ドレイン電極を形成する。次に、ドレイン電極
の表面に第２の層間絶縁膜を形成し、この第２の層間絶
縁膜にコンタクトホールを形成した後、画素電極を形成
することになる。従って、短絡用配線も第１の層間絶縁
膜と第２の層間絶縁膜で覆われることになる。しかし、
ＴＦＴの側において第１の層間絶縁膜と第２の層間絶縁
膜との間にドレイン電極を介在させると、第１および第
２の層間絶縁膜を一気に貫通するようなコンタクトホー
ルを形成しないので、短絡用配線を切断用に露出させる
切断用孔を形成できないという問題点がある。

【０００６】また、第１の層間絶縁膜の表面にドレイン
電極を形成すると、その分、凹凸が形成されることにな
り、液晶の配向を乱すなどの問題点がある。

【０００７】以上の問題点に鑑みて、本発明では、画素
電極とドレイン領域とをドレイン電極を中継して電気的
に接続する場合でも、工程数を増やすことなく第１およ
び第２の層間絶縁膜から短絡用配線を露出させることが
でき、かつ、ドレイン電極に起因する凹凸も平坦化する
こともできるアクティブマトリクス基板の製造方法、こ
の製造方法で製造したアクティブマトリクス基板、およ
び液晶表示装置を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、走査線およびデータ線に接続する画素
スイッチング用の薄膜トランジスタと、該薄膜トランジ
スタに接続してなる画素電極と、前記走査線および前記
データ線に信号出力する走査線駆動回路およびデータ線
駆動回路と、該駆動回路に信号供給する複数の信号配線
とを有し、前記薄膜トランジスタは、ゲート電極と、第
１の層間絶縁膜の第１のコンタクトホールを介して前記
データ線に電気的に接続するソース領域と、前記第１の
層間絶縁膜の第２のコンタクトホールを介してドレイン
電極に電気的に接続するドレイン領域とを備え、前記ド
レイン電極には、前記第１の層間絶縁膜の上層側に形成
された第２の層間絶縁膜の第３のコンタクトホールを介
して前記画素電極が電気的に接続するアクティブマトリ
クス基板の製造方法において、前記走査線、前記データ
線の少なくともいずれかの配線同士を電気的に接続する
短絡用配線を形成する工程と、前記第１の層間絶縁膜に
前記短絡用配線の切断予定部分を露出させる第１の切断
用孔を形成する工程と、ペルヒドロポリシラザンまたは
これを含む組成物の塗布膜を焼成した絶縁膜を用いて前
記第２の層間絶縁膜を形成する工程と、前記第２の層間
絶縁膜に前記第１の切断用孔と重なる位置に第２の切断
用孔を形成して前記短絡用配線の切断予定部分を露出さ
せる工程と、前記第２の切断用孔を介して前記短絡用配
線を前記切断予定部分で切断する工程とを有することを
特徴とする。

【０００９】本発明では、データ線駆動回路および走査
線駆動回路を駆動するのに必要な複数の信号を供給する
ために複数の端子からそれぞれ引き回された信号配線、
走査線、またはデータ線などを短絡用配線で電気的に接
続した状態で各工程を行う。従って、静電気が発生した
り、絶縁基板表面に電荷が蓄積されても、かかる電荷を
短絡用配線を介して基板外周側に拡散させるので、過剰
な電流がデータ線駆動回路および走査線駆動回路に突発
的に流れない。それ故、データ線駆動回路および走査線
駆動回路を保護することができる。しかも、ＴＦＴの形
成過程で行うコンタクトホールの形成やパターニング工
程を使用して、短絡用配線および切断用孔を形成する。
すなわち、短絡用配線を前記走査線および前記ゲート電
極とともに形成し、第１および第２のコンクタクトホー
ルとともに第１の切断用孔を形成し、さらに第３のコン
クタクトホールとともに第２の切断用孔を形成して短絡
用配線の切断予定部分を露出させる。それ故、画素電極
とドレイン領域とをドレイン電極を中継して電気的に接
続する場合でも、ＴＦＴを製造していく工程の中で第１
および第２の層間絶縁膜から短絡用配線を露出させ、切
断することができるので、工程数が増えることはない。
また、画素電極とドレイン領域とをドレイン電極を中継
して電気的に接続するために第１の層間絶縁膜の表面に
ドレイン電極を形成しても、第２の層間絶縁膜として、
平坦化に適した液状物の塗布膜から形成した絶縁膜（ペ
ルヒドロポリシラザンまたはこれを含む組成物の塗布膜
を焼成した絶縁膜）を用いるので、ドレイン電極に起因
する凹凸を平坦化することができる。それ故、液晶の配
向状態を適正に制御できるという利点がある。

【００１０】本発明において、前記第２の層間絶縁膜を
形成する工程では、ペルヒドロポリシラザンまたはこれ
を含む組成物の塗布膜を焼成した絶縁膜と、該絶縁膜の
表面にＣＶＤ法により形成した絶縁膜とを用いて前記第
２の層間絶縁膜を形成することが好ましい。ペルヒドロ
ポリシラザンまたはこれを含む組成物（以下、単にポリ
シラザンという。）の塗布膜は、凹凸を平坦化する分、
凸部では極めて薄く形成されることになる。従って、ポ
リシラザンの塗布膜は、応力の集中する段差部などでク
ラックが発生しやくすく、かつ、上下の電極間に高容量
の寄生容量が形成されることになるが、ポリシラザンを
用いた絶縁膜の表面にＣＶＤ法により形成した絶縁膜を
積層しておけば、このような問題点を解消することがで
きる。また、ＣＶＤ法により形成した絶縁膜は、形成条
件を変えることにより膜質をある程度、選択することが
できる。たとえば、ゲート絶縁膜ならば、より緻密で耐
圧が高く、また、第１の層間絶縁膜であれば、応力が小
さく、ステップカバレージがよいという特性の膜を、形
成条件（堆積条件）を変えれば得ることができる。ここ
で必要な条件とは、ポリシラザンの絶縁膜よりも応力が
小さく、エッチングレートが小さいということである。
このような特性の絶縁膜を、ポリシラザンを用いた絶縁
膜より上層に形成すれば、コンタクトホールを形成した
際に、ＣＶＤ法により形成した絶縁膜の側には上向きの
斜面を備えるコンタクトホールが形成される。従って、
このコンタクトホールを介して電気的な接続を行えば、
段差切れなどが発生しないので、信頼性が向上するとい
う利点もある。

【００１１】また、前記走査線、前記データ線の少なく
ともいずれかの配線同士を電気的に接続する短絡用配線
を前記走査線と同時に形成する工程、又は前記第１の層
間絶縁膜に前記短絡用配線の切断予定部分を露出させる
第１の切断用孔を前記第１および第２のコンクタクトホ
ールと同時に形成する工程、更には前記第２の層間絶縁
膜に前記第１の切断用孔と重なる位置に第２の切断用孔
を前記第３のコンクタクトホールと同時に形成して前記
短絡用配線の切断予定部分を露出させる工程を、用いる
ことができる。

【００１２】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。

【００１３】［液晶表示パネルの構成］図１（Ａ）、
（Ｂ）はそれぞれ、液晶表示装置に用いた液晶パネルの
平面図および断面図である。

【００１４】図１（Ａ）、（Ｂ）に示すように、液晶表
示装置において、アクティブマトリクス基板ＡＭは、対
向基板ＯＰとをシール層１１０で所定のセルギャップを
確保した状態に貼り合わせて液晶表示パネルＬＰを構成
する。ここで、シール層１１０は部分的に途切れている
ので、そこからシール層１１０の内側に液晶１２０を封
入した後、封止材１３０で塞ぐ。この状態では、対向基
板ＯＰがアクティブマトリクス基板ＡＭより小さく、ア
クティブマトリクス基板ＡＭのはみ出し部分に対して、
後述する各種端子８０、８１、８２・・・、走査線駆動
回路６０およびデータ線駆動回路７０を形成する。従っ
て、各種端子８０、８１、８２・・・、走査線駆動回路
６０およびデータ線駆動回路７０は、対向基板ＯＰの外
側に位置することになる。

【００１５】なお、ここでは、一例として、対向基板Ｏ
Ｐをアクティブマトリクス基板ＡＭよりも小さく形成し
たが、同じサイズの基板であってもよい。その場合、シ
ール層１１０を駆動回路と重なる領域に形成する。

【００１６】［アクティブマトリクス基板の全体構成］
図２は、液晶表示パネルに用いられる駆動回路内蔵型の
アクティブマトリクス基板の構成を模式的に示すブロッ
ク図、図３は、このアクティブマトリクス基板の画素部
のコーナー部分を拡大して示す平面図である。

【００１７】図２に示すように、本形態の液晶表示装置
に用いられる駆動回路内蔵型のアクティブマトリクス基
板ＡＭでは、絶縁基板１０上に、互いに交差する複数の
走査線２０と複数のデータ線３０とに接続する画素４０
がマトリクス状に構成されている。走査線２０はタンタ
ル膜、アルミニウム膜、アルミニウムの合金膜などで構
成され、データ線３０はアルミニウム膜あるいはアルミ
ニウム合金膜などで構成され、それぞれ単層もしくは積
層されている。これらの画素４０が形成されている領域
が画素部１１（画面表示領域）である。

【００１８】絶縁基板１０上における画素部１１の外側
領域（周辺部分）には、複数のデータ線３０のそれぞれ
に画像信号を供給するデータ線駆動回路部６０が構成さ
れている。また、走査線２０の両端部のそれぞれには、
各々の走査線２０に画素選択用の走査信号を供給する走
査線駆動回路部７０が構成されている。

【００１９】データ線駆動回路部６０には、Ｘ側シフト
レジスタ回路、Ｘ側シフトレジスタ回路から出力された
信号に基づいて動作するアナログスイッチとしてのＴＦ
Ｔを備えるサンプルホールド回路Ｓ／Ｈ、６相に展開さ
れた各画像信号ＶＤ１〜ＶＤ６に対応する６本の画像信
号線ｖｉｄｅｏなどが構成されている。本例において、
データ線駆動回路６０は、前記のＸ側シフトレジスタ回
路が４相で構成されており、端子を介して外部からスタ
ート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およ
びその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーが
Ｘ側シフトレジスタ回路に供給され、これらの信号によ
ってデータ線駆動回路６０が駆動される。従って、サン
プルホールド回路Ｓ／Ｈは、前記のＸ側シフトレジスタ
回路から出力された信号に基づいて各ＴＦＴが動作し、
画像信号線ｖｉｄｅｏを介して供給される画像信号ＶＤ
１〜ＶＤ６を所定のタイミングでデータ線３０に取り込
み、各画素４０に供給することが可能である。一方、走
査線駆動回路部７０には、端子を介して外部からスター
ト信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロ
ック信号ＣＬＹバーが供給され、これらの信号によって
走査線駆動回路７０が駆動される。

【００２０】本形態のアクティブマトリクス基板ＡＭに
おいて、絶縁基板１０の辺部分のうち、データ線駆動回
路６０の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、Ｖ
ＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号ＶＤ１〜Ｖ
Ｄ６）、各種駆動信号などが入力されるアルミニウム膜
等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の
導電膜からなる多数の端子８０、８１、８２・・・が構
成され、これらの端子８０、８１、８２・・・からは、
走査線駆動回路６０およびデータ線駆動回路７０を駆動
するためのアルミニウム膜などの低抵抗の金属膜からな
る複数の信号配線７４、７５がそれぞれ引き回されてい
る。また、信号配線７４、７５の途中位置には、後述す
る静電保護回路６５、７５が形成されている。なお、ア
クティブマトリクス基板ＡＭと対向基板（図示せず。）
とは、外部から入力される対向電極電位ＬＣＣＯＭが上
下導通材により対向基板に供給されている。

【００２１】［画素およびＴＦＴの構造］図３は、図２
に示すアクティブマトリクス基板の画素部のコーナー部
分を拡大して示す平面図である。図４は、図２に示すア
クティブマトリクス基板の画素の等価回路図である。図
５（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ部のＡ
−Ａ′線、図７の静電気対策部のＢ−Ｂ′線、図６の端
子部のＣ−Ｃ′線における断面図、およびそれらの一部
を拡大して示す断面図である。

【００２２】図３および図４からわかるように、画素４
０には、走査線２０およびデータ線３０に接続する画素
スイッチング用のＴＦＴ５０が形成されている。また、
各画素４０に向けては容量線７１も形成されている。

【００２３】ＴＦＴ５０は、図５（Ａ）、（Ｂ）に示す
ように、走査線２０と同時形成されたゲート電極３ａ
と、データ線３０の一部としてのソース電極６ａが第１
の層間絶縁膜４の第１のコンタクトホール４ａを介して
電気的に接続するソース領域１ｂ、１ｄと、データ線３
０と同時形成されたアルミニウム膜などから構成された
ドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタ
クトホール４ｄを介して電気的に接続するドレイン領域
１ｃ、１ｅとを有している。また、第１の層間絶縁膜４
の上層側には第２の層間絶縁膜７が形成されており、こ
の第２の層間絶縁膜７に形成された第３のコンタクトホ
ール８ａを介しては、画素電極９ａがドレイン電極６ｄ
に対して電気的に接続している。

【００２４】［第２の層間絶縁膜の構造］本形態におい
て、第２の層間絶縁膜７は、ペルヒドロポリシラザンま
たはこれを含む組成物の塗布膜を焼成した絶縁膜７１
と、ＣＶＤ法などにより形成された厚さが約５００オン
グストローム〜約１５０００オングストロームのシリコ
ン酸化膜からなる絶縁膜７２との２層構造になってい
る。

【００２５】ここで、ペルヒドロポリシラザンとは無機
ポリシラザンの一種であり、大気中で焼成することによ
ってシリコン酸化膜に転化する塗布型コーティング材料
である。たとえば、東燃（株）製のポリシラザンは、−
（ＳｉＨ₂ＮＨ）−を単位とする無機ポリマーであり、
キシレンなどの有機溶剤に可溶である。従って、この無
機ポリマーの有機溶媒溶液（たとえば、２０％キシレン
溶液）を塗布液としてスピンコート法（たとえば、２０
００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温
度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ
法で成膜したシリコン酸化膜と同等以上の緻密なアモル
ファスのシリコン酸化膜を得ることができる。従って、
この方法で成膜した絶縁膜７１（シリコン酸化膜）は、
層間絶縁膜として用いることができるとともに、ドレイ
ン電極６ｄに起因する凹凸などを平坦化してくれる。そ
れ故、液晶の配向状態が凹凸に起因して乱れることを防
止できる。

【００２６】また、第２の層間絶縁膜７では、ペルヒド
ロポリシラザンまたはこれを含む組成物の塗布膜を焼成
した絶縁膜７１の表面に、ＣＶＤ法などにより形成した
絶縁膜７２が積層されており、これらの絶縁膜７１、７
２の間ではエッチングレートが異なる。すなわち、絶縁
膜７２は絶縁膜７１よりもエッチングレートが小さい。
従って、第２の層間絶縁膜７に形成されている第２のコ
ンタクトホール８ａは、エッチングレートの大きな絶縁
膜７１に形成されたストレート孔に近いコンタクトホー
ル７１ａと、エッチングレートの小さな絶縁膜７２に形
成されたテーパ孔のコンタクトホール７１ａとから構成
されている。従って、画素電極９ａは、第２のコンタク
トホール８ａで段差切れなどを起こすことなく、ドレイ
ン電極６ｄに確実に電気的に接続している。

【００２７】［端子の構造］図６および図５（Ａ）、
（Ｂ）に示すように、端子８０、８１、８２・・・は、
第１のパッド下配線３ｃ、その表面を覆う第１の層間絶
縁膜４、この第１の層間絶縁膜４のコンタクトホール４
ｃを介して第１のパッド下配線３ｃに電気的に接続する
第２のパッド下配線６ｃをこの順に積み上げた構造を有
し、この第２のパッド下配線６ｃには、第２の層間絶縁
膜７のコンタクトホール８ｃを介してパッド９ｃが接続
している。ここで、第１のパッド下配線３ｃは、ゲート
絶縁膜２と第１の層間絶縁膜４との層間に走査線２０や
ゲート電極３ａと同時に形成されたタンタル膜である。
第２のパッド下配線６ｃは、第１の層間絶縁膜４と第２
の層間絶縁膜７との層間にデータ線３０と同時に形成さ
れたアルミニウム膜である。パッド９ｃは、第２の層間
絶縁膜７の表面に画素電極９ａと同時に形成されたＩＴ
Ｏ膜である。従って、パッド９ｃを硬いＩＴＯ膜から構
成するといっても、中間にアルミニウム膜からなる第２
のパッド下配線６ｃを有しているので、第１の層間絶縁
膜４および第２の層間絶縁膜７を貫通するような深いコ
ンタクトホールを介してパッド９ｃと第１のパッド下配
線３ｃとを接続する必要がない。それ故、パッド９ｃと
第１のパッド下配線３ｃとの電気的な接続部分の信頼性
が高い。

【００２８】ここでも、第２の層間絶縁膜７はペルヒド
ロポリシラザンまたはこれを含む組成物の塗布膜を焼成
した絶縁膜７１と、ＣＶＤ法などにより形成された絶縁
膜７２との２層構造になっているので、コンタクトホー
ル８ｃは、エッチングレートの大きい絶縁膜７１に形成
されたストレート孔に近いコンタクトホール７１ｃと、
エッチングレートの小さい絶縁膜７２に形成されたテー
パ孔のコンタクトホール７２ｃとから構成されている。
従って、パッド９ｃは段差切れを起こすことなく、第２
のパッド下配線６ｃに確実に電気的に接続している。

【００２９】また、タンタル膜からなる第１のパッド下
配線３ｃ、第１の層間絶縁膜４、アルミニウム膜からな
る第２のパッド下配線６ｃをこの順に積み上げ、この第
２のパッド下配線６ｃに第２の層間絶縁膜７のコンタク
トホール８ｃにパッド９ｃが接続する端子構造であって
も、第２の層間絶縁膜７では、ポリシラザンを用いた絶
縁膜７１で平坦化されているので、パッド９ｃを平坦に
形成できる。それ故、パッド９ｃ（端子）に対してフレ
キシブル配線基板などを高い信頼性で接続することがで
きる。

【００３０】［静電気対策］このような構成を有するア
クティブマトリクス基板ＡＭにおいて、前記のＴＦＴ５
０、各種の配線、走査線駆動回路部７０、およびデータ
線駆動回路６０は、半導体プロセスを利用して形成され
る。ここで、アクティブマトリクス基板ＡＭには絶縁基
板１０が用いられていることから、静電気などに起因す
る不具合が発生しやすいので、本形態では以下の静電気
対策を施してある。

【００３１】まず、本形態では、図２に示すように、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての信号配線７４、７５に電気的に接
続する第１の短絡用配線９１を形成してある。また、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての走査線２０に電気的に接続する第
２の短絡用配線９２を形成してある。さらに、走査線２
０およびＴＦＴ５０のゲート電極を形成する工程を兼用
して、すべてのデータ線３０に電気的に接続する第３の
短絡用配線９３を形成してある。

【００３２】ここで、第１、第２、および第３の短絡用
配線９１、９２、９３は、あくまで走査線２０とＴＦＴ
５０のゲート電極と一括してゲート絶縁膜２と第１の層
間絶縁膜４との層間に形成されたタンタル膜である。こ
れに対して、信号配線７４、７５およびデータ線３０
は、第１の層間絶縁膜４と第２の層間絶縁膜７との層間
に形成されたアルミニウム膜である。従って、第１およ
び第３の短絡用配線９１、９３は、アルミニウム膜から
なる信号配線７４、７５およびデータ線３０とは異なる
層間に位置している。

【００３３】このため、図７および図５（Ａ）に示すよ
うに、第１および第３の短絡用配線９１、９３と、配線
６ｅ（信号配線７４、７５およびデータ線３０）とは、
第１の層間絶縁膜４に形成されたコンタクトホール４ｅ
を介して電気的に接続している。

【００３４】このようにして、第１、第２、および第３
の短絡用配線９１、９２、９３をそれぞれ信号配線７
４、７５、走査線２０、およびデータ線３０に接続して
おくと、これらの配線構造を形成した以降行われる工程
において静電気などが発生しても、この電荷は第１、第
２、および第３の短絡用配線９１、９２、９３を介して
基板外周側に拡散し、突発的な過剰な電流が走査線２
０、画素部１１、走査線駆動回路部７０、サンプルホー
ルド回路Ｓ／Ｈ、およびデータ線駆動回路６０に流れな
いので、こられ全ての部分を静電気から保護することが
できる。

【００３５】但し、第１、第２、および第３の短絡用配
線９１、９２、９３は、アクティブマトリクス基板ＡＭ
の製造工程が終了した後には不要なので、詳しくは後述
するが、図２に「×」印を付した位置で、図５（Ａ）、
（Ｂ）に示すように、第１の層間絶縁膜４および第２の
層間絶縁膜７に切断用孔８ｂを形成し、この切断用孔８
ｂを介して短絡用配線３ｂ（第１、第２、および第３の
短絡用配線９１、９２、９３）にエッチングを行うこと
によって切断してある。このため、図２において、製造
工程の途中まで、第１、第２、および第３の短絡用配線
９１、９２、９３はそれぞれ信号配線７４、７５、走査
線２０、およびデータ線３０に接続しているが、切断用
孔を介してのエッチング後は、信号配線７４、７５、走
査線２０、およびデータ線３０の各々が電気的に分離さ
れることになる。これにより、アクティブマトリクス基
板ＡＭでは、第１、第２、および第３の短絡用配線９
１、９２、９３を切断した後であれば、電気特性な検
査、および液晶表示装置を製造した後の動作に支障はな
い。

【００３６】ここで、短絡用配線３ｂ（第１、第２、お
よび第３の短絡用配線９１、９２、９３）は、第１の層
間絶縁膜４および第２の層間絶縁膜７から露出させて切
断するため、第１の層間絶縁膜４には、短絡用配線３ｂ
に相当する部分に切断用孔４ｂ（第１の接続用孔）が形
成され、第２の層間絶縁膜７には、短絡用配線３ｂに相
当する部分には切断用孔８ｂ（第２の切断用孔）が形成
されている。切断用孔８ｂは、切断用孔４ｂに重なる位
置に切断用孔４ｂより大きな内径をもって形成されてい
る。ここでも、第２の層間絶縁膜７はペルヒドロポリシ
ラザンまたはこれを含む組成物の塗布膜を焼成した絶縁
膜７１と、ＣＶＤ法などにより形成された絶縁膜７２と
の２層構造になっているので、切断用孔８ｂは、エッチ
ングレートの大きい絶縁膜７１に形成されたストレート
孔に近い切断用孔７１ｂと、エッチングレートの小さい
絶縁膜７２に形成されたテーパ孔の切断用孔７２ｂとか
ら構成されている。

【００３７】［静電保護回路］図２に示した静電保護回
路６５、７５としては、各種回路を利用できるが、図８
に示すものでは、保護抵抗６６と、プッシュプル配列さ
れたＰチャネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８
とを利用しており、それぞれの正電源ＶＤＤおよび負電
源ＶＳＳとの間にダイオードを構成する。また、本形態
では、第１の短絡用配線９１を信号配線７４（または７
５）に接続するのは、必ず、端子８０（または８１、８
２）と保護抵抗６６との間であり、これにより、端子８
０（または８１、８２）、あるいは第１の短絡用配線９
１から入った静電気は、保護抵抗６６および静電気保護
回路６５（または７５）を通過しないとデータ線駆動回
路６０および走査線駆動回路７０に達しない。このよう
な構成とすることで、静電気は静電気保護回路６５（ま
たは７５）に確実に吸収され、データ線駆動回路６０お
よび走査線駆動回路７０を確実に保護することができ
る。

【００３８】［アクティブマトリクス基板ＡＭの製造方
法］このような静電保護対策を行いながら、アクティブ
マトリクス基板ＡＭを製造する方法を、図９ないし図１
２を参照して説明する。これらの図は、本形態のアクテ
ィブマトリクス基板ＡＭの製造方法を示す工程断面図で
あり、いずれの図においても、その左側部分には図３の
Ａ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央
部分には図７のＢ−Ｂ′線における断面（短絡用配線の
切断が行われる静電気対策配線部（図１に「×」印を付
した部分）の断面）、右側部分には図６のＣ−Ｃ′線に
おける断面（端子８０、８１、８２・・・が形成されて
いる端子部の断面）を示してある。

【００３９】まず、図９（Ａ）に示すように、ガラス基
板、たとえば無アリカリガラスや石英などからなる透明
な絶縁基板１０の表面に直接、あるいは絶縁基板１０の
表面に形成した下地保護膜（図示せず。）の表面全体
に、減圧ＣＶＤ法などにより厚さが約２００オングスト
ローム〜約２０００オングストローム、好ましくは約１
０００オングストロームのポリシリコン膜からなる半導
体膜１を形成した後、図９（Ｂ）に示すように、それを
フォトリソグラフィ技術を用いて、パターニングし、画
素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成
する。これに対して、静電気対策配線部および端子部の
側では半導体膜１を完全に除去する。前記の半導体膜の
形成は、アモルファスシリコン膜を堆積した後、５００
℃〜７００℃の温度で１時間〜７２時間、好ましくは４
時間〜６時間の熱アニールを施してポリシリコン膜を形
成したり、ポリシリコン膜を堆積した後、シリコンを打
ち込み、非晶質化した後、熱アニールにより再結晶化し
てポリシリコン膜を形成する方法を用いてもよい。

【００４０】次に、図９（Ｃ）に示すように、ＣＶＤ法
などにより半導体膜１ａの表面に厚さが約５００オング
ストローム〜約１５００オングストロームのシリコン酸
化膜からなるゲート酸化膜２を形成する。あるいは、熱
酸化膜を約５０オングストローム〜約１０００オングス
トローム、好ましくは３００オングストローム形成した
後、全面にＣＶＤ法などによりシリコン酸化膜を約１０
０オングストローム〜約１０００オングストローム、好
ましくは５００オングストローム堆積し、それらにより
ゲート絶縁膜２を形成してもよい。また、ゲート絶縁膜
２としてシリコン窒化膜を用いてもよい。

【００４１】次に、図９（Ｄ）に示すように、ゲート電
極などを形成するためのタンタル膜３を絶縁基板１０全
面に形成した後、タンタル膜３をフォトリソグラフィ技
術を用いて、図９（Ｅ）に示すように、パターニング
し、画素ＴＦＴ部の側にゲート電極３ａを形成する。こ
れに対して、静電気対策配線部および端子部の側には、
タンタル膜を短絡用配線３ｂ（第１、第２、および第３
の短絡用配線９１、９２、９３に相当する。）、および
端子８０、８１、８２・・・の第１のパッド下配線３ｃ
として残す。

【００４２】次に、図９（Ｆ）に示すように、画素ＴＦ
Ｔ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲ
ート電極３ａをマスクとして、約０．１×１０¹³／ｃｍ
²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度の不純
物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ
部の側には、ゲート電極３ａに対して自己整合的に低濃
度のソース領域１ｂ、および低濃度のドレイン領域１ｃ
を形成する。ここで、ゲート電極３ａの真下に位置して
いるため、不純物イオンが導入されなかった部分は半導
体膜１ａのままのチャネル領域となる。

【００４３】次に、図１０（Ａ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極３ａよりの幅の広いレジストマ
スクＲＭ１を形成して高濃度の不純物イオン（リンイオ
ン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃ
ｍ²のドーズ量で打ち込み、高濃度のソース領域１ｄお
よびドレイン領域１ｅを形成する。

【００４４】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極３ａより幅の
広いレジストマスクＲＭ１を形成した状態で高濃度の不
純物（リンイオン）を打ち込み、オフセット構造のソー
ス領域およびドレイン領域を形成してもよい。また、ゲ
ート電極３ａの上に高濃度の不純物（リンイオン）を打
ち込んで、セルフアライン構造のソース領域およびドレ
イン領域を形成してもとよいことは勿論である。

【００４５】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部およ
びＮチャネルＴＦＴ部をレジストで被覆保護して、ゲー
ト電極をマスクとして、約０．１×１０¹⁵／ｃｍ²〜約
１０×１０¹⁵／ｃｍ²のドーズ量でボロンイオンを打ち
込むことにより、自己整合的にＰチャネルのソース・ド
レイン領域を形成する。なお、ＮチャネルＴＦＴ部の形
成時と同様に、ゲート電極をマスクとして、約０．１×
１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で
低濃度の不純物（ボロンイオン）を導入して、ポリシリ
コン膜に低濃度領域を形成した後、ゲート電極よりの幅
の広いマスクを形成して高濃度の不純物（ボロンイオ
ン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃ
ｍ²のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・
ドープト・ドレイン構造）のソース領域およびドレイン
領域を形成してもよい。また、低濃度の不純物の打ち込
みを行わずに、ゲート電極より幅の広いマスクを形成し
た状態で高濃度の不純物（リンイオン）を打ち込み、オ
フセット構造のソース領域およびドレイン領域を形成し
てもよい。これらのイオン打ち込み工程によって、ＣＭ
ＯＳ化が可能になり、周辺駆動回路の同一基板内への内
蔵化が可能となる。

【００４６】次に、図１０（Ｂ）に示すように、ゲート
電極３ａ、短絡用配線３ｂおよび第１のパッド下配線３
ｃの表面側にＣＶＤ法などにより、酸化シリコン膜やＮ
ＳＧ膜（ボロンやリンを含まないシリケートガラス膜）
などからなる第１の層間絶縁膜４を３０００オングスト
ローム〜１５０００オングストローム程度の膜厚で形成
する。

【００４７】次に、フォトリソグラフィ技術を用いて、
第１の層間絶縁膜４にコンタクトホールや切断用孔を形
成するためのレジストマスクＲＭ２を形成する。

【００４８】次に、図１０（Ｃ）に示すように、画素Ｔ
ＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域
１ｄおよびドレイン領域１ｅに対応する部分、静電気対
策配線部の側では第１の層間絶縁膜４のうち、各短絡用
配線３ｂに対応する部分の一部、端子部の側では第１の
層間絶縁膜４のうち、第１のパッド下配線３ｃに対応す
る部分にコンタクトホール４ａ、４ｃ、４ｄ、４ｅおよ
び切断用孔４ｂをそれぞれ形成する。その結果、静電気
対策配線部の側では、短絡用配線３ｂの切断予定部分が
露出した状態となる。そして、レジストマスクＲＭ２を
除去する。

【００４９】次に、図１０（Ｄ）に示すように、第１の
層間絶縁膜４の表面側に、ソース電極などを構成するた
めのアルミニウム膜６をスパッタ法などで形成する。

【００５０】次に、フォトリソグラフィ技術を用いて、
アルミニウム膜６をパターニングするためのレジストマ
スクＲＭ３を形成する。

【００５１】次に、図１０（Ｅ）に示すように、アルミ
ニウム膜６をパターニングし、画素ＴＦＴ部では、デー
タ線３０の一部としてソース領域１ａに第１のコンタク
トホール４ａを介して電気的に接続するアルミニウム膜
からなるソース電極６ａと、ドレイン領域１ｅに第２の
コンタクトホール４ｄを介して電気的に接続するドレイ
ン電極６ｄとを形成する。また、端子部の側には、第１
の層間絶縁膜４のコンタクトホール４ｃを介してタンタ
ル膜からなる第１のパッド下配線３ｃに電気的に接続す
るアルミニウム膜からなる第２のパッド下配線６ｃを形
成する。さらに、静電気対策配線部では、アルミニウム
膜からなる各種の配線６ｅ（データ線３０や信号配線７
４、７５）をコンタクトホール４ｅを介して短絡用配線
３ｂに電気的に接続させる。このように、図１０（Ｃ）
〜（Ｅ）の工程を利用して、図７を参照して説明した第
１および第３の短絡用配線９１、９３と、信号入力線７
４、７５およびデータ線３０との配線接続を行う。ま
た、静電気対策配線部の側では、短絡用配線３ｂの切断
予定部分が露出した状態となる。そして、レジストマス
クＲＭ３を除去する。

【００５２】次に、図１１（Ａ）に示すように、ソース
電極６ａ、配線６ｅおよび第２のパッド下配線６ｃの表
面側に、ペルヒドロポリシラザンまたはこれを含む組成
物の塗布膜を焼成した絶縁膜７１を形成する。さらに、
この絶縁膜７１の表面に、ＴＥＯＳを用いたＣＶＤ法に
よりたとえば４００℃程度の温度条件下で厚さが約５０
０オングストローム〜約１５０００オングストロームの
シリコン酸化膜からなる絶縁膜７２を形成する。これら
の絶縁膜７１、７２によって第２の層間絶縁膜７が形成
される。

【００５３】次に、フォトリソグラフィ技術を用いて、
第２の層間絶縁膜７にコンタクトホールおよび切断用孔
を形成するためのレジストマスクＲＭ４を形成する。

【００５４】次に、図１１（Ｂ）に示すように、第２の
層間絶縁膜７を構成する絶縁膜７１、７２に対して、ド
レイン電極６ｄに対応する部分にコンタクトホール７１
ａ、７２ａからなる第３のコンタクトホール８ａを形成
する。

【００５５】また、端子部でも、第２の層間絶縁膜７を
構成する絶縁膜７１、７２に対して、第２のパッド下配
線６ｃに対応する部分にコンタクトホール７１ｃ、７２
ｃからなる第３のコンタクトホール８ｃを形成する。

【００５６】このとき、静電気対策配線部において、短
絡用配線３ｂ（第１、第２、および第３の短絡用配線９
１、９２、９３に相当する。）の切断予定部分では、第
２の層間絶縁膜７を構成する絶縁膜７１、７２に対して
切断用孔７１ｂ、７２ｂからなる切断用孔８ｂを構成す
る。従って、短絡用配線３ｂの切断予定部分が露出した
状態となる。そして、レジストマスクＲＭ４を除去す
る。

【００５７】次に、図１１（Ｃ）に示すように、第２の
層間絶縁膜７の表面側に、ドレイン電極を構成するため
の厚さが約４００オングストローム〜約２０００オング
ストロームのＩＴＯ膜９（ＩｎｄｉｕｍＴｉｎＯｘ
ｉｄｅ）をスパッタ法などで形成する。

【００５８】次に、フォトリソグラフィ技術を用いて、
ＩＴＯ膜９をパターニングするためのレジストマスクＲ
Ｍ５を形成する。

【００５９】そして、レジストマスクＲＭ５を用いて、
ＩＴＯ膜９をパターニングする。その結果、図５に示す
ように、画素ＴＦＴ部には、第３のコンタクトホール８
ａを介してドレイン電極６ｄに電気的に接続する画素電
極９ａが形成される。静電気対策配線部ではＩＴＯ膜９
が完全に除去される。端子部では、コンタクトホール８
ｃを介して第２のパッド下配線６ｃに電気的に接続する
ＩＴＯ膜からなるパッド９ｃが形成される。

【００６０】また、本形態では、ＩＴＯ膜９をパターニ
ングした際には、静電気対策配線部の側で短絡用配線３
ｂの切断予定部分が切断され、この切断部によって各配
線が分離される。このように製造工程の最終工程で短絡
用配線３ｂを切断するので、それ以前の多くの工程で発
生する静電気に対して有効である。

【００６１】［本形態の主な効果］以上説明したよう
に、本形態ではデータ線駆動回路６０および走査線駆動
回路７０の各々に向けて複数の８０、８１、８２・・・
からそれぞれ引き回された信号配線７４、７５（配線６
ｅ）を第１の短絡用配線９１（短絡用配線６ｂ）で電気
的に接続した状態で各工程を行う。従って、静電気が発
生したり、絶縁基板表面に電荷が蓄積されても、かかる
電荷を第１の短絡用配線９１を介して基板外周側に拡散
させるので、過剰な電流がデータ線駆動回路６０および
走査線駆動回路７０に突発的に流れない。それ故、デー
タ線駆動回路６０および走査線駆動回路７０を保護する
ことができる。また、走査線２０の各々に電気的に接続
する第２の短絡用配線９２（短絡用配線６ｂ）を利用し
て過剰な電流が走査線２０に突発的に流れることを防止
するので、走査線２０や画素部１１を保護することがで
きる。さらに、データ線３０（配線６ｅ）の各々に電気
的に接続する第３の短絡用配線９３（短絡用配線６ｂ）
を利用して過剰な電流がデータ線３０に突発的に流れる
ことを防止するので、データ線３０、サンプルホールド
回路Ｓ／Ｈ、および画素部１１を保護することができ
る。

【００６２】しかも、短絡用配線３ｂを走査線２０など
と同時に形成し、第１の層間絶縁膜４に第１および第２
のコンクタクトホール４ａ、４ｄを形成する際に切断用
孔４ｂを同時に形成し、さらに第２の層間絶縁膜７に第
３のコンクタクトホール８ａを形成する際に切断用孔８
ｂを形成する。それ故、画素電極９ａとドレイン領域１
ｅとをドレイン電極６ｄを中継して電気的に接続する場
合でも、ＴＦＴを製造していく工程の中で第１および第
２の層間絶縁膜４、７から短絡用配線３ｂを露出させ、
切断することができる。また、第２の層間絶縁膜７とし
て、ポリシラザンを利用した絶縁膜７１を用いるので、
画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄ
を介して電気的に接続した場合でも、ドレイン電極６ｄ
に起因する凹凸を平坦化することができる。それ故、液
晶の配向を適正に制御できる。

【００６３】また、ポリシラザンを用いた絶縁膜７１に
よれば、凹凸を平坦化する分、凸部では極めて薄く形成
されることになる。従って、この薄い部分ではクラック
が発生しやくすく、かつ、上下の電極間に高容量の寄生
容量が形成されることになるが、本形態では、ポリシラ
ザンを用いた絶縁膜７１の表面にＣＶＤ法により形成し
た絶縁膜７２を積層するので、このような問題点を解消
することができる。また、ＣＶＤ法により形成した絶縁
膜７２は、ポリシラザンを用いた絶縁膜７１よりエッチ
ングレートが小さいので、ＣＶＤ法により形成した絶縁
膜７２を、ポリシラザンを用いた絶縁膜７１より上層に
形成してコンタクトホール８ａ、８ｃを形成すると、Ｃ
ＶＤ法により形成した絶縁膜７２の側にはテーパ孔が形
成される。従って、このコンタクトホール８ａ、８ｃを
介して電気的な接続を行えば、段差切れなどが発生しな
いので、信頼性が向上するという利点もある。

【００６４】さらにまた、端子８０、８１、８２・・・
は、タンタル膜からなる第１のパッド下配線３ｃ、その
表面を覆う第１の層間絶縁膜４、この第１の層間絶縁膜
４のコンタクトホール４ｃを介して第１のパッド下配線
３ｃに電気的に接続するアルミニウム膜からなる第２の
パッド下配線６ｃをこの順に積み上げた構造を有し、こ
の第２のパッド下配線６ｃには、第２の層間絶縁膜７の
コンタクトホール８ｃを介してＩＴＯ膜からなるパッド
９ｃが接続している。従って、パッド９ｃを硬いＩＴＯ
膜から構成するといっても、第１の層間絶縁膜４および
第２の層間絶縁膜７を貫通するような深いコンタクトホ
ールを介してパッド９ｃと第１のパッド下配線３ｃとを
接続する必要がないので、パッド９ｃと第１のパッド下
配線３ｃとの電気的な接続部分の信頼性が高い。しか
も、第２の層間絶縁膜７は、ポリシラザンを用いた絶縁
膜７１で平坦化を行っているので、パッド９ｃを平坦な
面に形成できる。しかも、このような構造を有する端子
８０、８１、８２・・・も、ＴＦＴを製造していく工程
の中で作り込むことができるので、製造工程数が増える
ことはない。

【００６５】［その他の実施形態］なお、実施の形態１
では、第１、第２、および第３の短絡用配線９１、９
２、９３をそれぞれ信号配線７４、７５、走査線２０、
およびデータ線３０に接続したが、データ線駆動回路６
０および走査線駆動回路７０を駆動するための複数の信
号を供給するために複数の端子６ｃ（８０、８１、８２
・・・）からそれぞれ引き回された複数の信号配線のう
ち、静電保護回路６５、７５よりも端子６ｃ（８０、８
１、８２・・・）側に位置する信号配線７４、７５のみ
に対して第１の短絡用配線９１を形成してもよい。ま
た、第３の短絡用配線９３を省略して、データ線駆動回
路６０および走査線駆動回路７０の各々に向けて複数の
端子（８０、８１、８２・・・）からそれぞれ引き回さ
れた信号配線７４、７５、および走査線２０に対しての
み、第１の短絡用配線９１および第２の短絡用配線９２
を形成してもよいなど、いずれの形態で短絡用配線を構
成した場合でも、本発明を適用することができる。

【００６６】なお、本発明は上記実施例に限定されるこ
となく、本発明の要旨の範囲内で種々変形した形態で実
施が可能である。たとえば、本発明は上述の各種の液晶
表示装置に限らず、エレクトロルミネッセンス、プラズ
ディスプレー装置にも適用できるものである。

【００６７】

【発明の効果】以上説明したように、本発明に係るアク
ティブマトリクス基板の製造方法では、信号配線、走査
線、またはデータ線などを短絡用配線で電気的に接続し
た状態で各工程を行うので、静電気が発生したり、絶縁
基板表面に電荷が蓄積されても、かかる電荷を短絡用配
線を介して基板外周側に拡散させるので、過剰な電流が
データ線駆動回路および走査線駆動回路に突発的に流れ
ない。それ故、データ線駆動回路および走査線駆動回路
を保護することができる。また、短絡用配線を走査線と
同時に形成し、第１の切断用孔を第１および第２のコン
クタクトホールと同時に形成し、第２の切断用孔を第３
のコンクタクトホールと同時に形成するなど、画素電極
とドレイン領域とをドレイン電極を中継して電気的に接
続した場合でも、工程数を増やすことなく、第１および
第２の層間絶縁膜から短絡用配線を露出させることがで
きる。また、第２の層間絶縁膜として、ペルヒドロポリ
シラザンまたはこれを含む組成物の塗布膜を焼成した絶
縁膜を用いるので、画素電極とドレイン領域とをドレイ
ン電極を介して電気的に接続した場合でも、ドレイン電
極に起因する凹凸を平坦化することもできる。

【図面の簡単な説明】

【図１】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置に用
いた液晶パネルの平面図および断面図である。

【図２】図１に示す液晶表示パネルに用いたアクティブ
マトリクス基板のブロック図である。

【図３】図２に示すアクティブマトリクス基板の画素部
のコーナー部分を拡大して示す平面図である。

【図４】図２に示すアクティブマトリクス基板の画素の
等価回路図である。

【図５】（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ
部のＡ−Ａ′線、図７の静電静電気対策部のＢ−Ｂ′
線、図６の端子部のＣ−Ｃ′線における断面図、および
それらの一部を拡大して示す断面図である。

【図６】図２に示すアクティブマトリクス基板の端子の
構造を示す平面図である。

【図７】図２に示すアクティブマトリクス基板における
信号配線と短絡用配線との接続構造を示す平面図であ
る。

【図８】図２に示すアクティブマトリクス基板に構成し
た静電保護回路の回路図である。

【図９】図２に示すアクティブマトリクス基板の製造方
法を示す工程断面図である。

【図１０】図９に示す工程に続いて行う各工程の工程断
面図である。

【図１１】図１０に示す工程に続いて行う各工程の工程
断面図である。

【符号の説明】２ゲート絶縁膜３ａゲート電極３ｂ短絡用配線３ｃ第１のパッド下配線４第１の層間絶縁膜４ａ第１のコンタクトホール４ｂ切断用孔（第１の切断用孔）４ｄ第２のコンタクトホール５ｂ、８ｂ切断用孔６ｃ第２のパッド下配線６ｄドレイン電極７第２の層間絶縁膜８ａ第３のコンタクトホール８ｂ切断用孔（第２の切断用孔）８ｃ端子部のコンタクトホール９ａ画素電極９ｃパッド１１画素部（画面表示領域）２０走査線３０データ線５０ＴＦＴ６０データ線駆動回路６５、７５静電保護回路６６保護抵抗７０走査線駆動回路７１ポリシラザンを用いた絶縁膜７２ＣＶＤ法で形成した絶縁膜７４、７５信号配線８０、８１、８２端子９１第１の短絡用配線９２第２の短絡用配線９３第３の短絡用配線ＡＭアクティブマトリクス基板（ＴＦＴ基板）ＭＭマザー基板

Claims

【特許請求の範囲】

【請求項１】走査線およびデータ線に接続する画素ス
イッチング用の薄膜トランジスタと、該薄膜トランジス
タに接続してなる画素電極と、前記走査線および前記デ
ータ線に信号出力する走査線駆動回路およびデータ線駆
動回路と、該駆動回路に信号供給する複数の信号配線と
を有し、前記薄膜トランジスタは、ゲート電極と、第１
の層間絶縁膜の第１のコンタクトホールを介して前記デ
ータ線に電気的に接続するソース領域と、前記第１の層
間絶縁膜の第２のコンタクトホールを介してドレイン電
極に電気的に接続するドレイン領域とを備え、前記ドレ
イン電極には、前記第１の層間絶縁膜の上層側に形成さ
れた第２の層間絶縁膜の第３のコンタクトホールを介し
て前記画素電極が電気的に接続するアクティブマトリク
ス基板の製造方法において、前記走査線、前記データ線の少なくともいずれかの配線
同士を電気的に接続する短絡用配線を形成する工程と、
前記第１の層間絶縁膜に前記短絡用配線の切断予定部分
を露出させる第１の切断用孔を形成する工程と、ペルヒ
ドロポリシラザンまたはこれを含む組成物の塗布膜を焼
成した絶縁膜を用いて前記第２の層間絶縁膜を形成する
工程と、前記第２の層間絶縁膜に前記第１の切断用孔と
重なる位置に第２の切断用孔を形成して前記短絡用配線
の切断予定部分を露出させる工程と、前記第２の切断用
孔を介して前記短絡用配線を前記切断予定部分で切断す
る工程とを有することを特徴とするアクティブマトリク
ス基板の製造方法。
【請求項２】請求項１において、前記第２の層間絶縁
膜を形成する工程では、ペルヒドロポリシラザンまたは
これを含む組成物の塗布膜を焼成した絶縁膜と、該絶縁
膜の表面にＣＶＤ法により形成した絶縁膜とを用いて前
記第２の層間絶縁膜を形成することを特徴とするアクテ
ィブマトリクス基板の製造方法。
【請求項３】前記走査線、前記データ線の少なくともい
ずれかの配線同士を電気的に接続する短絡用配線を前記
走査線と同時に形成することを特徴とする請求項１記載
のアクティブマトリクス基板の製造方法。
【請求項４】前記第１の層間絶縁膜に前記短絡用配線の
切断予定部分を露出させる第１の切断用孔を前記第１お
よび第２のコンクタクトホールと同時に形成することを
特徴とするアクティブマトリクス基板の製造方法。
【請求項５】前記第２の層間絶縁膜に前記第１の切断用
孔と重なる位置に第２の切断用孔を前記第３のコンクタ
クトホールと同時に形成して前記短絡用配線の切断予定
部分を露出させることを特徴とする請求項１記載のアク
ティブマトリクス基板の製造方法。
【請求項６】請求項１乃至５に規定する製造方法で製
造したことを特徴とするアクティブマトリクス基板。
【請求項７】請求項６に規定するアクティブマトリク
ス基板を用いた液晶表示装置。