JPH1020332A - 液晶表示装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 付加する工程を最小限に抑え、特性が安定す
るとともに、画質にクロストークなどの品位の劣化の生
じない液晶表示装置を提供する。 【解決手段】 ソース電極34およびドレイン電極35間が
絶縁状態のときは、アモルファス・シリコン層37のチャ
ネル領域も高抵抗である。アモルファス・シリコン層37
の端部を越えて上部に第１および第２のゲート絶縁層4
2，43とゲート電極44が積層する領域は、ソース電極34
またはドレイン電極35と電気的に接続した２つの低抵抗
領域39，40と高抵抗で接続する。薄膜トランジスタ46自
体のソース電極34およびドレイン電極35間の絶縁性を低
下させるには至らず、漏洩電流などは生じない。ソース
電極34およびドレイン電極35間が導通状態のときは、ア
モルファス・シリコン層37のチャネル領域は低抵抗とな
るが、薄膜トランジスタ46の特性自身が導通状態である
ことから、漏洩電流が発生して問題ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アレイ基板にスイ
ッチング素子を有する液晶表示装置およびその製造方法
に関する。

【０００２】

【従来の技術】近年、液晶を用いた表示装置の画面の大
型化への要求が高まっており、表示装置を大型化するた
めに大型の薄膜トランジスタを有するアレイ基板を用い
る場合、ゲート線の抵抗値を低く抑えるため、低抵抗の
金属をゲート線として用いる必要がある。そして、低抵
抗で加工性の良い金属としては、たとえばアルミニウム
（Ａｌ）が考えられるが、アルミニウムは熱に弱いた
め、アルミニウムをアレイ基板のゲート線として用いる
場合、ゲート線を形成した後の工程で熱を受ける機会の
少ないトップゲート型の構造が好適である。

【０００３】ここで、第１の従来例のトップゲート型の
薄膜トランジスタを有するアレイ基板を工程に従い、図
１２ないし図１８を参照して説明する。

【０００４】まず、図１２に示すように、第１の絶縁性
基板であるガラス基板１上の一部の領域に図１８に示す
ようにマトリクス状に遮光層２を形成し、これら遮光層
２を含むガラス基板１上に、たとえば酸化ケイ素（Ｓｉ
Ｏ_x ）の絶縁層３を形成する。

【０００５】次に、図１３に示すように、絶縁層３上に
ソース電極４およびドレイン電極５を設け、このドレイ
ン電極５と一体に信号配線６を形成する。

【０００６】また、図１４に示すように、これらソース
電極４およびドレイン電極５を含むガラス基板１上に、
アモルファス・シリコンおよび窒化ケイ素（ＳｉＮ_x ）
を連続して堆積し、ソース電極４およびドレイン電極５
の中間のチャネル領域のみに残るようにパターン化し、
半導体層となるアモルファス・シリコン層７および窒化
ケイ素層８を形成する。

【０００７】さらに、図１５に示すように、窒化ケイ素
およびアルミニウムを連続して堆積し、窒化ケイ素の第
１のゲート絶縁層９、第２のゲート絶縁層10およびゲー
ト電極11をパターン化する。なお、ゲート電極11と一体
で信号配線６と直交する図１８に示すゲート配線12を形
成する。

【０００８】続いて、図１６に示すように、燐（Ρ）イ
オンをイオン・ドーピング法により表面に注入し、続い
てエキシマレーザの照射により熱処理し、アモルファス
・シリコン層７のゲート電極11およびゲート配線12に覆
われていない一部の領域に高不純物濃度で低抵抗の多結
晶シリコン領域13，14を形成する。このとき、ゲート電
極11およびゲート配線12の下部にあるアモルファス・シ
リコン層７はドーピングおよび熱処理の影響は受けな
い。また、多結晶シリコン領域13，14は、アモルファス
・シリコン層７を介して相互に接続されるとともに、そ
れぞれソース電極４およびドレイン電極５に低抵抗で接
続され、スイッチング素子である薄膜トランジスタ15が
形成される。

【０００９】そして、図１７に示すように、絶縁性保護
膜16を形成し、この絶縁性保護膜16にスルーホール17を
形成し、絶縁性保護膜16上にＩΤＯ（Indium Tin Oxid
e）の画素電極18を形成し、この画素電極18はスルーホ
ール17を介してソース電極４に電気的に接続し、アレイ
基板19を構成する。

【００１０】ここで、図１２ないし図１８に示す第１の
従来例の問題点について説明する。

【００１１】まず、図１８に示すように、アモルファス
・シリコン層７のパターンの端部がゲート電極11のパタ
ーンを横切って、ソース電極４に低抵抗で接続される多
結晶シリコン領域13と、ドレイン電極５に低抵抗で接続
される多結晶シリコン領域14の双方に接続されており、
アモルファス・シリコン層７のパターンの内部ととも
に、薄膜トランジスタ15のチャネル領域の一部を形成し
ている。

【００１２】また、アモルファス・シリコン層７のパタ
ーンの端部付近の断面は、図１９に示すように、アモル
ファス・シリコン層７のパターンの端部を越えて第１の
ゲート絶縁層９および第２のゲート絶縁層10とゲート電
極11とが積層されている。

【００１３】さらに、図２０に示すように、アモルファ
ス・シリコン層７のパターンの端部を形成する側面領域
7aは、パターンの内部のアモルファス・シリコン層７の
表面領域7bに対し、比較的薄い第２のゲート絶縁層10を
介してゲート電極11と接している。

【００１４】すなわち、アモルファス・シリコン層７の
パターンの端部の側面領域7aでは、表面領域7bよりも、
第２のゲート絶縁層10との界面の電子密度がゲート電圧
により変化しやすいことを示している。言い換えれば、
側面領域7aをチャネル領域にした薄膜トランジスタ部は
表面領域7bをチャネル領域にした薄膜トランジスタ部よ
りもゲート電圧に敏感であるということになる。したが
って、薄膜トランジスタ15はパターン内部の表面領域7b
をチャネル領域とする薄膜トランジスタ部とパターン端
部の側面領域7aをチャネル領域とするゲート電圧に敏感
な薄膜トランジスタ部との並列結合で構成されているこ
とになる。

【００１５】一方、側面領域7aは加工時のダメージによ
り、ダングリング・ボンドなどの欠陥が多数側面の表面
に発生しており、これらの欠陥により、側面領域7aと第
２のゲート絶縁層10との界面には多数の準位が存在して
いる。このため、側面領域7aをチャネル領域とする薄膜
トランジスタ部は界面の準位の影響をうけて不安定な特
性を示し、不安定な特性の例として、薄膜トランジスタ
部が、本来、ソース電極４およびドレイン電極５間で高
抵抗の絶縁状態となるべきバイアス電圧を与えられたと
き、低抵抗の導通状態になる。他方、表面領域7bではア
モルファス・シリコン層７と第１のゲート絶縁層９を連
続的に堆積しているため、これらアモルファス・シリコ
ン層７と第１のゲート絶縁層９との界面は清浄に保たれ
ており、上述の準位による影響は見られない。

【００１６】したがって、アモルファス・シリコン層７
のパターンの端部がソース電極４またはドレイン電極５
と低抵抗で接続した２つの多結晶シリコン領域13，14を
結ぶ形状で存在し、これらのパターンの端部の全域でパ
ターンの端部を越えて、上部に第１および第２のゲート
絶縁層９，10とゲート電極11とが積層されているため、
ゲート電圧に敏感でかつ第２のゲート絶縁層10との界面
に多数の準位を作る薄膜トランジスタ部が並列に接続し
た構造となり、これら並列に接続した薄膜トランジスタ
部が不安定な特性を示し、ソース電極４およびドレイン
電極５間に高抵抗の絶縁状態となるべきバイアス電圧が
与えられたとき、低抵抗の導通状態になるため薄膜トラ
ンジスタ15の特性が不安定になる。

【００１７】このような問題を解消する方法として、た
とえば図２１ないし図２８に示す構成の第２の従来例が
知られており、この構成を工程に従って説明する。

【００１８】まず、図２１に示すように、ガラス基板１
上の一部の領域に図２８に示すように遮光層２を形成
し、これら遮光層２を含むガラス基板１上に、たとえば
酸化ケイ素の絶縁層３を形成する。

【００１９】次に、図２２に示すように、絶縁層３上に
ソース電極４およびドレイン電極５を設け、このドレイ
ン電極５と一体に信号配線６を形成する。

【００２０】また、図２３に示すように、これらソース
電極４およびドレイン電極５を含むガラス基板１上に、
アモルファス・シリコン膜21および窒化ケイ素層22を連
続して堆積する。次に、ソース電極４およびドレイン電
極５と電気的に接続する端子を設けるために、窒化ケイ
素層22およびアモルファス・シリコン膜21の一部に図示
しない開口部を設ける。

【００２１】さらに、アルミニウム層を堆積し、図２４
に示すように、ゲート電極11、図２８に示すゲート配線
12および第２のゲート絶縁層10を連続して同一のパター
ンによりパターン化する。

【００２２】続いて、図２５に示すように、燐イオンを
イオン・ドーピング法により表面に注入し、続いてエキ
シマレーザの照射により熱処理し、アモルファス・シリ
コン膜21のゲート電極11およびゲート配線12に覆われて
いない一部の領域に高不純物濃度で低抵抗の多結晶シリ
コン領域23を形成する。このとき、ゲート電極11の下部
にあるアモルファス・シリコン膜21はドーピングおよび
熱処理の影響は受けず、アモルファス・シリコン層７が
形成される。

【００２３】そして、図２６に示すように、ソース電極
４およびドレイン電極５の中間のチャネル領域を図示し
ないフォトレジストにてマスクし、多結晶シリコン領域
13，14をパターン化する。この工程ではフォトレジスト
とゲート電極11およびゲート配線12とをマスクとしてパ
ターン化しており、アモルファス・シリコン層７はフォ
トレジストによって覆われた領域のみならず、ゲート電
極11およびゲート配線12と第１のゲート絶縁層９および
第２のゲート絶縁層10の下部の領域にも残る。また、多
結晶シリコン領域13はソース電極４に低抵抗で接続さ
れ、多結晶シリコン領域14はドレイン電極５に低抵抗で
接続される。なお、多結晶シリコン領域13と多結晶シリ
コン領域14とは、ゲート電極11の下部にあるアモルファ
ス・シリコン層７を介して接続され、スイッチング素子
である薄膜トランジスタ15が形成される。

【００２４】そして、図２７に示すように、絶縁性保護
膜16を形成し、この絶縁性保護膜16にスルーホール17を
形成し、絶縁性保護膜16上にＩΤＯ（Indium Tin Oxid
e）の画素電極18を形成し、この画素電極18はスルーホ
ール17を介してソース電極４に電気的に接続し、アレイ
基板19を構成する。

【００２５】ここで、図２８に示すように、アモルファ
ス・シリコン層７パターンの端部はゲート電極11、第１
のゲート絶縁層９および第２のゲート絶縁層10のパター
ンの端部と一致しており、第１の従来例のようにアモル
ファス・シリコン層７のパターンの端部を越えて第１の
ゲート絶縁層９および第２のゲート絶縁層10とゲート電
極11とが上部に積層する構造ではない。また、図２９に
示すように、第１の従来例のようにアモルファス・シリ
コン層７のパターンの端部の側面領域をチャネルとする
ゲート電圧に敏感な薄膜トランジスタ部は形成されてお
らず、薄膜トランジスタ15は全体として安定な特性を示
す。

【００２６】ところが、第２の従来例では、ゲート電極
11と第１のゲート絶緑層９および第２のゲート絶縁層10
との下部の全ての領域にアモルファス・シリコン層７が
存在している。このため、ゲート電極11およびゲート配
線12に薄膜トランジスタ15を導通状態にするゲート電位
を印加すると、ゲート配線12を共通としている薄膜トラ
ンジスタ15はアモルファス・シリコン層７のチャネル領
域を介して電気的に接続することになり、他の画素電極
18もしくは他の信号配線６との間にリーク電流が生じ
る。このため、このアレイ基板19を用いて液晶表示装置
を作製するとクロストークなどの発生により画質の品位
に劣化が生ずることがある。

【００２７】

【発明が解決しようとする課題】上述したように、第１
の従来例では、アモルファス・シリコン層７のパターン
の端部がソース電極４またはドレイン電極５に低抵抗で
接続した２つの多結晶シリコン領域13，14を結ぶ形状で
存在し、パターンの端部全域でパターンの端部を越えて
上部に第１のゲート絶縁層９および第２のゲート絶縁層
10とゲート電極11とが積層されているため、薄膜トラン
ジスタ15の特性が不安定になるという問題を有してい
る。

【００２８】また、第２の従来例では、第１のゲート絶
縁層９および第２のゲート絶縁層10の下部全域に残るア
モルファス・シリコン層７のチャネル領域を介して他の
画素電極18あるいは信号配線６間にリーク電流が生じる
ため、画質にクロストークなどの品位の劣化が見られる
問題を有している。

【００２９】本発明は、上記問題点に鑑みなされたもの
で、付加する工程を最小限に抑え、特性が安定するとと
もに、画質にクロストークなどの品位の劣化の生じない
液晶表示装置およびその製造方法を提供することを目的
とする。

【００３０】

【課題を解決するための手段】本発明は、第１の絶縁性
基板、この第１の絶縁性基板上に形成されたソース電極
およびドレイン電極、これらソース電極およびドレイン
電極のいずれか一方に電気的に接続されて形成された配
線電極、前記ソース電極およびドレイン電極上に少なく
とも一部が形成された半導体層、この半導体層上に形成
されたゲート絶縁層、前記ソース電極およびドレイン電
極間の上方に位置して前記ゲート絶縁層上に前記配線電
極に交差して形成されたゲート配線、および、このゲー
ト配線に電気的に接続して形成されたゲート電極を有す
るアレイ基板と、第２の絶縁性基板およびこの第２の絶
縁性基板上に形成された対向電極を有する前記アレイ基
板に対向して配設された対向基板と、前記アレイ基板お
よび前記対向基板間に位置して配設された液晶とを具備
し、前記半導体層は、無バイアス時に高抵抗の高抵抗領
域と、前記ソース電極およびドレイン電極のいずれかに
電気的に接続した低抵抗の低抵抗領域とを有し、前記高
抵抗領域は、周辺の境界部分がこの境界部分を越えて上
部にゲート絶緑層とゲート配線およびゲート電極のいず
れかが積層する部分と、前記境界部分とほぼ平行に上部
にゲート絶縁層およびゲート電極の端部が積層する部分
とを有し、前記境界部分を越えて上部にゲート絶縁層と
ゲート配線およびゲート電極のいずれかとが積層する部
分は、前記低抵抗領域と離れて位置したもので、半導体
層を越えて上部にゲート絶縁層とゲート電極が積層する
領域による薄膜トランジスタ特性への影響を無視できる
程度に抑えることが可能となり、特性を安定にすること
ができる。すなわち、ソース電極およびドレイン電極間
が絶縁状態のときは半導体のチャネル領域も高抵抗で、
半導体層を越えて上部にゲート絶縁層とゲート電極とが
積層する領域は、ソース電極またはドレイン電極と電気
的に接続した２つの低抵抗の半導体領域と高抵抗で接続
されるため、ソース電極およびドレイン電極間の絶縁性
を低下させず、漏洩電流は生じない。一方、ソース電極
およびドレイン電極間が導通状態のときは半導体のチャ
ネル領域は低抵抗となるが、ソース電極およびドレイン
電極間が導通状態であることから、半導体層を越えて上
部にゲート絶縁層およびゲート電極が積層する領域で漏
洩電流が発生しても問題にならない。

【００３１】また、境界部分を越えて上部にゲート絶縁
層とゲート配線およびゲート電極のいずれかとが積層す
る部分と、低抵抗領域との距離は、ソース電極およびド
レイン電極間のチャネル長以上であるもので、ソース電
極およびドレイン電極間の絶縁性を低下させずに漏洩電
流は生じないチャネル領域に必要な抵抗の値は、薄膜ト
ランジスタの絶縁状態のソース電極およびドレイン電極
間の抵抗値と同程度であり、漏洩電流の発生を防止す
る。

【００３２】さらに、本発明は、第１の絶縁性基板、こ
の第１の絶縁性基板上に形成されたソース電極およびド
レイン電極、これらソース電極およびドレイン電極のい
ずれか一方に電気的に接続されて形成された配線電極、
前記ソース電極およびドレイン電極上に少なくとも一部
が形成された半導体層、この半導体層上に形成されたゲ
ート絶縁層、前記ソース電極およびドレイン電極間の上
方に位置して前記ゲート絶縁層上に前記配線電極に交差
して形成されたゲート配線、および、このゲート配線に
電気的に接続して形成されたゲート電極を有するアレイ
基板と、第２の絶縁性基板およびこの第２の絶縁性基板
上に形成された対向電極を有する前記アレイ基板に対向
して配設された対向基板と、前記アレイ基板および前記
対向基板間に位置して配設された液晶とを具備した液晶
表示装置の製造方法において、前記半導体層は、前記ゲ
ート配線およびゲート電極の形成前および形成後の少な
くとも２回のパターン化工程を有するもので、ゲート配
線を共通とした薄膜トランジスタ間で半導体層が分離す
るようにパターン化でき、半導体層の作るチャネル領域
を介して他の信号配線間などとの間で漏洩電流の発生を
防止する。

【００３３】また、第１の絶縁性基板は、光を透過し、
ゲート配線およびゲート電極の形成前に行なわれる半導
体層のパターン化工程は、前記第１の絶縁性基板の裏面
から光を照射してフォトレジストを露光する工程を含む
もので、ゲート配線を共通としたゲート電極で半導体層
が分離するようにパターン化でき、半導体層のチャネル
領域を介して他の信号配線間などで漏洩電流の発生を防
止する。

【００３４】さらに、第１の絶縁性基板上に光を遮蔽す
る薄膜を形成する工程と、この薄膜を形成する工程とは
別個に信号配線を形成する工程とを有し、ゲート配線お
よびゲート電極の形成前に行なわれる半導体層のパター
ン化工程は、前記薄膜および信号配線をマスクとして露
光するもので、新たなフォトマスクを必要とすることな
く簡単に構成する。

【００３５】またさらに、ゲート配線およびゲート電極
の形成前に行なわれる半導体層のパターン化工程は、ゲ
ート配線を共通とするゲート電極に対応して形成された
スイッチング素子間で半導体層を分離するもので、半導
体層のチャネル領域を介して他の信号配線間などで漏洩
電流の発生を防止する。

【００３６】また、ゲート配線およびゲート電極の形成
後に行なわれる半導体層のパターン化工程は、従来のフ
ォトマスクによりチャネル領域をマスクしたフォトレジ
ストと、ゲート配線の一部とをマスクとして半導体層を
エッチングするもので、新たなフォトマスクを必要とす
ることなく簡単に構成する。

【００３７】

【発明の実施の形態】以下、本発明の液晶表示装置の一
実施の形態を図面を参照して説明する。

【００３８】図１に示すように、第１の絶縁性基板とし
てのガラス基板31の一主面上に図１０に示すようにマト
リクス状に遮光用の薄膜の遮光層32が形成され、この遮
光層32を含むガラス基板31上に酸化ケイ素（ＳｉＯ_X ）
の絶縁層33が形成されている。

【００３９】また、この絶縁層33上には、遮光層32の両
側に位置してモリブデン（Ｍｏ）などのソース電極34お
よびドレイン電極35が形成され、このドレイン電極35は
図１０に示す信号配線36と一体に信号配線36から突出し
て形成されている。

【００４０】さらに、ソース電極34およびドレイン電極
35間には、チャネル領域を形成するアモルファス・シリ
コンの半導体層としてのアモルファス・シリコン層37が
形成され、このアモルファス・シリコン層37の中央部分
は高抵抗領域38が形成され、ソース電極34およびドレイ
ン電極35に接触する部分は燐（Ｐ）イオンがドーピング
された低抵抗領域39，40が形成されている。

【００４１】そして、高抵抗領域38上には、ゲート絶縁
層41が形成され、このゲート絶縁層41はそれぞれ窒化ケ
イ素（ＳｉＮ_x ）の第１のゲート絶縁層42および第２の
ゲート絶縁層43が積層されて形成されている。

【００４２】また、第２のゲート絶縁層43上には、アル
ミニウムなどのゲート電極44が形成され、このゲート電
極44は図１０に示すゲート配線45と一体にゲート配線45
から突出して形成され、スイッチング素子としてのトッ
プゲート型の薄膜トランジスタ46が形成される。

【００４３】さらに、これら薄膜トランジスタ46上には
絶縁性保護膜47が形成され、この絶縁性保護膜47にはコ
ンタクトホール48が形成されている。そして、この絶縁
性保護膜47上には透明導電性金属であるＩＴＯ（Indium
Tin Oxide）の画素電極49が形成され、この画素電極49
はコンタクトホール48を介してソース電極34に電気的に
接続され、アクティブマトリクスアレイ基板50が形成さ
れる。

【００４４】一方、第２の絶縁性基板としてのガラス基
板51の一主面上に赤色、緑色および青色のカラーフィル
タ52が形成され、これらカラーフィルタ52上にはカラー
フィルタ52を被覆して平坦化するする平坦化保護膜53が
形成され、この平坦化保護膜53上にＩＴＯの対向透明電
極54が形成され、対向基板55が形成される。

【００４５】そして、アクティブマトリクスアレイ基板
50および対向基板55の対向する面にはそれぞれポリイミ
ド膜61，62が形成され、これらポリイミド膜61，62の反
対の面には偏光板63，64が接着されている。

【００４６】さらに、アクティブマトリクスアレイ基板
50および対向基板55は周囲が接着されて、これらアクテ
ィブマトリクスアレイ基板50および対向基板55の間には
液晶65が挟持されて封止されている。また、アクティブ
マトリクスアレイ基板50の裏面には、偏光板63を介して
バックライト66が設置され、液晶表示装置67が形成され
ている。

【００４７】次に、上記実施の形態の製造工程を図１な
いし図９を参照して説明する。

【００４８】まず、図２に示すように、ガラス基板31上
の一部の領域に遮光層32を形成し、この遮光層32を含む
ガラス基板31上に、たとえば酸化ケイ素の絶縁層33を形
成する。

【００４９】次に、図３に示すように、絶縁層33上にソ
ース電極34およびドレイン電極35を設け、このドレイン
電極35と一体に信号配線36を形成する。

【００５０】また、図４に示すように、これらソース電
極34およびドレイン電極35を含むガラス基板31上に、ア
モルファス・シリコン膜71、窒化ケイ素膜72を連続して
堆積し、この窒化ケイ素膜72上にフォトレジスト層を塗
布し、遮光性の遮光層32、ソース電極34およびドレイン
電極35のパターンをマスクとして利用し、ガラス基板31
の裏面より露光し、フォトレジスト73をパターン化す
る。

【００５１】さらに、図５に示すように、このフォトレ
ジスト73に従い、アモルファス・シリコン膜71および窒
化ケイ素膜72をパターン化する。なお、この図５に示す
工程においては、パターンを形成するための新たなマス
クは必要としない。

【００５２】続いて、図６に示すように、ソース電極34
およびドレイン電極35間の窒素ケイ素膜72上に、窒化ケ
イ素膜およびアルミニウム膜を連続して堆積し、第１の
ゲート絶縁層42、第２のゲート絶縁層43、ゲート電極44
およびゲート配線45を同一のパターンでパターン化す
る。

【００５３】そして、図７に示すように、燐イオンをイ
オン・ドーピング法により表面に注入し、エキシマレー
ザの照射により熱処理し、アモルファス・シリコン膜71
の一部の領域にソース電極34およびドレイン電極35と低
抵抗で接続する高不純物濃度で低抵抗の多結晶シリコン
領域74を形成する。なお、ゲート配線45の下部はドーピ
ングおよび熱処理の影響を受けず、高抵抗領域38が形成
される。

【００５４】また、図８に示すように、ソース電極34、
ドレイン電極35、ソース電極34およびドレイン電極35間
のチャネル領域をフォトレジストにてマスクし、このフ
ォトレジスト、ゲート電極44およびゲート配線45のパタ
ーンの一部をマスクとして利用し、多結晶シリコン領域
74をパターン化して、ソース電極34に低抵抗で接続する
低抵抗領域39およびドレイン電極35に低抵抗で接続する
低抵抗領域40に分離し、薄膜トランジスタ46を形成す
る。さらに、これら薄膜トランジスタ46相互間では、ア
モルファス・シリコン層37は分離されている。

【００５５】そして、図９に示すように、絶縁性保護膜
47を形成し、この絶縁性保護膜47にコンタクトホール48
を形成し、絶縁性保護膜47上にＩＴＯ（Indium Tin Oxi
de）の画素電極49を形成し、この画素電極49はコンタク
トホール48を介してソース電極34に電気的に接続し、ア
クティブマトリクスアレイ基板50を形成する。

【００５６】さらに、このアクティブマトリクスアレイ
基板50および対向基板55の対向する面にポリイミド膜6
1，62を形成し、反対側の面に偏光板63，64を接着し、
アクティブマトリクスアレイ基板50および対向基板55間
に、液晶65を封入挟持し、バックライト66を装着して液
晶表示装置67を形成する。

【００５７】なお、上記実施の形態においては、燐イオ
ンのイオン・ドーピング工程と、エキシマレーザの照射
による熱処理の工程を、ゲート電極44およびゲート配線
45の形成工程とゲート電極44およびゲート配線45形成後
のアモルファス・シリコン層37のパターン化工程との間
で行なったが、エキシマレーザの照射による熱処理の工
程、あるいは、イオン・ドーピングおよびエキシマレー
ザの照射による熱処理の双方の工程を、ゲート電極44お
よびゲート配線45の形成後のアモルファス・シリコン層
37のパターン化工程の後に行なっても同様の効果を得る
ことができる。

【００５８】上記実施の形態の液晶表示装置およびその
製造方法において、図９および図１０に示す薄膜トラン
ジスタ46においては、アモルファス・シリコン層37のパ
ターンの端部領域のうち、パターンの端部を越えて第１
のゲート絶縁層42および第２のゲート絶縁層43とゲート
電極44およびゲート配線45とが上部に積層した領域は、
ソース電極34またはドレイン電極35と接続した低抵抗領
域39，40とアモルファス・シリコン層37のチャネル領域
を介して接続されている。ここで、アモルファス・シリ
コン層37のパターンの端部領域のうちパターンの端部を
越えて上部に第１のゲート絶縁層42および第２のゲート
絶縁層43とゲート電極44とが積層する領域による薄膜ト
ランジスタ46の特性の影響を無視できる程度に抑えるた
めに、アモルファス・シリコン層37を越えて上部に第１
のゲート絶縁層42および第２のゲート絶縁層43とゲート
電極44およびゲート配線45とが積層する領域と、ソース
電極34またはドレイン電極35に電気的に接続された２つ
の低抵抗領域39，40とを結ぶ高抵抗領域38のチャネル領
域に必要な抵抗値は、薄膜トランジスタ46のソース電極
34およびドレイン電極35間が絶縁状態のときは高抵抗
で、導通状態のときは低抵抗であり、薄膜トランジスタ
46のソース電極34およびドレイン電極35間の抵抗値と同
程度であり、境界部分を越えて上部に第１のゲート絶縁
層42および第２のゲート絶縁層43とゲート配線45および
ゲート電極44のいずれかとが積層する部分と、低抵抗領
域39，40との距離は、ソース電極34およびドレイン電極
35間のチャネル長以上の距離であればよいということが
できる。

【００５９】この理由を以下に説明する。

【００６０】薄膜トランジスタ46の動作において、ソー
ス電極34およびドレイン電極35間が絶縁状態のときは、
アモルファス・シリコン層37のチャネル領域も高抵抗
で、アモルファス・シリコン層37のパターンの端部領域
のうちパターンの端部を越えて上部に第１のゲート絶縁
層42および第２のゲート絶縁層43とゲート電極44が積層
する領域は、ソース電極34またはドレイン電極35と電気
的に接続した２つの低抵抗領域39，40と高抵抗で接続す
ることになるため、薄膜トランジスタ46自体のソース電
極34およびドレイン電極35間の絶縁性を低下させるには
至らず、新たな漏洩電流などは生じない。この場合にア
モルファス・シリコン層37のチャネル領域に必要な抵抗
の値は、薄膜トランジスタ46の絶縁状態のソース電極34
およびドレイン電極35間の抵抗値と同程度である。

【００６１】一方、ソース電極34およびドレイン電極35
間が導通状態のときは、アモルファス・シリコン層37の
チャネル領域は低抵抗となるが、薄膜トランジスタ46の
特性自身が導通状態であることから、アモルファス・シ
リコン層37のパターンの端部領域のうちパターンの端部
を越えて上部に第１のゲート絶縁層42および第２のゲー
ト絶縁層43とゲート電極44およびゲート配線45とが積層
する領域では漏洩電流などが発生しても全く問題になら
ない。

【００６２】このように、アモルファス・シリコン層37
のパターンの端部領域のうちパターンの端部を越えて上
部に第１のゲート絶縁層42および第２のゲート絶縁層43
とゲート電極44およびゲート配線45とが積層する領域
と、ソース電極34またはドレイン電極35と電気的に接続
した２つの低抵抗領域39，40とを結ぶアモルファス・シ
リコン層37のチャネル領域に必要な抵抗は、薄膜トラン
ジスタ46のソース電極34およびドレイン電極35間が絶縁
状態のときは高抵抗で、導通状態のときは低抵抗であ
り、薄膜トランジスタ46のソース電極34およびドレイン
電極35間の抵抗値と同程度ということができ、これをみ
たすとき薄膜トランジスタ46の特性はアモルファス・シ
リコン層37のパターンの端部領域の影響を受けない。

【００６３】また、図１０に示す薄膜トランジスタアレ
イにおいては、ゲート配線を共通とする薄膜トランジス
タ間でアモルファスシリコン層37は分離している。

【００６４】次に、他の実施の形態を図１１を参照して
説明する。

【００６５】また、この図１１に示す実施の形態は、図
１０に示す実施の形態において、ゲート配線45上にやや
幅狭のゲート電極部45a を形成し、アモルファス・シリ
コン層37のパターンの端部領域のうち、パターンの端部
を越えて第１のゲート絶縁層42および第２のゲート絶縁
層43とゲート電極44およびゲート配線45が上部に積層し
た領域は、ソース電極34またはドレイン電極35と接続し
た低抵抗領域39，40から離れた位置に位置しており、ま
た、ゲート配線45を共通とする薄膜トランジスタ46間で
アモルファス・シリコン層37は分離されている。

【００６６】

【発明の効果】本発明によれば、半導体層を越えて上部
にゲート絶縁層とゲート電極が積層する領域による薄膜
トランジスタ特性への影響を無視できる程度に抑えるこ
とが可能となり特性が安定となる。また、他の信号配線
間での漏洩電流も抑えることができ、表示品位も損われ
ない。

【００６７】また、新たなフォトマスクを必要とするこ
となく簡単に構成できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の液晶表示装置を示す断
面図である。

【図２】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する一工程を示す断面図である。

【図３】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する図２の次の工程を示す断面図である。

【図４】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する図３の次の工程を示す断面図である。

【図５】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する図４の次の工程を示す断面図である。

【図６】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する図５の次の工程を示す断面図である。

【図７】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する図６の次の工程を示す断面図である。

【図８】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する図７の次の工程を示す断面図である。

【図９】同上液晶表示装置のアクティブマトリクスアレ
イ基板を作製する図８の次の工程を示す断面図である。

【図１０】同上液晶表示装置のアクティブマトリクスア
レイ基板の平面図である。

【図１１】同上他の実施の形態の液晶表示装置のアクテ
ィブマトリクスアレイ基板の平面図である。

【図１２】第１の従来例の液晶表示装置のアクティブマ
トリクスアレイ基板を作製する一工程を示す断面図であ
る。

【図１３】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図１２の次の工程を示す断面図であ
る。

【図１４】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図１３の次の工程を示す断面図であ
る。

【図１５】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図１４の次の工程を示す断面図であ
る。

【図１６】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図１５の次の工程を示す断面図であ
る。

【図１７】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図１６の次の工程を示す断面図であ
る。

【図１８】同上液晶表示装置のアクティブマトリクスア
レイ基板を示す平面図である。

【図１９】同上液晶表示装置のアクティブマトリクスア
レイ基板を示すａ−ａ断面図である。

【図２０】同上液晶表示装置のアクティブマトリクスア
レイ基板を示すｂ−ｂ断面図である。

【図２１】第２の従来例の液晶表示装置のアクティブマ
トリクスアレイ基板を作製する一工程を示す断面図であ
る。

【図２２】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図２１の次の工程を示す断面図であ
る。

【図２３】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図２２の次の工程を示す断面図であ
る。

【図２４】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図２３の次の工程を示す断面図であ
る。

【図２５】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図２４の次の工程を示す断面図であ
る。

【図２６】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図２５の次の工程を示す断面図であ
る。

【図２７】同上液晶表示装置のアクティブマトリクスア
レイ基板を作製する図２６の次の工程を示す断面図であ
る。

【図２８】同上液晶表示装置のアクティブマトリクスア
レイ基板を示す平面図である。

【図２９】同上液晶表示装置のアクティブマトリクスア
レイ基板を示すａ−ａ断面図である。

【符号の説明】

31 第１の絶縁性基板としてのガラス基板 32 薄膜としての遮光層 35 ドレイン電極 37 半導体層としてのアモルファス・シリコン層 38 高抵抗領域 39，40 低抵抗領域 41 ゲート絶縁層 44 ゲート電極 45 ゲート配線 50 アクティブマトリクスアレイ基板 51 第２の絶縁性基板としてのガラス基板 55 対向基板 65 液晶 67 液晶表示装置

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の絶縁性基板、この第１の絶縁性基
   板上に形成されたソース電極およびドレイン電極、これ
   らソース電極およびドレイン電極のいずれか一方に電気
   的に接続されて形成された配線電極、前記ソース電極お
   よびドレイン電極上に少なくとも一部が形成された半導
   体層、この半導体層上に形成されたゲート絶縁層、前記
   ソース電極およびドレイン電極間の上方に位置して前記
   ゲート絶縁層上に前記配線電極に交差して形成されたゲ
   ート配線、および、このゲート配線に電気的に接続して
   形成されたゲート電極を有するアレイ基板と、第２の絶
   縁性基板およびこの第２の絶縁性基板上に形成された対
   向電極を有する前記アレイ基板に対向して配設された対
   向基板と、前記アレイ基板および前記対向基板間に位置
   して配設された液晶とを具備した液晶表示装置におい
   て、 前記半導体層は、無バイアス時に高抵抗の高抵抗領域
   と、前記ソース電極およびドレイン電極のいずれかに電
   気的に接続した低抵抗の低抵抗領域とを有し、 前記高抵抗領域は、周辺の境界部分がこの境界部分を越
   えて上部にゲート絶緑層とゲート配線およびゲート電極
   のいずれかが積層する部分と、前記境界部分とほぼ平行
   に上部にゲート絶縁層およびゲート電極の端部が積層す
   る部分とを有し、前記境界部分を越えて上部にゲート絶
   縁層とゲート配線およびゲート電極のいずれかとが積層
   する部分は、前記低抵抗領域と離れて位置したことを特
   徴とする液晶表示装置。
2. 【請求項２】 境界部分を越えて上部にゲート絶縁層と
   ゲート配線およびゲート電極のいずれかとが積層する部
   分と、低抵抗領域との距離は、ソース電極およびドレイ
   ン電極間のチャネル長以上であることを特徴とする請求
   項１記載の液晶表示装置。
3. 【請求項３】 第１の絶縁性基板、この第１の絶縁性基
   板上に形成されたソース電極およびドレイン電極、これ
   らソース電極およびドレイン電極のいずれか一方に電気
   的に接続されて形成された配線電極、前記ソース電極お
   よびドレイン電極上に少なくとも一部が形成された半導
   体層、この半導体層上に形成されたゲート絶縁層、前記
   ソース電極およびドレイン電極間の上方に位置して前記
   ゲート絶縁層上に前記配線電極に交差して形成されたゲ
   ート配線、および、このゲート配線に電気的に接続して
   形成されたゲート電極を有するアレイ基板と、第２の絶
   縁性基板およびこの第２の絶縁性基板上に形成された対
   向電極を有する前記アレイ基板に対向して配設された対
   向基板と、前記アレイ基板および前記対向基板間に位置
   して配設された液晶とを具備した液晶表示装置の製造方
   法において、 前記半導体層は、前記ゲート配線およびゲート電極の形
   成前および形成後の少なくとも２回のパターン化工程を
   有することを特徴とする液晶表示装置の製造方法。
4. 【請求項４】 第１の絶縁性基板は、光を透過し、 ゲート配線およびゲート電極の形成前に行なわれる半導
   体層のパターン化工程は、前記第１の絶縁性基板の裏面
   から光を照射してフォトレジストを露光する工程を含む
   ことを特徴とする請求項３記載の液晶表示装置の製造方
   法。
5. 【請求項５】 第１の絶縁性基板上に光を遮蔽する薄膜
   を形成する工程と、 この薄膜を形成する工程とは別個に信号配線を形成する
   工程とを有し、 ゲート配線およびゲート電極の形成前に行なわれる半導
   体層のパターン化工程は、前記薄膜および信号配線をマ
   スクとして露光することを特徴とする請求項４記載の液
   晶表示装置の製造方法。
6. 【請求項６】 ゲート配線およびゲート電極の形成前に
   行なわれる半導体層のパターン化工程は、ゲート配線を
   共通とするゲート電極に対応して形成されたスイッチン
   グ素子間で半導体層を分離することを特徴とする請求項
   ３ないし５いずれか記載の液晶表示装置の製造方法。
7. 【請求項７】 ゲート配線およびゲート電極の形成後に
   行なわれる半導体層のパターン化工程は、ゲート配線の
   一部をマスクとして半導体層をエッチングすることを特
   徴とする請求項３ないし６いずれか記載の液晶表示装置
   の製造方法。