KR20010091977A - 반도체 장치, 전기 광학 장치용 기판, 액정 장치용 기판및 그 제조 방법, 액정 장치와 이것을 이용한 투사형 액정표시 장치 및 전자기기 - Google Patents

Abstract

본 발명은, 단락용 배선에 의한 정전기(靜電氣) 대책을 실시한 액정 장치용 기판 등의 각종 전자기기용 기판에 있어서, 에칭에 의한 단락용 배선의 절단시에 절단부 주변의 절연막의 크랙(crack)이나 박리를 확실하게 방지하는 수단을 제공한다.

본 발명의 액정 장치용 기판은, 정전기 대책 배선으로서의 단락용 배선(33)을 피복하는 제 1 층간 절연막(21) 및 제 2 층간 절연막(22)에, 에칭에 의해 단락용 배선(33)을 절단하기 위한 절단용 구멍(37)이 마련되고, 단락용 배선(33)과 매립 산화막(62) 사이에, 제 2 층간 절연막(22)의 에칭에 대한 내성을 갖는 단결정 실리콘막으로 이루어지는 에칭 정지층(38)이 절단용 구멍(37)보다도 넓은 영역에 걸쳐 형성되어 있다.

Description

반도체 장치, 전기 광학 장치용 기판, 액정 장치용 기판 및 그 제조 방법, 액정 장치와 이것을 이용한 투사형 액정 표시 장치 및 전자기기{SEMICONDUCTOR DEVICE, ELECTRO-OPTICAL DEVICE SUBSTRATE, LIQUID CRYSTAL DEVICE SUBSTRATE AND MANUFACTURING METHOD THEREFOR, LIQUID CRYSTAL DEVICE, AND PROJECTION LIQUID CRYSTAL DISPLAY DEVICE AND ELECTRONIC APPARATUS USING THE LIQUID CRYSTAL DEVICE}

본 발명은 반도체 장치, 전기 광학 장치용 기판, 액정 장치용 기판 및 그 제조 방법, 및 액정 장치 및 이것을 이용한 전자기기에 관한 것으로, 특히 액정 장치용 기판의 제조 과정에서 발생하는 정전기나 절연 기판 표면에 축적된 전하로부터 기판상의 회로나 소자를 보호하는 기술에 관한 것이다.

액정 표시 장치를 구성하는 액정 셀은, 예컨대 복수의 데이터선과 복수의 주사선이 격자 형상으로 형성됨과 동시에, 화소 전극, 화소 전극 구동용 스위칭 소자인 박막 트랜지스터(Thin Film Transistor, 이하, TFT라고 약칭함) 등이 매트릭스 형상으로 배치된 액티브 매트릭스 기판과, 대향 전극 등이 배치된 대향 기판이 소정의 간격을 두고 배치되어 있다. 액티브 매트릭스 기판과 대향 기판은 스페이서를 혼입한 밀봉재에 의해, 일정한 간격을 유지하여 서로 전극 형성면이 대향하도록 접합되고, 이들 2매의 기판 사이에 액정이 밀봉되어 있다.

상기 구성의 액티브 매트릭스 기판을 제조하는 데 있어서, TFT는 반도체 제조 프로세스를 이용하여 형성된다. 그런데, 제조 프로세스중의 다수의 공정을 거치는 동안에 기판에 정전기가 대전(帶電)하거나, 플라즈마 처리 공정 등의 영향으로 기판 표면에 전하가 축적되는 일이 있다. 특히, 유리나 석영 등의 절연성 기판을 이용하는 액정 표시 장치용 액티브 매트릭스 기판에 있어서는, 대전한 정전기나 기판 표면에 축적한 전하의 도피로가 없기 때문에, 이들 정전기나 전하의 존재에 기인하여 TFT의 정전 파괴나 특성 불량 등의 불량이 발생하는 일이 있다.

그 때문, 종래에는, 기판의 주변부를 둘러싸도록 정전기 대책용 배선을 마련함과 동시에, 제조 공정 도중(途中)에서는 주사선 및 데이터선 등의 상호 신호선 사이를 전기적으로 접속하는 단락용 배선을 형성해 두고, 제조 공정중에서 발생하는 정전기나 전하를 단락용 배선을 통해서 기판 외주의 정전기 대책 배선에 확산시키는 것에 의해, 상기 정전기나 전하에 기인하는 돌발적인 과잉 전류가 내부의 TFT 등에 흐르지 않도록 하는 대책이 채용되고 있다. 그리고, 이 단락용 배선은, 정전기 등으로부터 TFT 등의 소자나 배선을 보호하기 위해서 제조 공정 도중에서 필요하게 되지만, 제조 공정 종료 후에는 불필요하고, 또한 그 후의 전기적 특성 검사 공정 등에 의해 상호 신호선 사이가 단락된 채로는 검사를 행할 수 없기 때문, 제조 공정 종료 후에는 어떠한 방법에 의해 단락용 배선을 절단해야 한다.

따라서, 본 출원인은, 일본 특허 공개 평성 제 11-95257 호 공보에 기재되어 있는 바와 같은 상기 단락용 배선의 형성, 절단 방법을 제안했다. 본 방법에 의하면, TFT의 제조 공정에서의 각종 막의 성막, 패터닝, 콘택트 홀의 형성, 에칭 등의 공정을 실행할 때에 이것과 동시에 단락용 배선을 형성하여 절단하는 방법이기 때문에, 단락용 배선의 형성, 절단을 위해 특별한 공정을 추가할 필요가 없다고 하는점에서 우수한 방법이다. 이하, 상기 공보에 기재된 단락용 배선의 구성과 그 형성, 절단 방법에 대해서 도면을 참조하여 설명한다.

도 2는 액티브 매트릭스 기판의 개략 구성도이다. 이 도면에 도시하는 바와 같이, 액티브 매트릭스 기판(7)은, 절연 기판(12)상에 복수의 주사선(4)과 복수의 데이터선(3)이 서로 교차하도록 마련되고, 이들 주사선(4)과 데이터선(3)에 의해 구획된 영역이 개개의 화소(8)로서 매트릭스 형상으로 구성되어 있다. 주사선(4)은 다결정 실리콘막으로 형성되고, 데이터선(3)은 알루미늄 등의 금속막으로 형성되어 있다. 이들 복수의 화소(8)가 매트릭스 형상으로 형성되어 있는 영역이 화소부(9)(화상 표시 영역)이다. 또한, 화소부(9)의 주위에, 복수의 데이터선(3)의 각각에 화상 신호를 공급하는 데이터선 구동 회로(10)가 형성되고, 주사선(4)의 양단에는 각각의 주사선(4)에 화소 선택용 주사 신호를 공급하는 주사선 구동 회로(11)가 각각 형성되어 있다.

상기 액티브 매트릭스 기판(7)에 있어서는, 정전기 대책으로서, 모든 신호 배선(16, 17) 사이를 전기적으로 접속하는 제 1 단락용 배선(41)이 형성되어 있다. 또한, 모든 주사선(4) 사이를 전기적으로 접속하는 제 2 단락용 배선(42)이 형성되어 있다. 또한, 모든 데이터선(3) 사이를 전기적으로 접속하는 제 3 단락용 배선(43)이 형성되어 있다. 이들 모든 단락용 배선(41, 42, 43)은, 주사선(4)과 동층(同層)의 다결정 실리콘막으로 형성되어 있고, 상호 단락용 배선(41, 42, 43) 사이도 전기적으로 접속되어 있다. 도 2에 있어서, 각 단락용 배선(41, 42, 43)의 도중에 「×」 마크를 부여한 개소는 사용후에 각 단락용 배선(41, 42, 43)을 절단한 때의 절단부이다.

도 24는 도 2의 액티브 매트릭스 기판(7)에 있어서의 화소부(9)의 코너 부분을 확대하여 나타내는 평면도이다. 이 도면에 도시하는 바와 같이, 각 화소(8)에는, 주사선(4) 및 데이터선(3)에 접속하는 화소 스위칭용 TFT(2)가 마련되고, 복수의 화소(8)에 걸쳐 용량선(6)이 연장되어 있다. TFT(2)는, 후에 참조하는 도 29의 (g)에 도시하는 바와 같이 주사선(4)과 일체적으로 형성된 게이트 전극(20)과, 제 1 층간 절연막(21)을 관통하는 소스 콘택트 홀(23)을 거쳐서 데이터선(3)과 전기적으로 접속된 소스 영역(25a, 25b)과, 제 2 층간 절연막(22) 및 제 1 층간 절연막(21)을 관통하는 드레인 콘택트 홀(24)을 거쳐서 화소 전극(1)과 전기적으로 접속된 드레인 영역(26a, 26b)을 갖는 반도체 능동막(27)을 구비하고 있다. 그리고, 도 24에 도시하는 바와 같이, 주사선(4) 사이를 전기적으로 접속하는 제 2 단락용 배선(42)과, 데이터선(3) 사이를 전기적으로 접속하는 제 3 단락용 배선(43)이 각각 형성되어 있다. 또한, 도면중 참조 부호(37)는 각 단락용 배선(42, 43)의 절단부로서, 구체적으로는 제 1 층간 절연막(21) 및 제 2 층간 절연막(22)을 관통하는 구멍(이하, 절단용 구멍이라 함)의 패턴이다.

도 25는, 도 2의 액티브 매트릭스 기판(7)에 있어서의 신호 배선과 단락용 배선과의 접속 구조를 나타내는 평면도이다. 이 도면에 도시하는 바와 같이, 신호 배선(16, 17)은 알루미늄 등의 금속막으로 형성되어 있고, 제 1 단락용 배선(41)과는 다른 층에 위치하고 있기 때문에, 신호 배선(16, 17)과 제 1 단락용 배선(41)은 이들의 사이에 위치하는 제 1 층간 절연막(21)을 관통하는 콘택트 홀(34)을 거쳐서전기적으로 접속되어 있다. 이 접속 구조는 데이터선(3)에 대해서도 마찬가지이고, 데이터선(3)과 제 3 단락용 배선(43)은 이들의 사이에 위치하는 제 1 층간 절연막(21)을 관통하는 콘택트 홀(34)을 거쳐서 전기적으로 접속되어 있다. 그리고, 제 1 단락용 배선(41)의 도중에도, 제 2 단락용 배선(42), 제 3 단락용 배선(43)과 마찬가지로 절단용 구멍(37)이 마련되어 있다.

도 26은 도 2의 액티브 매트릭스 기판(7)의 단자의 부분을 나타내는 평면도이다. 도 26 및 후에 참조하는 도 29의 (g)에 도시하는 바와 같이, 단자(30)는 제 2 층간 절연막(22)의 개구부(22a)에서 노출하는 패드이며, 외부 단자와의 접속이 가능하게 되어 있다. 이들 단자(30)는 제 1 층간 절연막(21)의 상층(上層)에 형성되어 있다. 한편, 복수의 단자(30) 사이를 전기적으로 접속하는 단락용 배선(33)은, 제 1 층간 절연막(21)의 하층(下層)에 주사선(4)과 동시에 형성되기 위해서, 단락용 배선(33)의 일부인 단자밑 시트막(terminal under sheet films)(31)과 단자(30)의 전기적인 접속은 제 1 층간 절연막(21)에 형성된 콘택트 홀(32)에 의해서 이루어지고 있다. 이 단락용 배선(33)의 도중에도 절단용 구멍(37)이 마련되어 있다.

다음에, 상기 구성의 액티브 매트릭스 기판(7)을 제조하는 방법을 도 27∼도 29를 이용하여 설명한다. 이들 도면은, 본 종래 예의 액티브 매트릭스 기판(7)의 제조 방법을 나타내는 공정 단면도이고, 어느 도면이라도, 그 좌측 부분에는 도 24의 A-A'선에 따른 단면도(화소 TFT부의 단면도), 중앙 부분에는 도 25의 B-B'선에 따른 단면도(단락용 배선의 절단부를 포함하는 정전기 대책 배선부의 단면도), 우측 부분에는 도 26의 C-C'선에 따른 단면도(단자부의 단면도)를 나타내고 있다. 또, 이 액티브 매트릭스 기판(7)은 TFT(2)의 반도체 능동막(27)에 다결정 실리콘막을 이용한, 소위 폴리실리콘 TFT형 액티브 매트릭스 기판의 예이다.

우선, 도 27의 (a)에 도시하는 바와 같이 유리 기판 등의 절연 기판(12)의 표면에 다결정 실리콘막(78)을 형성한 후, 이것을 패터닝하여, 도 27의 (b)에 도시하는 바와 같이 화소 TFT부에 아일랜드 형상의 반도체 능동막(27)을 형성한다. 이에 반하여, 정전기 대책 배선부 및 단자부에서는 다결정 실리콘막(78)을 완전히 제거한다. 다음에, 열 산화(酸化)법 등을 이용하여 반도체 능동막(27)의 표면에 게이트 산화막(65)을 형성한다. 그 후, 도전성 다결정 실리콘막을 전면(全面)에 형성하여 패터닝해서, 화소 TFT부에 게이트 전극(20)을 형성한다. 이에 반하여, 정전기 대책 배선부 및 단자부에서는 다결정 실리콘막을 단락용 배선(33)(제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)에 상당함) 및 단자밑 시트막(31)으로서 남긴다.

다음에, 도 27의 (c)에 도시하는 바와 같이 이온 주입법에 의해 반도체 능동막(27)에 소스 영역(25a, 25b) 및 드레인 영역(26a, 26b)을 형성한 후, 전면(全面)에 제 1 층간 절연막(21)을 형성한다. 다음에, 화소 TFT부에서는 제 1 층간 절연막(21)중 소스 영역(25b)에 상당하는 부분, 단자부에서는 제 1 층간 절연막(21)중 단자밑 시트막(31)에 상당하는 부분에 소스 콘택트 홀(23), 콘택트 홀(32)을 각각 형성한다. 다음에, 알루미늄막 등의 금속막을 전면(全面)에 성막한 후, 이것을 패터닝하여, 화소 TFT부에서는 데이터선(3)의 일부로서 소스 전극(73)을 형성한다. 더불어, 정전기 대책 배선부에서는 신호 배선(74)을 형성하고, 단자부에서는단자(3O)를 형성한다. 이상의 공정에 의해, 제 1 및 제 3 단락용 배선(41, 43)과, 신호 배선(16, 17) 및 데이터선(3)의 사이의 배선 접속이 이루어진다.

다음에, 도 28의 (a)에 도시하는 바와 같이 전면(全面)에 제 2 층간 절연막(22)을 형성한다. 그 후, 화소 TFT부에서는 제 2 층간 절연막(22) 및 제 1 층간 절연막(21)중, 드레인 영역(26b)에 상당하는 부분에 드레인 콘택트 홀(24)을 형성한다. 더불어, 정전기 대책 배선부에서는 단락용 배선(33)상에 제 2 층간 절연막(22) 및 제 1층간 절연막(21)을 관통하는 절단용 구멍(37)을 형성한다.

다음에, 전면에 인듐 주석 산화물(Indium Tin Oxide, 이하, IT0라고 약기함)막을 성막한 후, 도 28의 (b)에 도시하는 바와 같이 이것을 패터닝하여, 화소 TFT부에서는 화소 전극(1)을 형성한다. 이에 반하여, 정전기 대책 배선부 및 단자부에서는 ITO막을 완전히 제거한다.

다음에, 도 29의 (a)에 도시하는 바와 같이 제 2 층간 절연막(22)상에 단자부에 있어서 단자(30)로서 노출시켜야 되는 영역이 개구된 레지스트 마스크(76)를 형성한다. 이 레지스트 마스크(76)는 화소 TFT부는 모두 덮고 있고, 정전기 대책 배선부에는 상기의 절단용 구멍(37)에 상당하는 위치에 개구부를 갖고 있다. 이 정전기 대책 배선부에 있어서, 레지스트 마스크(76)의 개구 부분은 절단용 구멍(37)보다도 크다.

그 후, 레지스트 마스크(76)를 이용하여 에칭을 실행하여, 도 29의 (b)에 도시하는 바와 같이 단자부에서 단자(30)를 제 2 층간 절연막(22)의 개구부(22a)로부터 노출시킨다. 그 후, 정전기 대책 배선부에서는 단락용 배선(33)을 절단하고,이 절단부에 의해서 각 배선이 전기적으로 분리된다.

이와 같이, 이 방법에 의하면, 주사선(4) 및 게이트 전극(20)의 형성과 동시에 단락용 배선(33)을 형성할 수 있어, 데이터선(3) 및 신호 배선(74)(16, 17)과 같이 단락용 배선(33)과는 다른 층에 위치하는 배선 사이를 단락시키는 경우에는, TFT(2)의 소스 콘택트 홀(23)의 형성과 동시에 콘택트 홀을 형성해서, 데이터선(3) 및 신호 배선(74)과 단락용 배선(33)을 전기적으로 접속할 수 있다.

또한, 단락용 배선(33)을 절단하는 방법을 보다 상세히 설명하면, 이하와 같이 된다. 별도도 30의 (a)에 도시하는 바와 같이, 제 2 층간 절연막(22)을 형성한 후, TFT(2)의 드레인 콘택트 홀(24)을 형성하는 것과 동시에, 단락용 배선(33)상에 상당하는 위치에 제 2 층간 절연막(22) 및 제 1 층간 절연막(21)을 관통하는 절단용 구멍(37)을 형성한다. 그리고, 그 위에 일단 형성되는 화소 전극 형성용 ITO막을 제거한 후, 단자부에서 단자를 개구시키기 위한 포토리소그래피 공정을 실시한다. 단, 여기서 형성하는 레지스트 마스크(76)는 단자상(上)뿐만 아니라, 절단용 구멍(37)의 부분도 개구해 둔다. 왜냐하면, 포토리소그래피 공정을 증가시키지 않기 때문에, 이 레지스트 마스크(76)를 이용하여 후의 단락용 배선 절단의 에칭을 실행하고 싶기 때문이다. 그 후, 단자 개구를 위한 제 2 층간 절연막(22)의 에칭을 실행한다. 통상, 이 에칭에는 습식 에칭만이 이용되거나 혹은 어느 정도 건식 에칭을 행한 후에 습식 에칭을 병용하는 방법이 채용되는 것이 많다. 그 이유는, 특히 액정 표시 장치용 액티브 매트릭스 기판에서는 절연 기판이 이용되기 때문에, 건식 에칭을 이용한 경우에 기판 표면이 플라즈마에 노출되고 전하가 축적되는 것을 피하고 싶기 때문이다.

따라서, 통상, 제 2 층간 절연막(22)에는 실리콘 산화막계 절연막이 이용되지만, 실리콘 산화막을 에칭 가능한 에칭액에 의해서 단자상의 제 2 층간 절연막(22)이 에칭되는 것과 동시에, 가령 절단용 구멍(37)으로부터 노출된 단락용 배선(33)을 이루는 다결정 실리콘막 표면에 자연 산화막이 형성되어 있었다고 해도, 그 자연 산화막도 에칭되어, 도 30의 (b)에 도시하는 바와 같이 단락용 배선(33)의 표면이 약간 오버코트(overcoat) 에칭된 상태가 된다. 이 자연 산화막의 제거는, 다음 단락용 배선 절단 공정에서 단락용 배선을 이루는 다결정 실리콘막의 에칭을 확실히 행한다고 하는 효과를 가지고 있다. 그리고, 도 30의 (c)에 도시하는 바와 같이 건식 에칭 등을 이용하여 절단용 구멍(37)으로부터 노출된 다결정 실리콘막을 에칭하는 것에 의해, 단락용 배선(33)을 이 개소에서 확실히 절단할 수 있다.

그런데, 최근, 액정 표시 장치의 고기능화, 고성능화로의 요구가 높아지고 있고, 액티브 매트릭스 기판에 이용하는 TFT에서도 보다 한층 고속성이 요청되고 있다. 그 경우, 동작 속도에 큰 영향을 부여하는 TFT의 반도체 능동막 재료로서, 종래 이용되어 온 다결정 실리콘으로부터 단결정 실리콘으로의 전환이 검토되고 있다. 반도체 제조 프로세스의 분야에서는, 절연막상에 실리콘 단결정 박막을 형성한 SOI(Silicon On Insulator) 기술이 종래부터 알려져 있고, SOI 웨이퍼를 제조하는 수단으로서 SIMOX(Separation by IMplanted OXygen) 기술, 웨이퍼 접합 기술 등이 이용된다. 특히 웨이퍼 접합법에 의한 SOI 웨이퍼는 SOI층의 결정성이 양호한 점 및 지지 기판에 투명 재료를 이용할 수 있는 등 재료 선택의 폭이 넓은 점에서 바람직하다. 그래서, 단결정 실리콘 TFT을 실현하는 데에 있어서 액정 표시 장치용 액티브 매트릭스 기판의 재료의 선택의 하나로서, 접합법에 의한 S0Q(Silicon 0n Quartz) 기판이 검토되고 있다.

그러나, 접합법에 의한 SOQ 기판을 이용하여 액티브 매트릭스 기판을 실제로 제조한 바, 상기의 정전기 보호 대책을 채용하면, 이하와 같은 문제점이 발생하는 것을 알았다. 접합법에 의한 SOQ 기판에서는, 열 산화법 등에 의해 표면에 실리콘 산화막을 형성한 단결정 실리콘 기판과 석영 기판을, 실리콘 산화막측을 석영 기판에 밀착시킨 상태로 열처리를 행하여 접합하기 때문에, 실리콘 산화막과 석영 기판 사이에는 결정의 결합성이 비교적 약한 계면(이하, 접합 계면이라 함)이 존재한다. 따라서, 이 SOQ 기판을 사용한 경우의 상기 단락용 배선의 절단 공정에서의 단면 구조는 도 16의 (b)와 같이 된다.

즉, 이 도면에 도시하는 바와 같이, 석영 기판(63)상에 실리콘 산화막으로 이루어지는 매립 산화막(62)이 적층되고, 석영 기판(63)과 매립 산화막(62)과의 계면이 접합 계면으로 되어 있다. 그리고, 매립 산화막(62)상에 단락용 배선(33)이 형성되고, 매립 산화막(62)상에 순차적으로 적층된 제 1 층간 절연막(21), 제 2 층간 절연막(22)에는 단락용 배선(33)을 노출시키는 절단용 구멍(37)이 형성되어 있다. 이 단면 구조에 있어서, 상술한 순서와 같이, 우선 최초에 단자부의 단자를노출시키기 위한 제 2 층간 절연막(22)의 에칭을 실행한다. 접합 SOQ 기판을 사용한 경우에는 단락용 배선(33)의 하지(下地)가 실리콘 산화막으로 이루어지는 매립 산화막(62)이기 때문에, 제 2 층간 절연막(22)과 동시에 매립 산화막(62)도 에칭되게 된다. 또한, 매립 산화막(62)의 막두께는, SOQ 기판의 종류에 의해서, 예컨대 수십 ㎚∼수 ㎛ 정도의 범위가 있지만, 수백 ㎚ 정도의 것이 대부분 이용된다. 그 경우, 매립 산화막(62)의 막두께가 제 2 층간 절연막(22)의 막두께에 비해서 꽤 얇아지는 경우가 있다.

이 상황에 있어서, 단자가 노출될 때까지 제 2 층간 절연막(22)을 에칭하고 있으면, 그 도중에서 단락용 배선(33)하(下)의 매립 산화막(62)이 모두 에칭되어, 에칭액이 접합 계면에 도달한다. 그런데, 도 28의 (a)에 나타낸 종래 구조이면, 기판과 그 위에 적층된 절연막과의 계면이 강고(强固)하기 때문에 문제는 발생하지 않지만, 접합 계면을 갖는 SOQ 기판에서는, 상술한 바와 같이 접합 계면의 결정의 결합성이 약하기 때문에 에칭액이 스며들기 쉽고, 도 16의 (b)에 나타내는 바와 같이, 매립 산화막(62)이 접합 계면을 따라 깊게 끊어지도록 에칭되어 버린다. 이러한 상태가 되면, 매립 산화막(62), 제 1 층간 절연막(21), 제 2 층간 절연막(22)에 걸쳐 절연막의 크랙 C가 발생하거나, 지독한 경우에는 이 부분의 절연막이 벗겨져 버린다고 한 문제가 발생하고 있었다.

이 문제를 회피하기 위해서는, 제 2 층간 절연막의 에칭으로서, 접합 계면을 따라 에칭액이 스며드는 것과 같은 일이 없는 건식 에칭을 이용하는 것이 고려되지만, 상술한 바와 같이 건식 에칭에서는 기판 표면에 전하가 축적되거나, 플라즈마에 의한 손상(damage)을 받는다고 하는 점에서 바람직하지 못하다. 혹은, 단자부의 제 2 층간 절연막의 에칭과 정전기 대책 배선부의 제 2 층간 절연막의 에칭을 별도의 공정으로 나누어 실행한다고 하는 방법도 고려되지만, 그 경우 공정수가 많아지고, 종래의 공정을 극력(極力) 복잡화하는 일없이, 단락용 배선의 형성 및 절단이 실행될 수 있다고 하는 본 방법의 이점이 손상되기 때문에, 역시 바람직하지 못하다. 아무리 완전한 정전기 대책을 행했다고 해도, 그 때문에 제조 프로세스가 복잡화하여, 막대한 제조 비용의 고등(高騰) 및 TAT(Turn Around Time, 제품 착공으로부터 완성까지의 시간)의 증대를 초래한다면 의미가 없어져 버린다.

본 발명은, 상기의 과제를 해결하기 위해서 이루어진 것으로서, 상기한 바와 같은 단락용 배선에 의한 정전기 대책을 실시한 액정 장치, 전기 광학 장치, 반도체 장치 등 각종 전자 장치에 이용하는 기판에 있어서, 에칭에 의한 단락용 배선의 절단시에 절단부 주변의 절연막의 크랙이나 박리를 확실히 방지하는 수단을 제공하는 것을 목적으로 한다. 또한, 본 발명은, 상기 절연막의 크랙이나 박리의 방지에 있어서, 종래의 제조 프로세스를 극력 복잡화하지 않는 수단을 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1의 액정 장치에 있어서의 화상 표시 영역의 등가 회로도,

도 2는 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판(액정 장치용 기판)의 구성을 모식적으로 도시하는 블럭도,

도 3은 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판에 있어서의 화소부의 코너(corner) 부분을 확대하여 나타내는 평면도,

도 4는 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판에 있어서의 신호 배선과 단락용 배선의 접속 구조를 나타내는 평면도,

도 5는 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판에 있어서의 단자부(端子部)의 평면도,

도 6은 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판을 마더 기판에 배열하여 형성한 모양을 나타내는 평면도,

도 7은 도 6에 나타내는 마더 기판에 있어서의 영역 D를 확대하여 나타내는 평면도,

도 8은 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판상에 형성한 정전(靜電) 보호 회로를 나타내는 회로도,

도 9는 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 10은 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 11은 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 12는 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 13은 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 14는 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 15는 본 발명의 실시예 1의 액정 장치를 구성하는 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 16의 (a)는 본 실시예에 따른, 액티브 매트릭스 기판상에 형성한 단락용 배선의 절단시의 단면 구조를 도시하는 도면이고, 도 16의 (b)는 종래에 따른, 액티브 매트릭스 기판상에 형성의 단락용 배선의 절단시의 단면 구조를 도시하는 도면,

도 17은 본 발명의 실시예 2의 액정 장치를 구성하는 액티브 매트릭스 기판의 구성을 모식적으로 나타내는 블럭도,

도 18은 본 발명의 실시예 2의 액정 장치를 구성하는 액티브 매트릭스 기판에 있어서의 화소부의 코너 부분을 확대하여 나타내는 평면도,

도 19는 본 발명의 실시예 3의 액정 장치를 구성하는 액티브 매트릭스 기판의 구성을 모식적으로 나타내는 블럭도,

도 20은 본 발명의 실시예 3의 액정 장치를 구성하는 액티브 매트릭스 기판에 있어서의 화소부의 코너 부분을 확대하여 나타내는 평면도,

도 21의 (a)는 본 발명의 액정 장치의 전체 구성을 도시하는 평면도이고, 도 21의 (b)는 도 21의 (a)의 H-H'선에 따른 단면도,

도 22는 본 발명의 액정 장치를 이용한 전자기기의 블럭도,

도 23은 본 발명의 액정 장치를 이용한 투사형 액정 표시 장치의 광학계를 나타내는 모식도,

도 24는 종래의 액정 장치의 액티브 매트릭스 기판에 있어서의 화소부의 코너 부분을 확대하여 나타내는 평면도,

도 25는 종래의 액정 장치의 액티브 매트릭스 기판에 있어서의 신호 배선과단락용 배선의 접속 구조를 나타내는 평면도,

도 26은 종래의 액정 장치의 액티브 매트릭스 기판에 있어서의 단자부의 평면도,

도 27은 종래의 액정 장치의 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 28은 종래의 액정 장치의 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 29는 종래의 액정 장치의 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,

도 30은 도 27∼도 29에 나타내는 공정중 단락용 배선의 절단 공정의 설명도.

도면의 주요 부분에 대한 부호의 설명

1 : 화소 전극 2 : 박막 트랜지스터(TFT)

3 : 데이터선(신호선) 4 : 주사선(신호선)

7 : 액티브 매트릭스 기판(액정 장치용 기판)

8 : 화소 16, 17 : 신호 배선

21 : 제 1 층간 절연막 22 : 제 2 층간 절연막

33 : 단락용 배선 37 : 절단용 구멍(구멍)

38 : 에칭 정지층 41 : 제 1 단락용 배선

42 : 제 2 단락용 배선 43 : 제 3 단락용 배선

44 : 정전기 대책(對策) 배선 61 : 단결정 실리콘층

62 : 매립 산화막(하지 산화막) 63 : 석영 기판(기판)

상기의 목적을 달성하기 위해서, 본 발명의 반도체 장치는, 기판과, 기판상에 마련된 하지 산화막과, 복수의 신호선과, 하지 산화막상에 마련되고, 제조 공정중에 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선을 갖는 반도체 장치로서, 단락용 배선을 피복하는 절연막에, 신호선의 단락 상태를 해제할 때에 에칭에 의해 단락용 배선을 절단하기 위한 구멍이 마련되며, 단락용 배선과 하지 산화막과의 사이에 단락용 배선 표면에 형성된 산화막의 에칭에 대한 내성을 갖는 막으로 이루어지는 에칭 정지층이 적어도 구멍보다도 넓은 영역에 걸쳐 마련된 것을 특징으로 한다.

본 발명의 전기광학 장치용 기판은 한 쌍의 기판 사이에 전기 광학 재료가 협지되게 되는 전기 광학 장치의 한쪽 기판을 구성하고, 기판과, 기판상에 마련된 하지 산화막과, 복수의 신호선과, 하지 산화막상에 마련되고, 제조 공정중에 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선을 갖는 전기 광학 장치용 기판으로서, 단락용 배선을 피복하는 절연막에, 신호선의 단락 상태를 해제할 때에 에칭에 의해 단락용 배선을 절단하기 위한 구멍이 마련되고, 단락용 배선과 하지 산화막 사이에, 단락용 배선 표면에 형성된 산화막의 에칭에 대한 내성을 갖는 막으로 이루어지는 에칭 정지층이 적어도 구멍보다도 넓은 영역에 걸쳐 마련된 것을 특징으로 한다.

본 발명의 액정 장치용 기판은, 한 쌍의 기판 사이에 액정이 협지되게 되는 액정 장치의 한쪽 기판을 구성하고, 기판과, 기판상에 마련된 하지 산화막과, 복수의 신호선과, 하지 산화막상에 마련되고, 제조 공정중에 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선을 갖는 액정 장치용 기판으로서, 단락용 배선을 피복하는 절연막에, 신호선의 단락 상태를 해제할 때에 에칭에 의해 단락용 배선을 절단하기 위한 구멍이 마련되며, 단락용 배선과 하지 산화막과의 사이에, 단락용배선 표면에 형성된 산화막의 에칭에 대한 내성을 갖는 막으로 이루어지는 에칭 정지층이 적어도 구멍보다도 넓은 영역에 걸쳐 마련된 것을 특징으로 한다.

또, [특허청구범위]에서는 「단락용 배선」의 기능을 간결히 나타내기 위해서 「제조 공정중에 복수의 신호선 사이를 전기적으로 접속한다」라고 기재했지만, 「단락용 배선」은 정전기 대책에만 한정하여 사용하는 것은 물론 아니고, [발명이 속하는 기술분야 및 그 분야의 종래기술]의 항에서 설명한 바와 같이, 제조 공정중에서 발생하는 정전기나 플라즈마 처리에 있어서의 축적 전하 등, 여러 가지의 원인에 의해서 기판에 대전하는 전하를 도피하기 위해서 이용되는 것이다.

또한, 본 발명으로 말하는 「산화막의 에칭에 대한 내성을 갖는 막」이란, 산화막의 에칭에 대한 선택비가 어느 정도 크고, 해당 제조 프로세스의 에칭 조건에 있어서 막의 일부가 에칭되더라도 상관없으며, 막이 모두 에칭되어, 에칭이 하지에 도달하는 바와 같은 것뿐이지 않으면 좋다라는 의미이다.

종래의 구조에서는, 단락용 배선이 하지 산화막상에 직접 형성되어 있기 때문, 단락용 배선의 절단시 전처리로서 단락용 배선 표면에 형성되는 산화막을 제거해야 하는 에칭을 실행하면, 하지 산화막까지도 에칭되어 버려, 에칭액이 기판과 하지 산화막의 계면에 침투하여 에칭이 지나치게 진행되어, 절연막 크랙이나 박리의 원인으로 되어 있었다. 이에 반하여, 본 발명의 구조에서는, 단락용 배선과 하지 산화막 사이에 에칭 정지층이 개재(介在)되고, 이 에칭 정지층은 단락용 배선 표면에 형성된 산화막의 에칭에 대한 내성을 갖고 있기 때문에, 산화막 에칭은 에칭 정지층의 곳에서 정지하여, 하지 산화막은 에칭되는 일이 없다. 또한, 본 발명의 구조는, 후의 단락용 배선의 절단 공정에서는 아무런 지장이 없다. 따라서, 단락용 배선의 절단 공정에 따르는 절연막의 크랙이나 벗겨지기의 발생을 확실히 방지할 수 있다. [발명이 속하는 기술분야 및 그 분야의 종래기술]의 항에서는 액정 장치용 기판을 예로 들어 설명했지만, 본 발명은 액정 장치용 기판에 한정되는 일없이, 반도체 장치, 전기 광학 장치 등을 비롯한 각종 전자 장치에 적용할 수 있다. 본 발명의 적용에 의해, 신뢰성이 높고 고성능의 전자 장치를 실현할 수 있다.

또한, 상기 에칭 정지층은, 이것만을 위해 별도 형성하더라도 좋지만, 제조 프로세스를 복잡화시키지 않는 위해서는, 단락용 배선의 하층측에서 사용되는 막이며, 단락용 배선의 형성 개소 이외의 개소에서 이용되는 임의의 막을 이용하여 형성하는 것이 합리적이고 바람직하다.

본 발명을 액정 장치용 기판에 적용하는 경우, 예컨대 그것이 화소 스위칭 소자로서 TFT를 이용한 TFT 어레이 기판이면, TFT의 소스 영역, 드레인 영역, 채널 영역 등을 이루는 반도체 능동막은 통상 실리콘막으로 형성된다. 그 경우, 에칭 정지층을 반도체 능동막과 동층의 실리콘막으로 형성하고, 단락용 배선을 TFT의 게이트 전극 재료로 형성하는 것이 바람직하다.

이 구성에 의하면, 에칭 정지층의 형성, 단락용 배선의 형성을 TFT의 형성과 동시에 실행할 수 있다.

또한 그 경우, 단락용 배선과 에칭 정지층 사이에 TFT의 게이트 절연막을 이루는 절연막이 개재하게 된다.

가령 에칭 정지층이 도전성을 갖는 경우, 단락용 배선을 절단하더라도 단락용 배선과 에칭 정지층이 접촉하면, 절단한 단락용 배선끼리 에칭 정지층을 거쳐서 단락되게 되어, 실질적으로 단락용 배선을 절단할 수가 없게 되는 것도 생각된다. 그런데, 상기의 구성에 의하면, TFT의 게이트 절연막을 이루는 절연막이 단락용 배선과 에칭 정지층 사이에 개재되기 때문에, 단락용 배선을 확실히 절단할 수 있다.

TFT의 반도체 능동막을 이루는 실리콘막으로서는, 다결정 실리콘막, 비정질 실리콘막, 단결정 실리콘막중 어느 것을 이용하더라도 좋지만, 그 중에서도 캐리어의 이동도가 높은 단결정 실리콘막을 이용하는 것에 의해, TFT의 동작의 고속화를 도모할 수 있다. 단결정 실리콘막을 이용하는 경우, 상기 기판과 상기 하지 산화막과 단결정 실리콘막을 기판과 하지 산화막 사이에 접합 계면을 갖는 접합 SOI 기판을 원재료 기판으로서 구성할 수 있게 된다.

하지 산화막의 성막 방법에 의해서는 기판과 하지 산화막과의 계면에의 에칭액이 스며드는 것이 문제로 되는 것도 있지만, 일반적으로는, 기판상에 하지 산화막을 성막한 경우보다도 원재료 기판으로서 접합 SOI 기판을 이용하여, 기판과 하지 산화막 사이가 접합 계면인 경우가, 에칭액이 스며드는 것의 문제가 현저하게 된다. 따라서, 본 발명은, 접합 SOI 기판을 이용한 단결정 실리콘 TFT을 갖는 액정 장치용 기판을 이용하므로 바람직한 것이다.

신호선과 단락용 배선의 접속 구조로서는, 신호선과 단락용 배선을 동일한 배선층으로 형성하는 경우에는, 당초부터 신호선과 단락용 배선을 일체적으로 형성하면 좋기 때문에, 특히 접속의 필요는 없다. 이에 반하여, 신호선과 단락용 배선을 다른 배선층으로 형성하는 경우에는, 신호선과 단락용 배선을 이들 사이에 개재하는 절연막을 관통하는 콘택트 홀을 거쳐서 전기적으로 접속하면 좋다.

본 발명의 액정 장치용 기판의 제조 방법은, 한 쌍의 기판 사이에 액정이 협지되게 되는 액정 장치의 한쪽 기판을 구성하고, 기판과, 기판상에 마련된 하지 산화막과, 복수의 신호선과, 하지 산화막상에 마련되고, 제조 공정중에 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선을 갖는 액정 장치용 기판의 제조 방법으로서, 하지 절연막상에 단락용 배선 표면에 형성되는 산화막의 에칭에 대한 내성을 갖는 막으로 이루어지는 에칭 정지층을 형성하는 공정과, 하지 절연막상에 에칭 정지층상(上)을 횡단하도록 단락용 배선을 형성하는 공정과, 단락용 배선을 피복하는 절연막을 형성하는 공정과, 절연막에, 신호선의 단락 상태를 해제할 때에 에칭에 의해 단락용 배선을 절단하기 위한 구멍을 에칭 정지층의 형성 영역상에 형성하는 공정과, 단락용 배선의 표면에 형성된 산화막을, 구멍을 통해서 에칭하여 제거하는 공정과, 단락용 배선을, 구멍을 통해서 절단하는 공정을 구비하는 것을 특징으로 한다.

또한, 상기 에칭 정지층을, 단락용 배선의 형성전에 형성하고, 해당 액정 장치용 기판에 있어서의 단락용 배선의 형성 개소 이외의 개소에서 이용하는 임의의 막으로 형성하는 것이 바람직하다.

상기 본 발명의 액정 장치용 기판의 제조 방법에 의하면, 상기 본 발명의 액정 장치용 기판을 용이하게 제조할 수 있고, 단락용 배선의 절단 공정을 따른 절연막의 크랙 및 박리의 발생이 방지된다고 하는 상기의 효과를 얻을 수 있다.

또한, 본 발명의 액정 장치용 기판의 제조 방법은, 보다 구체적으로는, 한 쌍의 기판 사이에 액정이 협지되게 되는 액정 장치의 한쪽의 기판을 구성하고, 기판과, 기판상에 마련된 하지 산화막과, 복수의 신호선과, 이들 복수의 신호선의 각각에 접속된 복수의 화소 전극과, 하지 산화막상에 마련되고, 제조 공정중에 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선과, 실리콘막을 반도체 능동막으로 하는 TFT를 갖는 액정 장치용 기판의 제조 방법으로서, 하지 절연막상의 실리콘막을 패터닝하는 것에 의해, TFT의 반도체 능동막을 형성함과 동시에 실리콘 산화막의 에칭에 대한 내성을 갖는 에칭 정지층을 형성하는 공정과, 잔존한 실리콘막의 표면에 실리콘 산화막을 형성하는 공정과, 전면에 TFT의 게이트 전극 재료막을 성막하여 이것을 패터닝하는 것에 의해, 신호선을 이루는 주사선 및 TFT의 게이트 전극을 형성하는 동시에 에칭 정지층상을 횡단하도록 단락용 배선을 형성하는 공정과, TFT의 반도체 능동막중에 불순물을 도입하여 소스 영역 및 드레인 영역을 형성하는 공정과, TFT 및 단락용 배선을 피복하는 제 1 층간 절연막을 형성하는 공정과, 제 1 층간 절연막을 패터닝하는 것에 의해, 제 1 층간 절연막을 관통하여 TFT의 소스 영역에 달하는 소스 콘택트 홀을 형성하는 공정과, 도전막을 성막하여 이것을 패터닝하는 것에 의해, 소스 콘택트 홀을 통하여 소스 영역과 전기적으로 접속되는 신호선을 이루는 데이터선을 형성함과 동시에 단자를 형성하는 공정과, 이들 데이터선 및 단자를 피복하는 제 2 층간 절연막을 형성하는 공정과, 제 2 층간 절연막 및 제 1 층간 절연막을 패터닝하는 것에 의해, 이들 층간 절연막을 관통하여 TFT의 드레인 영역에 달하는 드레인 콘택트 홀을 형성함과 동시에 단락용 배선을 절단하기 위한 구멍을 에칭 정지층의 형성 영역상에 형성하는 공정과, 드레인 콘택트 홀을 통하여 드레인 영역과 전기적으로 접속되는 화소 전극을 형성하는 공정과, 제 2 층간 절연막상에 마스크 패턴을 형성하여 제 2 층간 절연막의 습식 에칭을 행함으로써, 단자 표면을 노출시킴과 동시에 구멍을 통해서 단락용 배선 표면에 형성된 자연 산화막을 제거하는 공정과, 구멍을 통해서 단락용 배선의 에칭을 행함으로써, 단락용 배선을 절단하는 공정을 갖는 것을 특징으로 한다.

또한, TFT의 반도체 능동막 및 에칭 정지층을 이루는 실리콘막을 단결정 실리콘막으로 하는 경우, 원재료 기판으로서 접합 SOI 기판을 이용할 수 있다.

상기 본 발명의 액정 장치용 기판의 제조 방법에 의하면, TFT의 반도체 능동막과 동시에 에칭 정지층을 형성하고, TFT의 게이트 전극과 동시에 단락용 배선을 형성한다. 따라서, 반도체 능동막 및 에칭 정지층이 실리콘막으로 이루어지고, TFT의 게이트 전극 재료에 다결정 실리콘막을 이용하면 단락용 배선도 다결정 실리콘막으로 된다. 그 후, TFT의 소스 영역, 드레인 영역을 형성하고, TFT를 제 1 층간 절연막으로 피복하지만, 소스 영역에 접속되는 데이터선을 형성하는 것과 동시에, 데이터선과 동층을 이용하여 각종 신호 배선의 말단에 외부 배선과 접속하기 위한 단자를 형성한다.

또한, 데이터선 및 단자를 제 2 층간 절연막으로 덮은 후, 드레인 영역에 화소 전극을 접속하기 위한 드레인 콘택트 홀을 개구하지만, 이 공정을 이용하여 단락용 배선상에 구멍을 동시에 개구한다. 그 후, 화소부에서는 화소 전극을 형성하지만, 이 공정을 거치는 동안에, 예컨대 다결정 실리콘막으로 이루어지는 단락용배선의 표면에 자연 산화막이 형성되는 일이 있다. 이 자연 산화막이 존재하면, 후의 단락용 배선의 절단 공정에서 단락용 배선이 잘 에칭되지 않게 되는 것이 있다. 따라서, 절단 공정 전에 단락용 배선 표면의 자연 산화막을 제거하는 공정이 필요하게 되지만, 본 발명의 방법에서는 이 공정을 단자부의 개구 공정에서 겸용시키고 있다. 이 때, 종래 방법에서는 문제가 발생하고 있었지만, 본 발명의 방법에서는 에칭 정지층의 존재에 의해 절연막의 크랙의 문제는 발생하지 않는다. 최후에, 구멍을 개구한 상태 그대로 단락용 배선의 에칭을 실행하면, 단락용 배선을 절단할 수 있다.

이와 같이, 본 발명의 액정 장치용 기판의 제조 방법에 의하면, 각종의 성막, 패터닝, 에칭 공정 등을 겸용함으로써 단락용 배선의 형성 및 절단이 TFT나 단자부의 형성과 동시에 행해지기 때문에, 특히 정전기 대책을 실행하지 않는(단락용 배선을 형성하지 않는) 경우에 비해 제조 프로세스가 복잡하게 되는 일이 없다. 엄밀히 말하면, 단락용 배선의 에칭은 물론 추가하게 되지만, 그것이라고 해도 포토리소그래피 공정이 불어나는 것은 아니고, 단자부의 개구 공정에서의 마스크 패턴을 이용하여 에칭을 실행할 뿐이다. 따라서, 종래의 제조 프로세스와 비교하더라도 공정에 써버리는 시간이나 노력을 어느 정도 변화하는 일없이, 정전기 대책을 실시할 수 있다. 또한, 본 제조 방법에 있어서는, 제조 프로세스에 있어서의 최종 공정에 가장 가까운 단자부의 개구 공정 후에 단락용 배선의 절단을 행하기 때문에, 제조 프로세스의 대부분에 걸쳐 단락용 배선이 기능하게 되고, 지극히 유효한 정전기 대책이 된다.

본 발명의 액정 장치는, 한 쌍의 기판 사이에 액정이 협지되게 되는 액정 장치로서, 한 쌍의 기판중 적어도 한쪽의 기판이 상기 본 발명의 액정 장치용 기판인 것을 특징으로 한다.

상기 본 발명의 액정 장치용 기판의 사용에 의해, 정전 파괴 등에 기인하는 표시 결함이 적고, 고화질, 고성능의 액정 장치를 실현할 수 있다.

본 발명의 투사형 액정 표시 장치는, 상기 본 발명의 액정 장치를 라이트 밸브(light valve)로서 구비하고, 광원부로부터 사출(射出)된 광을 상기 액정 장치로 광변조함과 동시에, 변조한 광을 투사 광학 수단에 의해 투사면에 확대 투사하는 것을 특징으로 한다.

특히 투사형 액정 표시 장치의 경우, 화상이 확대 투사되기 때문에 표시 결함이 사용자의 눈에 띄기 쉬운 경향에 있지만, 정전 파괴 등에 기인하는 표시 결함이 적고, 화질이 좋은 투사 화상을 얻을 수 있다.

본 발명의 전자기기는 상기 본 발명의 액정 장치를 구비한 것을 특징으로 하는 것이다.

상기 본 발명의 액정 장치의 사용에 의해, 정전 파괴 등에 기인하는 표시 결함이 적고, 고화질, 고성능의 액정 표시부를 구비한 전자기기를 실현할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

이하, 본 발명의 실시예 1을 도 1 내지 도 16을 참조하여 설명한다.

도 1은 본 실시예의 액정 장치의 화상 표시 영역을 구성하는 복수의 화소에서의 각종 소자, 배선 등을 포함하는 등가 회로도, 도 2는 액정 장치에 이용되는 구동 회로 내장형 액티브 매트릭스 기판(액정 장치용 기판)의 구성을 모식적으로 나타내는 블럭도, 도 3은 이 액티브 매트릭스 기판의 화소부의 코너 부분을 확대하여 나타내는 평면도이다.

또, 이하의 모든 도면에 있어서는, 각 층 및 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 때문에, 각 층 및 각 부재마다 평면 치수 및 막두께 등의 축척(縮尺)을 적절히 다르게 하고 있다.

(액정 장치 주요부의 구성)

본 실시예의 액정 장치에 있어서, 도 1에 나타내는 바와 같이, 화상 표시 영역을 구성하는 매트릭스 형상으로 배치된 복수의 화소는 화소 전극(1)과 해당 화소 전극(1)을 제어하기 위한 TFT(2)가 매트릭스 형상으로 복수개 형성되어 있고, 화상 신호를 공급하는 데이터선(3)(신호선)이 해당 TFT(2)의 소스 영역에 전기적으로 접속되어 있다. 데이터선(3)에 기입하는 화상 신호 S1, S2, …, Sn은 이 순서대로 선(線) 순차적으로 공급하더라도 상관없고, 서로 인접하는 복수의 데이터선(3)끼리에 대해서, 그룹마다 공급하도록 하더라도 좋다. 또한, TFT(2)의 게이트 전극에 주사선(4)(신호선)이 전기적으로 접속되어 있고, 소정의 타이밍으로 주사선(4)에대해서 펄스적으로 주사 신호 G1, G2, …, Gm을 이 순서대로 선 순차적으로 인가하도록 구성되어 있다. 화소 전극(1)은 TFT(2)의 드레인 영역에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(2)를 일정 기간만큼 그 스위치를 닫는 것에 의해, 데이터선(3)으로부터 공급되는 화상 신호 S1, S2, …, Sn을 소정의 타이밍으로 기입한다.

화소 전극(1)을 거쳐서 액정에 기입된 소정 레벨의 화상 신호 S1, S2,…, Sn은 대향 기판(후술함)에 형성된 대향 전극(후술한다) 사이에서 일정 기간 유지된다. 여기서, 유지된 화상 신호가 리크(leakage)되는 것을 방지하기 위해서, 화소 전극(1)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량부(5)를 부가한다. 참조 부호 (6)는 축적 용량부(5)의 상부 전극을 이루는 용량선이다. 이 축적 용량부(5)에 의해, 화소 전극(1)의 전압은 소스 전압이 인가된 시간보다도 몇 천배 긴 시간만큼 유지된다. 이것에 의해, 유지 특성은 더 개선되어, 콘트라스트비가 높은 액정 장치를 실현할 수 있다. 또, 축적 용량부를 형성하는 방법으로서는, 용량선을 마련하는 대신에, 전단(前段)의 주사선 사이에서 용량을 형성하더라도 좋다.

본 실시예의 액정 장치에 이용되는 액티브 매트릭스 기판(7)에 있어서는, 도 2 및 도 3에 도시하는 바와 같이 절연 기판(12)상에 복수의 주사선(4)과 복수의 데이터선(3)이 서로 교차하도록 마련되고, 이들 주사선(4)과 데이터선(3)으로 구획된 영역이 개개의 화소(8)로서 매트릭스 형상으로 배치되어 있다. 주사선(4)은 불순물이 도핑된 다결정 실리콘막으로 형성되고, 데이터선(3)은 알루미늄 등의 금속막혹은 합금막으로 형성되어 있다. 이들 복수의 화소(8)가 매트릭스 형상으로 형성되어 있는 영역이 화소부(화상 표시 영역)(9)이다. 또한, 화소부(9)의 주위에, 복수의 데이터선(3)의 각각에 화상 신호를 공급하는 데이터선 구동 회로(10)가 형성되고, 주사선(4)의 양단에는 각각의 주사선(4)에 화소 선택용 주사 신호를 공급하는 주사선 구동 회로(11)가 각각 형성되어 있다.

또한, 도 2에 도시하는 바와 같이 절연 기판(12)의 주연부(周緣部)중, 데이터선 구동 회로(10)가 마련된 근처측의 주연부에는 각종 신호가 입력되는 알루미늄막 등의 금속막, 금속 실리사이드막 혹은 ITO막 등의 도전막으로 이루어지는 다수의 단자(13, 14, 15)가 형성되고, 이들 단자(13, 14, 15)로부터는 주사선 구동 회로(11) 및 데이터선 구동 회로(10)를 구동하기 위한 알루미늄막 등의 저저항 금속막이나 금속 실리사이드막으로 이루어지는 복수의 신호 배선(16, 17)이 각각 연장되어 있다. 또한, 신호 배선(16, 17)의 도중(途中) 위치에는 후술하는 정전 보호 회로(18, 19)가 형성되어 있다.

도 1 및 도 3에 도시하는 바와 같이, 각 화소(8)에는 주사선(4) 및 데이터선(3)에 접속하는 화소 스위칭용 TFT(2)가 형성되어 있다. 또한, 각 화소(8)에 향해서 용량선(6)도 형성되어 있다. TFT(2)는, 후에 참조하는 도 15의 (b)에 도시하는 바와 같이 주사선(4)과 일체적으로 형성된 게이트 전극(20)과, 제 1 층간 절연막(21)을 관통하는 소스 콘택트 홀(23)을 거쳐서 데이터선(3)과 전기적으로 접속된 소스 영역(25a, 25b)과, 제 2 층간 절연막(22) 및 제 1 층간 절연막(21)을 관통하는 드레인 콘택트 홀(24)을 거쳐서 화소 전극(1)과 전기적으로접속된 드레인 영역(26a, 26b)을 갖는 반도체 능동막(27)을 구비하고 있다. 본 실시예의 경우, 반도체 능동막(27)은 단결정 실리콘막으로 구성되어 있고, 이 단결정 실리콘막은, 원래는 접합 SOQ 기판의 단결정 실리콘층으로 이루어지는 것이다.

도 5는 액티브 매트릭스 기판(7)의 단자부를 나타내는 평면도이다. 도 5 및 도 15의 (b)에 도시하는 바와 같이, 단자(30)(도 2의 단자(13, 14, 15)에 상당함)는 제 2 층간 절연막(22)의 개구부(22a)에서 노출하는 패드이며, 외부 단자와의 접속이 가능하게 되어 있다. 이들 단자(30)는 제 1 층간 절연막(21)의 상층에 형성되어 있다. 한편, 후술하는 단락용 배선(33)은, 제 1 층간 절연막(21)의 하층에 주사선(4)과 동시에 형성되기 때문에, 단락용 배선(33)의 일부인 단자밑 시트막(31)과 단자(30)와의 전기적인 접속은 제 1 층간 절연막(21)에 형성된 콘택트 홀(32)에 의해서 행해지고 있다.

이러한 구성을 갖는 액티브 매트릭스 기판(7)에 있어서, 상기의 TFT(2), 각종 배선, 주사선 구동 회로(11) 및 데이터선 구동 회로(10)는 반도체 제조 프로세스를 이용하여 형성된다. 여기서, 액티브 매트릭스 기판(7)에는 절연 기판(12)이 이용되고 있기 때문에, 정전기 등에 기인하는 불량이 발생하기 쉬우므로, 본 실시예에서는 이하의 정전기 대책을 실시하고 있다.

우선, 본 실시예에서는, 도 2에 도시하는 바와 같이 주사선(4) 및 TFT(2)의 게이트 전극(20)을 형성하는 공정을 겸용하고, 모든 신호 배선(16, 17)에 전기적으로 접속하는 제 1 단락용 배선(41)을 형성하고 있다. 또한, 주사선(4) 및 TFT(2)의 게이트 전극(20)을 형성하는 공정을 겸용하고, 모든 주사선(4)에 전기적으로 접속하는 제 2 단락용 배선(42)을 형성하고 있다. 또한, 주사선(4) 및 TFT(2)의 게이트 전극(20)을 형성하는 공정을 겸용하고, 모든 데이터선(3)에 전기적으로 접속하는 제 3 단락용 배선(43)을 형성하고 있다. 여기서, 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)은 주사선(4)과 TFT(2)의 게이트 전극(20)과 일괄해서 패터닝된 다결정 실리콘막으로 형성되어 있다. 따라서, 제 1 및 제 3 단락용 배선(41, 43)은, 신호 배선(16, 17) 및 데이터선(3)과는 다른 층간에 위치하여 있기 때문에, 도 4에 도시하는 바와 같이 제 1 및 제 3 단락용 배선(41, 43)과 신호 배선(16, 17) 및 데이터선(3)은 상기 제 1 층간 절연막(21)에 형성된 콘택트 홀(34)을 거쳐서 전기적으로 접속되어 있다.

이렇게 해서, 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)을 각각 신호 배선(16, 17), 주사선(4) 및 데이터선(3)에 접속해 두면, 이들 배선 구조를 형성한 이후에 행해지는 공정에서 정전기 등이 발생하더라도, 이 전하는 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)을 거쳐서 기판 외주측에 확산하여, 돌발적인 과잉 전류가 주사선(4), 화소부(9), 주사선 구동 회로(11), 데이터선 구동 회로(10) 등에는 흐르지 않기 때문에, 이들 모든 부분을 정전기로부터 보호할 수 있다.

도 6에 도시하는 바와 같이 액티브 매트릭스 기판(7)은 마더 기판(35)상에 복수개(이 예에서는 4개) 형성되고, 이 마더 기판(35)으로부터 각 액티브 매트릭스 기판(7)이 잘려지는 경우가 있다. 이 경우에는, 도 6에 있어서의 영역 D를 도 7에 확대하여 도시하는 바와 같이, 각 액티브 매트릭스 기판(7)의 외주측에 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)에 전기적으로 접속된 정전기 대책 배선(44)을 마련하여, 이 기판 외주에 정전기의 전하를 확산시키는 구성을 채용할 수 있다. 이 경우에는, 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)과 전기적으로 접속된 정전기 대책 배선(44)은 인접하는 액티브 매트릭스 기판(7) 사이에서 최종 공정까지 서로 접속되어, 마더 기판(35)의 절단시에 액티브 매트릭스 기판(7) 사이에서 절단된다. 이와 같이 구성해 두면, 정전기 대책 배선(44)을 광범위하게 분산된 상태에 배치한 상태로 해 놓을 수 있기 때문에, 전하의 집중이 방지되어, 효과가 더 향상한다.

단, 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)은, 액티브 매트릭스 기판(7)의 제조 공정이 종료한 후는 불필요하고, 또한 후의 전기적 특성 검사 공정 등으로 지장을 초래하기 때문에, 도 2중에 「x」 마크를 부여한 위치에서, 도 9 내지 도 15를 참조하여 후술하는 바와 같이, 도중(途中)의 공정을 이용해서 제 1 층간 절연막(21) 및 제 2 층간 절연막(22)에 절단용 구멍(37)을 형성하고, 이 절단용 구멍(37)을 거쳐서 단락용 배선(33)(제 1, 제 2 및 제 3 단락용 배선(41, 42, 43))에 에칭을 실시하는 것에 따라 절단한다. 이 때문에, 제조 공정의 도중까지, 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)은 각각 신호 배선(16, 17), 주사선(4) 및 데이터선(3)에 접속하고 있지만, 절단용 구멍(37)을 거친 에칭 후에는 신호 배선(16, 17), 주사선(4) 및 데이터선(3)의 각각이 전기적으로 분리되게 된다. 이것에 의해, 액티브 매트릭스 기판(7)을 각각 절단하기 전의 마더 기판(35)의 상태로 전기적 특성의 검사를 행할 수 있다.

따라서, 도 3 내지 도 5에는 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)이각각 도시되어 있지만, 이들 단락용 배선(41, 42, 43)의 도중에 마련된 참조 부호 (37)로 나타낸 직사각형이 절단용 구멍(제 1 층간 절연막(21) 및 제 2 층간 절연막(22)을 관통하는 구멍의 외형)이다. 그리고, 이것이 본 발명의 최대의 특징이지만, 절단용 구멍(37)의 아래쪽에, 절단용 구멍(37)의 외형보다도 큰 외형을 갖는 에칭 정지층(38)이, 말하자면 방석을 깔아놓도록 마련되어 있다. 본 실시예의 경우, 에칭 정지층(38)은 TFT(2)의 반도체 능동막(27)과 동일한 단결정 실리콘막으로 구성되어 있고, 실리콘 산화막계의 에칭에 대해서 충분히 큰 선택비(selectivity)를 갖고 있다.

또, 도 2에 나타낸 정전 보호 회로(18, 19)로서는 각종의 회로를 이용할 수 있지만, 예컨대 도 8에 도시하는 바와 같이 보호 저항(46)과, 푸쉬-풀(push-pull) 배열된 P 채널형 TFT(47)과 N 채널형 TFT(48)를 이용한 것을 이용할 수 있고, 각각의 정(正)전원 VDD 및 부(負)전원 VSS 사이에 다이오드를 구성한다. 또한, 본 실시예에서는, 제 1 단락용 배선(41)을 신호 배선(16)(또는 17)에 접속하는 것은, 반드시 단자(13)(또는(14), 15)와 보호 저항(46)과의 사이이다. 이 구성에 의해, 단자(13)(또는 14, 15) 혹은 제 1 단락용 배선(41)으로부터 들어 간 정전기는 보호 저항(46) 및 정전 보호 회로(18)(또는 19)를 통과하지 않으면 데이터선 구동 회로(10) 및 주사선 구동 회로(11)에 도달하지 않는다. 이러한 구성으로 함으로써, 정전기는 정전 보호 회로(18)(또는 19)에 확실하게 흡수되어, 데이터선 구동 회로(10) 및 주사선 구동 회로(11)를 확실히 보호할 수 있다.

(액티브 매트릭스 기판의 제조 방법)

이러한 정전 보호 대책을 실행하면서, 액티브 매트릭스 기판(7)을 제조하는 방법을, 도 9 내지 도 15를 참조하여 이하에서 설명한다. 이들 도면은 본 실시예의 액티브 매트릭스 기판(7)의 제조 방법을 나타내는 공정 단면도로서, 어느 도면이라도, 그 좌측 부분에는 도 3의 A-A'선에 있어서의 단면도(화소 TFT부의 단면도), 중앙 부분에는 도 4의 B-B'선에 있어서의 단면도(단락용 배선의 절단용 구멍을 포함하는 정전기 대책 배선부(도 2에 「×」마크를 부여한 부분)의 단면도), 우측 부분에는 도 5의 C-C'선에 있어서의 단면도(단자(13, 14, 15)가 형성되어 있는 단자부의 단면도)를 나타낸다.

우선, 도 9의 (a)에 도시하는 바와 같이 열 산화법 등에 의해 표면에 실리콘 산화막을 형성한 단결정 실리콘 기판과 석영 기판을, 실리콘 산화막측을 석영 기판에 밀착시킨 상태로 열처리하여 접합해서, 에칭 등에 의해 단결정 실리콘층을 박막화한 접합 SOQ 기판을 준비한다. 따라서, 매립 산화막(62)(실리콘 산화막, 하지 산화막)과 석영 기판(63) 사이의 계면은 접합 계면이 된다. 또한, 매립 산화막(62)의 막두께는, 예컨대 400㎚ 정도, 단결정 실리콘층(61)의 막두께는, 예컨대 100㎚ 정도이다.

다음에, 도 9의 (b)에 도시하는 바와 같이 단결정 실리콘층(61)을 포토리소그래피 기술을 이용하여 패터닝해서, 화소 TFT부측에 아일랜드 형상의 반도체 능동층(27)을 형성한다. 이에 반하여, 정전기 대책 배선부측에서는 후에 형성하는 절단용 구멍(37)에 대응하는 위치에 절단용 구멍(37)보다도 큰 외형을 갖는 에칭 정지층(38)을 형성한다. 또한, 단자부측에서는 단결정 실리콘층(61)을 완전히 제거한다.

다음에, 도 9의 (c)에 도시하는 바와 같이 열 산화법 등에 의해, 반도체 능동층(27)의 표면에 막두께가 약 50㎚∼약 150㎚의 실리콘 산화막으로 이루어지는 게이트 산화막(65)을 형성한다. 혹은, 열 산화막을 약 5㎚∼약 100㎚, 바람직하게는 30㎚ 형성한 후, 전면에 CVD법 등에 의해 실리콘 산화막을 약 10㎚∼약 100㎚, 바람직하게는 50㎚ 퇴적하여, 그들 2층의 실리콘 산화막에 의해 게이트 절연막(65)을 형성하더라도 좋다. 또한, 게이트 절연막(65)을 보다 고내압화하기 위해서 실리콘 질화막을 이용하더라도 좋다. 어떻든 간에, 이 때, 반도체 능동층(27)의 표면과 동시에 에칭 정지층(38)의 표면에도 실리콘 산화막이 형성된다.

다음에, 도 10의 (a)에 도시하는 바와 같이 게이트 전극(20) 등을 형성하기 위한 다결정 실리콘막(66)을 기판 전면(全面)에 형성한 후, 인을 열확산하여 다결정 실리콘막(66)을 도전화한다. 또는, 다결정 실리콘막의 성막과 동시에 인을 도입한 도핑된 실리콘막을 이용하더라도 좋다.

다음에, 도 10의 (b)에 도시하는 바와 같이 다결정 실리콘막(66)을 포토리소그래피 기술을 이용하여 패터닝해서, 화소 TFT부측에 게이트 전극(20)을 형성한다. 이에 반하여, 정전기 대책 배선부측에는 다결정 실리콘막(66)을 단락용 배선(33)(제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)에 상당함)으로서 잔존시킨다. 이 단락용 배선(33)은 에칭 정지층(38)상을 횡단하도록 형성된다. 또한, 단자부측에는 다결정 실리콘막(66)을 단자밑 시트막(31)으로서 잔존시킨다.

다음에, 도 10의 (c)에 도시하는 바와 같이 화소 TFT부 및 도시하지 않은 구동 회로의 N 채널 TFT부측에는, 게이트 전극(20)을 마스크로서, 약 0.1 ×10¹³/㎠∼약 10 ×10¹³/㎠의 도즈(dose)량으로 저농도의 불순물 이온(67)(인 이온)의 주입을 행하고, 화소 TFT부측에는, 게이트 전극(20)에 대해서 자기(自己) 정합적으로 저농도의 소스 영역(25a) 및 저농도의 드레인 영역(26a)을 형성한다. 여기서, 게이트 전극(20)의 바로 아래에 위치하고, 불순물 이온(67)이 도입되지 않은 부분은 반도체 능동막(27) 그대로의 채널 영역(68)이 된다. 또, 본 실시예에서는 정전기 대책 배선부 위 및 단자부 위는 레지스트 마스크(69)로 덮어두어, 에칭 정지층(38)이나 단자밑 시트막(31)에 불순물 이온이 도입되지 않도록 하고 있지만, 레지스트 마스크로 덮지 않는 수법을 들더라도 본 발명의 목적으로 대해서 아무런 지장은 없다.

다음에, 도 11의 (a)에 도시하는 바와 같이 화소 TFT부에서는, 게이트 전극(20)보다도 폭이 넓은 레지스트 마스크(70)를 형성하여 고농도의 불순물 이온(71)(인 이온을 약 0.1 ×10¹⁵/㎠∼약 10 ×10¹⁵/㎠의 도즈량으로 주입하여, 고농도의 소스 영역(25b) 및 드레인 영역(26b)을 형성한다. 또, 전공정과 마찬가지로 정전기 대책 배선부 위 및 단자부 위는 레지스트 마스크(70)로 덮더라도 덮지 않더라도 좋다.

이들 불순물 도입 공정 대신에, 저농도의 불순물의 주입을 행하지 않고서 게이트 전극(20)보다 폭이 넓은 레지스트 마스크를 형성한 상태로 고농도의 불순물(인 이온)을 주입하여, 오프셋 구조의 소스 영역 및 드레인 영역을 형성하더라도 좋다. 또한, 게이트 전극(20) 위에 고농도의 불순물(인 이온)을 주입하여, 셀프-얼라인먼트(self-alignment) 구조의 소스 영역 및 드레인 영역을 형성하더라도 좋은 것은 물론이다.

또한, 도시를 생략하지만, 주변 구동 회로의 P 채널 TFT부를 형성하기 위해서, 상기 화소부(9) 및 N 채널 TFT부를 레지스트 마스크로 피복 보호하고, 게이트 전극(20)을 마스크로서, 약 0.1 ×10¹⁵/㎠∼약 10 ×10¹⁵/㎠의 도즈량으로 붕소 이온을 주입하는 것에 의해, 자기 정합적으로 P 채널의 소스 및 드레인 영역을 형성한다. 또, N 채널 TFT부의 형성과 마찬가지로, 게이트 전극(20)을 마스크로서, 약 0.1 ×10¹³/㎠∼약 10 ×10¹³/㎠의 도즈량으로 저농도의 불순물(붕소 이온)을 도입하여, 단결정 실리콘막에 저농도 영역을 형성한 후, 게이트 전극(20)보다도 폭이 넓은 마스크를 형성하고 고농도의 불순물(붕소 이온)을 약 0.1 ×10¹⁵/㎠∼약 10 ×10¹⁵/㎠의 도즈량으로 주입하여, LDD(Lightly Doped Drain) 구조의 소스 영역 및 드레인 영역을 형성하더라도 좋다. 또한, 저농도의 불순물 주입을 하지 않고서, 게이트 전극(20)보다 폭이 넓은 마스크를 형성한 상태로 고농도의 불순물(붕소 이온)을 주입하여, 오프셋 구조의 소스 영역 및 드레인 영역을 형성하더라도 좋다. 이들 이온 주입 공정에 의해서, 트랜지스터의 CM0S화가 가능하게 되어, 주변 구동 회로의 동일 기판상으로의 내장화가 가능해진다.

다음에, 도 11의 (b)에 도시하는 바와 같이 게이트 전극(20), 단락용배선(33) 및 단자밑 시트막(31)의 표면측에 CVD법 등에 의해, 예컨대 800℃ 정도의 온도 조건하에서 막두께가 약 500㎚∼약 1500㎚의 NSG막(붕소나 인을 포함하지 않는 실리케이트 유리막) 등으로 이루어지는 제 1 층간 절연막(21)을 형성한다.

다음에, 도 12의 (a)에 도시하는 바와 같이 포토리소그래피 기술을 이용하여, 화소 TFT부측에서는 제 1 층간 절연막(21)중, 소스 영역(25b)에 대응하는 부분에 소스 콘택트 홀(23)을 형성하고, 단자부측에서는 제 1 층간 절연막(21)중, 단자밑 sheet막(31)에 대응하는 부분에 콘택트 홀(32)을 형성한다.

다음에, 도 12의 (b)에 도시하는 바와 같이 제 1 층간 절연막(21)의 표면측에, 소스 전극, 신호 배선, 단자 등을 구성하기 위한 알루미늄막(72)을 스퍼터법 등에 의해 형성한다. 이 때, 알루미늄 등의 금속막 그 외에, 금속 실리사이드막이나 금속 합금막을 이용하더라도 좋다.

그 후, 도 12의 (c)에 도시하는 바와 같이 포토리소그래피 기술을 이용하여 알루미늄막(72)을 패터닝하고, 화소 TFT부에서는 데이터선(3)의 일부로서 소스 전극(73)을 형성한다. 더불어, 정전기 대책 배선부에는 신호 배선(74)(신호 배선(16, 17)을 형성하고, 단자부측에서는 단자(30)(단자(13, 14, 15))를 형성한다.

이들 도 12의 (a)∼도 12의 (c)의 공정을 이용하여, 도 4를 참조해서 설명한 제 1 및 제 3 단락용 배선(41, 43)과, 신호 배선(16, 17) 및 데이터선(3) 사이의 배선 접속이 행해진다.

다음에, 도 13 (a)에 도시하는 바와 같이 소스 전극(73), 신호 배선(74) 및단자(30)의 표면측에, CVD법 등에 의해, 예컨대 400℃ 정도의 온도 조건하에서 막두께가 약 50㎚∼약 1500㎚의 BPSG막(붕소나 인을 포함하는 실리케이트 유리막)과, 약 10㎚∼약 30㎚의 NSG막중 적어도 2층을 포함하는 제 2 층간 절연막(22)을 형성한다.

다음에, 도 13의 (b)에 도시하는 바와 같이 화소 TFT부측에서는, 포토리소그래피 기술 및 건식 에칭법 등을 이용하여, 제 2 층간 절연막(22) 및 제 1 층간 절연막(21)중, TFT(2)의 드레인 영역(26b)에 대응하는 부분에 드레인 콘택트 홀(24)을 형성한다. 더불어, 정전기 대책 배선부측에서는, 단락용 배선(33)(제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)에 상당함) 위에 절단용 구멍(37)을 형성한다. 이 공정에서, 절단용 구멍(37)의 부분에 단락용 배선(33)이 외부로 노출된 상태로 된다.

다음에, 도 14의 (a)에 도시하는 바와 같이 제 2 층간 절연막(22)의 표면측에, 후에 화소 전극(1)으로 되는 막두께가 약 40㎚∼약 200㎚의 ITO막(75)을 스퍼터법 등으로 형성한 후, 도 14의 (b)에 도시하는 바와 같이 포토리소그래피 기술을 이용하여 ITO막(75)을 패터닝하고, 화소 TFT부에서는 화소 전극(1)을 형성한다. 이에 반하여, 정전기 대책 배선부 및 단자부에서는 ITO막(75)을 완전히 제거한다. 여기서, 화소 전극(1)의 재료로서는 ITO막에 한하지 않고, Sn0_x막이나 ZnO_x막 등의 고융점의 금속 산화물 등으로 이루어지는 투명 전극 재료를 사용하는 것도 가능하다. 이들 재료이면, 콘택트 홀내에서의 스텝 커버리지(step coverage)도 실용적으로 견디는 것이다.

다음에, 도 15의 (a)에 도시하는 바와 같이 제 2 층간 절연막(22)의 표면측에, 단자부에 있어서 단자(30)로서 노출시켜야 되는 영역이 개구된 레지스트 마스크(76)를 형성한다. 이 레지스트 마스크(76)는, 본래는 단자(30)를 노출시키기 위해서 이용되는 것이지만, 여기서는 단락용 배선(33)의 절단시에도 겸용하는 마스크로 하기 때문에, 정전기 대책 배선부측에도 절단용 구멍(37)에 상당하는 위치에 개구부를 마련해 둔다.

그 후, 도 15의 (b)에 도시하는 바와 같이 레지스트 마스크(76)를 거쳐서 제 2 층간 절연막(22)의 습식 에칭을 실행하고, 단자부에서 단자(6c)를 개구부(22a)로부터 노출시킨다. 여기까지의 공정, 즉 절단용 구멍(37)으로부터 단락용 배선(33)이 노출한 후, ITO막(75)의 성막, 에칭 등을 실행하는 공정을 거치는 동안에서, 다결정 실리콘막으로 이루어지는 단락용 배선(33)의 표면에 자연 산화막(실리콘 산화막)이 형성된다. 그런데, 단락용 배선(33)의 표면도, 제 2 층간 절연막(22)의 웨이퍼 에칭시에 이용하는 에칭액에 노출되기 때문에, 그 자연 산화막도 에칭되어, 단락용 배선(33)의 표면은 다결정 실리콘막이 노출 상태가 된다. 이것에 의해, 다음에 단락용 배선(33)을 절단할 때에 다결정 실리콘막이 확실히 에칭되어, 단락용 배선(33)이 확실히 절단되게 된다.

또한, 정전기 대책 배선부측에서는, 건식 에칭 등을 이용하여 절단용 구멍(37)으로부터 노출된 단락용 배선(33)을 에칭하는 것에 의해, 단락용 배선(33)을 이 개소에서 절단된다. 이것에 의해, 데이터선(3), 주사선(4), 신호배선(74)(16, 17) 등의 각 배선이 전기적으로 분리된다. 특히 본 실시예의 경우, 이와 같이 제조 공정의 최종 공정에서 단락용 배선(33)(제 1, 제 2 및 제 3 단락용 배선(41, 42, 43))을 절단하기 때문에, 그 이전의 많은 공정에서 발생하는 정전기에 대해서 단락용 배선(33)이 유효하게 기능한다. 또, 단락용 배선(33)의 절단시에, 다결정 실리콘막으로 이루어지는 단락용 배선(33)을 에칭하면, 단결정 실리콘막으로 이루어지는 그 밑의 에칭 정지층(38)도 에칭되기 때문에, 도 15의 (b)에 나타내는 바와 같이 단락용 배선(33) 절단후의 상태에서는 절단용 구멍(37)의 내부에 맞는 에칭 정지층(38)이 제거되어, 주연부의 에칭 정지층(38)만이 환(環) 모양으로 남은 상태가 되는 경우가 있다. 그런데, 그와 같은 상태가 되었다고 해도, 이미 에칭 정지층(38)의 역할은 종료된 후이기 때문에 아무런 지장은 없다.

(본 실시예의 효과)

이상 설명한 바와 같이, 본 실시예에 의하면, 데이터선 구동 회로(10) 및 주사선 구동 회로(11)의 각각을 향해서 복수의 단자(30)(13, 14, 15)로부터 각각 연장된 신호 배선(74)(16, 17)을 제 1 단락용 배선(41)으로 전기적으로 접속한 상태로 각 공정을 실시한다. 따라서, 제조 공정중에 정전기가 발생하거나, 절연 기판 표면에 전하가 축적되더라도, 이러한 전하가 제 1 단락용 배선(41)을 거쳐서 기판 외주측으로 확산하기 때문에, 지나친 전류가 데이터선 구동 회로(10) 및 주사선 구동 회로(11)에 돌발적으로 흐르는 일이 없다. 그 결과, 데이터선 구동 회로(10) 및 주사선 구동 회로(11)를 보호할 수 있다. 또한, TFT(2)의 형성 공정, 각종 배선의 형성 공정, 또한 단자(30)의 형성 공정에서의 콘택트 홀의 형성, 패터닝, 에칭 등의 공정을 겸용하면서, 제 1 단락용 배선(41)의 형성, 절단용 구멍(37)의 형성, 이 절단용 구멍(37)을 통과시킨 제 1 단락용 배선(41)의 절단을 할 수 있다. 따라서, 정전기 대책을 실시하지 않는 경우와 비교하더라도, 특히 제조 프로세스가 복잡하게 되는 것은 없다.

마찬가지로, 주사선(4)의 각각에 전기적으로 접속된 제 2 단락용 배선(42)을 이용하여 지나친 전류가 주사선(4)에 돌발적으로 흐르는 것을 방지하기 때문에, 주사선(4)이나 화소부(9)를 보호할 수 있다. 또한, 데이터선(3)의 각각에 전기적으로 접속된 제 3 단락용 배선(43)을 이용하여 지나친 전류가 데이터선(3)에 돌발적으로 흐르는 것을 방지하기 때문에, 데이터선(3)이나 화소부(9)를 보호할 수 있다.

이상은 정전기 대책으로서의 단락용 배선을 마련한 것에 의한 효과이지만, 특히 본 실시예의 경우는, 단락용 배선(33) 밑에 에칭 정지층(38)을 마련한 것에 의해 단락용 배선(33)의 절단시에 각별한 효과가 얻어진다. 즉, 종래의 단락용 배선의 절단부의 구에서는, 도 16의 (b)에 나타내는 바와 같이, 단락용 배선이 매립 산화막상에 직접 형성되어 있기 때문에, 단자부 개구를 위한 제 2 층간 절연막의 에칭을 실행하면, 기판과 매립 산화막의 계면에서 에칭이 지나치게 진행하여, 이것이 절연막 크랙이나 박리의 원인으로 되어 있었다.

이에 반하여, 본 실시예의 구조에서는, 도 16의 (a)에 나타내는 바와 같이, 단락용 배선(33)과 매립 산화막(62) 사이에 에칭 정지층(38)이 개재되어, 이 에칭 정지층(38)은 단결정 실리콘막이기 때문에, 제 2 층간 절연막(22)(BPSG막과 NSG막의 적층막)의 에칭에 대한 내성을 충분히 갖고 있으므로, 에칭 정지층(38)인 곳에서 에칭은 정지하여, 매립 산화막(62)이 기판(63)과의 접합 계면까지 에칭되는 것은 없다. 그 결과, 본 실시예에 의하면, 단락용 배선(33)의 절단 공정에 따른 절연막의 크랙이나 박리의 발생을 확실히 방지할 수 있다. 그 결과, 정전 파괴 등에 기인하는 표시 결함이 적고, 고화질, 고신뢰성의 액정 장치를 실현할 수 있다.

또, 에칭 정지층(38)의 표면에 게이트 절연막을 이루는 실리콘 산화막(65)이 형성되어 있기 때문에, 실제로는 에칭액이 에칭 정지층(38) 표면에 도달한 후, 에칭이 실리콘 산화막(65)을 따라 가로 방향으로 진행한다. 도 16의 (a)를 나타내는 바와 같이, 어디까지나 도면상은 오버에칭분이 커지면, 에칭이 실리콘 산화막(65)을 경유하여 매립 산화막(62)에까지 도달하도록 한 것도 보여 버린다. 그러나, 실제로는 막두께 방향의 치수에 대하여 가로 방향의 치수는 훨씬 크고, 또한 에칭 정지층(38)의 외주부가 절단용 구멍(37)의 외측으로부터 향해 연장되는 부분의 치수를, 제 2 층간 절연막(22)의 에칭 조건과 맞추어 적절히 설정하는 것에 의해, 에칭이 매립 산화막(62)에까지 달하지 않도록 하는 것은 용이하게 가능하다.

또한 본 실시예의 경우, 에칭 정지층(38)을 TFT(2)의 반도체 능동막(27)과 동층의 단결정 실리콘막으로 구성하고 있어, TFT(2)의 반도체 능동막(27)의 형성 공정을 이용하여 에칭 정지층(38)의 패터닝을 행하고 있다. 따라서, 에칭 정지층(38)의 형성에 대해서도 새로운 공정을 추가할 필요가 없고, 이 점으로부터도 제조 프로세스를 복잡화하는 일이 없다.

(실시예 2)

이하, 본 발명의 실시예 2의 액정 장치에 대해서 도 17 및 도 18을 이용하여 설명한다.

도 2에 나타낸 실시예 1에서는, 제 1, 제 2 및 제 3 단락용 배선(41, 42, 43)을 각각 신호 배선(16, 17), 주사선(4) 및 데이터선(3)에 접속하여, 액티브 매트릭스 기판(7)의 제조 공정이 종료한 후에 각 선을 분리했다. 이에 반하여, 본 실시예에서는, 도 17 및 도 18에 도시하는 바와 같이 데이터선 구동 회로(10) 및 주사선 구동 회로(11)를 구동하는 복수의 신호를 공급하기 위해서 복수의 단자(30)(13, 14, 15)로부터 각각 연장되는 복수의 신호 배선중, 정전 보호 회로(18, 19)보다도 단자(30)(13, 14, 15)측에 위치하는 신호 배선(16, 17)에만 대해서 제 1 단락용 배선(41)을 형성하고 있다. 또한, 데이터선(3)에 대해서도 제 3 단락용 배선(43)을 형성하고 있다. 그 밖의 구성 및 제조 방법은, 제 2 단락용 배선(42)을 형성하지 않는 점을 제외하면, 실시예 1과 마찬가지이기 때문에, 공통 구성 요소에 대해서는 도 17 및 도 18에 동일한 부호를 부여하고, 그들의 설명을 생략한다.

이와 같이 구성한 경우라도, 정전기가 발생하거나 절연 기판(12) 표면에 전하가 축적되더라도, 이러한 전하를 제 1 및 제 3 단락용 배선(41, 43)을 거쳐서 기판 외주측에 확산시킬 수 있기 때문에, 데이터선 구동 회로(10) 및 주사선 구동 회로(11)에 대해서 지나친 전류가 돌발적으로 흐르는 일이 없다. 그 때문에, 데이터선 구동 회로(10) 및 주사선 구동 회로(11)를 보호할 수 있다.

(실시예 3)

이하, 본 발명의 실시예 2의 액정 장치에 대해서 도 19 및 도 20을 이용하여 설명한다.

도 2에 나타낸 실시예 1에서는, 제 1 내지 제 3 단락용 배선(41, 42, 43)을 각각 신호 배선(16, 17), 주사선(4) 및 데이터선(3)에 접속하여, 액티브 매트릭스 기판(7)의 제조 공정이 종료한 후에 각 선을 분리했다. 이에 반하여, 본 실시예에서는, 도 19 및 도 20에 도시하는 바와 같이 데이터선 구동 회로(10) 및 주사선 구동 회로(11)의 각각을 향해서 복수의 단자(13, 14, 15)로부터 각각 연장되는 신호 배선(16, 17)에 대해서 제 1 단락용 배선(41)을 형성하고 있다. 또한, 주사선(4)에 대하여도 제 2 단락용 배선(42)을 형성하고 있다. 그 밖의 구성 및 제조 방법은, 제 3 단락용 배선(43)을 형성하지 않는 것을 제외하면, 실시예 1과 마찬가지이기 때문에, 공통 구성 요소에 대해서는 도 19 및 도 20에 동일한 부호를 부여하고, 그들의 설명을 생략한다.

이와 같이 구성한 경우라도, 정전기가 발생하거나 절연 기판 표면에 전하가 축적되더라도, 이러한 전하를 제 1 및 제 2 단락용 배선(41, 42)을 거쳐서 기판 외주측에 확산시킬 수 있기 때문에, 데이터선 구동 회로(10), 주사선 구동 회로(11) 및 주사선(4)에 대해서 지나친 전류가 돌발적으로 흐르는 일이 없다. 그 때문에, 데이터선 구동 회로(10), 주사선 구동 회로(11) 및 주사선(4)을 보호할 수 있다.

(액정 장치의 전체 구성)

다음에, 액정 장치의 전체 구성에 대해서 도 21을 이용하여 설명한다. 또, 도 21의 (a)는 액티브 매트릭스 기판(7)을 그 위에 형성된 각 구성 요소와 동시에 대향 기판의 측으로부터 본 평면도이고, 도 21의 (b)는 대향 기판을 포함하여 나타내는 도 21의 (a)의 H-H'선에 따른 단면도이다.

도 21의 (a) 및 도 21의 (b)에 도시하는 바와 같이, 상기 실시예의 액티브 매트릭스 기판(7) 위에는, 그 둘레를 따라 밀봉재(sealing agent)(80)가 마련되어 있고, 그 내측에 병행하게 프레임(frame)으로서의 차광막(light shielding film)(81)이 마련되어 있다. 밀봉재(80)의 외측의 영역에는, 데이터선 구동 회로(10) 및 단자(13, 14, 15)가 액티브 매트릭스 기판(7)의 1변을 따라 마련되어 있고, 주사선 구동 회로(11)가 이 1변에 인접하는 2변을 따라 마련되어 있다. 주사선(4)에 공급되는 주사 신호 지연이 문제가 되지 않는다면, 주사선 구동 회로(11)는 한 쪽만이라도 무방한 것은 말할 필요도 없다. 또한, 데이터선 구동 회로(10)를 화상 표시 영역의 변을 따라 양측에 배열하더라도 좋다. 예컨대, 기수열(奇數列)의 데이터선(3)은 화상 표시 영역의 한쪽의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하고, 우수열의 데이터선(3)은 상기 화상 표시 영역의 반대측의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하도록 하더라도 좋다. 이와 같이 데이터선(3)을 빗살(comb) 형상으로 구동하도록 하면, 데이터선 구동 회로의 점유 면적을 확장할 수 있기 때문에, 복잡한 회로를 구성하는 것이 가능해진다. 또한, 액티브 매트릭스 기판(7)이 남은 1변에는 화상표시 영역의 양측에 마련된 주사선 구동 회로(11) 사이를 연결하기 위한 복수의 배선(82)이 마련되어 있다. 또한, 대향 기판(83)의 코너부중 적어도 1개소에는, TFT 어레이 기판(7)과 대향 기판(83) 사이에서 전기적 도통(electrically connecting)을 취하기 위한 도통재(conductive material)(84)가 마련되어 있다. 그리고, 밀봉재(80)와 거의 동일한 윤곽을 갖는 대향 기판(83)이 해당 밀봉재(80)에 의해 액티브 매트릭스 기판(7)에 고착되어 있다. 또한, TFT 어레이 기판(7)과 대향 기판(83) 사이의 액정(85)은 밀봉재(80)의 개구부에서 봉지재(sealant)(86)에 의해 밀봉되어 있다.

(액정 장치의 사용예)

상기 실시예에 따른 액정 장치를 투과형으로서 구성한 경우의 전자기기로의 사용예를, 도 22 및 도 23을 참조하여 설명한다.

상기 실시예의 액정 장치를 이용하여 구성되는 전자기기는, 도 22의 블럭도에 도시하는 바와 같이 표시 정보 출력원(100), 표시 정보 처리 회로(102), 표시 구동 장치(104), 액정 표시 패널(106), 클럭 발생 회로(108) 및 전원 회로(110)를 포함하여 구성된다. 표시 정보 출력원(100)은, ROM, RAM 등의 메모리, 텔레비전 신호 등을 동조시켜 출력하는 동조 회로 등을 포함하여 구성되고, 클럭 발생 회로(108)로부터의 클럭에 근거하여 표시 정보를 처리해서 출력한다. 이 표시 정보 처리 회로(102)는, 예컨대 증폭ㆍ극성 반전 회로(amplification/polarity reverse circuit), 상전개 회로(phase expansion), 로테이션 회로(rotationcircuit), 감마 보정 회로(gamma correction circuit) 혹은 클램프 회로(clamp circuit) 등을 포함하여 구성되고, 액정 표시 패널(106)을 구동한다. 전원 회로(11)는 상술한 각 회로에 전력을 공급한다.

이러한 구성의 전자기기로서는, 도 23에 나타내는 투사형 액정 표시 장치(액정 프로젝터), 멀티미디어 대응 퍼스널컴퓨터(PC) 및 엔지니어링ㆍ워크스테이션(EWS), 페이퍼(paper) 혹은 휴대전화, 워드 프로세서, 텔레비전, 뷰파인더형(view finder-type) 또는 모니터 직시형(monitor direct-view-type) 비디오 테이프 레코더, 전자수첩, 전자 탁상계산기, 자동차 네비게이션 장치(car navigator), POS 단말, 터치 패널(touch panel)을 구비한 장치 등을 들 수 있다. 상기 실시예의 액정 장치의 사용에 의해, 정전 파괴 등에 기인하는 표시 결함이 적고, 고화질, 고성능의 액정 표시부를 갖는 전자기기를 실현할 수 있다.

도 23에 나타내는 투사형 액정 표시 장치는, 액정 표시 패널을 라이트 밸브로서 이용한 투사형 프로젝터이며, 예컨대 3장 프리즘 방식의 광학계(three-prism optical system)를 이용하고 있다. 도 23에 있어서, 투사형 액정 표시 장치(200)에서는, 백색 광원(white light source)의 램프 유닛(lamp unit)(202)으로부터 사출된 투사광이 라이트 가이드(light guide)(204)의 내부에서, 복수의 미러(mirror)(206) 및 2장의 다이클로익 미러(two dichroic mirrors)(208)에 의해서, R(적색), G(녹색), B(청색)의 3원색으로 분리되어(광 분리 수단), 각각의 색의 화상을 표시하는 3장의 액정 표시 패널(210R, 210G, 210B)에 가이드된다. 그리고, 각각의 액정 표시 패널(210R, 210G, 210B)에 의해서 변조된 광은 다이클로익 프리즘(dichroic prism)(212)(광합성 수단)에 3 방향으로부터 입사된다. 다이클로익 프리즘(212)에서는 R 및 B의 광이 90°꺽이고, G의 광은 직진하기 때문에, 각 색의 광이 합성되어 투사 렌즈(214)를 통해서 스크린 등에 컬러 화상이 투사된다.

특히 투사형 액정 표시 장치의 경우, 화상이 확대 투사되기 위해서 표시 결함이 사용자의 눈에 띄기 쉬운 경향이 있지만, 상기 실시예의 액정 표시 패널의 사용에 의해, 정전 파괴 등에 기인하는 표시 결함이 적고, 화질이 우수한 투사 화상을 얻을 수 있다.

또, 본 발명의 기술 범위는 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지의 변경을 가하는 것이 가능하다. 예컨대, 상기 실시예에서 예시한 액티브 매트릭스 기판을 구성하는 각종 막의 재료, 막두께 등이 구체적인 기재에 대해서는 적절히 변경 가능하다. 또한, 배선층의 구성에 따라서, 에칭 정지층 및 단락용 배선의 구성 재료도 적절히 변경해도 된다. 그리고, 상기 실시예의 제조 프로세스 예는 더 공정을 추가하지 않고 종료한 예를 나타내었지만, 제조 프로세스가 다소 복잡화하는 것을 허용하면, 에칭 정지층의 형성, 단락용 배선의 형성ㆍ절단에는, 기타 여러 가지의 방법을 채용하는 것이 가능하다.

또한, 상기 실시예에서는, 원재료 기판으로서 접합 SOQ 기판을 이용하고, 석영 기판과 매립 산화막과의 사이가 접합 계면인 예를 들었지만, 접합 SOQ 기판의 경우에 한정되지 않고, 하지 산화막의 성막 방법에 따라서는 기판과 하지 산화막의 계면으로의 에칭액이 스며드는 것이 문제로 되는 것도 있고, 예컨대 다결정 실리콘TFT형 액정 장치용 기판 등에 대해서도 본 발명의 구성을 유효히 적용할 수 있다.

또한, 본 발명의 적용 범위로서는, 액정 장치용 기판에 한정되지 않고, 일렉트로루미넨스(electroluminescence device), 플라즈마 디스플레이 등 여러 가지의 전기 광학 장치에 적용 가능하다. 또한, SOI 기판을 이용하여, 예컨대 고주파용 반도체 장치를 제조하는 경우 등 반도체 장치에도 적용 가능하다.

이상 상세히 설명한 바와 같이, 본 발명에 의하면, 단락용 배선과 하지 산화막과의 사이에 에칭 정지층이 개재되고, 이 에칭 정지층이 단락용 배선 표면에 형성된 산화막의 에칭에 대한 내성을 갖고 있기 때문에, 산화막 에칭은 에칭 정지층인 곳에서 정지하여, 하지 산화막과 기판과의 접합 계면까지는 에칭이 진행하는 일이 없다. 이에 의해, 단락용 배선의 절단 공정에 따른 절연막의 크랙이나 박리의 발생이 확실히 방지되어, 제조 공정중의 정전기 및 전하로부터 기판을 보호할 수 있다. 또한, 이러한 정전기 대책을 행하더라도, 제조 프로세스가 그정도로 복잡화되는 일이 없고, 제조 비용이나 TAT의 증대를 억제할 수 있다.

Claims (18)

1. 기판과, 상기 기판 상에 마련된 하지(下地) 산화막과, 복수의 신호선과, 상기 하지 산화막 상에 마련되고, 제조 공정 중에 상기 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선을 갖는 반도체 장치에 있어서,

   상기 단락용 배선을 덮는 절연막에, 상기 신호선의 단락 상태를 해제하는 때에 에칭에 의해 상기 단락용 배선을 절단하기 위한 구멍이 마련되고, 상기 단락용 배선과 상기 하지 산화막과의 사이에, 상기 단락용 배선 표면에 형성된 산화막의 에칭에 대한 내성(耐性)을 갖는 막으로 이루어지는 에칭 정지층이, 적어도 상기 구멍보다 넓은 영역에 걸쳐 마련된 것을 특징으로 하는

   반도체 장치.
2. 제 1 항에 있어서,

   상기 에칭 정지층이, 상기 단락용 배선의 하층(下層)쪽에 위치하며, 상기 반도체 장치에 있어서의 상기 단락용 배선의 형성 개소(箇所) 이외의 개소에서 이용되는 임의의 막으로 형성된 것을 특징으로 하는 반도체 장치.
3. 한 쌍의 기판 사이에 전기 광학 재료가 협지되어 이루어진 전기 광학 장치의한쪽 기판을 구성하되, 기판과, 상기 기판 상에 마련된 하지 산화막과, 복수의 신호선과, 상기 하지 산화막 상에 마련되어, 제조 공정 중에 상기 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선을 갖는 전기 광학 장치용 기판에 있어서,

   상기 단락용 배선을 덮는 절연막에, 상기 신호선의 단락 상태를 해제하는 때에 에칭에 의해 상기 단락용 배선을 절단하기 위한 구멍이 마련되고, 상기 단락용 배선과 상기 하지 산화막 사이에, 상기 단락용 배선 표면에 형성된 산화막의 에칭에 대한 내성을 갖는 막으로 이루어지는 에칭 정지층이, 적어도 상기 구멍보다도 넓은 영역에 걸쳐 마련된 것을 특징으로 하는

   전기 광학 장치용 기판.
4. 제 3 항에 있어서,

   상기 에칭 정지층이, 상기 단락용 배선의 하층 쪽에 위치하며, 상기 전기 광학 장치용 기판에 있어서의 상기 단락용 배선의 형성 개소 이외의 개소에서 이용되는 임의의 막으로 형성된 것을 특징으로 하는 전기 광학 장치용 기판.
5. 한 쌍의 기판 사이에 액정이 협지되어 이루어진 액정 장치의 한쪽 기판을 구성하되, 기판과, 상기 기판 상에 마련된 하지 산화막과, 복수의 신호선과, 상기 하지 산화막 상에 마련되어, 제조 공정 중에 상기 복수의 신호선 사이를 전기적으로접속하는 단락용 배선을 갖는 액정 장치용 기판에 있어서,

   상기 단락용 배선을 덮는 절연막에, 상기 신호선의 단락 상태를 해제하는 때에 에칭에 의해 상기 단락용 배선을 절단하기 위한 구멍이 마련되고, 상기 단락용 배선과 상기 하지 산화막과의 사이에, 상기 단락용 배선 표면에 형성된 산화막의 에칭에 대한 내성을 갖는 막으로 이루어지는 에칭 정지층이, 적어도 상기 구멍보다도 넓은 영역에 걸쳐 마련된 것을 특징으로 하는

   액정 장치용 기판.
6. 제 5 항에 있어서,

   상기 에칭 정지층이, 상기 단락용 배선의 하층 측에 위치하며, 상기 액정 장치용 기판에 있어서의 상기 단락용 배선의 형성 개소 이외의 개소에서 이용되는 임의의 막으로 형성된 것을 특징으로 하는 액정 장치용 기판.
7. 제 6 항에 있어서,

   실리콘 막을 반도체 능동막으로 하는 박막 트랜지스터를 구비하고, 상기 에칭 정지층이 상기 반도체 능동막과 동일한 층의 실리콘 막으로 형성되고, 또한 상기 단락용 배선이 상기 박막 트랜지스터의 게이트 전극 재료로 형성된 것을 특징으로 하는 액정 장치용 기판.
8. 제 7 항에 있어서,

   상기 단락용 배선과 상기 에칭 정지층과의 사이에 상기 박막 트랜지스터의 게이트 절연막을 이루는 절연막이 개재되어 있는 것을 특징으로 하는 액정 장치용 기판.
9. 제 7 항 또는 제 8 항에 있어서,

   상기 실리콘 막이 단결정 실리콘 막인 것을 특징으로 하는 액정 장치용 기판.
10. 제 9 항에 있어서,

    상기 기판과, 상기 하지 산화막과, 상기 단결정 실리콘 막이 상기 기판과 상기 하지 산화막과의 사이에 접합 계면(界面)을 갖는 접합 SOI 기판을 원재료 기판으로 해서 구성된 것을 특징으로 하는 액정 장치용 기판.
11. 제 5 항에 있어서,

    상기 신호선의 일부가 상기 단락용 배선과는 상이한 배선층으로 형성되고,상기 신호선과 상기 단락용 배선이 이들 사이에 개재된 절연막을 관통하는 콘택트 홀을 통해 전기적으로 접속된 것을 특징으로 하는 액정 장치용 기판.
12. 한 쌍의 기판 사이에 액정이 협지되어 이루어진 액정 장치의 한쪽 기판을 구성하되, 기판과, 상기 기판 상에 마련된 하지 산화막과, 복수의 신호선과, 상기 하지 산화막 상에 마련되어, 제조 공정 중에 상기 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선을 갖는 액정 장치용 기판의 제조 방법에 있어서,

    상기 하지 절연막 상에, 상기 단락용 배선 표면에 형성되는 산화막의 에칭에 대한 내성을 갖는 막으로 이루어지는 에칭 정지층을 형성하는 공정과,

    상기 하지 절연막 상에 상기 에칭 정지층상을 횡단하도록 상기 단락용 배선을 형성하는 공정과,

    상기 단락용 배선을 덮는 절연막을 형성하는 공정과,

    상기 절연막에, 상기 신호선의 단락 상태를 해제하는 때에 에칭에 의해 상기 단락용 배선을 절단하기 위한 구멍을 상기 에칭 정지층의 형성 영역 상에 형성하는 공정과,

    상기 단락용 배선의 표면에 형성된 산화막을, 상기 구멍을 통해 에칭하여 제거하는 공정과,

    상기 단락용 배선을 상기 구멍을 통해 절단하는 공정

    을 포함하는 것을 특징으로 하는 액정 장치용 기판의 제조 방법.
13. 제 12 항에 있어서,

    상기 에칭 정지층을, 상기 단락용 배선의 형성 전에 형성하고, 상기 액정 장치용 기판에 있어서의 상기 단락용 배선의 형성 개소 이외의 개소에서 이용되는 임의의 막으로 형성하는 것을 특징으로 하는 액정 장치용 기판의 제조 방법.
14. 한 쌍의 기판 사이에 액정이 협지되어 이루어진 액정 장치의 한쪽의 기판을 구성하되, 기판과, 상기 기판 상에 마련된 하지 산화막과, 복수의 신호선과, 이들 복수의 신호선 각각에 접속된 복수의 화소 전극과, 상기 하지 산화막 상에 마련되어, 제조 공정 중에 상기 복수의 신호선 사이를 전기적으로 접속하는 단락용 배선과, 실리콘 막을 반도체 능동막으로 하는 박막 트랜지스터를 갖는 액정 장치용 기판의 제조 방법에 있어서,

    하지 절연막상의 실리콘 막을 패터닝함으로써, 박막 트랜지스터의 반도체 능동막을 형성함과 동시에, 실리콘 산화막의 에칭에 대한 내성을 갖는 에칭 정지층을 형성하는 공정과,

    잔존하는 상기 실리콘 막의 표면에 실리콘 산화막을 형성하는 공정과,

    전면(全面)에 박막 트랜지스터의 게이트 전극 재료막을 성막하여, 이것을 패터닝함으로써, 상기 신호선을 이루는 주사선 및 박막 트랜지스터의 게이트 전극을 형성함과 동시에, 상기 에칭 정지층상을 횡단하도록 단락용 배선을 형성하는 공정과,

    상기 박막 트랜지스터의 반도체 능동막중에 불순물을 도입하여 소스 영역 및 드레인 영역을 형성하는 공정과,

    상기 박막 트랜지스터 및 상기 단락용 배선을 덮는 제 1 층간 절연막을 형성하는 공정과,

    상기 제 1 층간 절연막을 패터닝함으로써, 상기 제 1 층간 절연막을 관통하여 박막 트랜지스터의 소스 영역에 도달하는 소스 콘택트 홀을 형성하는 공정과,

    도전막을 성막하여 이것을 패터닝함으로써, 상기 소스 콘택트 홀을 통해 상기 소스 영역과 전기적으로 접속되는 상기 신호선을 이루는 데이터 선을 형성함과 동시에 단자를 형성하는 공정과,

    이들 상기 데이터선 및 단자를 덮는 제 2 층간 절연막을 형성하는 공정과,

    상기 제 2 층간 절연막 및 제 1 층간 절연막을 패터닝함으로써, 이들 층간 절연막을 관통하여 박막 트랜지스터의 드레인 영역에 도달하는 드레인 콘택트 홀을 형성함과 동시에, 상기 신호선의 단락 상태를 해제하는 때에 에칭에 의해 상기 단락용 배선을 절단하기 위한 구멍을 상기 에칭 정지층의 형성 영역 상에 형성하는 공정과,

    상기 드레인 콘택트 홀을 통해 상기 드레인 영역과 전기적으로 접속되는 화소 전극을 형성하는 공정과,

    상기 제 2 층간 절연막 상에 마스크 패턴을 형성하여 제 2 층간 절연막의 습식 에칭을 행함으로써, 상기 단자 표면을 노출(露出)시킴과 동시에, 상기 구멍을통해 상기 단락용 배선 표면에 형성된 자연 산화막을 제거하는 공정과,

    상기 구멍을 거쳐 상기 단락용 배선의 에칭을 행함으로써, 상기 단락용 배선을 절단하는 공정

    을 포함하는 것을 특징으로 하는 액정 장치용 기판의 제조 방법.
15. 제 14 항에 있어서,

    상기 박막 트랜지스터의 반도체 능동막 및 에칭 정지층을 이루는 실리콘 막이 단결정 실리콘 막이고, 원재료 기판으로서 접합 SOI 기판을 이용하는 것을 특징으로 하는 액정 장치용 기판의 제조 방법.
16. 한 쌍의 기판 사이에 액정이 협지되어 이루어진 액정 장치에 있어서,

    상기 한 쌍의 기판 중 적어도 한쪽의 기판이 청구항 5 내지 11 중 어느 한 항에 기재된 액정 장치용 기판인 것을 특징으로 하는 액정 장치.
17. 청구항 16에 기재된 액정 장치를 라이트 밸브(light valve)로서 구비하고, 광원부로부터 출사된 광을 상기 액정 장치에서 광 변조하고, 또한 변조한 광을 투사 광학 수단에 의해 투사면에 확대 투사하는 것을 특징으로 하는 투사형 액정 표시 장치.
18. 청구항 16에 기재된 액정 장치를 포함하는 것을 특징으로 하는 전자 기기.