JP4112283B2 - 表示装置用電極基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、おもに液晶表示装置に用いられる表示装置用電極基板に関し、詳しくは信号線駆動用ＩＣと信号線切替回路とを複数組備え、信号線選択方式により駆動される液晶表示装置の表示装置用電極基板に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置には、データ信号の書き込みを制御する画素トランジスタ（以下、画素ＴＦＴ）が各画素毎に形成されている。この画素ＴＦＴとしてアモルファスシリコンＴＦＴを用いた液晶表示装置では、画素の駆動回路として、信号線駆動用ＩＣ及び走査線駆動用ＩＣをフレキシブル配線基板上に実装して構成したテープ・キャリア・パッケージ（以下、ＴＣＰ）が用いられている。このＴＣＰを、画素ＴＦＴがマトリクス状に配置されたアレイ基板の外部接続端子に電気的に接続することによって、信号線駆動用ＩＣ及び走査線駆動用ＩＣがアレイ基板上の各画素ＴＦＴに対応して設けられた各画素電極にそれぞれ接続され、画素ＴＦＴを駆動するように構成されている。
【０００３】
【発明が解決しようとする課題】
図６は、従来例におけるアモルファスシリコンＴＦＴを用いた液晶表示装置の回路構成図である。また図７は、その概略構成図であり、とくに分割された表示エリアと信号線制御回路部との関係を示している。
【０００４】
図６において、アレイ基板１００上には、表示エリア１０１が設けられている。この表示エリア１０１内には、走査線Ｇ１，Ｇ２，…Ｇｎと信号線Ｓ１，Ｓ２，Ｓ３，…Ｓｎ（以下、総称Ｓ）がマトリクス状に配置されており、そのマトリクスの各格子毎に画素ＴＦＴ１０２と画素電極１０３が配置されている。画素電極１０３と相対して配置される共通電極１０４は、図示しない対向基板上に形成され、画素電極１０３と共通電極１０４との間には液晶層１０５が保持されている。また、画素電極１０３には補助容量１０６が並列に接続され、図示しない補助容量線を介して所定の補助容量電圧が与えられている。
【０００５】
表示エリア１０１の上端部には信号線制御回路部１１１が配置され、左端部には走査線駆動用ＩＣ１１５が接続されている。表示エリア１０１は、図７に示すように４つのブロックＬＬ，ＬＲ，ＲＬ，ＲＲに分割されており、信号線Ｓは各ブロック毎に所定数の信号線群に区分され、それぞれのブロック毎に配置された同一構成の信号線制御回路部１１１からデータ信号が供給される。なお、図７では、信号線制御回路部１１１のうち、信号線駆動用ＩＣ１１２と後述するＡＳＷ制御信号線１０７，１０８のみを示している。
【０００６】
信号線制御回路部１１１は、データ信号を各信号線毎に分けてシリアルに供給する信号線駆動用ＩＣ１１２と、各信号線群へ供給されるデータ信号を１水平走査期間内で各信号線群における総ての信号線に切り替えて出力する信号線切替回路１１３とで構成されている。このうち、信号線駆動用ＩＣ１１２は、ＴＣＰ１２０−１〜１２０−４に実装され、信号線切替回路１１３は、アレイ基板１００上に形成されている。ＴＣＰ１２０−１〜１２０−４は、その一方の側辺がアレイ基板１００の一辺に形成された外部接続端子に接続され、他方の側辺が外部回路基板２００に接続されている。
【０００７】
一方、走査線駆動用ＩＣ１１５は、画素ＴＦＴ１０２を導通させ、信号線Ｓからデータ信号を書き込ませる走査信号を、走査線Ｇ１，Ｇ２，…Ｇｎに順次出力する。走査線駆動用ＩＣ１１５は、ＴＣＰ１３０−１，１３０−２に実装されている。ＴＣＰ１３０−１，１３０−２は、その一方の側辺がアレイ基板１００の一辺に形成された外部接続端子に接続され、他方の側辺が外部回路基板３００に接続されている。
【０００８】
外部回路基板２００には、外部から入力されるクロック信号、タイミング信号、デジタルのデータ信号等に基づいて、各種タイミングの制御信号及びこれら制御信号に同期したデータ信号を出力するコントロールＩＣ２０１、及び図示しない電源回路やインターフェース回路等が実装されている。なお、コントロールＩＣ２０１から出力される各種タイミングの制御信号、及び図示しない電源回路からの電源電圧等は、図示しない配線を介して走査線駆動用ＩＣ１１５にも供給されている。
【０００９】
上記のようなアレイ基板１００を備えた液晶表示装置は、アレイ基板１００と図示しない対向基板とを所定間隔をもって対向配置し、その周囲をシール材で貼り合わせ、基板間に液晶層１０５を封入することで完成する。
【００１０】
図８は、１ブロック分の信号線切替回路１１３の回路構成図である。信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４，…Ｓｎ−１，Ｓｎは、隣接する２本の信号線からなる信号線群が信号線駆動用ＩＣ１１２からのデータ信号を伝送する信号配線Ｄ１，Ｄ２，…Ｄｍ（以下、総称Ｄ）にそれぞれ共通に接続されている。また、各信号線Ｓには、信号配線Ｄとの導通を制御するためのＡＳＷ（アナログスイッチ）１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４，…ＡＳＷｎ−１、ＡＳＷｎ（以下、総称ＡＳＷ）が接続されている。このＡＳＷは、外部回路基板２００上に配置されたコントロールＩＣ２０１から信号線駆動用ＩＣ１１２を介して供給されるＡＳＷ制御信号（ＡＳＷ１Ｕ，ＡＳＷ２Ｕ）によりオン・オフが制御され、オン時に信号線Ｓと信号配線Ｄとの間を導通させて、信号配線Ｄに供給されたデータ信号を信号線Ｓに供給するスイッチ手段である。信号線Ｓは、図示しない画素ＴＦＴを介して画素電極ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４，…ＰＩＸＮ−１，ＰＩＸＮに接続されている。ただし、ＰＩＸは図６の符号１０３に対応する。
【００１１】
ＡＳＷ１，ＡＳＷ３，…ＡＳＷｎ−１の制御電極はＡＳＷ制御信号線１０８に共通に接続され、ＡＳＷ２，ＡＳＷ４，…ＡＳＷｎの制御電極はＡＳＷの制御信号線１０７に共通に接続されている。各ＡＳＷの導通は、それぞれ接続するＡＳＷ制御信号線に供給されたＡＳＷ制御信号により制御される。
【００１２】
図９は、１ブロック分の信号線切替回路１１３を駆動する場合のタイミングチャートである。１水平走査期間のうち、前半の書き込み期間ではＡＳＷ制御信号ＡＳＷ１Ｕがオンレベルとなり、ＡＳＷ２，ＡＳＷ４，…ＡＳＷｎに接続する画素電極ＰＩＸ２，ＰＩＸ４，…ＰＩＸＮにデータ信号（ｄａｔａ１）が書き込まれる。また、後半の書き込み期間では、ＡＳＷ制御信号ＡＳＷ２Ｕがオンレベルとなり、ＰＩＸ１，ＰＩＸ３，…ＰＩＸＮ−１にデータ信号（ｄａｔａ２）が書き込まれる。この様な駆動方式は信号線選択方式と呼ばれ、外部からアレイ基板１００に接続する信号配線Ｄの実装本数を削減することができる。なお、この例では２本の信号線を交互に選択する２選択の構成について示したが、３選択以上の構成としてもよい。
【００１３】
ところで、ＡＳＷ制御信号は、外部回路基板２００に実装されたコントロールＩＣ２０１からの長い配線により伝送されているため、図７のように、各ブロックの端部からＡＳＷ制御信号が入力されると、Ａ地点とＢ地点ではＡＳＷ制御信号線の負荷が大きく異なり、ＡＳＷ制御信号の波形に生じるなまりにも違いが生じることになる。この結果、例えば図７のＡ地点では負荷が軽く、Ｂ地点では負荷が重くなり、ブロックＬＬとＬＲとの境界線付近の画素ではＡＳＷの導通状態に差が生じてしまう。この結果、負荷が重くなる側ではデータ信号の書き込み不足が生じ、これが境界線付近での表示ムラとして認識されてしまうという問題点があった。
【００１４】
この発明の目的は、複数のブロックに分けられた信号線を信号線選択方式で駆動する液晶表示装置において、ブロックの境界線付近での表示ムラを解消することができる表示装置用電極基板を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、少なくとも、マトリクス状に配線された複数の走査線と複数の信号線と、このマトリクスの各格子毎に配置された複数の画素トランジスタと、前記各画素トランジスタに対応して配置された複数の画素電極とが主面上に形成されるとともに、複数の前記信号線において各ｎ本の信号線からなる複数の信号線群が１つのブロックとしてブロック分けされ、前記信号線群の各信号線に対しデータ信号をシリアルに供給する信号線駆動用ＩＣ、及び、当該信号線駆動用ＩＣから供給されるデータ信号を１水平走査期間内において前記信号線群の各信号線に切り替えて出力する信号線切替回路が前記信号線群毎に設けられた表示装置用電極基板であって、前記信号線駆動用ＩＣからのデータ信号を伝送する複数の信号配線を備え、前記信号線群の信号線ｎ本に対し前記複数の信号配線の１つが接続され、前記信号線切替回路は、外部から供給されるスイッチ制御信号によりオン・オフが制御され、オン時に前記信号線とこの信号線に対応する前記信号配線とを導通させて、前記信号配線に供給されたデータ信号を前記信号線に出力するスイッチ手段と、前記スイッチ手段とｎ−１個おきに共通に接続され、各々接続する前記スイッチ手段にスイッチ制御信号を供給するｎ本の制御信号線とを備え、１の前記信号線切替回路におけるｎ本の制御信号線は、隣接する他の信号線切替回路におけるｎ本の制御信号線と同一制御信号線毎に総て共通に接続されていることを特徴とする。
【００１６】
好ましい形態として、前記ｎ本の制御信号線を、数ブロック単位で共通に接続するように構成する。
【００１７】
請求項２の発明は、請求項１において、各ブロックの前記信号線群において、前記ｎ本の制御信号線の中央部から前記スイッチ制御信号が供給されることを特徴とする。
【００１８】
請求項３の発明は、請求項１において、各ブロックの前記信号線群において、前記ｎ本の制御信号線に供給される前記スイッチ制御信号は、１つの前記信号線駆動用ＩＣから供給されることを特徴とする。
【００１９】
好ましい形態として、前記スイッチ制御信号は、基板上の左端、右端又は中央部に配置された１つの前記信号線駆動用ＩＣから供給されるように構成する。
【００２１】
【発明の実施の形態】
以下、本発明に係わる表示装置用電極基板の実施形態について図面を参照しながら説明する。
【００２２】
なお、本実施形態に係わる表示装置用電極基板の基本構成は図６と同じであるため説明を省略する。ここでは、本実施形態に特徴的な構成を、図７に対応する図１〜図４及び図５を用いて説明するものとし、図６及び図７と同等部分を同一符号で説明する。また、図１〜図４についても、信号線制御回路部１１１のうち、信号線駆動用ＩＣ１１２とＡＳＷ制御信号線１０７，１０８のみを示している。
【００２３】
実施形態１
図１は、実施形態１に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００２４】
本実施形態において、各ブロックのＡＳＷ制御信号線１０７，１０８は、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されている。すなわち、各ブロックの隣り合うＡＳＷ制御信号線１０７は結合配線Ｃ１により接続され、同じく隣り合うＡＳＷ制御信号線１０８は結合配線Ｃ２により接続されている。
【００２５】
上記構成によれば、各ブロックの境界線付近にあるＡ地点とＢ地点において、隣接するＡＳＷ制御信号線１０７，１０８の負荷が急激に変動することがなく、Ａ地点とＢ地点における負荷の大きさをほぼ同等とすることができる。これにより、ＡＳＷ制御信号の波形に生じるなまりにも極端な差を生じることがなくるため、隣接するブロックとの境界線付近では、ＡＳＷの導通状態に差が生じなくなる。したがって、ブロックの境界線付近にあるＡ地点又はＢ地点の一方の側で信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【００２６】
なお、図１では、全ブロックのＡＳＷ制御信号線１０７，１０８をアレイ基板１０１上で共通に接続しているが、画面サイズが大きく、ブロックの分割数が多い場合には、数ブロック単位で共通に接続するように構成してもほぼ同等の効果を得ることができる。
【００２７】
実施形態２
図２は、実施形態２に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００２８】
本実施形態では、各ブロックのＡＳＷ制御信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されると共に、ＡＳＷ制御信号線１０７，１０８にＡＳＷ制御信号を供給する配線１０７ａ，１０８ａが、それぞれＡＳＷ制御信号線１０７，１０８の中央部に接続され、ＡＳＷ制御信号線１０７，１０８の中央部からＡＳＷ制御信号が供給されるように構成されている。
【００２９】
上記構成においても、各ブロックの境界線付近において、隣接するＡＳＷ制御信号線１０７，１０８の負荷の大きさが急激に変動しないため、隣接するブロックとの境界線付近では、ＡＳＷの導通状態に差が生じなくなる。したがって、ブロックの境界線付近において、一方の側で信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【００３０】
実施形態３
図３は、実施形態３に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００３１】
本実施形態では、各ブロックのＡＳＷ制御信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されると共に、ＡＳＷ制御信号線１０７，１０８にＡＳＷ制御信号を供給する配線１０７ａ，１０８ａが、左端にある信号線駆動用ＩＣ１１２に接続され、ＡＳＷ制御信号線１０７，１０８の左端からＡＳＷ制御信号が供給されるように構成されている。
【００３２】
上記構成において、ＡＳＷ制御信号線１０７，１０８のＡ地点とＢ地点とはで負荷の大きさが異なるため、画面の左端と右端とではＡＳＷの導通状態に差が生じることになり、画面全体として見た場合には画面の左右で表示ムラを生じることになる。しかし、隣接するブロックとの境界線付近においては負荷の大きさが急激に変動することがなく、ブロックの境界線付近での表示ムラを解消することができるため、従来例のように画面上に一定間隔で表示ムラが生じる場合に比べて、良好な表示品位を得ることができる。
【００３３】
なお、図３では、ＡＳＷ制御信号線１０７，１０８の左端からＡＳＷ制御信号がＡＳＷ制御信号を供給するようにしているが、ＡＳＷ制御信号は、ＡＳＷ制御信号線１０７，１０８の右端、又は中央部から供給するように構成しても同等の効果を得ることができる。
【００３４】
実施形態４
図４は、実施形態４に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００３５】
本実施形態では、各ブロックのＡＳＷ制御信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されておらず、ＡＳＷ制御信号線１０７，１０８にＡＳＷ制御信号を供給する配線１０７ａ，１０８ａが、ＡＳＷ制御信号線１０７，１０８の中央部に接続され、それぞれのブロックのＡＳＷ制御信号線１０７，１０８の中央部からＡＳＷ制御信号が供給されるように構成されている。
【００３６】
上記構成においては、各ブロックの境界線付近において、隣接するＡＳＷ制御信号線１０７，１０８の負荷の大きさが急激に変動することがなく、Ａ地点とＢ地点における負荷の大きさをほぼ同等とすることができるため、隣接するブロックとの境界線付近では、ＡＳＷの導通状態に差が生じなくなる。したがって、ブロックの境界線付近にあるＡ地点又はＢ地点の一方の側で信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【００３７】
次に、ＡＳＷ制御信号線１０７，１０８を共通に接続する場合の構成例について説明する。図５は、アレイ基板１００の部分断面図であり、ここでは実施形態１の例について示している。
【００３８】
図５に示すように、ブロックの境界線付近では、アレイ基板１００上の絶縁膜１０９上にＡＳＷ制御信号線１０７が形成されている。この隣接する２つのＡＳＷ制御信号線１０７は、コンタクトホール１１０を介して接続された結合配線Ｃ１により電気的に導通している。この結合配線Ｃ１は、図６に示す走査線Ｇと同層にあるため、走査線Ｇと同一のプロセスで形成することができる。なお、図５では、ＡＳＷ制御信号線１０７について示したが、ブロックの境界線付近にあるＡＳＷ制御信号線１０８についても同様の構造により共通化することができる。
【００３９】
【発明の効果】
以上説明したように、本発明に係わる表示装置用電極基板においては、各ブロックの境界線付近において、隣接するＡＳＷ制御信号線の負荷が急激に変動することがないため、ブロックの境界線付近で一方の側に信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【図面の簡単な説明】
【図１】実施形態１に係わる液晶表示装置の概略構成図。
【図２】実施形態２に係わる液晶表示装置の概略構成図。
【図３】実施形態３に係わる液晶表示装置の概略構成図。
【図４】実施形態４に係わる液晶表示装置の概略構成図。
【図５】アレイ基板の部分断面図。
【図６】従来例におけるアモルファスシリコンＴＦＴを用いた液晶表示装置の回路構成図。
【図７】従来例における液晶表示装置の概略構成図。
【図８】１ブロック分の信号線切替回路の回路構成図。
【図９】１ブロック分の信号線切替回路を駆動する場合のタイミングチャート。
【符号の説明】
１００…アレイ基板、１０１…表示エリア、１０２…画素ＴＦＴ、１１１…信号線制御回路部、１１２…信号線駆動用ＩＣ、１１３…信号線切替回路、１２０，１３０…ＴＣＰ、１０７，１０８…ＡＳＷ制御信号線、Ｓ…信号線、Ｇ…走査線、Ｄ…信号配線、Ｃ１，Ｃ２…結合配線、ＡＳＷ…アナログスイッチ
【発明の属する技術分野】
この発明は、おもに液晶表示装置に用いられる表示装置用電極基板に関し、詳しくは信号線駆動用ＩＣと信号線切替回路とを複数組備え、信号線選択方式により駆動される液晶表示装置の表示装置用電極基板に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置には、データ信号の書き込みを制御する画素トランジスタ（以下、画素ＴＦＴ）が各画素毎に形成されている。この画素ＴＦＴとしてアモルファスシリコンＴＦＴを用いた液晶表示装置では、画素の駆動回路として、信号線駆動用ＩＣ及び走査線駆動用ＩＣをフレキシブル配線基板上に実装して構成したテープ・キャリア・パッケージ（以下、ＴＣＰ）が用いられている。このＴＣＰを、画素ＴＦＴがマトリクス状に配置されたアレイ基板の外部接続端子に電気的に接続することによって、信号線駆動用ＩＣ及び走査線駆動用ＩＣがアレイ基板上の各画素ＴＦＴに対応して設けられた各画素電極にそれぞれ接続され、画素ＴＦＴを駆動するように構成されている。
【０００３】
【発明が解決しようとする課題】
図６は、従来例におけるアモルファスシリコンＴＦＴを用いた液晶表示装置の回路構成図である。また図７は、その概略構成図であり、とくに分割された表示エリアと信号線制御回路部との関係を示している。
【０００４】
図６において、アレイ基板１００上には、表示エリア１０１が設けられている。この表示エリア１０１内には、走査線Ｇ１，Ｇ２，…Ｇｎと信号線Ｓ１，Ｓ２，Ｓ３，…Ｓｎ（以下、総称Ｓ）がマトリクス状に配置されており、そのマトリクスの各格子毎に画素ＴＦＴ１０２と画素電極１０３が配置されている。画素電極１０３と相対して配置される共通電極１０４は、図示しない対向基板上に形成され、画素電極１０３と共通電極１０４との間には液晶層１０５が保持されている。また、画素電極１０３には補助容量１０６が並列に接続され、図示しない補助容量線を介して所定の補助容量電圧が与えられている。
【０００５】
表示エリア１０１の上端部には信号線制御回路部１１１が配置され、左端部には走査線駆動用ＩＣ１１５が接続されている。表示エリア１０１は、図７に示すように４つのブロックＬＬ，ＬＲ，ＲＬ，ＲＲに分割されており、信号線Ｓは各ブロック毎に所定数の信号線群に区分され、それぞれのブロック毎に配置された同一構成の信号線制御回路部１１１からデータ信号が供給される。なお、図７では、信号線制御回路部１１１のうち、信号線駆動用ＩＣ１１２と後述するＡＳＷ制御信号線１０７，１０８のみを示している。
【０００６】
信号線制御回路部１１１は、データ信号を各信号線毎に分けてシリアルに供給する信号線駆動用ＩＣ１１２と、各信号線群へ供給されるデータ信号を１水平走査期間内で各信号線群における総ての信号線に切り替えて出力する信号線切替回路１１３とで構成されている。このうち、信号線駆動用ＩＣ１１２は、ＴＣＰ１２０−１〜１２０−４に実装され、信号線切替回路１１３は、アレイ基板１００上に形成されている。ＴＣＰ１２０−１〜１２０−４は、その一方の側辺がアレイ基板１００の一辺に形成された外部接続端子に接続され、他方の側辺が外部回路基板２００に接続されている。
【０００７】
一方、走査線駆動用ＩＣ１１５は、画素ＴＦＴ１０２を導通させ、信号線Ｓからデータ信号を書き込ませる走査信号を、走査線Ｇ１，Ｇ２，…Ｇｎに順次出力する。走査線駆動用ＩＣ１１５は、ＴＣＰ１３０−１，１３０−２に実装されている。ＴＣＰ１３０−１，１３０−２は、その一方の側辺がアレイ基板１００の一辺に形成された外部接続端子に接続され、他方の側辺が外部回路基板３００に接続されている。
【０００８】
外部回路基板２００には、外部から入力されるクロック信号、タイミング信号、デジタルのデータ信号等に基づいて、各種タイミングの制御信号及びこれら制御信号に同期したデータ信号を出力するコントロールＩＣ２０１、及び図示しない電源回路やインターフェース回路等が実装されている。なお、コントロールＩＣ２０１から出力される各種タイミングの制御信号、及び図示しない電源回路からの電源電圧等は、図示しない配線を介して走査線駆動用ＩＣ１１５にも供給されている。
【０００９】
上記のようなアレイ基板１００を備えた液晶表示装置は、アレイ基板１００と図示しない対向基板とを所定間隔をもって対向配置し、その周囲をシール材で貼り合わせ、基板間に液晶層１０５を封入することで完成する。
【００１０】
図８は、１ブロック分の信号線切替回路１１３の回路構成図である。信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４，…Ｓｎ−１，Ｓｎは、隣接する２本の信号線からなる信号線群が信号線駆動用ＩＣ１１２からのデータ信号を伝送する信号配線Ｄ１，Ｄ２，…Ｄｍ（以下、総称Ｄ）にそれぞれ共通に接続されている。また、各信号線Ｓには、信号配線Ｄとの導通を制御するためのＡＳＷ（アナログスイッチ）１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４，…ＡＳＷｎ−１、ＡＳＷｎ（以下、総称ＡＳＷ）が接続されている。このＡＳＷは、外部回路基板２００上に配置されたコントロールＩＣ２０１から信号線駆動用ＩＣ１１２を介して供給されるＡＳＷ制御信号（ＡＳＷ１Ｕ，ＡＳＷ２Ｕ）によりオン・オフが制御され、オン時に信号線Ｓと信号配線Ｄとの間を導通させて、信号配線Ｄに供給されたデータ信号を信号線Ｓに供給するスイッチ手段である。信号線Ｓは、図示しない画素ＴＦＴを介して画素電極ＰＩＸ１，ＰＩＸ２，ＰＩＸ３，ＰＩＸ４，…ＰＩＸＮ−１，ＰＩＸＮに接続されている。ただし、ＰＩＸは図６の符号１０３に対応する。
【００１１】
ＡＳＷ１，ＡＳＷ３，…ＡＳＷｎ−１の制御電極はＡＳＷ制御信号線１０８に共通に接続され、ＡＳＷ２，ＡＳＷ４，…ＡＳＷｎの制御電極はＡＳＷの制御信号線１０７に共通に接続されている。各ＡＳＷの導通は、それぞれ接続するＡＳＷ制御信号線に供給されたＡＳＷ制御信号により制御される。
【００１２】
図９は、１ブロック分の信号線切替回路１１３を駆動する場合のタイミングチャートである。１水平走査期間のうち、前半の書き込み期間ではＡＳＷ制御信号ＡＳＷ１Ｕがオンレベルとなり、ＡＳＷ２，ＡＳＷ４，…ＡＳＷｎに接続する画素電極ＰＩＸ２，ＰＩＸ４，…ＰＩＸＮにデータ信号（ｄａｔａ１）が書き込まれる。また、後半の書き込み期間では、ＡＳＷ制御信号ＡＳＷ２Ｕがオンレベルとなり、ＰＩＸ１，ＰＩＸ３，…ＰＩＸＮ−１にデータ信号（ｄａｔａ２）が書き込まれる。この様な駆動方式は信号線選択方式と呼ばれ、外部からアレイ基板１００に接続する信号配線Ｄの実装本数を削減することができる。なお、この例では２本の信号線を交互に選択する２選択の構成について示したが、３選択以上の構成としてもよい。
【００１３】
ところで、ＡＳＷ制御信号は、外部回路基板２００に実装されたコントロールＩＣ２０１からの長い配線により伝送されているため、図７のように、各ブロックの端部からＡＳＷ制御信号が入力されると、Ａ地点とＢ地点ではＡＳＷ制御信号線の負荷が大きく異なり、ＡＳＷ制御信号の波形に生じるなまりにも違いが生じることになる。この結果、例えば図７のＡ地点では負荷が軽く、Ｂ地点では負荷が重くなり、ブロックＬＬとＬＲとの境界線付近の画素ではＡＳＷの導通状態に差が生じてしまう。この結果、負荷が重くなる側ではデータ信号の書き込み不足が生じ、これが境界線付近での表示ムラとして認識されてしまうという問題点があった。
【００１４】
この発明の目的は、複数のブロックに分けられた信号線を信号線選択方式で駆動する液晶表示装置において、ブロックの境界線付近での表示ムラを解消することができる表示装置用電極基板を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、少なくとも、マトリクス状に配線された複数の走査線と複数の信号線と、このマトリクスの各格子毎に配置された複数の画素トランジスタと、前記各画素トランジスタに対応して配置された複数の画素電極とが主面上に形成されるとともに、複数の前記信号線において各ｎ本の信号線からなる複数の信号線群が１つのブロックとしてブロック分けされ、前記信号線群の各信号線に対しデータ信号をシリアルに供給する信号線駆動用ＩＣ、及び、当該信号線駆動用ＩＣから供給されるデータ信号を１水平走査期間内において前記信号線群の各信号線に切り替えて出力する信号線切替回路が前記信号線群毎に設けられた表示装置用電極基板であって、前記信号線駆動用ＩＣからのデータ信号を伝送する複数の信号配線を備え、前記信号線群の信号線ｎ本に対し前記複数の信号配線の１つが接続され、前記信号線切替回路は、外部から供給されるスイッチ制御信号によりオン・オフが制御され、オン時に前記信号線とこの信号線に対応する前記信号配線とを導通させて、前記信号配線に供給されたデータ信号を前記信号線に出力するスイッチ手段と、前記スイッチ手段とｎ−１個おきに共通に接続され、各々接続する前記スイッチ手段にスイッチ制御信号を供給するｎ本の制御信号線とを備え、１の前記信号線切替回路におけるｎ本の制御信号線は、隣接する他の信号線切替回路におけるｎ本の制御信号線と同一制御信号線毎に総て共通に接続されていることを特徴とする。
【００１６】
好ましい形態として、前記ｎ本の制御信号線を、数ブロック単位で共通に接続するように構成する。
【００１７】
請求項２の発明は、請求項１において、各ブロックの前記信号線群において、前記ｎ本の制御信号線の中央部から前記スイッチ制御信号が供給されることを特徴とする。
【００１８】
請求項３の発明は、請求項１において、各ブロックの前記信号線群において、前記ｎ本の制御信号線に供給される前記スイッチ制御信号は、１つの前記信号線駆動用ＩＣから供給されることを特徴とする。
【００１９】
好ましい形態として、前記スイッチ制御信号は、基板上の左端、右端又は中央部に配置された１つの前記信号線駆動用ＩＣから供給されるように構成する。
【００２１】
【発明の実施の形態】
以下、本発明に係わる表示装置用電極基板の実施形態について図面を参照しながら説明する。
【００２２】
なお、本実施形態に係わる表示装置用電極基板の基本構成は図６と同じであるため説明を省略する。ここでは、本実施形態に特徴的な構成を、図７に対応する図１〜図４及び図５を用いて説明するものとし、図６及び図７と同等部分を同一符号で説明する。また、図１〜図４についても、信号線制御回路部１１１のうち、信号線駆動用ＩＣ１１２とＡＳＷ制御信号線１０７，１０８のみを示している。
【００２３】
実施形態１
図１は、実施形態１に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００２４】
本実施形態において、各ブロックのＡＳＷ制御信号線１０７，１０８は、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されている。すなわち、各ブロックの隣り合うＡＳＷ制御信号線１０７は結合配線Ｃ１により接続され、同じく隣り合うＡＳＷ制御信号線１０８は結合配線Ｃ２により接続されている。
【００２５】
上記構成によれば、各ブロックの境界線付近にあるＡ地点とＢ地点において、隣接するＡＳＷ制御信号線１０７，１０８の負荷が急激に変動することがなく、Ａ地点とＢ地点における負荷の大きさをほぼ同等とすることができる。これにより、ＡＳＷ制御信号の波形に生じるなまりにも極端な差を生じることがなくるため、隣接するブロックとの境界線付近では、ＡＳＷの導通状態に差が生じなくなる。したがって、ブロックの境界線付近にあるＡ地点又はＢ地点の一方の側で信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【００２６】
なお、図１では、全ブロックのＡＳＷ制御信号線１０７，１０８をアレイ基板１０１上で共通に接続しているが、画面サイズが大きく、ブロックの分割数が多い場合には、数ブロック単位で共通に接続するように構成してもほぼ同等の効果を得ることができる。
【００２７】
実施形態２
図２は、実施形態２に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００２８】
本実施形態では、各ブロックのＡＳＷ制御信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されると共に、ＡＳＷ制御信号線１０７，１０８にＡＳＷ制御信号を供給する配線１０７ａ，１０８ａが、それぞれＡＳＷ制御信号線１０７，１０８の中央部に接続され、ＡＳＷ制御信号線１０７，１０８の中央部からＡＳＷ制御信号が供給されるように構成されている。
【００２９】
上記構成においても、各ブロックの境界線付近において、隣接するＡＳＷ制御信号線１０７，１０８の負荷の大きさが急激に変動しないため、隣接するブロックとの境界線付近では、ＡＳＷの導通状態に差が生じなくなる。したがって、ブロックの境界線付近において、一方の側で信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【００３０】
実施形態３
図３は、実施形態３に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００３１】
本実施形態では、各ブロックのＡＳＷ制御信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されると共に、ＡＳＷ制御信号線１０７，１０８にＡＳＷ制御信号を供給する配線１０７ａ，１０８ａが、左端にある信号線駆動用ＩＣ１１２に接続され、ＡＳＷ制御信号線１０７，１０８の左端からＡＳＷ制御信号が供給されるように構成されている。
【００３２】
上記構成において、ＡＳＷ制御信号線１０７，１０８のＡ地点とＢ地点とはで負荷の大きさが異なるため、画面の左端と右端とではＡＳＷの導通状態に差が生じることになり、画面全体として見た場合には画面の左右で表示ムラを生じることになる。しかし、隣接するブロックとの境界線付近においては負荷の大きさが急激に変動することがなく、ブロックの境界線付近での表示ムラを解消することができるため、従来例のように画面上に一定間隔で表示ムラが生じる場合に比べて、良好な表示品位を得ることができる。
【００３３】
なお、図３では、ＡＳＷ制御信号線１０７，１０８の左端からＡＳＷ制御信号がＡＳＷ制御信号を供給するようにしているが、ＡＳＷ制御信号は、ＡＳＷ制御信号線１０７，１０８の右端、又は中央部から供給するように構成しても同等の効果を得ることができる。
【００３４】
実施形態４
図４は、実施形態４に係わる液晶表示装置の概略構成図であり、分割された表示エリアと信号線制御回路部との関係を示している。
【００３５】
本実施形態では、各ブロックのＡＳＷ制御信号線１０７，１０８が、それぞれ同一のＡＳＷ制御信号線毎に総て共通に接続されておらず、ＡＳＷ制御信号線１０７，１０８にＡＳＷ制御信号を供給する配線１０７ａ，１０８ａが、ＡＳＷ制御信号線１０７，１０８の中央部に接続され、それぞれのブロックのＡＳＷ制御信号線１０７，１０８の中央部からＡＳＷ制御信号が供給されるように構成されている。
【００３６】
上記構成においては、各ブロックの境界線付近において、隣接するＡＳＷ制御信号線１０７，１０８の負荷の大きさが急激に変動することがなく、Ａ地点とＢ地点における負荷の大きさをほぼ同等とすることができるため、隣接するブロックとの境界線付近では、ＡＳＷの導通状態に差が生じなくなる。したがって、ブロックの境界線付近にあるＡ地点又はＢ地点の一方の側で信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【００３７】
次に、ＡＳＷ制御信号線１０７，１０８を共通に接続する場合の構成例について説明する。図５は、アレイ基板１００の部分断面図であり、ここでは実施形態１の例について示している。
【００３８】
図５に示すように、ブロックの境界線付近では、アレイ基板１００上の絶縁膜１０９上にＡＳＷ制御信号線１０７が形成されている。この隣接する２つのＡＳＷ制御信号線１０７は、コンタクトホール１１０を介して接続された結合配線Ｃ１により電気的に導通している。この結合配線Ｃ１は、図６に示す走査線Ｇと同層にあるため、走査線Ｇと同一のプロセスで形成することができる。なお、図５では、ＡＳＷ制御信号線１０７について示したが、ブロックの境界線付近にあるＡＳＷ制御信号線１０８についても同様の構造により共通化することができる。
【００３９】
【発明の効果】
以上説明したように、本発明に係わる表示装置用電極基板においては、各ブロックの境界線付近において、隣接するＡＳＷ制御信号線の負荷が急激に変動することがないため、ブロックの境界線付近で一方の側に信号線へのデータ信号の書き込み不足を生じることがなくなり、ブロックの境界線付近での表示ムラを解消することができる。
【図面の簡単な説明】
【図１】実施形態１に係わる液晶表示装置の概略構成図。
【図２】実施形態２に係わる液晶表示装置の概略構成図。
【図３】実施形態３に係わる液晶表示装置の概略構成図。
【図４】実施形態４に係わる液晶表示装置の概略構成図。
【図５】アレイ基板の部分断面図。
【図６】従来例におけるアモルファスシリコンＴＦＴを用いた液晶表示装置の回路構成図。
【図７】従来例における液晶表示装置の概略構成図。
【図８】１ブロック分の信号線切替回路の回路構成図。
【図９】１ブロック分の信号線切替回路を駆動する場合のタイミングチャート。
【符号の説明】
１００…アレイ基板、１０１…表示エリア、１０２…画素ＴＦＴ、１１１…信号線制御回路部、１１２…信号線駆動用ＩＣ、１１３…信号線切替回路、１２０，１３０…ＴＣＰ、１０７，１０８…ＡＳＷ制御信号線、Ｓ…信号線、Ｇ…走査線、Ｄ…信号配線、Ｃ１，Ｃ２…結合配線、ＡＳＷ…アナログスイッチ
Claims (3)
- 少なくとも、マトリクス状に配線された複数の走査線と複数の信号線と、このマトリクスの各格子毎に配置された複数の画素トランジスタと、前記各画素トランジスタに対応して配置された複数の画素電極とが主面上に形成されるとともに、複数の前記信号線において各ｎ本の信号線からなる複数の信号線群が１つのブロックとしてブロック分けされ、
前記信号線群の各信号線に対しデータ信号をシリアルに供給する信号線駆動用ＩＣ、及び、当該信号線駆動用ＩＣから供給されるデータ信号を１水平走査期間内において前記信号線群の各信号線に切り替えて出力する信号線切替回路が前記信号線群毎に設けられた表示装置用電極基板であって、
前記信号線駆動用ＩＣからのデータ信号を伝送する複数の信号配線を備え、前記信号線群の信号線ｎ本に対し前記複数の信号配線の１つが接続され、
前記信号線切替回路は、外部から供給されるスイッチ制御信号によりオン・オフが制御され、オン時に前記信号線とこの信号線に対応する前記信号配線とを導通させて、前記信号配線に供給されたデータ信号を前記信号線に出力するスイッチ手段と、前記スイッチ手段とｎ−１個おきに共通に接続され、各々接続する前記スイッチ手段にスイッチ制御信号を供給するｎ本の制御信号線とを備え、
１の前記信号線切替回路におけるｎ本の制御信号線は、隣接する他の信号線切替回路におけるｎ本の制御信号線と同一制御信号線毎に総て共通に接続されていることを特徴とする表示装置用電極基板。 - 各ブロックの前記信号線群において、前記ｎ本の制御信号線の中央部から前記スイッチ制御信号が供給されることを特徴とする請求項１に記載の表示装置用電極基板。
- 各ブロックの前記信号線群において、前記ｎ本の制御信号線に供給される前記スイッチ制御信号は、１つの前記信号線駆動用ＩＣから供給されることを特徴とする請求項１に記載の表示装置用電極基板。
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