WO2004107030A1 - 平面表示装置用アレイ基板 - Google Patents

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switch control
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Mitsuhiro Yamamoto
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Toshiba Matsushita Display Technology Co., Ltd.
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to an array substrate for a flat panel display device, and more particularly, to an electrode structure of a signal line driving circuit.
  • Thin and lightweight flat display devices are widely used in word processors, personal computers, portable televisions, and the like.
  • liquid crystal display devices are being actively developed because they are thin, lightweight, and easy to reduce power consumption, and high-resolution, large-screen devices are becoming available at relatively low prices. Te, ru.
  • an active matrix type liquid crystal display device in which a thin film transistor (TFT) is disposed as a switching element near each intersection of a signal line and a scanning line has excellent color development and little afterimage. Therefore, it is considered to become the mainstream in the future.
  • TFT thin film transistor
  • a liquid crystal display device using an amorphous silicon TFT uses a tape carrier package (TCP) configured by mounting a signal line driving IC and a scanning line driving IC on a flexible wiring board. ing. By electrically connecting the TCP to the external connection terminal of the array substrate, the signal line driving IC and the scanning line driving IC are electrically connected to the respective pixel electrodes on the array substrate, and the pixel transistors are driven. Is done.
  • TCP tape carrier package
  • connection wirings are required to supply video signals from TCP to each signal line on the array substrate.
  • This technology consists of a signal line drive circuit consisting of a switching circuit formed on an array substrate and a signal line drive IC mounted on TCP, and one of two adjacent signal lines and a signal line drive IC.
  • the video signal is supplied to the two signal lines in a time-division manner by connecting and connecting the two connection lines within one horizontal scanning period by a pair of switches in a switching circuit.
  • each source electrode of the pair of switches is connected to a common connection line from the signal line driving IC, and each drain electrode is connected to an adjacent separate signal line.
  • Each gate electrode is connected to a separate switch control signal line. Then, a signal line connected to the connection wiring is switched by a switch control signal supplied to each gate electrode.
  • the gate electrode of the switch and the switch control signal line are connected by an electrode pattern.
  • This electrode pattern is laid out in accordance with the position of the contact hole connected to the switch control signal line. For this reason, when looking at a pair of switches, the length from each switch control signal line to each gate electrode is different between the left and right switches, and the area of the electrode pattern is different. It will be uniform. For this reason, the charging time of the data signal differs between the pixels in P contact, which may cause display unevenness.
  • the array substrate for a flat panel display device includes a display unit in which pixels are arranged at intersections of a plurality of signal lines and a plurality of scanning lines wired in a matrix, A plurality of output lines for outputting data signals, and between each output line to switch and connect each output line to n (n: an integer of 2 or more) signal lines within one horizontal period Switch control signal lines for supplying on / off control signals to the control electrodes of each switch, and n switch control signal lines for the control electrodes of each switch. And a plurality of electrode patterns respectively connected thereto, wherein the shape of each electrode pattern is substantially the same as that of all the switch control signal lines in a plane overlapping manner.
  • the shape of the electrode pattern connecting the switch control electrode and the switch control signal line is superimposed on all the switch control signal lines in a planar manner and has substantially the same shape.
  • the parasitic capacitance becomes uniform in all the switches, so that the display unevenness due to the non-uniformity of the parasitic capacitance can be eliminated, and good display characteristics can be obtained.
  • the electrode pattern and the switch control signal line are laminated via an insulating layer, and both are formed on an insulating layer. And electrically connected by the contact hole.
  • the electrode pattern and the switch control signal line are electrically connected by the contact hole.
  • the connection position between the electrode pattern and the switch control signal line can be changed only by changing the formation layer of the contact hole, and the cost for design change can be reduced. Further, it is possible to flexibly cope with a change to another driving method having a different connection form.
  • FIG. 1 is a circuit diagram showing a configuration of a flat display device according to one embodiment.
  • FIG. 2 is a circuit diagram showing a configuration of a signal line switching circuit shown in FIG. 1.
  • FIG. 3 is a circuit diagram showing a configuration of a signal line switching circuit of a comparative example.
  • the flat panel display includes scanning lines G1 to Gm (hereinafter, appropriately referred to as “scanning lines G”)
  • the signal lines S1 to Sn (hereinafter, appropriately referred to as “signal lines S”) are arranged in a matrix, and pixels are arranged at intersections of the scanning lines G and the signal lines S.
  • Each pixel includes a pixel transistor 102, a pixel electrode 103, and an auxiliary capacitor 106.
  • the common electrode 104 is arranged on the opposite substrate (not shown) so as to face the pixel electrode 103.
  • a liquid crystal layer 105 is held between the pixel electrode 103 and the common electrode 104.
  • a storage capacitor 106 is connected to the pixel electrode 103 in parallel.
  • a predetermined auxiliary capacitance voltage is applied to the auxiliary capacitance 106 via an auxiliary capacitance line, not shown.
  • a signal line driving circuit unit 111 is arranged at the upper end of the display unit 101.
  • a scanning line drive circuit 115 is connected to the left and right ends of the display unit 101.
  • the display unit 101 is divided into four blocks, and the signal lines S are divided into a predetermined number of signal line groups for each block.
  • a data signal is supplied to each signal line from the signal line driving circuit unit 111 having the same configuration and arranged for each block.
  • the signal line driving circuit 111 includes four signal line driving ICs 112 and four signal line switching circuits.
  • the signal line driving IC 112 outputs a data signal to an output line described later and also outputs various signals.
  • the signal line switching circuit 113 switches and outputs the data signal supplied from the signal line driving IC 112 to all signal lines in each signal line group within one horizontal scanning period.
  • the signal line driving IC 112 is mounted on the TCP 120-1-1 120-4, and the signal line switching circuit 113 is formed on the array substrate 100.
  • One side of the TCP 120-1 120-4 is connected to an external connection terminal formed on one side of the array substrate 100, and the other side is connected to the external drive circuit 200.
  • the scanning line driving circuit 115 turns on the pixel transistor 102 to connect the pixel electrode 102 to the pixel electrode
  • a scanning signal for writing a data signal to 103 is sequentially output to scanning lines G1 to Gm.
  • the scanning line driving circuit 115 is mounted on the array substrate 100.
  • a control IC 201 In the external drive circuit 200, a control IC 201, a power supply circuit, an interface circuit, and the like (not shown) are mounted.
  • the control IC 201 rearranges and outputs data signals input from the outside according to the output order to each signal line, and outputs various timing signals and clocks based on a reference clock signal input in synchronization with the data signals. Generates and outputs signals and control signals. More specifically, the control IC 201 supplies a start signal and a clock signal to the scan line drive circuit 115, and the rearranged data signal, register control signal, clock signal, and load signal to the signal line drive IC 112. Supply signals and so on.
  • the control IC 201 includes a switch on / off control control signal (switch control signal) control function in the present embodiment, and supplies a switch control signal to the signal line switching circuit 113.
  • a liquid crystal display device having the above-described array substrate 100 is not illustrated as the array substrate 100.
  • a counter substrate is disposed at a predetermined interval, the periphery thereof is bonded with a sealing material, and a liquid crystal layer 105 is sealed between the array substrate 100 and the counter substrate.
  • the signal line switching circuit 113 includes switches ASW1, ASW2, ASW3, ASW4, --- ASWn-l, ASWn (hereinafter, “ASW” or “switch ASW” as appropriate). Is placed.
  • the switch ASW is a switch having a MOS structure.
  • Signal lines SI, S2, S3, S4, --- Sn-l, Sn force S are connected to the drain electrode of each switch ASW.
  • output lines D are wired from the signal line driving IC 112, output lines Dl, D2, 'D ⁇ , hereinafter appropriately referred to as "output lines D" are wired.
  • Each switch ASW switches and connects each output line D to n (n: an integer of 2 or more) signal lines S within one horizontal period.
  • n an integer of 2 or more
  • the value of n is set to 2 as an example.
  • One output line D is commonly connected to the source electrodes of two adjacent ASWs.
  • each source electrode of the two ASWs is connected to one common output line D, and each drain electrode is Connected to signal line S.
  • n switch control signal lines ASWL are wired.
  • the signal line switching circuit 113 switches the two switch control signal lines ASWLl and ASWL2 (hereinafter, appropriately referred to as “ASWL” or “switch control signal line ASWL”). , U).
  • Each switch control signal line ASWLl, ASWL2 is connected to every other control electrode (gate electrode) of each of the switches ASW1, ASW2, ASW3, ASW4, ••• ASWn-l, ASWn. Is done.
  • the ASW in the present embodiment is, for example, an n-type TFT.
  • a high-potential switch control signal ASW1U is supplied to the switch control signal line ASWL1, ASW2, ASW4, '' ⁇ 3 ⁇ turns on and is output to the output lines Dl, D2, 'Dx.
  • the supplied data signal is supplied to signal lines S2, S4, ⁇ 3 ⁇ .
  • a high-potential switch control signal ASW2U is supplied to the switch control signal line ASWL2, ASW1 and ASW3 are turned on, and the data output to the output lines Dl, D2,.
  • the signal is supplied to signal lines S1, S3, 'Sn-1.
  • two data writing periods are provided within one horizontal scanning period. For example, in the first data write period, a high-potential switch control signal ASW1U is supplied to the switch control signal line ASWL1, and in the second data write period, a high-potential switch control signal ASW2U is supplied to the switch control signal line ASWL2. You. As a result, the signal lines S2, S4,.
  • FIG. 2 shows a metal electrode pattern between each of the switches ASWl, ASW2, ASW3, ASW4,---ASWn-l, ASWn and the switch control signal lines ASWLl, ASWL2. Connected by PI, P2, P3, P4,---Pn-l, Pn (hereinafter referred to as "electrode pattern P" as appropriate).
  • Each electrode pattern P is formed so as to overlap each of the switch control signal lines ASWL in a planar manner and to have substantially the same shape.
  • n since the value of n is 2, each electrode pattern P extending from the gate electrode of each switch AWS is connected to every other switch control signal line ASWL.
  • the electrode patterns PI, P2, P3, P4, ⁇ ' ⁇ ⁇ -1, Pn and the switch control signal lines ASWL 1, 2 are connected to the contact holes CI, C2, C3, C4,----Cn-l, They are electrically connected by Cn (hereinafter, appropriately referred to as contact holes C).
  • the electrode pattern P and the switch control signal line ASW L are laminated via an insulating layer (not shown), and the electrode pattern P is electrically connected only to a predetermined switch control signal line ASWL by a contact hole C formed in the insulating layer. Continuity is obtained.
  • the electrode configuration of the present embodiment since the parasitic capacitance is substantially uniform in all ASWs, the charging time of the data signal in the adjacent pixel is also substantially equal, and the display unevenness is eliminated. Good display characteristics can be obtained.
  • the electrode patterns of the same shape are continuously arranged, so that the difference in length can be detected and immediately observed. Pattern anomalies can be easily found. This makes it possible to detect a pattern abnormality at an early stage, thereby improving the process yield.
  • the electrical connection between the electrode pattern P and the switch control signal line ASWL can be appropriately set according to the position where the contact hole is formed, so that the connection between the electrode pattern P and the switch control signal line ASWL is possible.
  • one output line D extracted from the signal line driving IC 112 is branched by a pair of switches ASW and connected to two signal lines, but the present invention is not limited to this. Not limited. It is possible to adopt a configuration in which one output line D is branched by n (n: an integer of 2 or more) ASWs and connected to n signal lines.
  • display unit 101 is divided into four blocks, and signal line driving ICs 112 and signal line switching circuits 113 are arranged for each block.
  • the present invention is not limited to this.
  • the number of divisions of the display unit 101 may be further increased, or the display unit 101 may be single without being divided.

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Abstract

　本平面表示装置用アレイ基板は、信号線切替回路の各スイッチにおける寄生容量の不均一による表示ムラの解消を課題とする。各スイッチＡＳＷの各ゲート電極を複数のスイッチ制御信号線ＡＳＷＬ１及びＡＳＷＬ２のいずれかに接続する各電極パターンＰを、スイッチ制御信号線ＡＳＷＬのすべてと平面的に重畳し且つ実質的に同一の形状となるように形成し、電極パターンＰの面積が同一となるようにする。

Description

明 細 書
平面表示装置用アレイ基板
技術分野
[0001] 本発明は、平面表示装置用アレイ基板に関し、詳しくは、信号線駆動回路の電極 構造に関する。
背景技術
[0002] ワープロ、パーソナルコンピュータ及び携帯テレビなどでは、薄型で軽量の平面表 示装置が広く用いられている。とくに液晶表示装置は、薄型、軽量及び低消費電力 化が容易なことから、盛んに開発が行われており、高解像度で大画面サイズのものが 比較的低価格で手に入るようになってきてレ、る。
[0003] 液晶表示装置の中でも、信号線と走査線の各交点付近にスイッチング素子として 薄膜トランジスタ（TFT : Thin Film Transistor)を配置したアクティブマトリクス型の液晶 表示装置は、発色性に優れ、残像が少ないことから、今後の主流になると考えられて いる。
[0004] アモルファスシリコン TFTを用いた液晶表示装置では、信号線駆動用 IC及び走查 線駆動用 ICをフレキシブル配線基板上に実装して構成されたテープ ·キャリア'パッ ケージ (TCP)が用いられている。この TCPをアレイ基板の外部接続端子に電気的に 接続することによって、信号線駆動用 IC及び走査線駆動用 ICがアレイ基板上の各画 素電極にそれぞれ電気的に接続され、画素トランジスタが駆動される。
[0005] このアモルファスシリコン TFTを用いた液晶表示装置では、アレイ基板上の各信号 線に TCPから映像信号を供給するために多数の接続配線が必要となるため、画素の 高精細化を図る場合に接続配線間に十分なピッチを確保することが困難となる。そこ で、例えば特開 2001—109435号公報に記載の技術が知られている。この技術は、 信号線駆動回路を、アレイ基板上に形成した切替回路と TCP上に実装された信号線 駆動用 ICとで構成し、隣接する 2つの信号線と信号線駆動用 ICからの 1つの接続配 線とを、切替回路内の 1対のスィッチにより 1水平走査期間内で切り換えて接続するこ とにより、 2つの信号線に時分割で映像信号を供給するものである。 [0006] 上記の切替回路において、 1対のスィッチの各ソース電極は共に信号線駆動用 IC からの共通の接続配線にそれぞれ接続され、各ドレイン電極は隣接する別々の信号 線にそれぞれ接続され、各ゲート電極は別々のスィッチ制御信号線に接続される。 そして、各ゲート電極に供給されるスィッチ制御信号により、接続配線に接続される 信号線の切り替えが行なわれる。
[0007] スィッチのゲート電極とスィッチ制御信号線は電極パターンにより接続される。この 電極パターンは、スィッチ制御信号線に接続するコンタクトホールの位置に合わせて レイアウトされる。このため、 1対のスィッチについて見てみると、各スィッチ制御信号 線からそれぞれのゲート電極までの長さが左右のスィッチで異なり、電極パターンの 面積にも差が生じることから、寄生容量が不均一なものとなる。このため、 P 接する画 素間においてデータ信号の充電時間が異なり、表示ムラの要因となることがあった。
[0008] また、上記のようなレイアウトでは、長さの異なる電極パターンが交互に連続してい るため、長さの違いを見つけにくく、 目視によりパターン異常を発見しにくいという問 題があった。
[0009] さらに、電極パターンとスィッチ制御信号線との接続を変える場合は、コンタクトホー ル形成レイヤの変更だけでなぐ電極パターンも変更しなければならず、これに伴い 複数のマスクを変更しなければならないため、設計変更に費用がかかり、接続形態 の異なる他の駆動方式への変更に柔軟に対応することが難しいという問題があった。 発明の開示
[0010] 第 1の本発明の平面表示装置用アレイ基板は、マトリクス状に配線された複数の信 号線及び複数の走査線の各交差部に画素が配置された表示部と、各信号線にデー タ信号を出力する複数の出力線と、各々の出力線を 1水平期間内に n (n : 2以上の整 数)本の信号線に切り替え接続するために出力線と信号線との間に配置された複数 のスィッチと、各スィッチの制御電極にオン'オフ制御用の制御信号を供給する n本 のスィッチ制御信号線と、各スィッチの制御電極を n本のスィッチ制御信号線のいず れかにそれぞれ接続する複数の電極パターンと、を備え、各電極パターンの形状が 、スィッチ制御信号線のすべてと平面的に重畳し且つ実質的に同一の形状であるこ とを特徴とする。 [0011] 本発明では、スィッチの制御電極とスィッチ制御信号線とを接続する電極パターン の形状を、スィッチ制御信号線のすべてと平面的に重畳し且つ実質的に同一の形状 とする。これにより、すべてのスィッチにおいて寄生容量が均一となるので、寄生容量 の不均一による表示ムラを解消することができ、良好な表示特性を得ることができる。 また、電極パターンの長さの違いを見つけやすぐ 目視によるパターン異常を容易に 発見することができ、パターン異常の早期発見によって工程歩留まりを向上させるこ とができる。
[0012] 第 2の本発明は、上記平面表示装置用アレイ基板において、前記電極パターンと 前記スィッチ制御信号線は、絶縁層を介して積層されたものであって、両者は絶縁 層に形成されたコンタクトホールにより電気的に接続されることを特徴とする。
[0013] 本発明では、電極パターンとスィッチ制御信号線とをコンタクトホールにより電気的 に接続する。これにより、コンタクトホールの形成レイヤを変更するだけで、電極パタ ーンとスィッチ制御信号線との接続位置を変更でき、設計変更に力かるコストを低減 できる。また、接続形態の異なる他の駆動方式への変更にも柔軟に対応できる。 図面の簡単な説明
[0014] [図 1]一実施形態の平面表示装置の構成を示す回路図である。
[図 2]図 1に示す信号線切替回路の構成を示す回路図である。
[図 3]比較例の信号線切替回路の構成を示す回路図である。
発明を実施するための最良の形態
[0015] 以下、本発明の実施形態について図面を参照しながら説明する。
[0016] 図 1の回路図に示すように、本実施形態の平面表示装置は、アレイ基板 100上の 表示部 101に、走査線 G1— Gm (以下、適宜「走査線 G」という）と、信号線 S1— Sn ( 以下、適宜「信号線 S」という）がマトリクス状に配線されており、走査線 Gと信号線 Sの 各交差部に画素が配置される。各画素は、画素トランジスタ 102、画素電極 103、補 助容量 106を備える。画素電極 103と対向配置される共通電極 104力 図示しない 対向基板上に形成される。画素電極 103と共通電極 104との間には液晶層 105が保 持される。画素電極 103には補助容量 106が並列に接続される。補助容量 106には 、図示しなレ、補助容量線を介して所定の補助容量電圧が与えられる。 [0017] 表示部 101の上端部には信号線駆動回路部 111が配置される。表示部 101の左 右端部には走査線駆動回路 115が接続される。表示部 101は、 4つのブロックに分 割されており、信号線 Sはブロック毎に所定数の信号線群に区分される。各信号線に は、それぞれのブロック毎に配置された同一構成の信号線駆動回路部 111からデー タ信号が供給される。
[0018] 信号線駆動回路部 111は、 4つの信号線駆動用 IC112と、 4つの信号線切替回路
113とで構成される。信号線駆動用 IC112は、後述の出力線にデータ信号を出力す るとともに、各種信号を出力する。信号線切替回路 113は、信号線駆動用 IC112か ら供給されるデータ信号を 1水平走査期間内で各信号線群における総ての信号線に 切り替えて出力する。信号線駆動用 IC112は、 TCP120— 1一 120— 4に実装され、 信号線切替回路 113は、アレイ基板 100上に形成される。 TCP120—1— 120—4は 、その一方の側辺がアレイ基板 100の一辺に形成された外部接続端子に接続され、 他方の側辺が外部駆動回路 200に接続される。
[0019] 走査線駆動回路 115は、画素トランジスタ 102を導通させて信号線 Sから画素電極
103へデータ信号を書き込むための走査信号を、走査線 G1— Gmに順次出力する 。走査線駆動回路 115は、アレイ基板 100上に実装される。
[0020] 外部駆動回路 200には、コントロール IC201、及び図示しない電源回路やインター フェース回路などが実装される。
[0021] コントロール IC201は、外部から入力されるデータ信号を各信号線への出力順に 従って並び替えて出力するほか、データ信号と同期して入力される基準クロック信号 に基づいて各種タイミング信号、クロック信号、制御信号などを生成して出力する。よ り具体的には、コントロール IC201は、走査線駆動回路 115にはスタート信号、クロッ ク信号を供給し、信号線駆動用 IC112には並び替えたデータ信号、レジスタ制御信 号、クロック信号、ロード信号などを供給する。
[0022] またコントロール IC201は、本実施の形態におけるスィッチのオン.オフ制御用の制 御信号 (スィッチ制御信号)の制御機能を含み、信号線切替回路 113にスィッチ制御 信号を供給する。
[0023] 上記のようなアレイ基板 100を備えた液晶表示装置は、アレイ基板 100と図示しな い対向基板とを所定間隔をもって対向配置し、その周囲をシール材で貼り合わせ、 アレイ基板 100と対向基板との間に液晶層 105を封入することで構成される。
[0024] 図 2の回路図に示すように、信号線切替回路 113には、スィッチ ASW1, ASW2, ASW3, ASW4, ---ASWn-l, ASWn (以下、適宜「ASW」又は「スィッチ ASW」と いう）が配置される。ここでは、一例としてスィッチ ASWは MOS構造のスィッチとする 。各スィッチ ASWのドレイン電極に fま信号線 SI, S2, S3, S4, ---Sn-l, Sn力 S接続 される。信号線駆動用 IC112からは出力線 Dl, D2, ' D^以下、適宜「出力線 D」 という）が配線される。
[0025] 各スィッチ ASWにより、各出力線 Dは 1水平期間内に n(n: 2以上の整数）本の信 号線 Sに切り替え接続される。本実施形態では、一例として nの値を 2とする。 1つの 出力線 Dが隣接する 2つの ASWの各ソース電極と共通に接続される。
[0026] すなわち、 1つの出力線 Dについて 2つの ASWがー対で配置され、 2つの ASWの 各ソース電極は 1つの共通の出力線 Dに接続され、また各ドレイン電極は対応する別 々の信号線 Sにそれぞれ接続される。
[0027] 信号線駆動用 IC112から信号線切替回路 113に対して n本のスィッチ制御信号線 ASWLが配線される。ここでは、一例として nの値は 2であるので、信号線切替回路 1 13は、 2本のスィッチ制御信号線 ASWLl, ASWL2(以下、適宜「ASWL」又は「ス イッチ制御信号線 ASWL」とレ、う）を有する。
[0028] 各スィッチ制御信号線 ASWLl, ASWL2は、各スィッチ ASW1, ASW2, ASW3 , ASW4,•••ASWn-l, ASWnのそれぞれの制御電極（ゲート電極）と 1つおきにそ れぞれ接続される。
[0029] 本実施の形態における ASWは、例えば n型の TFTとする。この場合、例えばスイツ チ制御信号線 ASWL1にハイ電位のスィッチ制御信号 ASW1Uが供給されると、 AS W2, ASW4, ·'·Α3 ηがオンして、出力線 Dl, D2, ' Dxに出力されたデータ信 号が信号線 S2， S4， ·'·3ηに供給される。
[0030] 一方、スィッチ制御信号線 ASWL2にハイ電位のスィッチ制御信号 ASW2Uが供 給されると、 ASW1, ASW3, がオンして、出力線 Dl， D2, ·'·ϋχに出 力されたデータ信号が信号線 S1, S3, ' Sn— 1に供給される。 [0031] 本実施形態では、 1水平走査期間内に 2回のデータ書き込み期間が設けられてい る。例えば 1回目のデータ書き込み期間ではスィッチ制御信号線 ASWL1にハイ電 位のスィッチ制御信号 ASW1Uが供給され、 2回目のデータ書き込み期間ではスイツ チ制御信号線 ASWL2にハイ電位のスィッチ制御信号 ASW2Uが供給される。これ により、 1水平走查期間で信号線 S2， S4, . Snと、信号線 SI , S3, '， !!一 1と力 S切 り替わり、 1水平ライン分のデータ信号の画素電極への書き込みが可能となる。この 様な駆動方式は信号線選択方式と呼ばれる。信号線選択方式の採用により、外部か らアレイ基板 100に接続される出力線 Dの実装本数を削減することができる。
[0032] 図 2ίこおレヽて、スィッチ ASWl, ASW2, ASW3, ASW4, - - -ASWn-l , ASWn の各ゲート電極と、スィッチ制御信号線 ASWLl, ASWL2との間は、金属製の電極 パターン PI , P2, P3, P4， - - -Pn-l , Pn (以下、適宜「電極パターン P」という）により 接続される。
[0033] 各電極パターン Pは、スィッチ制御信号線 ASWLの全てにそれぞれ平面的に重畳 し且つ実質的に同一の形状となるように形成される。ここでは、 nの値が 2であるので 、各スィッチ AWSのゲート電極から延出された各電極パターン Pは、 1つおきに同一 のスィッチ制御信号線 ASWLに接続される。
[0034] 電極パターン PI , P2, P3, P4, · ' ·Ρη— 1 , Pnとスィッチ制御信号線 ASWL 1 , 2と は、コンタクトホール CI, C2, C3, C4, - - -Cn-l, Cn (以下、適宜にコンタクトホール Cという）により電気的に接続されている。電極パターン Pとスィッチ制御信号線 ASW Lは、図示しない絶縁層を介して積層されており、この絶縁層に形成されるコンタクト ホール Cにより、電極パターン Pは所定のスィッチ制御信号線 ASWLとのみ電気的な 導通を得る。
[0035] 上記構成によれば、すべての電極パターン Pが各スィッチ制御信号線 ASWLl , A SWL2と平面的に重畳し且つ実質的に同一形状のパターンで形成されているので、 電極パターン Pの面積がほぼ同一となり、各スィッチ ASWの寄生容量もほぼ均一と なる。
[0036] 続いて、比較例の信号線切替回路の電極構成について説明する。図 3に示すよう に、比較例の信号線切替回路では、スィッチ制御信号線 ASWL 1， ASWL2から左 右一対のスィッチ ASWの各ゲート電極までの電極パターンの長さが左右で異なるた め、電極パターンの面積にも差が生じ、この結果、左右のスィッチ ASWで寄生容量 が不均一となっている。なお、図 3では、図 1と同等部分については図 1と同一符号で 示す。
[0037] これに対し、本実施形態の電極構成によれば、すべての ASWにおいて寄生容量 がほぼ均一となるので、隣接する画素におけるデータ信号の充電時間もほぼ等しく なり、表示ムラが解消して良好な表示特性を得ることができる。
[0038] また、本実施形態の電極構成によれば、図 2に示すように、同一形状の電極パター ンが連続して配置されることになるため、長さの違いを見つけやすぐ 目視によるバタ ーン異常を容易に発見することができる。これにより、パターン異常の早期発見が可 能となるので、工程歩留まりを向上させることができる。
[0039] さらに、電極パターン Pとスィッチ制御信号線 ASWLの電気的な接続は、コンタクト ホールを形成する位置により適宜に設定することができるので、電極パターン Pとスィ ツチ制御信号線 ASWLとの接続を変える場合は、コンタクトホール形成レイヤだけを 変更すればよぐメタルのパターンを変更する必要がなレ、。これにより、複数のマスク を変更する必要がなぐ設計変更に力かるコスト増を少なくすることができる。さらには 、接続形態の異なる他の駆動方式への変更にも柔軟に対応できるようになり、回路設 計の自由度を広げることが可能となる。
[0040] 本実施の形態では、信号線駆動用 IC112から取り出した 1つの出力線 Dを一対の スィッチ ASWで分岐して 2本の信号線に接続する構成について説明したが、本発明 はこれに限定されるものではなレ、。 1つの出力線 Dを n (n : 2以上の整数）個の ASW で分岐して n本の信号線に接続する構成とすることができる。
[0041] また、本実施の形態では、表示部 101を 4つのブロックに分割して、それぞれのプロ ック毎に信号線駆動用 IC112と信号線切替回路 113を配置した例について説明し たが、本発明はこれに限定されるものではない。例えば、表示部 101の分割数をさら に多くてもよいし、あるいは表示部 101を分割せず単一としてもよい。

Claims

請求の範囲
[1] マトリクス状に配線された複数の信号線及び複数の走査線の各交差部に画素が配 置された表示部と、
各信号線にデータ信号を出力する複数の出力線と、
各々の出力線を 1水平期間内に n (n : 2以上の整数)本の信号線に切り替え接続す るために出力線と信号線との間に配置された複数のスィッチと、
各スィッチの制御電極にオン'オフ制御用の制御信号を供給する n本のスィッチ制 御信号線と、
各スィッチの制御電極を n本のスィッチ制御信号線のいずれかにそれぞれ接続す る複数の電極パターンと、を備え、
各電極パターンの形状力 S、スィッチ制御信号線のすべてと平面的に重畳し且つ実 質的に同一の形状であることを特徴とする平面表示装置用アレイ基板。
[2] 前記電極パターンと前記スィッチ制御信号線は、絶縁層を介して積層されたものであ つて、両者は絶縁層に形成されたコンタクトホールにより電気的に接続されることを特 徴とする請求項 1の平面表示装置用アレイ基板。
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