JP2008026377A - 画像表示装置 - Google Patents

Abstract

【課題】 画像表示装置において、表示領域の周辺域に占める横方向の引き回し配線の表示領域の周辺領域に占める横方向の引き回し配線の面積比を適宜合わせることができ、表示領域を表示装置の中心部に配置することが可能となる。
【解決手段】 マトリックス型画像表示装置１００であって、中央部を境界にして表示領域（１４）を２分割し、
走査線（ＧＬ１〜ＧＬｎ，ＧＲ１〜ＧＲｎ）も上記２つの表示領域に対応して２分割し、夫々別のゲートドライバ（３，４）で異なるタイミングで駆動する。この構成によりデータ線（ＤＬ１〜ＤＬｍ）を時分割駆動し、さらに２本のデータ線を接続することによりソースドライバ（２）の出力本数を半減できる。この接続は上記表示領域の外縁部の一方の辺部（１０）と他方の辺部（１３）に夫々配設された横配線（１２）による。
【選択図】 図１

Description

本発明は、画像表示装置に係る発明であって、特に、絶縁基板上に形成された薄膜トランジスタを用いた駆動回路を有するアクティブマトリクス型画像表示装置において好適に利用できるものである。

近年、ガラス基板上にマトリクス状に配置された画素電極と、スイッチ素子として画素電極に夫々接続された複数の薄膜トランジスタ（以後ＴＦＴ：Thin Film Transistorと称す）と、これらＴＦＴの導通を制御する走査線、及び該ＴＦＴを介して複数の画素に画像信号を供給するデータ腺を備えたアクティブマトリクス型画像表示装置、特に液晶表示装置の普及が進んでいる。

さらに上記液晶表示装置において、走査線およびデータ線の配線構成および駆動方法については、多くのの周知技術があるが、特にデータ線を駆動する駆動回路の低価格化あるいは小型化を目的として、２本のデータ線を兼用して駆動する技術が周知である（特許文献１、２）。また、走査線を駆動するゲートドライバを非晶質シリコン（以後ａ−Ｓｉと称す）ＴＦＴにてガラス基板上に形成した例も周知である。（特許文献３）

特開昭５８−２０３４８６号公報 特開平２−４２４２０号公報 特開２００４−１０３２２６号公報

特許文献１や２にて周知のデータ線の配線構成によれば、通常前記ガラス基板の外部に配置されるデータ線駆動回路から引き出された１本の出力配線は、接続部を経由して２本データ配線に分岐し、２列に亘る画素電極を駆動する必要がある（特許文献１、第５図および特許文献２、第５図）。あるいは、データ線駆動回路から引き出された１本の出力配線が表示領域の終端でＵ字型に折り返され別のデータ線として再配線される（特許文献２、図２３）。このようにデータ線を兼用すると表示領域の上部あるいは下部にデータ配線を連結する横方向の引き回し領域が必ず必要となる。さらに表示画素数が多くなると必然的にデータ線数が増大し、従って広い引き回し領域が表示領域に対して駆動回路側またはその反対側に必ず必要となってくる。即ち表示領域に対する周辺領域の面積配分がデータ線入力側または反入力側に偏ってしまい、画像表示装置の機構設計時の障害となり、場合によっては表示領域を表示装置の中心部に配置することが困難となる。
一方、ガラス基板上にゲートドライバ回路を形成した場合、一般にａ−ＳｉＴＦＴは能動素子として荷電キャリア移動度が低く、ゲートドライバ回路の動作速度に対するマージンは小さくなる。

この発明に係る画像表示装置は、基板上に複数の走査線と、複数のデータ線と、前記複数の走査線および複数のデータ線とで囲まれる複数の画素電極と、この画素電極に接続された複数のスイッチ素子とを備え、このスイッチ素子を前記走査線により供給される走査信号によって導通制御し、これらのスイッチ素子を介して、前記データ線により供給されるデータ信号を前記画素電極に供給するよう構成した画像表示装置であって、表示領域は中央部を境界にして第一の領域と第二の領域に分割され、前記走査線は第一の領域に配設された第一の走査線と第二の領域に配設された第二の走査線に分断され、第一の走査線は第一の期間活性化されるよう第一のゲートドライバで駆動し、第二の走査線は第一の期間と異なる第二の期間活性化されるよう第二のゲートドライバで駆動し、第一の領域に配設された複数のデータ線と第二の領域に配設された複数のデータ線とは、前記表示領域の外縁部に配設された複数の横配線によって夫々接続され、前記複数の横配線は、前記表示領域の外縁部であって一方の辺部と、前記外縁部であって前記表示領域を挟んで前記一方の辺部に対向する他方の辺部とに分割して配設したことを特徴とする。

本発明に記載の画像表示装置はデータ線を上記のように構成したので、表示領域の周辺領域に占める横方向の引き回し配線の面積比を適宜合わせることができ、表示領域を表示装置の中心部に配置することが可能となる。
さらに、左右に分離されゲートドライバ回路をａ−ＳｉＴＦＴにてガラス基板上に形成し、水平走査周期（その一周期の長さをＨと略す）の２倍の周期を持つクロックで左右のゲートドライバ回路を独立に駆動したのでゲートドライバ回路の動作速度に対するマージンを大きくすることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図における同一または相当する機能を有する要素には同一の符号を付してある。

実施の形態１．
図１は本発明の実施の形態１に係わる液晶表示装置１００において、ガラス基板上に形成されたｎ行ｍ列のマトリクス形状の表示領域１４を持つアレイ基板１の構成、特には走査線（ＧＬ１〜ＧＬｎ、ＧＲ１〜ＧＲｎ）およびデータ線（ＤＬ１〜ＤＬｍ）の配線を説明するための構成図である。同図において、符号２は画素５に書き込まれる表示データを出力するソースドライバで、データ線ＤＬ１〜ＤＬｍに信号を出力する。ソースドライバの出力信号が出力される出力端子（Ｄ１〜Ｄｍ／２）の本数はデータ線ＤＬ１〜ＤＬｍの本数ｍの半分であり、ｍ/２である。

符号３および４は画素５に表示データを書き込むための信号を出力するゲートドライバである。Ｌゲートドライバ３[第一のゲートドライバ]は図１の左半分の画素５に表示データを書き込むための信号（ＧＬ１ｓ、ＧＬ２ｓ・・・・ＧＬｎｓ）をそれぞれ走査線ＧＬ１、ＧＬ２・・・・ＧＬｎに出力し、Ｒゲートドライバ４[第二のゲートドライバ]は図１の右半分の画素５に表示データを書き込むための信号（ＧＲ１ｓ、ＧＲ２ｓ・・・・ＧＲｎｓ）をそれぞれ走査線ＧＲ１、ＧＲ２・・・・ＧＲｎに出力する。

次ぎにアレイ基板１の構成について説明する。図１において画素５は主として、画素に書き込まれた電荷を保持する画素電極６と、電荷書き込み用ＴＦＴ７と、液晶材料８と、対向電極９とで構成される。画素電極６に対向して配置され、画素電極６との間隙に液晶材料８を狭持する対向電極９には所定の電圧が供給される（図示せず）。書き込みＴＦＴ７の一方の主電極に前記画素電極６が、他方の主電極に上記データ線が、また制御電極に上記走査線が接続される。これらの画素５がマトリクス状に配置され、液晶表示パネル１を構成する。ここで、図の簡略化のために画素電極６に書き込まれた表示データの電荷を保持し、画素電位を安定化するための保持容量は省略されている。

さらにアレイ基板１の走査線、データ線の引き回し配線方法について図１を使用して詳細に説明する。同図において、走査線ＧＬ１、ＧＬ２・・・・ＧＬｎ（第一の走査線）は表示領域１４の中央部を境界にして、左半分（第一の領域）に対応する電荷書き込み用ＴＦＴ７の制御電極に一行毎に夫々接続されている。同様に走査線ＧＲ１、ＧＲ２・・・・ＧＲｎ（第二の走査線）は表示領域１４の残った右半分（第二の領域）に対応する電荷書き込み用ＴＦＴ７の制御電極に一行毎に夫々接続されている。また、合計ｍ本のデータ線を持つアレイ基板１は、データ線の配線方法において四つに区分されており、第一区分である図上左から数えて１からｍ／４本までのデータ線ＤＬ１〜ＤＬｍ／４はソースドライバ２の出力端子Ｄ１〜Ｄｍ／４から直接配線される。次ぎに第二区分であるデータ線ＤＬｍ／４＋１〜ＤＬｍ／２は、表示領域１４の外のへり（外縁部）にあって、その領域の上辺部に配置された配線エリア１０内に配設された変換部１１および横配線１２を経由してソースドライバ２の出力端子Ｄｍ／４＋１〜Ｄｍ／２から結線され、詳しくはソースドライバ２の出力端子Ｄｍ／４＋１がデータ線ＤＬｍ／４＋１に対応し、Ｄｍ／２がデータ線ＤＬｍ／２に対応するように順次結線される。第三区分であるデータ線ＤＬｍ／２＋１〜ＤＬｍ３／４は、上記データ線ＤＬ１〜ＤＬｍ／４の下端から表示領域１４の外のへりにあって、その領域の下辺部に配置された配線エリア１３内に配設された変換部１１および横配線１２を経由してその下端が結線され、詳しくはソースドライバ２の出力端子Ｄ１がデータ線ＤＬｍ／２＋１に、出力端子Ｄｍ／４がデータ線ＤＬｍ３／４に接続されるように順次結線される。第四区分であるデータ線ＤＬｍ３／４＋１〜ＤＬｍは、ソースドライバ２の出力端子Ｄｍ／４＋１〜Ｄｍ／２から直接配線される。

上記説明から解るように、アレイ基板１上の表示領域１４の外縁部にあって上方端辺部および下方端辺部に配置される配線エリア１０および１３には、それぞれｍ／４本の横配線１２とｍ／２個所の変換部１１が配設される。配線エリア１０および１３にて横配線１２を同一の線幅およびピッチで配線すると同程度の面積が必要となる。さらに、アレイ基板１の製造工程において、横配線１２の配線を形成する工程は、ゲート配線ＧＬ１、ＧＬ２・・・・ＧＬｎ、ＧＲ１、ＧＲ２・・・・ＧＲｎを形成する工程と同一でよく、同一の材料を採用している。また横配線１２とデータ線との交差部の絶縁構造も画素マトリックス内に多数存在する走査線とデータ線の交差部と同様の絶縁構造を採用することができる。また、変換部１１は、横配線１２とデータ線の交差部にコンタクトホールをあけて、このホール側面にＩＴＯなどの導電性膜を成膜して横配線１２とデータ線間を接続したものであり、周知の技術を用いて容易に形成することができる。

次ぎに、上記のように構成したｎ行ｍ列のマトリクス状表示領域１４を持つアレイ基板１の駆動方法について説明する。図２に図１にて示したアレイ基板１の駆動タイミングチャートを示す。先ず第一行目の水平走査について説明する。図１において１行目の走査線に対応する水平走査期間の前半（第一の期間）において、走査線ＧＲ１の出力信号ＧＲ１ｓが“Ｌ”で、走査線ＧＬ１の出力信号ＧＬ１ｓが”Ｈ”レベル（活性化）になると、走査線ＧＬ１に接続された全ての書き込みＴＦＴ７（１行目左半分のＴＦＴ）がＯＮとなる。この時例えば、アドレスＰ１１に位置する画素５にはソースドライバ２の出力端子Ｄ１からの信号Ｄ１ｓ（図示せず）が書き込まれ、アドレスＰ１ｍ／２の画素５にはソースドライバ２の出力端子Ｄｍ/２からの信号Ｄｍ/２ｓ（図示せず）が書き込まれる。ここで、以下アドレスＰｎｍは画素５のｎ行ｍ列目の画素を表す。次ぎに水平走査期間の後半（第二の期間）にて半走査線ＧＬ１の駆動信号ＧＬ１ｓが“Ｌ”（非活性化）になった所定時間後、走査線ＧＲ１の駆動信号ＧＲ１ｓが”Ｈ”レベルになると、走査線ＧＲ１に接続された全ての書き込みＴＦＴ７（１行目右半分のＴＦＴ）がＯＮとなる。このとき例えば、アドレスＰ１ｍ/２+１の画素５にはソースドライバの出力端子Ｄ１からの信号Ｄ１ｓ（図示せず）が書き込まれ、アドレスＰ１ｍの画素５にはソースドライバ２の出力端子Ｄｍ/２からの信号Ｄｍ/２ｓ（図示せず）が書き込まれる。以上の動作は、水平走査期間内で行われる。

上記と同様に２行目の走査線に対応する水平走査期間の前半において、走査線ＧＲ２の出力信号ＧＲ２ｓが“Ｌ”で、走査線ＧＬ２の出力信号ＧＬ２ｓが”Ｈ”レベルになると、走査線ＧＬ２に接続された全ての書き込みＴＦＴ７（２行目左半分のＴＦＴ）がＯＮとなる。この時例えば、アドレスＰ２１に位置する画素５にはソースドライバ２の出力端子Ｄ１からの信号Ｄ１ｓ（図示せず）が書き込まれ、アドレスＰ２ｍ／２（図示せず）の画素５にはソースドライバ２の出力端子Ｄｍ/２からの信号Ｄｍ/２ｓ（図示せず）が書き込まれる。次ぎに水平走査期間の後半にて走査線ＧＬ２の駆動信号ＧＬ２ｓが“Ｌ”になった所定時間後、走査線ＧＲ２の駆動信号ＧＲ２ｓが”Ｈ”レベルになると、走査線ＧＲ２に接続された全ての書き込みＴＦＴ７（２行目右半分のＴＦＴ）がＯＮとなる。このとき例えば、アドレスＰ２ｍ/２+１（図示せず）の画素５にはソースドライバの出力端子Ｄ１からの信号Ｄ１ｓ（図示せず）が書き込まれ、アドレスＰ２ｍの画素５にはソースドライバ２の出力端子Ｄｍ/２からの信号Ｄｍ/２ｓ（図示せず）が書き込まれる。以上の動作は、水平走査期間内で行われる。

前記１行目および２行目の書き込み動作と同様の水平走査を最終行（ｎ行）まで水平周期毎に順次行われる。即ち、ｎ行目においては、ｎ行目の走査線に対応する水平走査期間の前半において、走査線ＧＲｎの出力信号ＧＲｎｓが“Ｌ”で、走査線ＧＬｎの出力信号ＧＬｎｓが”Ｈ”レベルになると、走査線ＧＬｎに接続された全ての書き込みＴＦＴ７（最終行目左半分のＴＦＴ）がＯＮとなる。この時例えば、アドレスＰｎ１に位置する画素５にはソースドライバ２の出力端子Ｄ１からの信号Ｄ１ｓ（図示せず）が書き込まれ、アドレスＰｎｍ／２（図示せず）の画素５にはソースドライバ２の出力端子Ｄｍ/２からの信号Ｄｍ/２ｓ（図示せず）が書き込まれる。次ぎに水平走査期間の後半にて走査線ＧＬｎの駆動信号ＧＬｎｓが“Ｌ”になった所定時間後、走査線ＧＲｎの駆動信号ＧＲｎｓが”Ｈ”レベルになると、走査線ＧＲｎに接続された全ての書き込みＴＦＴ７（最終行目右半分のＴＦＴ）がＯＮとなる。このとき例えば、アドレスＰｎｍ/２+１の画素５にはソースドライバの出力端子Ｄ１からの信号Ｄ１ｓ（図示せず）が書き込まれ、アドレスＰｎｍの画素５にはソースドライバ２の出力端子Ｄｍ/２からの信号Ｄｍ/２ｓ（図示せず）が書き込まれる。以上の動作は、水平走査期間内で行われる。以上で全表示領域１４の書き込みが行われたことになる。以上の第１行目から最終行（ｎ行）目までの水平走査は一垂直周期（１Ｖ）期間内に行われる。

換言すれば、図２の符号ＷＡＤで示した書き込み列アドレス１〜ｍ／２に対応する画素５（表示領域１４の左半面）は、水平走査期間の前半期間（第一の期間）において、Ｌゲートドライバ３の各出力が”Ｈ”レベル期間にソースドライバ２の出力Ｄ１〜Ｄｍ／２の出力信号（図示せず）を夫々同時に書き込む。次ぎに書き込み列アドレスｍ／２＋１〜ｍに対応する画素５（表示領域１４の右半面）は、水平走査期間の後半期間（第二の期間）において、Ｒゲートドライバ４の各出力が”Ｈ”レベル期間にソースドライバ２の出力Ｄ１〜Ｄｍ／２の出力信号（図示せず）を夫々同時に書き込む。以上の通り、走査線を中央で２分割し、データ線を２つの画素で共通にすることにより、ソースドライバの出力数を表示領域１４の列数ｍ即ち水平画素数の半分（ｍ／２）とすることができる。ここで、ＷＡＤはあるタイミングでの画像データ（即ちソースドライバ２の各出力）が書き込まれる画素アドレスの列番号（１〜ｍの範囲）を示し、その切り換りタイミングは走査線出力信号の立下りタイミングと略同期している。

上記においては、液晶表示装置のタイミングコントローラ（図示せず）からＬゲートドライバ３，Ｒゲートドライバ４およびソースドライバ２へ伝送される信号や、上記ゲートドライバの回路構成については特に詳細に言及しないが、本実施の形態においては、タイミングコントローラからソースドライバ２に対し表示領域１４の左半分／右半分の各画素に対応して一水平走査期間内に２回に分けて画像データが伝送されると言う周知の技術が適用される。この場合、Ｌゲートドライバ３，Ｒゲートドライバ４の各出力は、図２に示したように、水平走査周期（１Ｈ）後に次の行用の走査線駆動パルスが出力され、各パルスは水平走査周期の半分（Ｈ／２）のパルス幅を持っている。前記のような走査線駆動信号を得るには、従来と同様にＬゲートドライバ３およびＲ４には水平走査周期（１Ｈ）と同一周期を持つクロック（図示しない）を入力し、Ｌゲートドライバ３にその出力パルスの後半を削除するディミングパルスＤＭＧＬを入力し、Ｒゲートドライバ４にはその出力パルスの前半を削除するディミングパルスＤＭＧＲを入力すればよい。また、前記ディミングパルス（”Ｈ”レベルで出力を削除するパルス）の代わりにその反転信号であるイネーブルパルス（”Ｈ”レベルで出力を有効にするパルス）をＬおよびＲゲートドライバに入力してもよい。

上記のように、走査線を中央で２分割し、ソースドライバ２の出力を２本のデータ線に結線し、共用することにより、画素５の表示領域１４を狭くすること無しにソースドライバの出力端子数を半分にすることができる。また、上記横配線１２の半分を表示領域１４の下方領域に配置することにより、表示領域１４上下の周辺形状がソースドライバ側に偏って大きくならず、比較的均一化される。
さらに上下の横配線の比率は任意で、表示装置に要求される形状に応じて変えてもよい。例えば、上側が１/４で下側が３/４であってもよい。

実施の形態２．
図３に実施の形態２における液晶表示装置２００の構成図である。図３において液晶領域１４の構成およびソースドライバ、ゲートドライバとの接続などの主要な構成は前記実施の形態１にて採用した構成と同一であり、詳細な説明は省略する。以下実施の形態１と異なる点について詳しく説明する。図３で示したように本実施の形態２ではゲートドライバ回路の能動素子としてａ−ＳｉＴＦＴを採用し、図１におけるＬゲートドライバ３、Ｒゲートドライバ４を表示領域１４の形成工程と同時にガラス基板上に一体形成した。

次ぎに、本実施の形態におけるアレイ基板１の駆動方法について図４を用いて説明する。図４ではＬゲートドライバ３、Ｒゲートドライバ４の出力波形のパルス幅を上記実施の形態１と比較して２倍にして動作させている。図４において１行目の走査線ＧＬ１の出力波形ＧＬ１ｓは、対応する水平走査期間が開始する１／２水平走査周期（Ｈ／２）前のタイミングから”Ｈ”レベルとなっている（水平ブランキング期間から”Ｈ”レベルとなっている）。また、出力波形ＧＬ１ｓの立ち下がりタイミングは、ソースドライバ２の各出力ＷＡＤが１〜ｍ／２対応からｍ／２＋１〜ｍ対応出力値に切り替わるタイミングと略同期しており、前記実施の形態１と同様である。走査線ＧＲ１の出力波形ＧＲ１ｓは、対応する水平走査期間が開始するタイミングから”Ｈ”レベルとなっており、前記実施の形態１と比較して１／２水平走査周期（Ｈ／２）前のタイミングから”Ｈ”レベルとなる。出力波形ＧＲ１ｓの立ち下がりタイミングは、ソースドライバ２の各出力ＷＡＤがｍ／２＋１〜ｍから次の水平周期期間の１〜ｍ／２対応出力値に切り替わるタイミングと略同期しており、前記実施の形態１と同様である。
ここで、画素５への書き込み電圧は走査線駆動波形が立下がったタイミングでの各データ線の信号電圧によって決まるので、図４のように走査線駆動波形の”Ｈ”レベルレベルが重なっていても問題は無い。

上記走査線駆動波形を実現するために、Ｌゲートドライバ３およびＲゲートドライバ４に各々入力する制御波形の１つであるクロック信号ＣＫＬ、ＣＫＬＢ、ＣＫＲおよびＣＫＲＢの波形を図４に示す。図４にて明らかなように、Ｌゲートドライバ３に入力されるクロックＣＫＬおよびＣＫＬＢ、Ｒゲートドライバ４に入力されるクロックＣＫＲおよびＣＫＲＢのパルス周期は水平走査周期の２倍となっており、Ｌゲートドライバ３，Ｒゲートドライバ４の動作は実施の形態１の場合と比較して半分の動作速度となる。また、Ｌゲートドライバ３用のクロックＣＫＬとＣＫＬＢは互いに逆相関係にあり、同様にＲゲートドライバ４用のクロックＣＫＲとＣＫＲＢも互いに逆相関係にある。さらに、クロックＣＫＲ／ＣＫＲＢの位相はクロックＣＫＬ／ＣＫＬＢから水平走査周期の１／２分（Ｈ／２期間）遅れており、この時間差により左右の走査線駆動波形の立下りタイミングもＨ／２期間ずれ、このずれによって一水平走査周期途中でのＬゲートドライバ３とＲゲートドライバ４間の切り替えを実現している。

上記のように１行の左右の走査線駆動波形が、実施の形態１と比較して１／２水平走査周期（Ｈ／２）前のタイミングから”Ｈ”レベルとなること以外は、実施の形態１と同様である。さらに図４で示したように、２行目から最終行（ｎ行）の走査線駆動波形においても実施の形態１と比較して１／２水平走査周期（Ｈ／２）前のタイミングから”Ｈ”レベルとなり、立ち下がりタイミングは実施の形態１と同様であり、詳細な説明は省略する。

また、図４ではＬゲートドライバ３，Ｒゲートドライバ４の出力パルス幅が水平走査周期（１Ｈ）の例を示しているが、立下り時刻が水平走査期間の中間点となっていれば、上記パルス幅は水平走査周期（１Ｈ）以上であってもよい。

本実施の形態のようにａ−ＳｉＴＦＴをゲートドライバ回路の能動素子として採用し、図３におけるゲートドライバを表示領域１４の形成工程と同時にガラス基板上に一体形成し、さらにゲートドライバ回路を駆動するクロック信号（ＣＫＬ，ＣＫＬＢ、ＣＫＲ，ＣＫＲＢ）のパルス周期を水平走査周期の２倍（２Ｈ）としたので、ゲートドライバの出力波形の”Ｈ”レベルのパルス幅も水平走査周期の２倍（２Ｈ）となり、ゲートドライバの高速動作時のマージンは大きくなる。（通常、クロックのパルス周期が長いほどゲートドライバを構成するシフトレジスタの動作マージンは大きくなる。）

さらに、本願の別の効果として、走査線を２分割することにより、走査線の負荷容量が半分になるので駆動能力の低いａ−ＳｉＴＦＴで形成されたゲートドライバによる走査線の駆動が容易になる。

本実施の形態１および２においては、Ｌゲートドライバ、Ｒゲートドライバおよび表示領域等を形成する基板としてガラス基板を使用した例を示したが、使用する基板として例えば樹脂基板、石英基板などの他の絶縁基板を使用することもでき、更には反射型の画像表示装置の場合は前記基板に加えてシリコン基板を使用することも可能である。

また、前述の様に本実施の形態１および２おいては、使用する能動素子の一例としてａ−ＳｉＴＦＴの場合を挙げて説明したが、能動素子は有機トランジスタであってもよく、更には低温または高温ポリシリコンＴＦＴであってもよく、使用能動素子の制限はない。

なお、本実施の形態１および２では、カラー表示に対応した液晶表示装置について、特に言及していないが、液晶表示装置へ入力するＤＡＴＡ数をＲ（赤）Ｇ（緑）Ｂ（青）用として３倍にしてひとつの画素を三つのサブ画素に分割し、ソースドライバの出力端子数も３倍とし、画素をＲＧＢのストライプ配置またはデルタ配置とすれば、カラー表示への対応も容易である。

この発明の形態１の液晶表示装置の構成図である。 この発明の実施の形態１の液晶表示装置の液晶表示部の駆動を示すタイミングチャート図である。 この発明の形態２の液晶表示装置の構成図である。 この発明の実施の形態２の液晶表示装置の液晶表示部の駆動を示すタイミングチャート図である。

符号の説明

１ アレイ基板、２ ソースドライバ、３ Ｌゲートドライバ、４ Ｒゲートドライバ、５ 画素、７ ＴＦＴ、１０，１３ 配線エリア、１１ 変換部、１２ 横配線、１４ 表示領域

Claims (4)

1. 基板上に複数の走査線と、複数のデータ線と、
   前記複数の走査線および複数のデータ線とで囲まれる複数の画素電極と、
   該画素電極に接続された複数のスイッチ素子とを備え、
   該スイッチ素子を前記走査線により供給される走査信号によって導通制御し、
   これらのスイッチ素子を介して、前記データ線により供給されるデータ信号を前記画素電極に供給するよう構成した画像表示装置であって、
   表示領域は中央部を境界にして第一の領域と第二の領域に分割され、
   前記走査線は前記第一の領域に配設された第一の走査線と前記第二の領域に配設された第二の走査線に分断され、
   前記第一の走査線は第一の期間活性化されるよう第一のゲートドライバで駆動し、
   前記第二の走査線は前記第一の期間と異なる第二の期間活性化されるよう第二のゲートドライバで駆動し、
   前記第一の領域に配設された複数のデータ線と前記第二の領域に配設された複数のデータ線とは、前記表示領域の外縁部に配設された複数の横配線によって夫々接続され、
   前記複数の横配線は、前記表示領域の外縁部であって一方の辺部と、前記外縁部であって前記表示領域を挟んで前記一方の辺部に対向する他方の辺部とに分割して配設したことを特徴とする画像表示装置。
2. 前記横配線は前記走査線と同一材料を使用したことを特徴とする請求項１に記載の画像表示装置。
3. 前記一方の辺部と前記他方の辺部とに配設した前記横配線の数が同一であることを特徴とする請求項１または２項に記載の画像表示装置。
4. 前記第一のゲートドライバと前記第二のゲートドライバが前記表示領域と同一基板上に形成されたことを特徴とする請求項１乃至３のいずれか一つに記載の画像表示装置。
   

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