JP3476885B2

JP3476885B2 - 表示装置

Info

Publication number: JP3476885B2
Application number: JP32488293A
Authority: JP
Inventors: 弘喜中村; 陽一増田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-12-24
Filing date: 1993-12-22
Publication date: 2003-12-10
Anticipated expiration: 2018-12-10
Also published as: JPH06308535A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示装置に係り、特に基
板上に映像信号駆動部が一体に集積化された表示装置に
関する。

【０００２】

【従来の技術】液晶表示装置に代表される表示装置は、
薄型、軽量、低消費電力の特徴を生かして、テレビ表示
用途、ＯＡ用途を始めとして、各種分野で利用されるよ
うになってきた。

【０００３】例えば、投射型ディスプレイとして液晶表
示装置を用いた場合、小型化・低価格化を達成すべく、
光学系、特に投射レンズや色分離用のダイクロイック・
ミラ−を小さくする必要がある。このためには、各種レ
ンズの大きさに合わせて液晶表示装置の画像表示部自体
を小さくしなければならない。

【０００４】しかし、このように画像表示部を小さくす
ると、外部駆動回路部との接続端子も当然のことながら
小さくしなければならず、外部駆動回路部との接続が困
難となってくる。

【０００５】そこで、液晶表示装置を構成する電極基板
上に駆動回路部を一体的に集積化する方法が考えられて
いる。このような駆動回路部が一体に集積化された液晶
表示装置について簡単に説明する。液晶表示装置は、マ
トリクス・アレイ基板と対向基板との間に液晶層が保持
されて成っている。マトリクス・アレイ基板は、複数本
の映像信号線と走査信号線とがマトリクス状に配置され
ており、各交点部分に活性層が多結晶シリコンで構成さ
れて成るスイッチ素子を介して画素電極が配置されてい
る。そして、各映像信号線、各走査信号線は、それぞれ
同一基板上に一体的に集積化された形成された映像信号
線駆動回路、走査信号線駆動回路に接続されている。

【０００６】この映像信号線駆動回路は、シフトレジス
タ部と、映像信号入力線と、映像信号入力線の映像信号
（SV）をシフトレジスタ部からの出力によって各映像信
号線に出力するためのアナログ・スイッチ群とを備えて
いる。

【０００７】

【発明が解決しようとする課題】ところで、このような
液晶表示装置において、高精細な表示画像の実現、ある
いはハイビジョン対応の表示画像を実現すべく表示画素
数を増大させる試みが成されている。しかし、このよう
に表示画素数を増大させると、特に映像信号線駆動回路
を構成するシフトレジスタ部の高速動作速度の確保、ア
ナログ・スイッチ群の書き込み能力の増大を図る必要が
ある。

【０００８】そこで、映像信号線駆動回路を構成するシ
フトレジスタ部を、並列に動作する例えば４つのシフト
レジスタで構成することにより、個々のシフトレジスタ
の動作速度を１／（分割数）程度に低速化することがで
きる。

【０００９】また、映像信号（SV）を複数の映像信号入
力線に分割して供給することで、各アナログ・スイッチ
の選択期間を分割数倍程度に増大させることも可能とな
り、アナログ・スイッチの書き込み能力を補うことがで
きる。

【００１０】しかしながら、映像信号（SV）を複数の映
像信号入力線に分割して供給すると、例えば４分割した
場合は図５に示すような分割数に応じた表示ムラが発生
していた。

【００１１】本発明はこのような技術課題に対処して成
されたものであって、映像信号（SV）が複数の映像信号
入力線によって選択素子に供給される場合に生じていた
表示ムラを解消し、良好な表示画像が確保できる表示装
置を提供することを目的とする。

【００１２】

【課題を解決するための手段】請求項１に記載される発
明は、複数本の映像信号線にスイッチ素子を介して接続
された画素電極と、ｐ（ｐは２以上の正の整数）本の映
像信号入力線に供給される映像信号を選択制御手段の各
出力により制御される選択素子群によって前記各映像信
号線に出力する映像信号線駆動回路とを備えた表示装置
において、一前記映像信号入力線は一前記選択素子に対
応する一前記映像信号入力線の配線容量を前記一選択素
子に近接して配置される他の前記選択素子に対応する他
の前記映像信号入力線の配線容量と略等しくする領域を
備えたことを特徴としている。

【００１３】請求項２に記載される発明は、複数本の映
像信号線にスイッチ素子を介して接続された画素電極
と、ｐ（ｐは２以上の正の整数）本の映像信号入力線に
供給される映像信号を選択制御手段の各出力により制御
される選択素子群によって前記各映像信号線に出力する
映像信号線駆動回路とを備えた表示装置において、一前
記映像信号入力線は一前記選択素子に対応する一前記映
像信号入力線の配線抵抗を前記一選択素子に近接して配
置される他の前記選択素子に対応する他の前記映像信号
入力線の配線抵抗と略等しくする領域を備えたことを特
徴としている。

【００１４】請求項３に記載される発明は、複数本の映
像信号線にスイッチ素子を介して接続された画素電極
と、ｐ（ｐは２以上の正の整数）本の映像信号入力線に
供給される映像信号を選択制御手段の各出力により制御
される選択素子群によって前記各映像信号線に出力する
映像信号線駆動回路とを備えた表示装置において、一前
記映像信号入力線は一前記選択素子に対応する一前記映
像信号入力線の配線容量と配線抵抗との積を前記一選択
素子に近接して配置される他の前記選択素子に対応する
他の前記映像信号入力線の配線容量と配線抵抗との積を
略等しくする領域を備えたことを特徴としている。

【００１５】

【作用】本発明者等は、映像信号（SV）を複数の映像信
号入力線に分割して供給した場合に生じる表示ムラの発
生について種々検討した結果、次のような理由によるこ
とが確認された。

【００１６】図３は従来の映像信号線駆動回路の部分概
略正面図であるが、この図に示すように４分割された映
像信号（SV1 ）〜（SV4 ）が供給される４本の映像信号
入力配線(411),(412),(413),(414) は、所定の間隔を隔
て平行に配置されている。そして、複数の論理回路群で
構成されるデコーダあるいはシフトレジスタ等の選択制
御手段（図示せず）からの各出力（SR）は各映像信号入
力配線(411) 〜(414)を横切ってアナログ・スイッチ（S
W）のゲートに供給される。

【００１７】また、（4n-3）番目（n=1,2,…）のアナロ
グ・スイッチ（SW）のソース側は第１の映像信号入力配
線(411) に、（4n-2）番目のアナログ・スイッチ（SW）
のソース側は第２の映像信号入力配線(412) に、（4n-
1）番目のアナログ・スイッチ（SW）のソース側は第３
の映像信号入力配線(413) に、（4n）番目のアナログ・
スイッチ（SW）のソース側は第４の映像信号入力配線(4
14) にそれぞれ第１〜第４の接続配線(421) 〜(424) に
よって接続されている。

【００１８】ところで、この図から理解できるように、
（4n-3）番目のアナログ・スイッチ（SW）のソース側と
第１の映像信号入力配線(411) とを接続する第１の接続
配線(421) は最短配線長がＬ１であるのに対して、（4
n）番目のアナログ・スイッチ（SW）のソース側と第４
の映像信号入力配線(414) とを接続する第４の接続配線
(424) は略同一配線幅であるにも関わらず最短配線長は
Ｌ４と短い。

【００１９】また、第１の映像信号入力配線(411) と第
４の映像信号入力配線(414) とを対比すると、第１の映
像信号入力配線(411) は各接続配線(421),(422),(423),
(424) との交差部分が存在しないが、第４の映像信号入
力配線(414) は各接続配線(421),(422),(423) との交差
部分が存在する。

【００２０】このような理由から、例えば第１の映像信
号（SV1 ）が供給されるアナログ・スイッチ（SW）と第
４の映像信号（SV4 ）が供給されるアナログ・スイッチ
（SW）とでは、隣接配置されているにも関わらず映像信
号入力配線(411) 〜(414) と接続配線(421) 〜(424) と
によって構成される各映像信号入力線の配線抵抗、配線
容量が大きく相違してくる。

【００２１】このように、従来では各映像入力信号線の
配線抵抗あるいは配線容量が異なることに起因して、各
映像信号線に印加される電圧に誤差が生じ、画面に縞状
の表示ムラが発生していたと考えられる。

【００２２】そこで、本発明の表示装置は、一映像信号
入力線は一選択素子に対応する一映像信号入力線の配線
容量あるいは配線抵抗を一選択素子に近接して配置され
る他の選択素子に対応する他の映像信号入力線の配線容
量あるいは配線抵抗と略等しくする領域を備えているた
め、隣接映像信号間で供給される映像信号にばらつきが
生じにくくなる。

【００２３】そして、特に配線容量と配線抵抗との積、
即ち時定数を略等しくする領域を設けることにより、映
像信号入力線を複数に分割した場合であっても、映像信
号入力線の分割に起因した表示ムラの発生を解消するこ
とができる。

【００２４】

【実施例】以下、本発明の一実施例の液晶表示装置につ
いて図面を参照して説明する。図１は本発明の一実施例
の液晶表示装置の概略構成図であり、この液晶表示装置
(1) は、映像信号駆動回路(201) 及び走査信号駆動回路
(301) が一体的に集積化されたマトリクス・アレイ基板
と対向基板との間に液晶層(401) が保持されて構成され
ている。

【００２５】このマトリクス・アレイ基板は、石英基板
上に複数本の映像信号線(11)と走査信号線(13)とがマト
リクス状に配置され、各交点部分にスイッチ素子として
多結晶シリコンから成る薄膜トランジスタ(15)を介して
ＩＴＯから成る画素電極(17)が配置されている。また、
各映像信号線(11)は同一基板上に形成された映像信号線
駆動回路(201) に、各走査信号線(13)も同様に同一基板
上に形成された走査信号線駆動回路(301) にそれぞれ接
続されている。

【００２６】走査信号線駆動回路(301) は、図示しない
がクロックド・インバータ型のシフトレジスタによって
構成されており、スタート信号（ST）とクロック信号
（CK1,CK2 ）の入力によって駆動され、各走査信号線(1
3)に順次走査信号を印加する。

【００２７】次に、映像信号線駆動回路(201) について
説明する。映像信号線駆動回路(201) は、並列に接続さ
れたクロックド・インバータ型の第１〜第４のシフトレ
ジスタ(211) 〜(214) を備えている。各シフトレジスタ
(211) 〜(214) には各々スタート信号と２つのクロック
信号が入力され、第１のシフトレジスタ(211) からは図
４（ｂ）に示すような出力（SR1i）（i=1,2,…）が、第
２のシフトレジスタ(212) からは図４（ｃ）に示すよう
な出力（SR2i）が、第３シフトレジスタ(213)からは図
４（ｄ）に示すような出力（SR3i）が、第４シフトレジ
スタ(214) は図４（ｅ）に示すような出力（SR4i）がそ
れぞれ得られる。

【００２８】また、映像信号線駆動回路(201) の第１〜
第４の映像信号入力線(221) 〜(224) には、図４（ａ）
に示すような４分割され位相が１／４周期づつずれた映
像信号（SV1 ）〜（SV4 ）が供給される。そして、映像
信号（SV1 ）は映像信号線Ｘ（4n-3）（n=1,2,…）に、
映像信号（SV2 ）は映像信号線Ｘ（4n-2）（n=1,2,…）
に、映像信号（SV3 ）は映像信号線Ｘ（4n-1）（n=1,2,
…）に、映像信号（SV4 ）は映像信号線Ｘ（4n）（n=1,
2,…）にそれぞれ対応するように、上述した各シフトレ
ジスタ(211) 〜(214) によってＯＮ／ＯＦＦ制御される
アナログ・スイッチ(231) 群を介して映像信号線(11)に
接続されている。

【００２９】また、更にアナログスイッチ(231) 群のド
レイン側は、図１に示すように保持容量部(241) を介し
て各映像信号線(11)に接続されている。ところで、映像
信号線駆動回路(201) の各映像信号入力線(221) 〜(22
4) は、図２に示すように平行に配置される映像信号入
力配線(221a)〜(224a)と、各映像信号入力配線(221a)〜
(224a)と各アナログスイッチ(231) とを接続する第１〜
第４の接続配線(221b)〜(224b)とによって構成されてい
る。尚、各映像信号入力配線(221a)〜(224a)と第１〜第
４の接続配線(221b)〜(224b)は、図示しないが９０００
オングストローム厚の酸化シリコン（ＳｉＯ₂ ）から成
る層間絶縁膜によって層分離されている。この実施例で
９０００オングストローム厚の酸化シリコン（ＳｉＯ
₂ ）を用いたのは、各映像信号入力配線(221a)〜(224a)
と第１〜第４の接続配線(221b)〜(224b)との交差部分に
確実な層分離を得るためであって、この他にも材料とし
ては酸化シリコン（ＳｉＯ₂ ）とＢＰＳＧ（ボロン・リ
ン・シリケート・ガラス）との２層構造としても良い。
また、膜厚としては、電気的に確実な層分離が得られる
のであれば配線容量の増大防止のために４０００オング
ストローム以上の厚膜とする方が好ましく、更に層間シ
ョートを低減するため、ＢＰＳＧあるいは酸化シリコン
（ＳｉＯ₂ ）とＢＰＳＧとの２層構造等によるリフロー
平坦化が段差を効果的に低減するので有効である。

【００３０】そして、各映像信号入力線(221) 〜(224)
の配線容量が略等しくなるように、各接続配線(221b)〜
(224b)は各映像信号入力配線(221a)〜(224a)とそれぞれ
２回交差してアナログスイッチ(231) に接続されるよう
に構成されている。各接続配線(221b)〜(224b)の各映像
信号入力配線(221a)〜(224a)と交差する回数は、特に２
回である必要はないが、時定数を低減することを考慮す
れば配線容量が増大しないように交差部はなるべく少な
くする方が良い。

【００３１】このようにして、この実施例においては各
映像信号入力線(221) 〜(224) 間の配線容量は略等しく
調節されている。尚、現実には各映像信号入力線(221)
〜(224) の配列順序等によって若干配線容量は相違して
くるが、交差部分に起因した配線容量に比べて十分に小
さく、画像に与える影響からすれば無視できる程度であ
るため、ここでは考慮していない。

【００３２】また、この実施例によれば、更に第１〜第
４の映像信号入力配線(221a)〜(224a)と各アナログ・ス
イッチ(231) とを接続する第１〜第４の接続配線(221b)
〜(224b)は、接続の最短距離が略等しくなるように配線
されており、これにより映像信号入力線(221) 〜(224)
の分割に起因した配線抵抗のばらつきも解消されてい
る。尚、この実施例では第１〜第４の映像信号入力配線
(221a)〜(224a)自体の配線抵抗については考慮していな
い。これは、図２からも明らかなように、第１〜第４の
映像信号入力配線(221a)〜(224a)は互いに略平行に配置
されており、配線抵抗はほぼ同一となり、表示品位を大
幅に低下させるものではないためである。

【００３３】しかし、各映像信号入力配線(221a)〜(224
a)自体の配線抵抗を考慮するのであれば、映像信号（S
V）供給側と反対側とで各第１〜第４の接続配線(221b)
〜(224b)の線幅等を徐々に異ならしめても良いし、第１
〜第４の映像信号入力配線(221a)〜(224a)の両端部から
映像信号（SV）を供給すれば各映像信号入力配線(221a)
〜(224a)自体の配線抵抗の影響を軽減することができ
る。

【００３４】上述したように、この本実施例の液晶表示
装置(1) において、映像入力信号線(221) 〜(224) は、
この映像入力信号線(221) 〜(224) に接続されるアナロ
グ・スイッチ（SW）に隣接するアナログ・スイッチ（S
W）に接続された他の映像入力信号線(221) 〜(224)
と、配線抵抗および配線容量のそれぞれを等しくする接
続配線(221b)〜(224b)を備えている。このため、各映像
信号入力線(221) 〜(224)の周波数特性が略一定とな
り、映像信号入力線(221) 〜(224) の分割に起因した映
像信号線(11)への周期的な供給電圧のばらつきがなくな
る。これにより、映像信号入力線(221) 〜(224) の分割
に起因した縞状の表示ムラを解消することができる。

【００３５】尚、上述した実施例は、４本の映像信号入
力線(221) 〜(224) で構成される場合を例にとり示した
が、本発明はこれに限定されるものではなく、この発明
は映像信号入力線の分割数が増大するに従って一層有効
に作用するものであって、特に映像信号入力線を８〜１
６本で構成する場合には更に効果的である。

【００３６】また、上述した実施例の液晶表示装置(1)
は、各映像信号入力線(221) 〜(224) の配線容量と共
に、配線抵抗を略等しく調整したが、少なくとも一方を
実現するだけであっても効果は得られる。

【００３７】また、配線容量と配線抵抗とを個別にそれ
ぞれが等しくなるように調整しても良いが、配線容量と
配線抵抗との積が略等しくなるよう調整しても良い。更
に、この実施例では、４本の映像信号入力線に対して４
個のシフトレジスタを設け、シフトレジスタの各段の出
力で映像信号入力線に接続される１アナログスイッチを
制御する構成としたが、例えばシフトレジスタの各段の
出力で映像信号入力線に接続される複数のアナログスイ
ッチを１ブロックとして同時に選択する構成としても良
い。これにより、更にシフトレジスタ数を低減させるこ
とができ、装置の小型化が達成される。

【００３８】この実施例の液晶表示装置(1) では、１映
像信号線駆動回路により映像信号線を制御したが、１映
像信号線の両端に映像信号線駆動回路をそれぞれ設ける
ことにより冗長性を高める構成としても良い。

【００３９】また、奇数番目の映像信号線を第１の映像
信号線駆動回路で駆動し、偶数番目の映像信号線を第１
の映像信号線駆動回路と対向する位置に配置される第２
の映像信号線駆動回路で駆動しても良い。このようにす
る場合、第１の映像信号線駆動回路と第２の映像信号線
駆動回路との間でも映像信号入力線の配線容量および／
または配線抵抗を考慮すると良いことは言うまでもな
い。

【００４０】この実施例の液晶表示装置(1) では、白黒
表示の場合を例に取り説明したが、カラー表示を実現さ
せるのであれば、例えば３本の映像信号入力線に赤
（Ｒ），緑（Ｇ），青（Ｂ）の映像信号（SVR ），（SV
G ），（SVB ）をそれぞれ入力するようにしても良い。
また、シフトレジスタの各段の出力で３本の映像信号入
力線に接続される３個のアナログスイッチを１ブロック
として同時に選択する構成としても良い。

【００４１】また、この実施例の液晶表示装置(1) で
は、映像信号線駆動回路をシフトレジスタを用いて構成
する場合を示したが、シフトレジスタに代えて数ビット
のディジタル入力信号に伴ない出力が制御されるデコー
ダ等で構成しても良いことは言うまでもない。

【００４２】

【発明の効果】上述したように本発明の表示装置によれ
ば、映像入力信号線が、隣接する選択素子に接続される
他の映像入力信号線の配線抵抗、配線容量あるいは配線
抵抗と配線容量の積を略等しくする領域を備えているの
で、各映像信号入力線の周波数特性が略一定となり、映
像信号入力線の分割に起因した映像信号線への周期的な
供給電圧のばらつきがなくなる。これにより、映像信号
入力線の分割に起因した縞状の表示ムラを解消すること
ができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例の液晶表示装置の概
略構成図である。

【図２】図２は、図１の液晶表示装置の映像信号線駆動
回路の要部概略正面図である。

【図３】図３は、従来の液晶表示装置の映像信号線駆動
回路の要部概略正面図である。

【図４】図４は、図１の液晶表示装置の駆動波形を示す
図である。

【図５】図５は、従来の液晶表示装置の表示画像を模式
的に示す図である。

【符号の説明】

(1) …液晶表示装置 (11)…映像信号線 (17)…画素電極 (201) …映像信号線駆動回路 (211),(212),(213),(214) …シフトレジスタ (221),(222),(223),(224) …映像信号入力線 (231) …アナログ・スイッチ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G09G 3/36

Claims

(57)【特許請求の範囲】

【請求項１】複数本の映像信号線にスイッチ素子を介
して接続された画素電極と、ｐ（ｐは２以上の正の整
数）本の映像信号入力線に供給される映像信号を選択制
御手段の各出力により制御される選択素子群によって前
記各映像信号線に出力する映像信号線駆動回路とを備え
た表示装置において、一前記選択素子に対応する一前記映像信号入力線の配線
容量を前記一選択素子に近接して配置される他の前記選
択素子に対応する他の前記映像信号入力線の配線容量と
略等しくするように各映像信号入力線と交差した接続配
線により前記一選択素子と前記一映像信号入力線とが接
続されることを特徴とする表示装置。
【請求項２】複数本の映像信号線にスイッチ素子を介
して接続された画素電極と、ｐ（ｐは２以上の正の整
数）本の映像信号入力線に供給される映像信号を選択制
御手段の各出力により制御される選択素子群によって前
記各映像信号線に出力する映像信号線駆動回路とを備え
た表示装置において、一前記選択素子に対応する一前記映像信号入力線の配線
抵抗を前記一選択素子に近接して配置される他の前記選
択素子に対応する他の前記映像信号入力線の配線抵抗と
略等しくするように各映像信号入力線と交差した接続配
線により前記一選択素子と前記一映像信号入力線とが接
続されることを特徴とする表示装置。
【請求項３】複数本の映像信号線にスイッチ素子を介
して接続された画素電極と、ｐ（ｐは２以上の正の整
数）本の映像信号入力線に供給される映像信号を選択制
御手段の各出力により制御される選択素子群によって前
記各映像信号線に出力する映像信号線駆動回路とを備え
た表示装置において、一前記選択素子に対応する一前記映像信号入力線の配線
容量と配線抵抗との積を前記一選択素子に近接して配置
される他の前記選択素子に対応する他の前記映像信号入
力線の配線容量と配線抵抗との積と略等しくするように
各映像信号入力線と交差した接続配線により前記一選択
素子と前記一映像信号入力線とが接続されることを特徴
とする表示装置。
【請求項４】請求項１乃至３のいずれかに記載の表示
装置において、前記接続配線は各映像信号入力線と２回
以上交差することを特徴とする表示装置。