JPH11271811A - 液晶表示装置 - Google Patents
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- JPH11271811A JPH11271811A JP10351871A JP35187198A JPH11271811A JP H11271811 A JPH11271811 A JP H11271811A JP 10351871 A JP10351871 A JP 10351871A JP 35187198 A JP35187198 A JP 35187198A JP H11271811 A JPH11271811 A JP H11271811A
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G—PHYSICS
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- G09G2320/02—Improving the quality of display appearance
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
-
- G—PHYSICS
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- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
Abstract
(57)【要約】
【課題】 映像信号が複数のビデオバスによってアナロ
グ・スイッチ群に供給される場合に生じる筋状の表示む
ら等のノイズを解消し、良好な表示画質を得ることので
きる駆動回路内蔵型液晶表示装置を提供する。 【解決手段】 所定の基準電位に対して正極性の映像信
号が入力されるビデオバス群（ＳＶｎ１〜６）と負極性
の映像信号が入力されるビデオバス群（ＳＶｐ１〜６）
のそれぞれのアナログスイッチ（ＳＷｎ１１〜２２、Ｓ
Ｗｐ１１〜２２）の接続点を、その配列がビデオバスの
延在方向に関して略対称形状となるように配置するよう
にして信号線駆動回路２００内部におけるサンプリング
スイッチとビデオバスラインとの接続点の配列を改良す
る。各々のスイッチペアに属する接続配線長の合計ひい
てはその抵抗値は略等しくなるので、信号線電位のシフ
ト量の実効値を信号線間でほぼ均一化できる。
グ・スイッチ群に供給される場合に生じる筋状の表示む
ら等のノイズを解消し、良好な表示画質を得ることので
きる駆動回路内蔵型液晶表示装置を提供する。 【解決手段】 所定の基準電位に対して正極性の映像信
号が入力されるビデオバス群（ＳＶｎ１〜６）と負極性
の映像信号が入力されるビデオバス群（ＳＶｐ１〜６）
のそれぞれのアナログスイッチ（ＳＷｎ１１〜２２、Ｓ
Ｗｐ１１〜２２）の接続点を、その配列がビデオバスの
延在方向に関して略対称形状となるように配置するよう
にして信号線駆動回路２００内部におけるサンプリング
スイッチとビデオバスラインとの接続点の配列を改良す
る。各々のスイッチペアに属する接続配線長の合計ひい
てはその抵抗値は略等しくなるので、信号線電位のシフ
ト量の実効値を信号線間でほぼ均一化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に表示画素部と駆動回路部を同一基板上に一体的
に形成した駆動回路内蔵型液晶表示装置に関するもので
ある。
り、特に表示画素部と駆動回路部を同一基板上に一体的
に形成した駆動回路内蔵型液晶表示装置に関するもので
ある。
【０００２】
【従来の技術】ガラス基板上に駆動回路を一体的に集積
化した駆動回路内蔵型液晶表示装置は、構成部材の削
減、液晶表示パネルへの駆動回路実装工程の簡略化等が
可能で低価格化に寄与することから、その研究開発・実
用化が進められている。
化した駆動回路内蔵型液晶表示装置は、構成部材の削
減、液晶表示パネルへの駆動回路実装工程の簡略化等が
可能で低価格化に寄与することから、その研究開発・実
用化が進められている。
【０００３】このような駆動回路内蔵型液晶表示装置の
一般構成は、ＴＦＴ−ＬＣＤの場合、スイッチング素子
としての薄膜トランジスタを画素に対応してマトリクス
状に配置したアレイ基板とカラーフィルタが形成された
対向基板との間に液晶を封入し、更に両基板にそれぞれ
偏光板を配置し、背面に照明用のバックライトを備えた
ものとなっている。マトリクスアレイ基板は、ガラス基
板上にマトリクス状に形成された走査線、信号線及びそ
の交点にスイッチ素子としての薄膜トランジスタを介し
て形成された液晶画素から構成される表示画素部と、こ
の薄膜トランジスタと同一の製造工程で作製され表示画
素部の外周に配置された周辺駆動回路とからなる。この
周辺駆動回路は、画素に接続された薄膜トランジスタの
スイッチング動作を制御する走査線駆動回路及び信号線
を介して薄膜トランジスタに映像信号を供給する信号線
駆動回路により構成される。
一般構成は、ＴＦＴ−ＬＣＤの場合、スイッチング素子
としての薄膜トランジスタを画素に対応してマトリクス
状に配置したアレイ基板とカラーフィルタが形成された
対向基板との間に液晶を封入し、更に両基板にそれぞれ
偏光板を配置し、背面に照明用のバックライトを備えた
ものとなっている。マトリクスアレイ基板は、ガラス基
板上にマトリクス状に形成された走査線、信号線及びそ
の交点にスイッチ素子としての薄膜トランジスタを介し
て形成された液晶画素から構成される表示画素部と、こ
の薄膜トランジスタと同一の製造工程で作製され表示画
素部の外周に配置された周辺駆動回路とからなる。この
周辺駆動回路は、画素に接続された薄膜トランジスタの
スイッチング動作を制御する走査線駆動回路及び信号線
を介して薄膜トランジスタに映像信号を供給する信号線
駆動回路により構成される。
【０００４】このうち信号線駆動回路は、与えられたタ
イミング信号により映像信号線を選択的に信号電極に接
続して映像信号を供給するためのアナログ・スイッチ群
を備えており、走査線駆動回路に比べて高周波数での動
作が要求される。そして、さらに、画素数を増大させた
ハイビジョン等の高精細、大容量表示等の要求が高まる
につれて、信号線駆動回路内部で映像信号を伝送するビ
デオバスラインの伝送帯域不足や、このビデオバスライ
ン上の映像信号線をサンプリングして画素スイッチング
素子に供給するアナログスイッチ群の書込み能力不足等
の問題が生じている。
イミング信号により映像信号線を選択的に信号電極に接
続して映像信号を供給するためのアナログ・スイッチ群
を備えており、走査線駆動回路に比べて高周波数での動
作が要求される。そして、さらに、画素数を増大させた
ハイビジョン等の高精細、大容量表示等の要求が高まる
につれて、信号線駆動回路内部で映像信号を伝送するビ
デオバスラインの伝送帯域不足や、このビデオバスライ
ン上の映像信号線をサンプリングして画素スイッチング
素子に供給するアナログスイッチ群の書込み能力不足等
の問題が生じている。
【０００５】そこで信号線駆動回路を複数のブロックに
分割して、ブロック内のアナログスイッチのサンプリン
グ動作を同時に行うことにより、動作周波数の低減が図
られている。即ち、ビデオバスラインを複数本に分割し
て並列に映像信号を入力し、このビデオバスラインのそ
れぞれに接続配線を介して接続されたアナログスイッチ
を一括してサンプリング動作させることにより、ビデオ
バスの分割本数分だけ動作周波数を低減させることがで
き、アナログスイッチ群の書き込み能力不足を補うこと
ができる。
分割して、ブロック内のアナログスイッチのサンプリン
グ動作を同時に行うことにより、動作周波数の低減が図
られている。即ち、ビデオバスラインを複数本に分割し
て並列に映像信号を入力し、このビデオバスラインのそ
れぞれに接続配線を介して接続されたアナログスイッチ
を一括してサンプリング動作させることにより、ビデオ
バスの分割本数分だけ動作周波数を低減させることがで
き、アナログスイッチ群の書き込み能力不足を補うこと
ができる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
駆動回路内蔵型液晶表示装置においては、前述したよう
に映像信号を複数の映像信号線に分割して供給する場
合、図１１に示すように、表示画面１上に縦方向（列方
向）に沿った筋状の表示むら（筋むら）２が生じ、表示
品位を低下させてしまうという問題があった。
駆動回路内蔵型液晶表示装置においては、前述したよう
に映像信号を複数の映像信号線に分割して供給する場
合、図１１に示すように、表示画面１上に縦方向（列方
向）に沿った筋状の表示むら（筋むら）２が生じ、表示
品位を低下させてしまうという問題があった。
【０００７】発明者らがその原因について検討したとこ
ろ、その表示むらの生じる位置とアナログスイッチ−ビ
デオバス間の接続位置には強い相関があることが判明し
た。
ろ、その表示むらの生じる位置とアナログスイッチ−ビ
デオバス間の接続位置には強い相関があることが判明し
た。
【０００８】すなわち、アナログスイッチのサンプリン
グ動作直後には、アナログスイッチに蓄積された電荷が
このアナログスイッチに接続されたビデオバスと信号線
に向けて流入する。この電荷の流入によって信号線上の
電位がシフトし、これに伴い液晶画素に書き込まれる信
号もビデオバス上の映像信号から若干シフトする。
グ動作直後には、アナログスイッチに蓄積された電荷が
このアナログスイッチに接続されたビデオバスと信号線
に向けて流入する。この電荷の流入によって信号線上の
電位がシフトし、これに伴い液晶画素に書き込まれる信
号もビデオバス上の映像信号から若干シフトする。
【０００９】表示画素部から遠い位置に配置されたビデ
オバスと接続されるアナログスイッチにおいては、アナ
ログスイッチ−ビデオバス間の接続配線長が長くなるた
め、これに付随して接続配線抵抗も大きくなる。その結
果、サンプリング動作中にアナログスイッチに蓄積され
た電荷はビデオバス側に流れにくくなり、信号線側に流
入する割合が大きくなる。
オバスと接続されるアナログスイッチにおいては、アナ
ログスイッチ−ビデオバス間の接続配線長が長くなるた
め、これに付随して接続配線抵抗も大きくなる。その結
果、サンプリング動作中にアナログスイッチに蓄積され
た電荷はビデオバス側に流れにくくなり、信号線側に流
入する割合が大きくなる。
【００１０】これに対し、表示画素部に近い位置に配置
されたビデオバスと接続されるアナログスイッチにおい
ては、接続配線長は短く、したがって配線抵抗も小さい
ため、アナログスイッチに蓄積された電荷が信号線側に
流入する割合は小さくなる。
されたビデオバスと接続されるアナログスイッチにおい
ては、接続配線長は短く、したがって配線抵抗も小さい
ため、アナログスイッチに蓄積された電荷が信号線側に
流入する割合は小さくなる。
【００１１】したがって、ビデオバスとの接続配線長の
短いアナログスイッチに接続された信号線では、映像信
号のシフト量が小さいが、接続配線長の長いアナログス
イッチに接続された信号線では映像信号のシフト量が大
きくなるという現象が見られる。その結果、液晶画素に
印加される実効電圧値が信号線位置ごとに異なってしま
い、その透過率に差が生じることとなる。
短いアナログスイッチに接続された信号線では、映像信
号のシフト量が小さいが、接続配線長の長いアナログス
イッチに接続された信号線では映像信号のシフト量が大
きくなるという現象が見られる。その結果、液晶画素に
印加される実効電圧値が信号線位置ごとに異なってしま
い、その透過率に差が生じることとなる。
【００１２】アナログスイッチとビデオバスとの接続点
配列はサンプリング回路ブロック毎の繰り返し形状であ
るため、液晶画素の透過率差が画面上で行方向に沿って
周期的に生じた結果、列方向に現れる表示むらとして視
認されることがわかった。
配列はサンプリング回路ブロック毎の繰り返し形状であ
るため、液晶画素の透過率差が画面上で行方向に沿って
周期的に生じた結果、列方向に現れる表示むらとして視
認されることがわかった。
【００１３】図１０は、従来の手法で構成された信号線
駆動回路部内の配線パターンを示すものである。
駆動回路部内の配線パターンを示すものである。
【００１４】同図においては、ビデオバス１０１〜１０
６にはこの順に映像信号ＳＶ１〜ＳＶ６が与えられてい
る。そしてこれらビデオバス１０１〜１０６とアナログ
スイッチＳＷとは接続配線２１１〜２１６によりコンタ
クトホールを介してこの順に接続されている。したがっ
て、隣接信号電極には隣接ビデオバスからの信号が与え
られることになる。そして、接続配線長は隣接信号線に
対し、ビデオバス間の距離Ｓのみ異なるだけであるの
で、配線抵抗および配線の交差に伴う容量の差は少ない
ため、この部分での画像ノイズは生じない。
６にはこの順に映像信号ＳＶ１〜ＳＶ６が与えられてい
る。そしてこれらビデオバス１０１〜１０６とアナログ
スイッチＳＷとは接続配線２１１〜２１６によりコンタ
クトホールを介してこの順に接続されている。したがっ
て、隣接信号電極には隣接ビデオバスからの信号が与え
られることになる。そして、接続配線長は隣接信号線に
対し、ビデオバス間の距離Ｓのみ異なるだけであるの
で、配線抵抗および配線の交差に伴う容量の差は少ない
ため、この部分での画像ノイズは生じない。
【００１５】しかしながら、この比較例の場合には、シ
フトレジスタが切り替わる位置で大きな接続配線長の相
違が存在する。すなわち、シフトレジスタの第１段目
（ＳＲ１１）に対する最後の配線と、次の第２段目（Ｓ
Ｒ２１）に対する最初の配線の長さは５ピッチ分も離れ
ており、他の隣接する配線間の配線長差に比べて５倍に
もなっているため、配線抵抗の差が大きく、前述したよ
うな映像信号のシフト量の差が生ずる。
フトレジスタが切り替わる位置で大きな接続配線長の相
違が存在する。すなわち、シフトレジスタの第１段目
（ＳＲ１１）に対する最後の配線と、次の第２段目（Ｓ
Ｒ２１）に対する最初の配線の長さは５ピッチ分も離れ
ており、他の隣接する配線間の配線長差に比べて５倍に
もなっているため、配線抵抗の差が大きく、前述したよ
うな映像信号のシフト量の差が生ずる。
【００１６】したがって、この従来例においてはシフト
レジスタの段が切り替わる位置で配線負荷の変化が大き
く、表示むら等の画像ノイズを生じることを避けること
ができない。
レジスタの段が切り替わる位置で配線負荷の変化が大き
く、表示むら等の画像ノイズを生じることを避けること
ができない。
【００１７】本発明はこのような問題を解決するために
なされたもので、配線長の変化に伴う表示むらを軽減
し、表示品位を向上させた駆動回路内蔵型液晶表示装置
を提供することを目的とする。
なされたもので、配線長の変化に伴う表示むらを軽減
し、表示品位を向上させた駆動回路内蔵型液晶表示装置
を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明にかかる液晶表示
装置によれば、絶縁基板上にマトリクス配置された複数
の液晶画素と、前記複数の液晶画素が列毎に共通接続さ
れた複数の信号線とを有する表示画素部と、正極性映像
信号を伝送する正極性ビデオバス群と、前記正極性ビデ
オバス群に平行に配置され、負極性映像信号を伝送する
負極性ビデオバス群と、各々が接続配線を介して互いに
異なる前記正極性ビデオバス群の一つに接続される複数
の正極性スイッチ及び各々が接続配線を介して互いに異
なる前記負極性ビデオバス群の一つに接続される複数の
負極性スイッチが前記ビデオバス群と前記表示画素部と
の間に列設され、互いに隣接する前記正極性スイッチと
負極性スイッチからなるスイッチペアが共通の前記信号
線に接続されてなるサンプリング回路ブロック群とを有
する信号線駆動回路とを具備し、前記サンプリング回路
ブロック内の前記正極性スイッチの接続配線と前記正極
性ビデオバス群との接続点の配列と前記負極性スイッチ
の接続配線と前記負極性ビデオバス群との接続点の配列
が前記正極性ビデオバス群と負極性ビデオバス群との境
界線に対し略対称形状をなすことを特徴とする。
装置によれば、絶縁基板上にマトリクス配置された複数
の液晶画素と、前記複数の液晶画素が列毎に共通接続さ
れた複数の信号線とを有する表示画素部と、正極性映像
信号を伝送する正極性ビデオバス群と、前記正極性ビデ
オバス群に平行に配置され、負極性映像信号を伝送する
負極性ビデオバス群と、各々が接続配線を介して互いに
異なる前記正極性ビデオバス群の一つに接続される複数
の正極性スイッチ及び各々が接続配線を介して互いに異
なる前記負極性ビデオバス群の一つに接続される複数の
負極性スイッチが前記ビデオバス群と前記表示画素部と
の間に列設され、互いに隣接する前記正極性スイッチと
負極性スイッチからなるスイッチペアが共通の前記信号
線に接続されてなるサンプリング回路ブロック群とを有
する信号線駆動回路とを具備し、前記サンプリング回路
ブロック内の前記正極性スイッチの接続配線と前記正極
性ビデオバス群との接続点の配列と前記負極性スイッチ
の接続配線と前記負極性ビデオバス群との接続点の配列
が前記正極性ビデオバス群と負極性ビデオバス群との境
界線に対し略対称形状をなすことを特徴とする。
【００１９】このような構成により、所定の基準電位に
対して正極性の映像信号が入力されるビデオバス群と負
極性の映像信号が入力されるビデオバス群それぞれのア
ナログスイッチとの接続点を、その配列がビデオバスの
延在方向に関して略対称形状となるように配置するよう
にして信号線駆動回路内部におけるサンプリングスイッ
チとビデオバスラインとの接続点の配列を改良すること
により、表示むらを低減させることができる。
対して正極性の映像信号が入力されるビデオバス群と負
極性の映像信号が入力されるビデオバス群それぞれのア
ナログスイッチとの接続点を、その配列がビデオバスの
延在方向に関して略対称形状となるように配置するよう
にして信号線駆動回路内部におけるサンプリングスイッ
チとビデオバスラインとの接続点の配列を改良すること
により、表示むらを低減させることができる。
【００２０】すなわち、本発明の液晶表示装置において
は、接続点の配列を正極性スイッチと負極性スイッチと
で対称となるように配置しているので、特定のスイッチ
ペアに着目すると、一方の極性のスイッチの接続配線が
長いときは他方の極性のスイッチの接続配線は短くな
る。換言すれば、各々のスイッチペアに属する接続配線
長の合計ひいては抵抗値は略等しくなる。その結果、信
号線電位のシフト量の実効値を信号線間でほぼ均一化で
きるので、表示むらを軽減することができる。
は、接続点の配列を正極性スイッチと負極性スイッチと
で対称となるように配置しているので、特定のスイッチ
ペアに着目すると、一方の極性のスイッチの接続配線が
長いときは他方の極性のスイッチの接続配線は短くな
る。換言すれば、各々のスイッチペアに属する接続配線
長の合計ひいては抵抗値は略等しくなる。その結果、信
号線電位のシフト量の実効値を信号線間でほぼ均一化で
きるので、表示むらを軽減することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。なお、以下の各実施
の形態においては、同じ構成要素には同じ番号を付して
おり、映像信号は６つに分割されて供給されるものとす
る。
て図面を参照して詳細に説明する。なお、以下の各実施
の形態においては、同じ構成要素には同じ番号を付して
おり、映像信号は６つに分割されて供給されるものとす
る。
【００２２】図１は本発明に関連する液晶表示装置の第
１の例の概略を示す構成図であり、この液晶表示装置
は、信号線駆動回路２０１及び走査線駆動回路３０１が
それぞれ一体的に集積化されたマトリクスアレイ基板
と、これと一定の距離だけ離隔するように対向配置され
た対向基板（対向電極８０１で代表させて表してある）
との間に液晶層７０１が保持された基本構成を有してい
る。
１の例の概略を示す構成図であり、この液晶表示装置
は、信号線駆動回路２０１及び走査線駆動回路３０１が
それぞれ一体的に集積化されたマトリクスアレイ基板
と、これと一定の距離だけ離隔するように対向配置され
た対向基板（対向電極８０１で代表させて表してある）
との間に液晶層７０１が保持された基本構成を有してい
る。
【００２３】さらに詳細に述べると、マトリクスアレイ
基板には、ガラス等の透明基板上に６本ずつの群をなす
複数本の信号線３１１〜３１６、３２１〜３２６・・・
が縦方向に平行に配置されており、これらは同一基板上
に集積化された信号線駆動回路２０１で駆動されるよう
になっている。信号線駆動回路２０１はスタート信号Ｘ
ＳＴと二つのクロック信号ＸＣＫ１，ＸＣＫ２が入力さ
れたクロックド・インバータ型のシフトレジスタＳＲ
と、映像信号が供給されるビデオバス１０１〜１０６
と、シフトレジスタＳＲの出力により制御され、ビデオ
バス１０１〜１０６上の映像信号を信号線に伝達するア
ナログスイッチ群ＳＷ１１〜ＳＷ１６，ＳＷ２１〜ＳＷ
２６，．．．を有している。
基板には、ガラス等の透明基板上に６本ずつの群をなす
複数本の信号線３１１〜３１６、３２１〜３２６・・・
が縦方向に平行に配置されており、これらは同一基板上
に集積化された信号線駆動回路２０１で駆動されるよう
になっている。信号線駆動回路２０１はスタート信号Ｘ
ＳＴと二つのクロック信号ＸＣＫ１，ＸＣＫ２が入力さ
れたクロックド・インバータ型のシフトレジスタＳＲ
と、映像信号が供給されるビデオバス１０１〜１０６
と、シフトレジスタＳＲの出力により制御され、ビデオ
バス１０１〜１０６上の映像信号を信号線に伝達するア
ナログスイッチ群ＳＷ１１〜ＳＷ１６，ＳＷ２１〜ＳＷ
２６，．．．を有している。
【００２４】より詳細に述べると、シフトレジスタの初
段の出力ＳＲ１１は、６本の信号電極３１１〜３１６に
対応した６本のポリシリコンでなるゲート線１１１〜１
１６に分配され、このゲート線１１１〜１１６はそれぞ
れアナログスイッチをなすＭＯＳトランジスタＳＷ１１
〜ＳＷ１６のゲート電極をなしている。
段の出力ＳＲ１１は、６本の信号電極３１１〜３１６に
対応した６本のポリシリコンでなるゲート線１１１〜１
１６に分配され、このゲート線１１１〜１１６はそれぞ
れアナログスイッチをなすＭＯＳトランジスタＳＷ１１
〜ＳＷ１６のゲート電極をなしている。
【００２５】映像信号ＳＶ１〜ＳＶ６はこの液晶表示装
置の表示の全体を制御する表示制御回路中に含まれる映
像信号分割回路１００によって映像信号ＳＶが分割され
たものであり、後述するように順番を変更して出力さ
れ、ビデオバス１０１〜１０６に供給されている。ＭＯ
ＳトランジスタＳＷ１１〜ＳＷ１６の一方側端子は接続
配線２１１〜２１６によってビデオバス１０１〜１０６
のいずれかに接続され、ＭＯＳトランジスタＳＷ１１〜
ＳＷ１６の他方側端子は信号線３１１〜３１６に接続さ
れている。
置の表示の全体を制御する表示制御回路中に含まれる映
像信号分割回路１００によって映像信号ＳＶが分割され
たものであり、後述するように順番を変更して出力さ
れ、ビデオバス１０１〜１０６に供給されている。ＭＯ
ＳトランジスタＳＷ１１〜ＳＷ１６の一方側端子は接続
配線２１１〜２１６によってビデオバス１０１〜１０６
のいずれかに接続され、ＭＯＳトランジスタＳＷ１１〜
ＳＷ１６の他方側端子は信号線３１１〜３１６に接続さ
れている。
【００２６】図１に示した第１の例では第１番目のビデ
オバス１０１に接続された配線２１１はゲート線１１１
で制御されるトランジスタＳＷ１１に接続され、第２番
目のビデオバス１０２に接続された配線２１６はゲート
線１１６で制御されるトランジスタＳＷ１６に接続さ
れ、第３番目のビデオバス１０３に接続された配線２１
２はゲート線１１２で制御されるトランジスタＳＷ１２
に接続され、第４番目のビデオバス１０４に接続された
配線２１５はゲート線１１５で制御されるトランジスタ
ＳＷ１５に接続され、第５番目のビデオバス１０５に接
続された配線２１３はゲート線１１３で制御されるトラ
ンジスタＳＷ１３に接続され、第６番目のビデオバス１
０６に接続された配線２１４はゲート線１１４で制御さ
れるトランジスタＳＷ１４に接続されている。
オバス１０１に接続された配線２１１はゲート線１１１
で制御されるトランジスタＳＷ１１に接続され、第２番
目のビデオバス１０２に接続された配線２１６はゲート
線１１６で制御されるトランジスタＳＷ１６に接続さ
れ、第３番目のビデオバス１０３に接続された配線２１
２はゲート線１１２で制御されるトランジスタＳＷ１２
に接続され、第４番目のビデオバス１０４に接続された
配線２１５はゲート線１１５で制御されるトランジスタ
ＳＷ１５に接続され、第５番目のビデオバス１０５に接
続された配線２１３はゲート線１１３で制御されるトラ
ンジスタＳＷ１３に接続され、第６番目のビデオバス１
０６に接続された配線２１４はゲート線１１４で制御さ
れるトランジスタＳＷ１４に接続されている。
【００２７】一方、図４に示すように映像信号分割回路
１００からビデオバス１０１〜１０６に供給される映像
信号は、順にＳＶ１、ＳＶ６、ＳＶ２、ＳＶ５、ＳＶ
３、ＳＶ４となっているので、シフトレジスタの出力が
ハイとなったときには信号線３１１〜３１６には映像信
号ＳＶ１〜ＳＶ６が順次供給されることになる。
１００からビデオバス１０１〜１０６に供給される映像
信号は、順にＳＶ１、ＳＶ６、ＳＶ２、ＳＶ５、ＳＶ
３、ＳＶ４となっているので、シフトレジスタの出力が
ハイとなったときには信号線３１１〜３１６には映像信
号ＳＶ１〜ＳＶ６が順次供給されることになる。
【００２８】以上説明した構成と動作はシフトレジスタ
ＳＲの第２段出力ＳＲ２１が与えられる部分およびその
先の段の出力が与えられる部分でも全く同じである。
ＳＲの第２段出力ＳＲ２１が与えられる部分およびその
先の段の出力が与えられる部分でも全く同じである。
【００２９】なお、シフトレジスタの出力と映像信号Ｓ
Ｖ１〜ＳＶ６とのタイミング関係は図４のタイミングチ
ャートに示す通りであり、シフトレジスタの出力がハイ
レベルとなる都度、各ビデオバスには映像信号が供給さ
れることがわかる。
Ｖ１〜ＳＶ６とのタイミング関係は図４のタイミングチ
ャートに示す通りであり、シフトレジスタの出力がハイ
レベルとなる都度、各ビデオバスには映像信号が供給さ
れることがわかる。
【００３０】再び、マトリクスアレイ基板の説明に戻る
と、マトリクスアレイ基板にはさらに信号線と直交する
横方向に画面の縦方向画素数分設けられた走査線４０
１，４０２・・・が平行に配置されており、これらは同
一基板上に集積化された走査線駆動回路３０１にそれぞ
れ接続されている。
と、マトリクスアレイ基板にはさらに信号線と直交する
横方向に画面の縦方向画素数分設けられた走査線４０
１，４０２・・・が平行に配置されており、これらは同
一基板上に集積化された走査線駆動回路３０１にそれぞ
れ接続されている。
【００３１】信号線３１１と走査線３１２との交点位置
には液晶に電圧を印加するためのスイッチ素子としての
薄膜トランジスタ３１３が接続されている。すなわち、
走査線３１２は薄膜トランジスタ３１３の多結晶シリコ
ンでなるゲートに接続され、信号電極３１１は薄膜トラ
ンジスタ３１３のドレインに接続され、ソースがＩＴＯ
（Indium Tin Oxide）よりなる透明な画素電極３１４に
接続されている。
には液晶に電圧を印加するためのスイッチ素子としての
薄膜トランジスタ３１３が接続されている。すなわち、
走査線３１２は薄膜トランジスタ３１３の多結晶シリコ
ンでなるゲートに接続され、信号電極３１１は薄膜トラ
ンジスタ３１３のドレインに接続され、ソースがＩＴＯ
（Indium Tin Oxide）よりなる透明な画素電極３１４に
接続されている。
【００３２】走査線駆動回路３０１は公知のクロックド
・インバータ型のシフトレジスタによって構成されてお
り、スタート信号ＹＳＴとクロック信号ＹＣＫ１，ＹＣ
Ｋ２の入力によって駆動され、各段に対応する各走査電
極４０１、４０２、・・・に順次走査信号を印加する。
・インバータ型のシフトレジスタによって構成されてお
り、スタート信号ＹＳＴとクロック信号ＹＣＫ１，ＹＣ
Ｋ２の入力によって駆動され、各段に対応する各走査電
極４０１、４０２、・・・に順次走査信号を印加する。
【００３３】図２は図１に示した第１の例における信号
線駆動回路内の配線パターンの一部を示す平面図であ
る。
線駆動回路内の配線パターンの一部を示す平面図であ
る。
【００３４】幅Ｗの６本のビデオバス１０１〜１０６
は、間隔Ｓで平行に配列されている。トランジスタＳＷ
１１の一端に接続された接続配線２１１はビデオバス１
０１に、トランジスタＳＷ１２の一端に接続された接続
配線２１２はビデオバス１０３に、トランジスタＳＷ１
３の一端に接続された接続配線２１３はビデオバス１０
５に、トランジスタＳＷ１４の一端に接続された接続配
線２１４はビデオバス１０６に、トランジスタＳＷ１５
の一端に接続された接続配線２１５はビデオバス１０４
に、トランジスタＳＷ１６の一端に接続された接続配線
２１６はビデオバス１０２にそれぞれコンタクトホール
を介して接続されている。ビデオバス１０１〜１０６に
は映像信号がＳＶ１、ＳＶ６、ＳＶ２、ＳＶ５、ＳＶ
３、ＳＶ４の順に与えられるので、信号線３１１〜３１
６に供給される映像信号の順は本来のＳＶ１〜ＳＶ６と
なっている。また、接続配線２１１〜２１６の長さの変
化を見ると、隣接接続配線で２ピッチ分、すなわち（Ｗ
＋２Ｓ）を超えることはない。したがって、各接続配線
間で配線の交差に伴う容量の差は少ないため配線負荷の
差は緩和される。
は、間隔Ｓで平行に配列されている。トランジスタＳＷ
１１の一端に接続された接続配線２１１はビデオバス１
０１に、トランジスタＳＷ１２の一端に接続された接続
配線２１２はビデオバス１０３に、トランジスタＳＷ１
３の一端に接続された接続配線２１３はビデオバス１０
５に、トランジスタＳＷ１４の一端に接続された接続配
線２１４はビデオバス１０６に、トランジスタＳＷ１５
の一端に接続された接続配線２１５はビデオバス１０４
に、トランジスタＳＷ１６の一端に接続された接続配線
２１６はビデオバス１０２にそれぞれコンタクトホール
を介して接続されている。ビデオバス１０１〜１０６に
は映像信号がＳＶ１、ＳＶ６、ＳＶ２、ＳＶ５、ＳＶ
３、ＳＶ４の順に与えられるので、信号線３１１〜３１
６に供給される映像信号の順は本来のＳＶ１〜ＳＶ６と
なっている。また、接続配線２１１〜２１６の長さの変
化を見ると、隣接接続配線で２ピッチ分、すなわち（Ｗ
＋２Ｓ）を超えることはない。したがって、各接続配線
間で配線の交差に伴う容量の差は少ないため配線負荷の
差は緩和される。
【００３５】図３は本発明に関連する液晶表示装置の第
２の例にかかる信号線駆動回路内の配線パターンの一部
を示す平面図である。
２の例にかかる信号線駆動回路内の配線パターンの一部
を示す平面図である。
【００３６】図２の場合と相違する点は、接続配線２１
１、２１２、２１３、２１４、２１５、２１６がそれぞ
れビデオバスが１０１、１０２、１０４、１０６、１０
５、１０３の順にコンタクトホールで接続されており、
ビデオバス１０１、１０２、１０３、１０４、１０５、
１０６にはそれぞれ映像信号がＳＶ１、ＳＶ２、ＳＶ
６、ＳＶ３、ＳＶ５、ＳＶ４の順に供給されるようにな
っている点である。
１、２１２、２１３、２１４、２１５、２１６がそれぞ
れビデオバスが１０１、１０２、１０４、１０６、１０
５、１０３の順にコンタクトホールで接続されており、
ビデオバス１０１、１０２、１０３、１０４、１０５、
１０６にはそれぞれ映像信号がＳＶ１、ＳＶ２、ＳＶ
６、ＳＶ３、ＳＶ５、ＳＶ４の順に供給されるようにな
っている点である。
【００３７】したがって、シフトレジスタの出力が切り
替わる都度、信号線３１１〜３１６、３２１〜３２６、
・・・には映像信号ＳＶ１〜ＳＶ６が供給されることに
なる。
替わる都度、信号線３１１〜３１６、３２１〜３２６、
・・・には映像信号ＳＶ１〜ＳＶ６が供給されることに
なる。
【００３８】この例においても、隣接する接続配線の配
線長差はＷ＋２Ｓ以下に設定されているので、配線容量
の変化は緩和される。
線長差はＷ＋２Ｓ以下に設定されているので、配線容量
の変化は緩和される。
【００３９】以下、本発明の実施例のいくつかを詳細に
説明する。
説明する。
【００４０】図５は本発明にかかる第１の実施の形態に
かかる液晶表示装置の回路配置図である。図示しないガ
ラス基板上には、走査線Ｙ１，Ｙ２，…及び信号線Ｘ１
１，Ｘ１２，…，Ｘ２１，Ｘ２２，…が互いに直交する
ように配置され、その各交点部分にはＭｏＷゲートを有
する多結晶シリコン薄膜トランジスタ５０１を介して液
晶画素７０１が接続されている。
かかる液晶表示装置の回路配置図である。図示しないガ
ラス基板上には、走査線Ｙ１，Ｙ２，…及び信号線Ｘ１
１，Ｘ１２，…，Ｘ２１，Ｘ２２，…が互いに直交する
ように配置され、その各交点部分にはＭｏＷゲートを有
する多結晶シリコン薄膜トランジスタ５０１を介して液
晶画素７０１が接続されている。
【００４１】走査線Ｙ１，Ｙ２，…には、走査線駆動回
路３０１が接続され、この走査線駆動回路３０１から線
順次に選択パルスが印加されることによって各行の薄膜
トランジスタ５０１が信号線Ｘ１１，Ｘ１２，…，Ｘ２
１，Ｘ２２，…上の映像信号をサンプリングして液晶画
素に出力する。その結果選択された液晶画素の透過率が
変化して表示がなされる。
路３０１が接続され、この走査線駆動回路３０１から線
順次に選択パルスが印加されることによって各行の薄膜
トランジスタ５０１が信号線Ｘ１１，Ｘ１２，…，Ｘ２
１，Ｘ２２，…上の映像信号をサンプリングして液晶画
素に出力する。その結果選択された液晶画素の透過率が
変化して表示がなされる。
【００４２】走査線駆動回路３０１は、前述したように
シフトレジスタにより構成され、周知のフリップフロッ
プ回路構成を適用できる。このフリップフロップ回路は
画素を駆動する薄膜トランジスタ５０１と同一工程で作
製された多結晶シリコン薄膜トランジスタ回路により形
成される。
シフトレジスタにより構成され、周知のフリップフロッ
プ回路構成を適用できる。このフリップフロップ回路は
画素を駆動する薄膜トランジスタ５０１と同一工程で作
製された多結晶シリコン薄膜トランジスタ回路により形
成される。
【００４３】信号線Ｘ１１，Ｘ１２，…，Ｘ２１，Ｘ２
２，…には、信号線駆動回路２００が接続される。この
信号線駆動回路２００の基本構成は、各信号線に接続さ
れた正極性スイッチＳＷｎと負極性スイッチＳＷｐのペ
アからなるアナログスイッチペアと、各正極性スイッチ
に接続された正極性ビデオバスＳＶｎ及び各負極性スイ
ッチに接続された負極性ビデオバスＳＶｐ、ならびに各
アナログスイッチのサンプリング動作を制御するシフト
レジスタＳＲ１１，ＳＲ１２…より構成される。なお、
添字のｐはｐチャネルを、ｎはｎチャネルをそれぞれ示
す。
２，…には、信号線駆動回路２００が接続される。この
信号線駆動回路２００の基本構成は、各信号線に接続さ
れた正極性スイッチＳＷｎと負極性スイッチＳＷｐのペ
アからなるアナログスイッチペアと、各正極性スイッチ
に接続された正極性ビデオバスＳＶｎ及び各負極性スイ
ッチに接続された負極性ビデオバスＳＶｐ、ならびに各
アナログスイッチのサンプリング動作を制御するシフト
レジスタＳＲ１１，ＳＲ１２…より構成される。なお、
添字のｐはｐチャネルを、ｎはｎチャネルをそれぞれ示
す。
【００４４】このシフトレジスタは走査線駆動回路３０
１のシフトレジスタと同じく画素を駆動する薄膜トラン
ジスタと同一工程で作製された多結晶シリコン薄膜トラ
ンジスタ回路により構成される。また、各アナログスイ
ッチ及びビデオバス群も、同じく多結晶シリコン薄膜ト
ランジスタ回路により構成される。即ち正極性スイッチ
群ＳＷｐはｐチャネル型多結晶シリコン薄膜トランジス
タにより構成され、一方負極性スイッチ群ＳＷｎはｎチ
ャネル型多結晶シリコン薄膜トランジスタにより構成さ
れる。
１のシフトレジスタと同じく画素を駆動する薄膜トラン
ジスタと同一工程で作製された多結晶シリコン薄膜トラ
ンジスタ回路により構成される。また、各アナログスイ
ッチ及びビデオバス群も、同じく多結晶シリコン薄膜ト
ランジスタ回路により構成される。即ち正極性スイッチ
群ＳＷｐはｐチャネル型多結晶シリコン薄膜トランジス
タにより構成され、一方負極性スイッチ群ＳＷｎはｎチ
ャネル型多結晶シリコン薄膜トランジスタにより構成さ
れる。
【００４５】列設されたアナログスイッチ群のうち、Ｓ
Ｗｎ１１〜ＳＷｎ１１２及びＳＷｐ１１〜ＳＷｐ１１２
はひとつのサンプリング回路ブロックを構成し、共通の
シフトレジスタ（ＳＲ１１）出力により一括に制御され
る。また隣接するスイッチペアにおいては、極性切換回
路２０１により一方のスイッチペアで正極性のアナログ
スイッチがサンプリング動作するときは、他方のスイッ
チペアでは負極性のアナログスイッチが動作を行う。
Ｗｎ１１〜ＳＷｎ１１２及びＳＷｐ１１〜ＳＷｐ１１２
はひとつのサンプリング回路ブロックを構成し、共通の
シフトレジスタ（ＳＲ１１）出力により一括に制御され
る。また隣接するスイッチペアにおいては、極性切換回
路２０１により一方のスイッチペアで正極性のアナログ
スイッチがサンプリング動作するときは、他方のスイッ
チペアでは負極性のアナログスイッチが動作を行う。
【００４６】本実施の形態にかかる液晶表示装置におい
ては、正極性スイッチＳＷｐと正極性ビデオバスＳＶｐ
との接続点と負極性スイッチＳＷｎと負極性ビデオバス
ＳＶｐとの接続点が、互いに正極性ビデオバス群及び負
極性ビデオバス群の境界線、すなわち、ビデオバスＳＶ
ｐ１とＳＶｎ１との間を境にしてほぼ線対称形状をなす
ように配列されている。即ち一方の極性のアナログスイ
ッチが一方の極性のビデオバス群のうち表示領域から遠
いバスに接続されている場合、このスイッチとペアをな
す他方の極性のアナログスイッチは、他方の極性のビデ
オバス群のうち表示領域に近いバスに接続される。
ては、正極性スイッチＳＷｐと正極性ビデオバスＳＶｐ
との接続点と負極性スイッチＳＷｎと負極性ビデオバス
ＳＶｐとの接続点が、互いに正極性ビデオバス群及び負
極性ビデオバス群の境界線、すなわち、ビデオバスＳＶ
ｐ１とＳＶｎ１との間を境にしてほぼ線対称形状をなす
ように配列されている。即ち一方の極性のアナログスイ
ッチが一方の極性のビデオバス群のうち表示領域から遠
いバスに接続されている場合、このスイッチとペアをな
す他方の極性のアナログスイッチは、他方の極性のビデ
オバス群のうち表示領域に近いバスに接続される。
【００４７】換言すれば、一方のスイッチの接続配線長
がブロック内でその極性のアナログスイッチ群の接続配
線長の平均値より長くなる場合、他方の極性のスイッチ
の接続配線長はブロック内での他方の極性のアナログス
イッチ群の接続配線長の平均値より同じ割合で短くなっ
て、スイッチペアの中の接続配線長の和は全てのスイッ
チペアで概略等しくなる。接続配線の抵抗値は配線長に
依存するため、スイッチペアの接続配線抵抗の和も全て
のスイッチペアで概略等しくなる。
がブロック内でその極性のアナログスイッチ群の接続配
線長の平均値より長くなる場合、他方の極性のスイッチ
の接続配線長はブロック内での他方の極性のアナログス
イッチ群の接続配線長の平均値より同じ割合で短くなっ
て、スイッチペアの中の接続配線長の和は全てのスイッ
チペアで概略等しくなる。接続配線の抵抗値は配線長に
依存するため、スイッチペアの接続配線抵抗の和も全て
のスイッチペアで概略等しくなる。
【００４８】図６は、図５に示した信号線駆動回路にお
ける実際のパターン形状を示すパターン図である。尚簡
略化のため、信号線Ｘ１１，Ｘ１２，Ｘ１５，Ｘ１６，
Ｘ１９，Ｘ２０を駆動するアナログスイッチの配置を示
している。
ける実際のパターン形状を示すパターン図である。尚簡
略化のため、信号線Ｘ１１，Ｘ１２，Ｘ１５，Ｘ１６，
Ｘ１９，Ｘ２０を駆動するアナログスイッチの配置を示
している。
【００４９】ビデオバスＳＶｐ及びＳＶｎはアルミニウ
ム（Ａｌ）層により形成され、各アナログスイッチを構
成する多結晶シリコン薄膜トランジスタＳＷｐ及びＳＷ
ｎのソース電極１０００及びドレイン電極１０２０と同
一工程で作製される。また各アナログスイッチのゲート
１０１０はＭｏＷ層により形成され、シフトレジスタ出
力に接続される。各アナログスイッチのドレイン電極１
０２０は、ゲート１０１０と同層の接続配線１０３０に
より、コンタクトホールを介してビデオバスに接続され
る。
ム（Ａｌ）層により形成され、各アナログスイッチを構
成する多結晶シリコン薄膜トランジスタＳＷｐ及びＳＷ
ｎのソース電極１０００及びドレイン電極１０２０と同
一工程で作製される。また各アナログスイッチのゲート
１０１０はＭｏＷ層により形成され、シフトレジスタ出
力に接続される。各アナログスイッチのドレイン電極１
０２０は、ゲート１０１０と同層の接続配線１０３０に
より、コンタクトホールを介してビデオバスに接続され
る。
【００５０】接続配線１０３０はアナログスイッチのゲ
ートと同層のＭｏＷ層で形成されるため、Ａｌ層等に比
べて抵抗値が高い。従って正極性駆動時、正極性スイッ
チのうちで接続配線長の長いスイッチＳＷｐ１０では、
サンプリング動作後スイッチに蓄積された電荷は信号線
Ｘ２０の方に多く流れ込み、一方接続配線長の短いスイ
ッチＳＷｐ１では、蓄積された電荷はビデオバスの方に
多く流れ込む。一方、ＳＷｐ１とペアを構成するスイッ
チＳＷｎ１はその接続配線長が長く、ＳＷｐ１０とペア
を構成するスイッチＳＷｎ１０はその接続配線長が短
い。従って、負極性駆動時は正極性駆動時とは逆に、信
号線Ｘ１１にはアナログスイッチに蓄積された電荷が多
く流れ込む。その結果、正極性フレームと負極性フレー
ムの合計で見ると各信号線に流れ込む電荷の絶対量は平
均化される。
ートと同層のＭｏＷ層で形成されるため、Ａｌ層等に比
べて抵抗値が高い。従って正極性駆動時、正極性スイッ
チのうちで接続配線長の長いスイッチＳＷｐ１０では、
サンプリング動作後スイッチに蓄積された電荷は信号線
Ｘ２０の方に多く流れ込み、一方接続配線長の短いスイ
ッチＳＷｐ１では、蓄積された電荷はビデオバスの方に
多く流れ込む。一方、ＳＷｐ１とペアを構成するスイッ
チＳＷｎ１はその接続配線長が長く、ＳＷｐ１０とペア
を構成するスイッチＳＷｎ１０はその接続配線長が短
い。従って、負極性駆動時は正極性駆動時とは逆に、信
号線Ｘ１１にはアナログスイッチに蓄積された電荷が多
く流れ込む。その結果、正極性フレームと負極性フレー
ムの合計で見ると各信号線に流れ込む電荷の絶対量は平
均化される。
【００５１】なお、図５及び図６の構成においては、例
えば信号線Ｘ１１に着目すると、正極性の電圧が書き込
まれるフレームでは、正極性スイッチＳＷｐ１１がビデ
オバスＳＶｐ１上の映像信号をサンプリングし、信号線
Ｘ１１に出力する。次のフレームで負極性の電圧が書き
込まれるときは、負極性スイッチＳＷｎ１１がビデオバ
スＳＶｎ１上の映像信号をサンプリングし、信号線Ｘ１
１に出力する。
えば信号線Ｘ１１に着目すると、正極性の電圧が書き込
まれるフレームでは、正極性スイッチＳＷｐ１１がビデ
オバスＳＶｐ１上の映像信号をサンプリングし、信号線
Ｘ１１に出力する。次のフレームで負極性の電圧が書き
込まれるときは、負極性スイッチＳＷｎ１１がビデオバ
スＳＶｎ１上の映像信号をサンプリングし、信号線Ｘ１
１に出力する。
【００５２】一方信号線Ｘ１１２に着目すると、正極性
の電圧が書き込まれるフレームでは、正極性スイッチＳ
Ｗｐ１１２がビデオバスＳＶｐ６上の映像信号をサンプ
リングし、信号線Ｘ１１に出力する。次のフレームで負
極性の電圧が書き込まれるときは、負極性スイッチＳＷ
ｎ１１２がビデオバスＳＶｎ６上の映像信号をサンプリ
ングし、信号線Ｘ１１に出力する。
の電圧が書き込まれるフレームでは、正極性スイッチＳ
Ｗｐ１１２がビデオバスＳＶｐ６上の映像信号をサンプ
リングし、信号線Ｘ１１に出力する。次のフレームで負
極性の電圧が書き込まれるときは、負極性スイッチＳＷ
ｎ１１２がビデオバスＳＶｎ６上の映像信号をサンプリ
ングし、信号線Ｘ１１に出力する。
【００５３】図６中に示された接続配線の配線長は信号
線Ｘ１１についてＬ１、Ｘ１２についてＬ２、Ｘ１５に
ついてＬ５、Ｘ１６についてＬ６、Ｘ１９についてＬ
９、Ｘ２０についてＬ１０であり、各ペアにおいて、 Ｌ１＋Ｌ２＝Ｌ５＋Ｌ６＝Ｌ９＋Ｌ１０＝一定 となっている。
線Ｘ１１についてＬ１、Ｘ１２についてＬ２、Ｘ１５に
ついてＬ５、Ｘ１６についてＬ６、Ｘ１９についてＬ
９、Ｘ２０についてＬ１０であり、各ペアにおいて、 Ｌ１＋Ｌ２＝Ｌ５＋Ｌ６＝Ｌ９＋Ｌ１０＝一定 となっている。
【００５４】したがって、表示画素部の信号線は夫々、
互いに隣接する正極性アナログスイッチと負極性アナロ
グスイッチのペアによって所定周期で交流駆動される
が、正極性アナログスイッチにより信号線を駆動する期
間に信号線電位がシフトする電圧量と負極性アナログス
イッチにより信号線を駆動する期間に信号線電位がシフ
トする電圧量の実効値が、信号線間でほぼ均一化される
ことにより、表示むらは視認されなくなる。
互いに隣接する正極性アナログスイッチと負極性アナロ
グスイッチのペアによって所定周期で交流駆動される
が、正極性アナログスイッチにより信号線を駆動する期
間に信号線電位がシフトする電圧量と負極性アナログス
イッチにより信号線を駆動する期間に信号線電位がシフ
トする電圧量の実効値が、信号線間でほぼ均一化される
ことにより、表示むらは視認されなくなる。
【００５５】図７は、本実施の形態の駆動回路配置の効
果を理論的に検証するために信号線電位シフトの液晶印
加電圧に対する影響をシミュレーションにより求めた結
果を示す。尚、同図における液晶印加電圧とは、液晶の
透過率が最大となる基準電位に対し、透過率が最低とな
る電位との中間電位の映像信号を入力した際の液晶画素
に印加される絶対電圧値を示す。
果を理論的に検証するために信号線電位シフトの液晶印
加電圧に対する影響をシミュレーションにより求めた結
果を示す。尚、同図における液晶印加電圧とは、液晶の
透過率が最大となる基準電位に対し、透過率が最低とな
る電位との中間電位の映像信号を入力した際の液晶画素
に印加される絶対電圧値を示す。
【００５６】図７（ａ）は正極性書込時の電圧シフトの
様子を示しており、アナログスイッチ−ビデオバス間の
接続配線が最も長いＳＷｐ１１に接続される信号線Ｘ１
１に属する画素では、液晶印加電圧が約２．１８４１Ｖ
となり、一方接続配線が最も短いＳＷｐ１１２に接続さ
れる信号線Ｘ１１２に属する画素では、液晶印加電圧が
約２．１８１３Ｖとなる。従って信号線Ｘ１１に属する
画素と信号線Ｘ１１２に属する画素との電圧シフト量の
差は約２．９１ｍＶとなる。
様子を示しており、アナログスイッチ−ビデオバス間の
接続配線が最も長いＳＷｐ１１に接続される信号線Ｘ１
１に属する画素では、液晶印加電圧が約２．１８４１Ｖ
となり、一方接続配線が最も短いＳＷｐ１１２に接続さ
れる信号線Ｘ１１２に属する画素では、液晶印加電圧が
約２．１８１３Ｖとなる。従って信号線Ｘ１１に属する
画素と信号線Ｘ１１２に属する画素との電圧シフト量の
差は約２．９１ｍＶとなる。
【００５７】図７（ｂ）は負極性書込み時の電圧シフト
の様子を示しており、アナログスイッチ−ビデオバス間
の接続配線がもっとも短いＳＷｎ１１に接続される信号
線Ｘ１１に属する画素では、液晶印加電圧が約２．１８
８Ｖとなり、一方接続配線が最も長いＳＷｎ１１２に接
続される信号線Ｘ１１２に属する画素では、液晶印加電
圧が約２．１９３Ｖとなる。従って信号線Ｘ１１に属す
る画素と信号線Ｘ１１２に属する画素との電圧シフト量
の差は約２．２５ｍＶとなる。
の様子を示しており、アナログスイッチ−ビデオバス間
の接続配線がもっとも短いＳＷｎ１１に接続される信号
線Ｘ１１に属する画素では、液晶印加電圧が約２．１８
８Ｖとなり、一方接続配線が最も長いＳＷｎ１１２に接
続される信号線Ｘ１１２に属する画素では、液晶印加電
圧が約２．１９３Ｖとなる。従って信号線Ｘ１１に属す
る画素と信号線Ｘ１１２に属する画素との電圧シフト量
の差は約２．２５ｍＶとなる。
【００５８】これに対し、図７（ｃ）は、正極性書込み
フレームと負極性書込みフレームトータルでの電圧シフ
ト量を示す。トータルの電圧シフト量は正極性書込み時
と負極性書込み時の平均値となり、各信号線間のシフト
量の差は２，１８６Ｖ近傍で最大０．３４ｍＶとなる。
フレームと負極性書込みフレームトータルでの電圧シフ
ト量を示す。トータルの電圧シフト量は正極性書込み時
と負極性書込み時の平均値となり、各信号線間のシフト
量の差は２，１８６Ｖ近傍で最大０．３４ｍＶとなる。
【００５９】このように、一方の極性フレームでは信号
線間のシフト量差が２〜３ｍＶ生じるが、正負極性フレ
ームトータルでみると信号線間のシフト量差は平均化さ
れ、最大で０．３４ｍＶと大幅に圧縮することができ
る。
線間のシフト量差が２〜３ｍＶ生じるが、正負極性フレ
ームトータルでみると信号線間のシフト量差は平均化さ
れ、最大で０．３４ｍＶと大幅に圧縮することができ
る。
【００６０】このように、本実施例の駆動回路配置の効
果は理論的に検証することができる。さらに本発明の実
施の形態のような回路配置により、実際に液晶表示装置
を作製し、表示させて観察したところ、表示むらは視認
されず、良好な表示品位が実現できた。
果は理論的に検証することができる。さらに本発明の実
施の形態のような回路配置により、実際に液晶表示装置
を作製し、表示させて観察したところ、表示むらは視認
されず、良好な表示品位が実現できた。
【００６１】比較のために、正極性スイッチと負極性ス
イッチで、ビデオバスとの接続点配列を同じくした（正
極性スイッチを表示画素部に最も近い正極性ビデオバス
に接続する場合、この正極性スイッチと対をなす負極性
スイッチを同じく表示画素部に最も近い負極性ビデオバ
スに接続する）液晶表示装置を実際に表示させて観察し
たところ、筋状のむらが視認された。これは、正負極性
フレームトータルでも信号線間のシフト量差は平均化さ
れず、最大２〜３ｍＶのシフト量差が生じるため、その
電圧差が透過率差として表示画面に表されたためと考え
られる。
イッチで、ビデオバスとの接続点配列を同じくした（正
極性スイッチを表示画素部に最も近い正極性ビデオバス
に接続する場合、この正極性スイッチと対をなす負極性
スイッチを同じく表示画素部に最も近い負極性ビデオバ
スに接続する）液晶表示装置を実際に表示させて観察し
たところ、筋状のむらが視認された。これは、正負極性
フレームトータルでも信号線間のシフト量差は平均化さ
れず、最大２〜３ｍＶのシフト量差が生じるため、その
電圧差が透過率差として表示画面に表されたためと考え
られる。
【００６２】このように本実施例の液晶表示装置におい
ては、表示むらが視認されず良好な表示品位が実現でき
た。
ては、表示むらが視認されず良好な表示品位が実現でき
た。
【００６３】図８は本発明の第２の実施の形態にかかる
液晶表示装置の回路配置を示す。前述した第１の実施の
形態とは、アナログスイッチとビデオバスとの接続点
を、ひとつのサンプリング回路ブロックの中でその中心
に対しほぼ対称となるように配置した点で相違する。
液晶表示装置の回路配置を示す。前述した第１の実施の
形態とは、アナログスイッチとビデオバスとの接続点
を、ひとつのサンプリング回路ブロックの中でその中心
に対しほぼ対称となるように配置した点で相違する。
【００６４】このような配置をとると、隣接サンプリン
グ回路ブロックの境界に位置するアナログスイッチ間で
接続配線長（接続配線抵抗）が略等しくなるため、隣接
ブロック間の境界でも透過率差が生じにくくなり、境界
部が視認されることはなく、さらに表示品位を向上させ
ることができる。
グ回路ブロックの境界に位置するアナログスイッチ間で
接続配線長（接続配線抵抗）が略等しくなるため、隣接
ブロック間の境界でも透過率差が生じにくくなり、境界
部が視認されることはなく、さらに表示品位を向上させ
ることができる。
【００６５】図９は本発明の第３の実施の形態にかかる
液晶表示装置の回路配置図である。この実施の形態では
接続点配列の周期を短くしている。同図に示す構成で
は、接続点の配列が１ブロックの半分の周期となるよう
に配置されており、かつ隣接する２ブロックで配列形状
が等しくなるように配置されている。
液晶表示装置の回路配置図である。この実施の形態では
接続点配列の周期を短くしている。同図に示す構成で
は、接続点の配列が１ブロックの半分の周期となるよう
に配置されており、かつ隣接する２ブロックで配列形状
が等しくなるように配置されている。
【００６６】尚本発明における回路配置は本発明の主旨
を逸脱しない範囲で変形が可能である。
を逸脱しない範囲で変形が可能である。
【００６７】例えば、正極性バスと接続配線との接続点
と負極性バスと接続配線との接続点の配列形状は完全線
対称形状である必要は必ずしもなく、バスの延在方向に
沿って平行移動したような形状でもよい。また接続配線
抵抗の和は各スイッチペアで完全に一致する必要はな
く、一方の極性のスイッチの接続配線長または抵抗値の
平均的な値（ブロック内の同極性スイッチの配線長また
は抵抗値の平均値）からのずれをこのスイッチとペアを
構成する他方の極性のスイッチの接続配線長または抵抗
値の平均的な値からのずれで相殺する方向に接続点を配
列すれば良い。
と負極性バスと接続配線との接続点の配列形状は完全線
対称形状である必要は必ずしもなく、バスの延在方向に
沿って平行移動したような形状でもよい。また接続配線
抵抗の和は各スイッチペアで完全に一致する必要はな
く、一方の極性のスイッチの接続配線長または抵抗値の
平均的な値（ブロック内の同極性スイッチの配線長また
は抵抗値の平均値）からのずれをこのスイッチとペアを
構成する他方の極性のスイッチの接続配線長または抵抗
値の平均的な値からのずれで相殺する方向に接続点を配
列すれば良い。
【００６８】
【発明の効果】以上のように、本発明の液晶表示装置に
おいては、所定の基準電位に対して正極性の映像信号が
入力されるビデオバス群と負極性の映像信号が入力され
るビデオバス群それぞれのアナログスイッチとの接続点
を、その配列がビデオバスの延在方向に関して略対称形
状となるように配置するようにして信号線駆動回路内部
におけるサンプリングスイッチとビデオバスラインとの
接続点の配列を改良することにより、表示むらの発生を
抑制し、良好な表示品位を得ることができる。
おいては、所定の基準電位に対して正極性の映像信号が
入力されるビデオバス群と負極性の映像信号が入力され
るビデオバス群それぞれのアナログスイッチとの接続点
を、その配列がビデオバスの延在方向に関して略対称形
状となるように配置するようにして信号線駆動回路内部
におけるサンプリングスイッチとビデオバスラインとの
接続点の配列を改良することにより、表示むらの発生を
抑制し、良好な表示品位を得ることができる。
【００６９】また、サンプリング回路ブロック内の任意
の前記スイッチペアを構成する正極性スイッチ及び負極
性スイッチ夫々の接続配線抵抗の和を略一定値とし、あ
るいは接続配線長の和を一定としても同様に表示むらの
発生を抑制し、良好な表示品位を得ることができる。
の前記スイッチペアを構成する正極性スイッチ及び負極
性スイッチ夫々の接続配線抵抗の和を略一定値とし、あ
るいは接続配線長の和を一定としても同様に表示むらの
発生を抑制し、良好な表示品位を得ることができる。
【図１】本発明の前提となる第１の例の液晶表示装置の
概略構成図である。
概略構成図である。
【図２】図１に示した第１の例における信号線駆動回路
内の配線パターンの一部を示す平面図である。
内の配線パターンの一部を示す平面図である。
【図３】本発明の前提となる第２の例の液晶表示装置の
信号線駆動回路内の配線パターンの一部を示す平面図で
ある。
信号線駆動回路内の配線パターンの一部を示す平面図で
ある。
【図４】液晶表示装置への映像信号の供給を示すタイミ
ングチャートである。
ングチャートである。
【図５】本発明にかかる第１の実施の形態にかかる液晶
表示装置の回路配置図である
表示装置の回路配置図である
【図６】図５に示した信号線駆動回路における実際のパ
ターン形状を示すパターン図である。
ターン形状を示すパターン図である。
【図７】本実施の形態の駆動回路配置の効果を理論的に
検証するために信号線電位シフトの液晶印加電圧に対す
る影響をシミュレーションにより求めた結果を示すグラ
フである。
検証するために信号線電位シフトの液晶印加電圧に対す
る影響をシミュレーションにより求めた結果を示すグラ
フである。
【図８】本発明の第２の実施の形態にかかる液晶表示装
置の回路配置図である。
置の回路配置図である。
【図９】本発明の第３の実施の形態にかかる液晶表示装
置における配線パターンを示す説明図である。
置における配線パターンを示す説明図である。
【図１０】従来の手法で構成された信号線駆動回路部内
の配線パターンを示す説明図である。
の配線パターンを示す説明図である。
【図１１】従来の手法で構成された信号線駆動回路部内
の配線パターンを示す説明図である。
の配線パターンを示す説明図である。
１０１〜１０６ ビデオバス １１１〜１１６、１２１〜１２６ ゲート配線 ２００ 信号線駆動回路 ２１１〜２１６、２２１〜２２６ 接続配線 ３０１ 走査線駆動回路 ３１１〜３１６、３２１〜３２６ 信号線 ４０１、４０２ 走査線 ５０１ ＴＦＴ ６０１ 画素電極 ７０１ 液晶 ８０１ 対向電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平 井 保 功 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷電子工場内 (72)発明者 齋 藤 玲 彦 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷電子工場内 (72)発明者 青 木 良 朗 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷電子工場内
Claims (11)
- 【請求項１】絶縁基板上にマトリクス配置された複数の
液晶画素と、前記複数の液晶画素が列毎に共通接続され
た複数の信号線とを有する表示画素部と、 正極性映像信号を伝送する正極性ビデオバス群と、前記
正極性ビデオバス群に平行に配置され、負極性映像信号
を伝送する負極性ビデオバス群と、各々が接続配線を介
して互いに異なる前記正極性ビデオバス群の一つに接続
される複数の正極性スイッチ及び各々が接続配線を介し
て互いに異なる前記負極性ビデオバス群の一つに接続さ
れる複数の負極性スイッチが前記ビデオバス群と前記表
示画素部との間に列設され、互いに隣接する前記正極性
スイッチと負極性スイッチからなるスイッチペアが共通
の前記信号線に接続されてなるサンプリング回路ブロッ
ク群とを有する信号線駆動回路とを具備し、 前記サンプリング回路ブロック内の前記正極性スイッチ
の接続配線と前記正極性ビデオバス群との接続点の配列
と前記負極性スイッチの接続配線と前記負極性ビデオバ
ス群との接続点の配列が前記正極性ビデオバス群と負極
性ビデオバス群との境界線に対し略対称形状をなすこと
を特徴とする液晶表示装置。 - 【請求項２】互いに隣接する前記サンプリング回路ブロ
ック内の前記正極性スイッチの接続配線と前記正極性ビ
デオバス群との接続点の配列及び前記負極性スイッチの
接続配線と前記負極性ビデオバス群との接続点の配列
が、略同一形状であることを特徴とする請求項１に記載
の液晶表示装置。 - 【請求項３】前記正極性スイッチの接続配線と前記正極
性ビデオバス群との接続点の配列及び前記負極性スイッ
チの接続配線と前記負極性ビデオバス群との接続点の配
列が、前記サンプリング回路ブロックの中心に対し略対
称形状であることを特徴とする請求項２に記載の液晶表
示装置。 - 【請求項４】前記信号線駆動回路は前記絶縁基板上に形
成されていることを特徴とする請求項１に記載の液晶表
示装置。 - 【請求項５】前記絶縁基板はガラス基板であることを特
徴とする請求項４に記載の液晶表示装置。 - 【請求項６】前記画素容量は、前記絶縁基板上に前記信
号線に交差して配置された走査線によってスイッチング
制御される薄膜トランジスタを介して前記信号線に接続
されることを特徴とする請求項１に記載の液晶表示装
置。 - 【請求項７】前記正極性及び負極性スイッチと前記選択
スイッチは前記薄膜トランジスタにより構成されること
を特徴とする請求項６に記載の液晶表示装置。 - 【請求項８】前記薄膜トランジスタは多結晶シリコン薄
膜トランジスタであることを特徴とする請求項７に記載
の液晶表示装置。 - 【請求項９】前記正極性スイッチはｐチャネル型薄膜ト
ランジスタにより構成され、前記負極性スイッチはｎチ
ャネル薄膜トランジスタにより構成されることを特徴と
する請求項７に記載の液晶表示装置。 - 【請求項１０】絶縁基板上にマトリクス配置された複数
の画素容量と、前記複数の画素容量が列毎に共通接続さ
れた複数の信号線とを有する表示画素部と、 互いに列設され正極性映像信号を伝送する複数本の正極
性ビデオバス及び負極性映像信号を伝送する複数本の負
極性ビデオバスと、各々が接続配線を介して互いに異な
る前記正極性ビデオバスに接続される正極性スイッチ及
び各々が接続配線を介して互いに異なる前記負極性ビデ
オバスに接続される負極性スイッチが前記ビデオバス群
と前記表示画素部との間に列設され、互いに隣接する前
記正極性スイッチと負極性スイッチからなるスイッチペ
アが共通の前記信号線に接続されてなるサンプリング回
路ブロック群とを有する信号線駆動回路を具備し、 前記サンプリング回路ブロック内の任意の前記スイッチ
ペアを構成する正極性スイッチ及び負極性スイッチ夫々
の接続配線抵抗の和が略一定値であることを特徴とする
液晶表示装置。 - 【請求項１１】絶縁基板上にマトリクス配置された複数
の画素容量と、前記複数の画素容量が列毎に共通接続さ
れた複数の信号線とを有する表示画素部と、 互いに列設され正極性映像信号を伝送する複数本の正極
性ビデオバス及び負極性映像信号を伝送する複数本の負
極性ビデオバスと、各々が接続配線を介して互いに異な
る前記正極性ビデオバスに接続される正極性スイッチ及
び各々が接続配線を介して互いに異なる前記負極性ビデ
オバスに接続される負極性スイッチが前記ビデオバス群
と前記表示画素部との間に列設され、互いに隣接する前
記正極性スイッチと負極性スイッチからなるスイッチペ
アが共通の前記信号線に接続されてなるサンプリング回
路ブロック群とを有する信号線駆動回路を具備し、 前記サンプリング回路ブロック内の任意の前記スイッチ
ペアを構成する正極性スイッチ及び負極性スイッチ夫々
の接続配線長の和が略一定値であることを特徴とする液
晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35187198A JP4181257B2 (ja) | 1998-01-21 | 1998-12-10 | 液晶表示装置 |
| TW088100672A TW546504B (en) | 1998-01-21 | 1999-01-16 | Liquid crystal display device |
| KR1019990004311A KR100324916B1 (ko) | 1998-01-21 | 1999-01-20 | 액정표시장치 |
| US09/234,511 US6414668B1 (en) | 1998-01-21 | 1999-01-21 | Liquid crystal display device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-9590 | 1998-01-21 | ||
| JP959098 | 1998-01-21 | ||
| JP35187198A JP4181257B2 (ja) | 1998-01-21 | 1998-12-10 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11271811A true JPH11271811A (ja) | 1999-10-08 |
| JP4181257B2 JP4181257B2 (ja) | 2008-11-12 |
Family
ID=26344352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35187198A Expired - Fee Related JP4181257B2 (ja) | 1998-01-21 | 1998-12-10 | 液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6414668B1 (ja) |
| JP (1) | JP4181257B2 (ja) |
| KR (1) | KR100324916B1 (ja) |
| TW (1) | TW546504B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081858A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 |
| US6693617B2 (en) | 2000-03-16 | 2004-02-17 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and data driver |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4147872B2 (ja) * | 2002-09-09 | 2008-09-10 | 日本電気株式会社 | 液晶表示装置及びその駆動方法並びに液晶プロジェクタ装置 |
| JP2004226684A (ja) * | 2003-01-23 | 2004-08-12 | Sony Corp | 画像表示パネルおよび画像表示装置 |
| JP2005284210A (ja) * | 2004-03-31 | 2005-10-13 | Nec Corp | 半導体装置、その製造方法およびそれを用いた表示装置 |
| EP1984906A1 (en) * | 2006-02-10 | 2008-10-29 | Koninklijke Philips Electronics N.V. | Large area thin film circuits |
| JP5153011B2 (ja) | 2010-07-30 | 2013-02-27 | 株式会社ジャパンディスプレイセントラル | 液晶表示装置 |
| US9087492B2 (en) | 2012-04-23 | 2015-07-21 | Au Optronics Corporation | Bus-line arrangement in a gate driver |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922668A (en) * | 1972-08-16 | 1975-11-25 | Canon Kk | Liquid-crystal indicator driving system |
| JPS6051714B2 (ja) * | 1977-03-29 | 1985-11-15 | セイコーエプソン株式会社 | 液晶表示装置駆動回路 |
| DE3787660T2 (de) * | 1986-02-17 | 1994-02-17 | Canon Kk | Steuergerät. |
| JPH03198089A (ja) * | 1989-12-27 | 1991-08-29 | Sharp Corp | 液晶表示装置の駆動回路 |
| US5526014A (en) * | 1992-02-26 | 1996-06-11 | Nec Corporation | Semiconductor device for driving liquid crystal display panel |
| JP3476885B2 (ja) | 1992-12-24 | 2003-12-10 | 株式会社東芝 | 表示装置 |
| JP3438190B2 (ja) * | 1994-03-14 | 2003-08-18 | 株式会社日立製作所 | Ｔｆｔディスプレイ装置 |
| JP3489184B2 (ja) | 1994-04-22 | 2004-01-19 | セイコーエプソン株式会社 | 薄膜トランジスタ回路およびそれを用いた液晶表示装置 |
| JPH07319428A (ja) | 1994-05-25 | 1995-12-08 | Sanyo Electric Co Ltd | 液晶表示装置 |
| WO1996016347A1 (fr) * | 1994-11-21 | 1996-05-30 | Seiko Epson Corporation | Dispositif d'excitation de cristaux liquides, dispositif d'affichage a cristaux liquides, tampon analogique et procede d'excitation de cristaux liquides |
| JP2806366B2 (ja) * | 1996-06-21 | 1998-09-30 | 日本電気株式会社 | 液晶表示装置 |
| JPH10153986A (ja) * | 1996-09-25 | 1998-06-09 | Toshiba Corp | 表示装置 |
| TW440742B (en) * | 1997-03-03 | 2001-06-16 | Toshiba Corp | Flat panel display device |
| JPH1195252A (ja) * | 1997-09-22 | 1999-04-09 | Toshiba Corp | 表示装置 |
| US6265889B1 (en) * | 1997-09-30 | 2001-07-24 | Kabushiki Kaisha Toshiba | Semiconductor test circuit and a method for testing a semiconductor liquid crystal display circuit |
-
1998
- 1998-12-10 JP JP35187198A patent/JP4181257B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-16 TW TW088100672A patent/TW546504B/zh not_active IP Right Cessation
- 1999-01-20 KR KR1019990004311A patent/KR100324916B1/ko not_active IP Right Cessation
- 1999-01-21 US US09/234,511 patent/US6414668B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081858A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置の駆動回路及び電気光学装置並びに電子機器 |
| US6693617B2 (en) | 2000-03-16 | 2004-02-17 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and data driver |
Also Published As
| Publication number | Publication date |
|---|---|
| US6414668B1 (en) | 2002-07-02 |
| JP4181257B2 (ja) | 2008-11-12 |
| KR100324916B1 (ko) | 2002-02-28 |
| KR19990068242A (ko) | 1999-08-25 |
| US20020050964A1 (en) | 2002-05-02 |
| TW546504B (en) | 2003-08-11 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080401 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080822 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080829 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |