JP2004226684A

JP2004226684A - 画像表示パネルおよび画像表示装置

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Publication number: JP2004226684A
Application number: JP2003014308A
Authority: JP
Inventors: Hiroshi Kobayashi; 寛小林; Junichi Yamashita; 淳一山下; Tamaki Harano; 環原野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-01-23
Filing date: 2003-01-23
Publication date: 2004-08-12
Also published as: KR20040068001A; TW200423011A; CN1558392A; US20040222981A1; TWI268467B; US7414605B2

Abstract

【課題】狭パルス駆動の画像表示装置および画像表示パネルにおける表示画面の縦の縞模様を防止する。
【解決手段】画素がマトリックス状に配置された画素部２と、画素部２の各列の画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を、入力される複数のクロックに基づいて行う駆動回路４と、複数のクロックを入力する複数の入力パッドＰＡＤｄ１，ＰＡＤｄ１ｘ，ＰＡＤｄ２，ＰＡＤｄ２ｘと、クロック入力回路７と、を有している。複数の入力パッドＰＡＤｄ１，ＰＡＤｄ１ｘ，ＰＡＤｄ２，ＰＡＤｄ２ｘからクロック入力回路（レベルシフタ７Ａ１，７Ａ２）までの配線Ｌｄ１，Ｌｄ１ｘ，Ｌｄ２，Ｌｄ２ｘの抵抗が、複数のクロック間でほぼ等しく設定されている。
【選択図】図９

Description

【０００１】
【発明の属する技術分野】
本発明は、駆動回路にいわゆる点順次クロックドライブ方式を採用した画像表示装置および画像表示パネルに関する。
【０００２】
【従来の技術】
図１および図２は、点順次クロックドライブ方式を採用した画像表示パネルの構成例を示すブロック図である。
画像表示パネル１Ａおよび１Ｂは、図１および図２に示すように、画素がマトリクス状に配置されている画素部２と、画素部２に接続された各種回路として、垂直駆動回路（Ｖ．ＤＲＶ）３、水平駆動回路（Ｈ．ＤＲＶ）４およびプリチャージ回路（Ｐ．ＣＨＧ）５と、を有する。
【０００３】
画素部２は、例えば液晶セルを、画像の表示エレメント（画素）に用いている。各液晶セルに、液晶素子と、その表示時にオンし映像信号Ｖｉｄｅｏを液晶素子の一方の電極（画素電極）に供給するＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）と、が設けられている。特に図示しないが、ＴＦＴのゲートが行（１表示ライン）ごとにゲート線に接続され、各列のＴＦＴのソースまたはドレインの一方がデータ線に接続されている。垂直駆動回路（Ｖ．ＤＲＶ）３は画像表示の際にゲート線を走査（所定時間おきに順次駆動）し、水平駆動回路（Ｈ．ＤＲＶ）４はゲート線の駆動時間（水平走査期間）内に、データ線に１表示ライン分の表示データを点順次で供給する（水平走査）。この水平走査と垂直走査とを組み合わせることにより画素部２に１画面を表示させる。
【０００４】
点順次クロックドライブ方式では、水平駆動が水平クロックにより制御される。
図１に示す構成例では、パネル内部のクロック生成部６により、外部から入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを基に、よりデューティ比が小さいパルス幅を有し互いに逆相の水平クロック（以下、ドライブクロックという）ＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘを生成する。水平駆動回路（Ｈ．ＤＲＶ）４は、外部またはクロック生成部６から水平スタートパルス（ＨＳＴ：不図示）が与えられると、入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸにより駆動される内蔵のシフトレジスタで水平スタートパルス（ＨＳＴ）をシフトさせ、そのシフト後のパルスを基にドライブクロックＤＣＫ１，ＤＣＫ２を抜き取って、データサンプリングスイッチ（ＨＳＷ）を駆動するドライブパルスを生成する。データサンプリングスイッチ（ＨＳＷ）は、特に図示しないが、水平駆動回路（Ｈ．ＤＲＶ）４の出力段または画素部２の映像信号入力部に設けられ、水平ドライブパルスによって、入力した映像信号を点順次でサンプリングする。なお、図１において、必要に応じてクロックバッファ回路７を設けることがある。この場合、クロックバッファ回路７は、水平クロックＨＣＫＸを用いて水平クロックＨＣＫを調整し、ドライブクロックＤＣＫ１Ｘを用いてドライブクロックＤＣＫ１を調整し、ドライブクロックＤＣＫ２Ｘを用いてドライブクロックＤＣＫ２を調整し、調整後のドライブクロックＤＣＫ１およびＤＣＫ２を出力する。また、クロックバッファ回路７は、各種クロックの電圧レベルをパネル駆動に適した電圧に変換する。
【０００５】
一方、図２に示す構成例では、水平駆動回路（Ｈ．ＤＲＶ）４を駆動する水平クロックＨＣＫ、および、その反転クロックＨＣＫＸ、並びに、ドライブクロックＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘが全てパネル外部から与えられる。
なお、垂直駆動回路（Ｖ．ＤＲＶ）３を駆動するスタートパルスおよびクロックは図示を省略している。この場合においても、図１と同様な機能のクロックバッファ回路７を必要に応じて設けることがある。
【０００６】
ところで、点順次駆動方式の画像表示装置では、１系統で映像信号ｖｉｄｅｏを入力するとした場合、高精細化に伴って特に水平方向の画素数が増えると、限られた水平走査期間（１Ｈ期間）内で全画素について順番にサンプリングするためのサンプリング時間を十分に確保するのが難しくなる。
そこで、１画素当たりのサンプリング時間を十分に確保するため、図１３に示すように、映像信号ＶｉｄｅｏをＭ系統（Ｍは２以上の整数）で並列に入力する一方、水平方向のＭ個の画素に対応したＭ個のサンプリングスイッチを単位とし、１つのサンプリングパルスＤＰｏｄｄまたはＤＰｅｖｅｎにより１単位内のＭ個のサンプリングスイッチＨＳＷを同時に駆動することによってＭ画素単位で順次書き込みを行うＭ相駆動方式が知られている。
ここで、水平方向にＭ本（通常、例えば６または１２の偶数本）のデータ線に接続された画素群から構成され、一度に映像信号が供給される画像表示単位を、以下、“段”という。
【０００７】
上述した画素の水平駆動方法では、データサンプリングパルスとしてのドライブパルスＤＰｏｄｄ，ＤＰｅｖｅｎを、水平クロックＨＣＫ，ＨＣＫＸよりデューティ比が小さく互いに逆相のドライブクロックＤＣＫ１，ＤＣＫ２からパルスを抜き取って生成している。この互いに逆相のドライブクロック駆動の場合、奇数すなわち（２Ｎ−１）の段（Ｎ：自然数）と、偶数すなわち２Ｎの段とのうち、一方がドライブクロックＤＣＫ１から抜き取られたドライブパルスにより駆動され、他方がドライブクロックＤＣＫ２から抜き取られたドライブパルスにより駆動される。図１３において、奇数段を駆動するドライブパルスをＤＰｏｄｄ、偶数段を駆動するドライブパルスをＤＰｅｖｅｎと表記している。
【０００８】
互いに逆相のドライブクロックＤＣＫ１，ＤＣＫ２を用いる理由は、サンプリング頻度をクロックの１周期に２度行えることから、その分、サンプリング周波数を水平駆動周波数の２倍にすることができるからである。
また、ドライブクロックＤＣＫ１，ＤＣＫ２のデューティ比を小さくしているのは、サンプリングパルスの重なり（オーバーラップ）、パルスの位相ずれ（ドリフト）に起因した表示画面のゴーストに対するマージンを確保し、これらに起因した画質の低下を防止するためである。以下、この画質の低下要因について説明する。
【０００９】
図１４（Ａ）〜図１４（Ｄ）に、ドライブパルスではなく、水平クロックＨＣＫ，ＨＣＫＸからパルスを抜き取って、これをデータサンプリングに用いる場合の信号波形を示す。
水平クロックＨＣＫ，ＨＣＫＸは、生成されてからパルスを抜き取られるまでの配線の抵抗や寄生容量によってクロックパルスに多少なりともなまりが生じるため、抜き取ったパルスＶｈ１〜Ｖｈ３に、図１４（Ａ）〜図１４（Ｃ）に示すように多少なりとも裾引きが生じる。その結果、サンプリングパルスＶｈ１とＶｈ２と間、サンプリングパルスＶｈ２とＶｈ３との間に、それぞれ波形のオーバーラップが生じる。
【００１０】
ところで、一般的に、水平サンプリングスイッチＨＳＷをオンする瞬間に、映像信号が供給されるビデオラインとデータ線との電位の関係から、図１４（Ｄ）に示すようにビデオラインに結合容量を介して誘導ノイズＩＤＮが多少なりとも生じる。
【００１１】
このような状況下において、上述したように、サンプリングパルス、即ちＶｈ１とＶｈ２あるいはＶｈ２とＶｈ３がオーバーラップしていると、次段のサンプリングスイッチＨＳＷがオンすることによって生じる誘導ノイズＩＮＤがサンプリング期間に重複し、これをホールドしてしまう。その結果、このホールド電位、即ちサンプリング後の画素データの電位がばらつき画質を損なうことになる。
【００１２】
パネルに内蔵された各種回路のアクティブ素子は、画素部２のＴＦＴと同一基板に形成されたＴＦＴから構成されている。ＴＦＴはバルク形トランジスタと比較すると特性のバラツキが大きく、またエージングなどの熱処理で特性が変動しやすい。ＴＦＴの特性が変化すると、特にデータサンプリングスイッチＨＳＷによるサンプリングタイミングのずれが生じる。このサンプリングタイミングのずれは、表示画面上で正規の画像位置から所定のドット数ずれて生じる望ましくない画像が、正規の画像と重なって見える、いわゆるゴーストと称される現象を引き起こす。
【００１３】
図１５（Ａ）〜図１５（Ｃ）にゴースト発生時の信号のタイミングチャート、図１５（Ｄ）に表示画面を示す。
Ｍ段に振り分けられた映像信号のうち（Ｎ＋１）段目の映像信号Ｓｉｇ（Ｎ＋１）を、図１５（Ａ）に示す。通常、映像信号のパルスは遅延の影響で多少なりとも裾引き等の変形を起こしている。この変形した映像信号のサンプリングパルスＶｈ（Ｎ＋１）を図１５（Ｃ）に示し、１段前のＮ段のサンプリングパルスＮｈ（Ｎ）を図１５（Ｂ）に示す。図１５（Ｂ）および図１５（Ｃ）において、破線が初期状態のパルスを示し、実線がエージング等によるドリフトした後のパルスを示す。映像信号がサンプリングパルスの立ち上がりでサンプリングされ、立下りでホールドされるとすると、このパルスのドリフトにより（Ｎ＋１）段目の映像信号Ｓｉｇ（Ｎ＋１）がＮ段と（Ｎ＋１）段の両方でサンプル／ホールドされ、しかも、共に中間色（灰色）のレベルで表示画面上に現出することになる。
ここで、一般にドリフトマージンとは、着目する段と、これにゴーストとして影響するパルスの段との距離を、間に何段あるかで表現する。図１５の例では、隣接する段でゴーストが出ているのでゴーストマージンは０（単位：段）となる。
【００１４】
サンプリングパルスを、水平クロックそのものではなく、水平クロックから生成したデューティ比が小さいドライブクロックからパルスを抜き取ることにより生成すると、上述したパルス波形のオーバーラップやゴーストに対するマージンを、水平駆動周波数を上げることなく拡大することができる。図１および図２に示す画像表示パネルは、４つのクロックＨＣＫ，ＨＣＫＸ，ＤＣＫ１，ＤＣＫ２を用いること、および、例えば６相または１２相で映像信号を供給する技術によって、高精細の画像表現を実現している。
【００１５】
【発明が解決しようとする課題】
画像表示パネルの種類増加および低価格化にともなって、部品の共通化によるコスト削減が必要となる。
例えば、映像信号をＭ相駆動するためには、Ｍ（例えば６）個のサンプルホールド回路を内蔵し、水平駆動回路のタイミングコントロール信号により制御されるタイミングで、入力した映像信号Ｖｉｄｅｏを複数Ｍ本の出力に振り分け、Ｍ個の全ての出力がそろったタイミングで一度にＭ本の信号Ｓｉｇ１〜ＳｉｇＭを出力するサンプルホールドＩＣの共通化が進められている。より詳細には、例えば従来１２ドット同時サンプリングにより駆動していたＸＧＡ（ＥｘｔｅｎｄｅｄＧｒａｐｈｉｃｓＡｒｒａｙ）表示規格パネルを、ＳＶＧＡ（ＳｕｐｅｒＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙ）表示規格パネルと同じ６ドット同時サンプリングにより駆動する方法が進んでいる。これにより、１２ドット同時サンプリングではＲＧＢそれぞれのパネルに２個ずつ必要であったサンプルホールドＩＣが、６ドット同時サンプリングすることにより半分の１個ずつとなり、その分コストが削減される。
【００１６】
このようにＭ個の同時サンプリング用の映像信号駆動回路を用いて、その回路が従来使用していたパネルよりＫ（Ｋ：２以上の整数）倍の水平画素数のパネルを実現しようとすると、サンプリングパルスの幅を単純には１／Ｋにして用いる必要がある。つまり、上記例では、６ドット同時サンプリング可能なＳＶＧＡ用のサンプルホールドＩＣを１つ用いてＸＧＡパネルの水平駆動を実現するには、ドライブパルスＤＰｏｄｄおよびＤＰｅｖｅｎの幅を１／２にする必要がある。
【００１７】
この制約の下、上述したノンオーバラップサンプリングおよびゴーストマージン確保を実現するには、上記例におけるドライブパルスは、その幅が、例えば３０〜４５ｎｓｅｃ程度の狭パルスとなる。このパルス幅は、サンプルホールドＩＣを２つ用いて１２ドット同時サンプリングを実現していた従来のＸＧＡパネルにおけるドライブパルス幅１５０ｎｓｅｃと比較すると、格段に短い。以下、このような５０ｎｓｅｃ以下の幅のパルスを用いたパネル駆動を狭パルス駆動と言う。
【００１８】
狭パルス駆動によるＸＧＡパネルにおいて、表示画面にサンプルホールドＩＣのサンプリングドット数、即ち６ドットごとの縦の縞模様が表示画面に現れる現象が生じた。このような現象は従来からも起こっていたが、それは２個のサンプルホールドＩＣの特性差によるものとして知られている。ところが、ここではサンプルホールドＩＣは１つであることから、ＩＣの特性差によるものでないことは明らかである。
【００１９】
本発明は、狭パルス駆動の画像表示装置および画像表示パネルにおける表示画面の縦の縞模様を防止することを目的とする。
【００２０】
【課題を解決するための手段】
本発明者は、上記６ドットごとの縦の縞模様が表示画面に現れる現象の原因を解析した結果、パネルの奇数段に映像信号を供給するときのサンプリング時間を決めるドライブパルスＤＰｏｄｄと、偶数段に映像信号を供給するときのサンプリング時間を決めるドライブパルスＤＰｅｖｅｎとのパルス幅が僅かに異なることを見出した。ドライブパルスＤＰｏｄｄとＤＰｅｖｅｎは、ドライブクロックからパルスを抜き取って生成されたものであり、ドライブクロックはクロック生成回路６またはクロックバッファ回路７の内部では、レイアウトおよび素子が対称な回路により生成される。また、駆動回路４内でも可能な限り対称に形成された配線のレイアウトとなっている。本発明者は、そのパルス幅の微妙な相違が、ドライブクロックがパネルに入力されてから、最初の回路までの配線で伝播時に起こることを突き止めた。
本発明は、上記解析の結果に基づいてなされたものであり、以下の特徴を有する。
【００２１】
本発明に係る第１の画像表示パネルは、画素がマトリックス状に配置された画素部と、前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を、入力される複数のクロックに基づいて行う駆動回路と、前記複数のクロックを入力する複数の入力パッドと、前記入力パッドと前記駆動回路との間に接続されているクロック入力回路と、を有し、前記複数の入力パッドから前記クロック入力回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている。
【００２２】
本発明に係る第２の画像表示パネルは、画素がマトリックス状に配置された画素部と、前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を行う駆動回路と、前記駆動回路を駆動する複数のクロックを入力する複数の入力パッドと、を有し、前記複数の入力パッドから前記駆動回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている。
【００２３】
本発明に係る第１の画像表示装置は、画素がマトリックス状に配置された画素部、前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を行う駆動回路、および、前記駆動回路を駆動する複数のクロックを入力し前記駆動回路に出力するロック入力回路を有する画像表示パネルと、前記複数のクロックを生成するクロック生成回路と、を有し、前記画像表示パネル外部の前記クロック生成回路の出力から前記画像表示パネル内部の前記クロック入力回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている。
【００２４】
本発明に係る第２の画像表示装置は、画素がマトリックス状に配置された画素部、前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を行う駆動回路を有する画像表示パネルと、前記複数のクロックを生成するクロック生成回路と、を有し、前記画像表示パネル外部の前記クロック生成回路の出力から前記画像表示パネル内部の前記駆動回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている。
【００２５】
本発明の画像表示パネルにおいて、パネル外部から複数のクロックが入力パッドを介して入力され、クロック入力回路あるいは駆動回路に入力される。本発明では、複数のクロックが入力される入力パッドから、クロック生成部または駆動回路までの配線の抵抗が複数のクロック間でほぼ等しく設定されていることから、駆動回路に入力されるときのクロックの位相は設計時に予定した値にほぼ等しくなっている。このように遅延のない複数のクロックを用いて駆動回路が駆動されることから、入力される映像信号がデータ線に供給されるタイミングが設計時に予定したタイミングとほぼ等しくなる。このため、サンプリング時間が短い場合でも、データ線に供給後の映像信号のデータはサンプリング直前のデータとほぼ一致する。また、隣接するデータ線に誤って一部のデータがサンプリングされて供給されることがない。
【００２６】
本発明の画像表示装置において、パネル外部にクロック生成回路がある場合、そのクロック生成回路からパネル内部の最初の回路（クロック入力回路または駆動回路）までの配線の抵抗が、複数のクロック間でほぼ等しく設定されていることから、上記のように映像信号のデータが誤サンプリングされることなく、対応するデータ線に供給される。
【００２７】
【発明の実施の形態】
最初に、前述した解析の結果得られた、奇数段のドライブパルスＤＰｏｄｄと偶数段のドライブパルスＤＰｅｖｅｎのパルス幅の違いが縦縞となって現れる原因について説明する。
【００２８】
図３（Ａ）〜図３（Ｂ）は、奇数（２Ｎ−１）段、偶数（２Ｎ）段、次の奇数（２Ｎ＋１）段の各ドライブパルスの波形図である。また、図３（Ｄ）は、映像信号の供給線におけるホールド電位を模式的に示す図、図３（Ｅ）は表示画面の縦縞（帯スジ）の説明図である。
前述したように、ドライブパルスの立ち上がりごとに映像信号の供給線に誘導ノイズＩＤＮが重畳され、このノイズによる電位変化は、配線の抵抗や寄生容量の値に応じた時間で元の電位レベルに復帰する。ここで、奇数段のドライブパルス幅Ｔ１が、偶数段のドライブパルス幅Ｔ２より大きいと仮定する。これらのパルス幅が例えば１５０ｎｓｅｃと比較的に長い場合は、ドライブパルスの立下りで規定されるホールド電位ＶＨは、誘導ノイズＩＤＮの影響を受けない。ところが、パルス幅が５０ｎｓｅｃ以下に短くなると、図示したように、サンプリング電位が元の電位レベルに復帰する過程が、ドライブパルスの立下りタイミングと重なってしまう。このため、パルス幅の違いによってホールド電位ＶＨに微妙な差ΔＶＨが生じる。この電位差ΔＶＨは小さくとも、６ドット同時サンプリングでは６ドットごとに画素信号のベース電位にオフセットが生じ、しかも、これが画面全体で縦縞状に繰り返されるため、図示のような帯スジとして視認されることとなる。
【００２９】
本実施の形態は、この帯スジを防止するためのものであり、以下、アクティブマトリクス型液晶表示パネルを例に、図面を参照して詳細に説明する。
液晶表示パネルの全体のブロック図は、図１または図２と共通する。ただし、図１に示す液晶パネル１Ａにおいて、クロックバッファ回路７が存在するときは当該クロックバッファ回路７が、クロックバッファ回路７が存在しないときはクロック生成部６が、それぞれ本発明の“クロック入力回路”の実施の形態を構成する。また、図２に示す液晶表示パネル１Ｂにおいて、クロックバッファ回路７が存在するときは、当該クロックバッファ回路７が本発明の“クロック入力回路”の実施の形態を構成する。
【００３０】
図４は、点順次クロックドライブ方式の液晶表示パネルの構成例を示す回路図である。図５（Ｅ）は、映像信号を供給する部分の詳細な回路図である。また、図６（Ａ）〜図６（Ｋ）に、各種クロックまたはパルスのタイミングチャートを示す。なお、図６（Ｉ）〜（Ｋ）と同様な４段分のドライブパルス波形を図５（Ａ）〜（Ｄ）にも示す。
図４は、簡略化のために、４行×４段の画素配列の場合を例に示している。ここで、段とは、Ｍ相駆動方式において、一度に映像信号が供給される各行内の連続したＭ個の画素の集合をいう。例えば６相駆動のＸＧＡパネルの場合、Ｍ＝６となる。
【００３１】
図４において、行列状に配置された４行×４段分の画素１１の各々は、薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴのソースとドレインの一方に、画素電極が接続された液晶セルＬＣと、当該ソースまたはドレインに一方の電極が接続された保持容量Ｃｓとから構成されている。これら画素１１の各々に対して、信号ライン（データ線）１２−１〜１２−４が列ごとにその画素配列方向に沿って配線され、ゲート線１３−１〜１３−４が行ごとにその画素配列方向に沿って配線されている。
【００３２】
画素１１の各々において、薄膜トランジスタＴＦＴのソース（または、ドレイン）は、対応するデータ線１２−１〜１２−４に各々接続されている。薄膜トランジスタＴＦＴのゲートは、ゲート線１３−１〜１３−４に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃｓの他方の電極は、各画素間で共通にＣｓライン１４に接続されている。このＣｓライン１４には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００３３】
以上により、画素１１が行列状に配置され、これら画素１１に対してデータ線１２−１〜１２−４が列ごとに配線され、かつゲート線１３−１〜１３−４が行ごとに配線されてなる画素部２が構成されている。画素部２において、ゲート線１３−１〜１３−４の各一端は、垂直駆動回路３の各行の出力端に接続されている。
【００３４】
垂直駆動回路３は、１フィールド期間ごとに垂直方向（列方向）に走査してゲート線１３−１〜１３−４に接続された各画素１１を行単位で順次選択する。すなわち、垂直駆動回路３からゲート線１３−１に対して垂直走査パルスＶｇ１が与えられたときには１行目の各列の画素が選択され、ゲート線１３−２に対して垂直走査パルスＶｇ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲート線１３−３，１３−４に対して垂直走査パルスＶｇ３，Ｖｇ４が順に与えられる。
【００３５】
画素部２の列方向の一方に、水平駆動回路４が配置されている。また、垂直駆動回路３や水平駆動回路４に対して各種のクロック信号を与えるクロック生成部（タイミングジェネレータ）６が設けられている。クロック生成部６により、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが生成される。また、クロック生成部６により、図６（Ａ）〜（Ｃ）に示す、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸが生成される。
クロック生成部６により、さらに、図６（Ｄ）および（Ｅ）に示すように、水平クロックＨＣＫ，ＨＣＫＸに対して周期が同じで、かつデューティ比が小さい互いに逆相のドライブクロックＤＣＫ１，ＤＣＫ２も生成される。ここで、デューティ比とは、パルス波形において、パルス幅とパルス繰り返し周期との比である。
【００３６】
水平駆動回路４は、入力される映像信号ｖｉｄｅｏを１Ｈ（Ｈは水平走査期間）内で段ごとに順次サンプリングし、垂直駆動回路３によって行単位で選択される各画素１１に対してデータを書き込むためのものであり、本例ではクロックドライブ方式を採用し、シフトレジスタ２１、クロック抜き取りスイッチ群２２およびサンプリングスイッチ群２３を有する構成となっている。
【００３７】
シフトレジスタ２１は、画素部２の各段（本例では、４段）に対応した４つのシフトレジスタユニット（Ｓ／Ｒ）２１−１〜２１−４からなり、水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、図６（Ｆ）〜（Ｈ）に示すように、シフトレジスタ２１の各シフトレジスタユニット２１−１〜２１−４からは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つクロックパルスＣＰ１〜ＣＰ４（図６ではＣＰ１〜ＣＰ３まで表示）が順次出力される。
【００３８】
クロック抜き取りスイッチ群２２は、画素部２の各段に対応した４個のスイッチ２２−１〜２２−４からなり、これらスイッチ２２−１〜２２−４の各一端が、クロック生成部６からドライブクロックＤＣＫ２，ＤＣＫ１を伝送するクロックライン２４−１，２４−２に交互に接続されている。すなわち、スイッチ２２−１，２２−３の各一端がクロックライン２４−１に、スイッチ２２−２，２２−４の各一端がクロックライン２４−２にそれぞれ接続されている。
【００３９】
クロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４に、シフトレジスタ２１の各シフトレジスタユニット２１−１〜２１−４から順次出力されるクロックパルスＣＰ１〜ＣＰ４が与えられる。すると、クロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４は、入力されるクロックパルスＣＰ１〜ＣＰ４に応答して順にオン状態となり、互いに逆相のドライブクロックＤＣＫ２，ＤＣＫ１からパルスを交互に抜き取る。この抜き取られたパルスがドライブパルスとなる。
【００４０】
図５（Ｅ）に示すように、映像信号Ｖｉｄｅｏの供給線２５は、Ｍ本、ここでは６本の配線からなり、それらの一端に映像信号駆動回路としてのサンプルホールド回路（Ｓ／Ｈ）２６が接続されている。
映像信号Ｖｉｄｅｏの６本の供給線２５は、段（６ドット）ごとに順次繰り返しながら、画素部２のデータ線に接続されている。このデータ線と映像信号Ｖｉｄｅｏの供給線２５との結線途中に、サンプリングスイッチ群２３を構成し、画素部２の画素列に対応した４×Ｍ個の水平データサンプリングスイッチＨＳＷが接続されている。各水平データサンプリングスイッチＨＳＷの制御端子に、クロック抜き取りスイッチ群２２の各スイッチ２２−１〜２２−４によって抜き取られたドライブパルスが与えられる。ここで、奇数段のデータサンプリングパルスをＤＰｏｄｄまたはＤＰ１，ＤＰ３，…と表記し、偶数段のデータサンプリングパルスをＤＰｅｖｅｎまたはＤＰ２，ＤＰ４，…と表記する。
【００４１】
図５（Ｅ）に示すように、各ドライブパルスが段ごとに６つの水平データサンプリングスイッチＨＳＷに一括して印加される配線構造となっている。このため、サンプルホールド回路２６により映像信号Ｖｉｄｅｏを６本の配線２５に振り分けることによって得られた６つの映像データＳｉｇ１〜Ｓｉｇ６が一括してサンプリングされ、画素部２の対応する段（６ドット）に同時に供給される。
【００４２】
上記構成の本実施の形態に係る水平駆動回路４では、シフトレジスタ２１から順次出力されるクロックパルスＣＰ１〜ＣＰ４をサンプリングパルスとして用いるのではなく、クロックパルスＣＰ１〜ＣＰ４の制御によって互いに逆相でデューティ比が小さいドライブクロックＤＣＫ２，ＤＣＫ１からパルスを交互に抜き取り、抜き取ったドライブクロックのパルス（ドライブパルス）ＤＰ１〜ＤＰ４を水平データのサンプリングパルスとして用いる。これにより、サンプリングパルス同士の重なりを防止し、また、必要なゴーストマージンを確保している。
【００４３】
図７にクロック生成部の回路構成例を、図８にクロックバッファ回路の構成例を、それぞれ示す。
図７に示すクロック生成部６は、パネルの入力パッドＰＡＤｈ，ＰＡＤｈｘ（図４参照）から水平クロックＨＣＫ，ＨＣＫＸを入力し、これを基にドライブクロックＤＣＫ１，ＤＣＫ２を生成する回路である。
【００４４】
クロック生成回路６は、大別すると、ドライブクロックＤＣＫ１の生成系統およびドライブクロックＤＣＫ２の生成系統のそれぞれについて、レベルシフタ（ＬＶＬ）６Ａ１（または６Ａ２）、入力バッファ部６Ｂ、ディーティ比を変更するための遅延部６Ｃおよび出力バッファ部６Ｄを有する。
【００４５】
レベルシフタ６Ａは、入力した水平クロックＨＣＫ，ＨＣＫＸの電圧レベル、例えば０〜３Ｖあるいは０〜５Ｖを、パネル駆動の電圧レベル、例えば０Ｖ（または−０．数Ｖ）〜１５Ｖ程度に変換するための回路である。ドライブクロックＤＣＫ１の系統側のレベルシフタ６Ａ１からは、レベル変換後の水平クロックＨＣＫが出力される。また、ドライブクロックＤＣＫ２の系統側のレベルシフタ６Ａ２からは、レベル変換後の反転水平クロックＨＣＫＸが出力される。このため、レベルシフタより後段を通過するクロック信号は互いに逆位相となっている。
【００４６】
入力バッファ部６Ｂは、ドライブクロックＤＣＫ１，ＤＣＫ２の各系統において、偶数個のインバータ６１を有している。
【００４７】
遅延部６Ｃは、ドライブクロックＤＣＫ１，ＤＣＫ２の各系統において、所望のデューティ比に対応した遅延量を得るために必要な個数の遅延素子、例えばインバータ６２を有している。遅延素子がインバータの場合、その個数は偶数となる。
【００４８】
出力バッファ部６Ｄは、ドライブクロックＤＣＫ１，ＤＣＫ２の各系統において、２入力ＮＡＮＤゲート６３と、奇数個のインバータ６４を有している。ＮＡＮＤゲート６３の一方の入力に、遅延後の水平クロックＨＣＫまたはＨＣＫＸが入力され、他方の入力に遅延前の水平クロックＨＣＫまたはＨＣＫＸが入力される。ＮＡＮＤゲート６３からは遅延量に応じてデューティ比が元の水平クロックより大きいパルスが出力され、これが反転されることによって、デューティ比が元の水平クロックより小さいパルス幅のドライブクロックＤＣＫ１またはＤＣＫ２が生成される。
【００４９】
なお、図示例のクロック生成部６では、ドライブクロックＤＣＫ１，ＤＣＫ２の各系統間にラッチ回路６５を設けることによって、同期が取られている。ラッチ回路６５は、図７では入力バッファ部６Ｂに設けられているが、例えば出力バッファ部６Ｄ等の他の箇所に設けることもできる。
【００５０】
図８に示すクロックバッファ回路７は、主にレベルシフトを行うための回路であり、図２のように水平駆動回路４とは別に設けることもできるし、あるいは、水平駆動回路（Ｈ．ＤＲＶ）４内のクロック入力部に設けることもできる。
クロックバッファ回路７は、ドライブクロックＤＣＫ１を生成する系統と、ドライブクロックＤＣＫ２を生成する系統のそれぞれにおいて、レベルシフタ７Ａ１（または７Ａ２）と、出力バッファ部７Ｂとからなる。レベルシフタ７Ａ１，７Ａ２は、図７に示すレベルシフタと同様な機能を持つものである。出力バッファ部７Ｂは、各系統において、偶数個のインバータ７１を有する。最終段のインバータからレベル変換後のドライブクロックＤＣＫ１またはＤＣＫ２が出力される。
【００５１】
上述したクロック生成部６およびクロックバッファ回路７は、その何れも、デューティ比補正のために同一の２つのレベルシフタ、即ち６Ａ１と６Ａ２（あるいは７Ａ１と７Ａ２）を有し、互いに逆相の２つの入力クロックから、奇数段のサンプリングパルスとなる狭パルスを有するドライブクロックＤＣＫ２と、偶数段のサンプリングパルスとなる狭パルスを有するドライブクロックＤＣＫ１と、を生成している。これらの回路内部では、適宜ラッチ回路を設け、同一回路を２つの系統それぞれに有し対称なレイアウトとすることによって、奇数段と偶数段のデューティズレ、すなわち狭パルス（サンプリングパルス）同士の幅の差が問題のないレベルに抑えられている。
【００５２】
本実施の形態では、このクロック生成部６およびクロックバッファ回路７内部でのデューティズレ防止に加え、クロックの入力パッドから、これらの回路までの配線でのデューティズレを防止している。
図９は、クロックバッファ回路７に入力されるドライブクロックＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘの配線を示す。また、図１０に、比較例として従来のパネルにおけるドライブクロックの配線を示す。
【００５３】
一般的に、ＬＣＤパネルに入力する各クロックは抵抗と寄生容量を持つため、ＬＣＤパネル内部ではパルスの立ち上がりや立下りがなまる。そのため、ドライブクロックＤＣＫ１の入力パッドＰＡＤｄ１からレベルシフタ（ＬＶＬ）７Ａ１までの配線Ｌｄ１、ドライブクロックＤＣＫ１Ｘの入力パッドＰＡＤｄ１ｘからレベルシフタ７Ａ１までの配線Ｌｄ１ｘ、ドライブクロックＤＣＫ２の入力パッドＰＡＤｄ２からレベルシフタ７Ａ２までの配線Ｌｄ２、ドライブクロックＤＣＫ２Ｘの入力パッドＰＡＤｄ２ｘからレベルシフタ７Ａ２までの配線Ｌｄ２ｘを、図１０のように同じ線幅でレイアウトした場合、各クロックはレベルシフタ直前までに入力配線抵抗が高いパルスは入力配線抵抗が低いパルスに対して立ち上がり、立下りが、よりなまるために２ｎｓｅｃ程度パルス幅が太ることがある。このレベルシフタ直前でデューティの異なったパルスが、そのままのデューティズレのままレベルシフタ７Ａ１または７Ａ２、インバータ７１を通って、レベル変換後のドライブクロックＤＣＫ１，ＤＣＫ２として図４に示す水平駆動回路４に入力される。
水平駆動回路４内で、入力パッド側で最初に生じた２ｎｓｅｃ程度のデューティズレが維持されたままパルスの抜き取りが行われ、その結果得られたドライブパルスＤＰのパルス幅は、偶数段と奇数段で少なくとも２ｎｓｅｃ程度異なったものとなる。
【００５４】
例えば図１１（Ｃ）に示す１２相駆動ＸＧＡパネルでは、図１１（Ａ），（Ｂ）に示すように、ドライブパルスＤＰｏｄｄ，ＤＰｅｖｅｎの幅Ｔが１５０ｎｓｅｃと比較的長いことから、このパルス幅では２ｎｓｅｃ程度のデューティズレによってサンプルホールド電位ＶＨに大きな差は現れず、ユニフォーミティー改善信号ＰｓｉｇＧのスジマージンも１．０Ｖ程度と大きく、表示画面にサンプリング周期（６ドットごと）の帯スジは現れない。
しかし、例えば６相駆動のＸＧＡパネルのように、幅が３０〜４５ｎｓｅｃ程度の狭パルスを用いる場合、そのパルス幅が短いために２ｎｓｅｃ程度のデューティズレが顕著にホールド電位ＶＨのズレに現れる。そのため、ユニフォーミティー改善信号ＰｓｉｇＧマージンは０．２Ｖ程度に減り、表示画面にサンプリング周期の帯スジが発生しやすくなる。
ここで、ユニフォーミティー改善信号ＰｓｉｇＧは、その電位を最適値に合わせ込むことで、到達ホールド電圧の奇数段と偶数段での差を調整する信号である。この信号ＰｓｉｇＧのマージンが小さいと帯スジが出やすくなり、大きいと帯スジが出にくいが、そのマージンは、上記したように狭パルス駆動ほど小さくなる。
【００５５】
本実施の形態では、図９に示すように、ドライブクロックＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘの各入力パッドからレベルシフタまでの入力配線Ｌｄ１，Ｌｄ１ｘ，Ｌｄ２，Ｌｄ２ｘの抵抗を、クロック間で揃えることにより入力配線抵抗をほぼ等しくしている。例えば、これらのドライブクロック配線が同じ階層の導電層をパターニングして一括形成される場合、そのシート抵抗が同じとすると、その幅と長さを最適化して配線ごとの抵抗を、４つのドライブクロックでほぼ一致させている。シート抵抗が異なる導電層を用いる場合は、それを考慮して配線ごとの幅と長さを調整して、抵抗を一致させる。
【００５６】
このため、レベルシフタに入るドライブクロックＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘは、デューティ比がそろったクロックとなる。したがって、図１２（Ａ）〜（Ｃ）に示すように、これらからパルスを抜き取って生成されたドライブパルスＤＰも、奇数段と偶数段でデューティズレのないパルス、即ち幅が同じ（Ｔ１＝Ｔ２）パルスとなる。そのため、図１２（Ｄ）に示すように、サンプリングパルス幅のデューティズレによるホールド電位差ΔＶＨが生じないか、問題とならないほど小さくなる。また、ユニフォーミティー改善信号ＰｓｉｇＧマージンが拡大する。
以上の結果、６相駆動のＸＧＡパネルなど、３０〜４５ｎｓｅｃ程度の狭サンプリングパルスを用いた水平走査により表示された画面において、図１２（Ｅ）に示すように、サンプリング周期の帯スジが発生しない。
【００５７】
なお、上記説明では、画像表示パネルに外部から入力されるドライブクロックＤＣＫ１等の各入力パッドからレベルシフタまでの入力配線の抵抗を揃えるとしたが、同じようにして、水平クロックＨＣＫ，ＨＣＫＸの入力配線抵抗を揃えると、より望ましい。水平クロックＨＣＫ，ＨＣＫＸは、サンプリングパルス幅を規定しないが、サンプリングタイミングと関係しており、入力配線抵抗を揃えることによりサンプリングの動作の精度が向上する。
また、レベルシフタが水平駆動回路４の入力段に設けられるような場合、クロック入力パッドから、この水平駆動回路４までのクロックの配線の抵抗（および寄生容量）をクロック間で揃えることができる。
【００５８】
画像表示装置において、パネルに必要なクロックを外部から与える場合、上述したパネル内部の配線抵抗を揃えることに加え、パネル外部の、例えば画像表示装置本体内の回路基板に形成されたクロックを生成する回路からパネルの入力パッドまでの配線抵抗をクロック間で揃えると、より望ましい。これは、とくにドライブクロックをパネル外部で生成する場合は、このパネル外の部分でもクロックのデューティズレを抑制しないと、より狭パルス駆動のパネルに対して帯スジを完全に防止できないことからの要請である。
さらに、特に周波数が高いクロックの配線において配線抵抗を揃えるだけではデューティズレを完全に除去できない場合、配線および周囲の絶縁層の材料、配線の面積、周囲の導電層との電位関係等の違いによる寄生容量を考慮して配線を設計してもよい。
【００５９】
上記説明では、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、これをアナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するディジタルインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【００６０】
また、上記説明では、各画素に液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例としたが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとして、例えばエレクトロルミネッセンス（ＥＬ：ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたものでもよい。
なお、本発明が適用可能な他の点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、例えば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
また、画像表示パネルは、直視型のほか、ＲＧＢ毎に設けられる投写型液晶パネル（液晶プロジェクタ内の画像表示パネル）であってもよい。
【００６１】
【発明の効果】
本発明によれば、狭パルス駆動の画像表示装置および画像表示パネルにおける表示画面の縦の縞模様を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態および従来技術に共通した、点順次クロックドライブ方式の画像表示パネルの第１の構成を示すブロック図である。
【図２】本発明の実施の形態および従来技術に共通した、点順次クロックドライブ方式の画像表示パネルの第２の構成を示すブロック図である。
【図３】（Ａ）〜（Ｃ）は、本発明の適用がない場合の３つの連続した段のドライブパルスの波形図、（Ｄ）は、その映像信号の供給線におけるホールド電位を模式的に示す図、（Ｅ）は、その表示画面の縦縞（帯スジ）の説明図である。
【図４】本発明の実施の形態における点順次クロックドライブ方式の液晶表示パネルの回路図である。
【図５】（Ａ）〜（Ｄ）は、連続した４つの段のドライブパルスの波形図、（Ｅ）は映像信号を供給する部分の詳細な回路図である。
【図６】（Ａ）〜（Ｋ）は、各種クロックまたはパルスのタイミングチャートである。
【図７】クロック生成部路の回路図である。
【図８】クロックバッファ回路の回路図である。
【図９】パネルの入力パッドからクロックバッファ回路までのドライブクロックの配線を示す図である。
【図１０】比較例として従来のパネルにおける、入力パッドからクロックバッファ回路までのドライブクロックの配線を示す図である。
【図１１】（Ａ）および（Ｂ）は従来の１２相駆動ＸＧＡパネルにおける、ドライブパルスの波形図、（Ｃ）は、その映像信号を供給する部分の回路図である。
【図１２】（Ａ）〜（Ｃ）は、本発明を適用した場合の３つの連続した段のドライブパルスの波形図、（Ｄ）は、その映像信号の供給線におけるホールド電位を模式的に示す図、（Ｅ）は、その表示画面を示す図である。
【図１３】Ｍ相駆動方式の説明図である。
【図１４】（Ａ）〜（Ｃ）はパルス間にオーバーラップが生じたときのパルスの波形図、（Ｄ）は、そのときのビデオラインの電位を模式的に示す図である。
【図１５】（Ａ）〜（Ｃ）はゴースト発生時の信号のタイミングチャート、（Ｄ）は、その時の表示画面を示す図である。
【符号の説明】
１，１Ａ，１Ｂ…画像表示パネル、２…画素部、３…垂直駆動回路、４…水平駆動回路、５…プリチャージ回路、６…クロック生成部、１１…画素、１２−１等…データ線、１３−１等…ゲート線、２１…シフトレジスタ部、２２…パルス抜き取りスイッチ群、２３…サンプリングスイッチ群、２５…映像信号の供給線、２６…映像信号駆動回路、６Ａ１，７Ａ１等…レベルシフタ、ＴＦＴ…薄膜トランジスタ、Ｃｓ…保持容量、ＨＳＷ…水平データサンプリングスイッチ、ＨＣＫ等…水平クロック、ＤＣＫ１等…ドライブクロック、ＤＰ等…ドライブパルス、Ｖｉｄｅｏ…映像信号、Ｌｄ１…ドライブクロックの配線、ＰＡＤｄ１等…ドライブクロックの入力パッド。

Claims

画素がマトリックス状に配置された画素部と、
前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を、入力される複数のクロックに基づいて行う駆動回路と、
前記複数のクロックを入力する複数の入力パッドと、
前記入力パッドと前記駆動回路との間に接続されているクロック入力回路と、を有し、
前記複数の入力パッドから前記クロック入力回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている
画像表示パネル。
前記駆動回路は、映像信号を複数Ｍに分配して一時保持し、Ｍ画素分の映像信号のデータが揃った時点で一斉に出力する映像信号駆動回路を含み、前記映像信号駆動回路から出力された前記Ｍ画素分の映像信号のデータをＭ本の前記データ線に一斉に供給する
請求項１に記載の画像表示パネル。
画素がマトリックス状に配置された画素部と、
前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を行う駆動回路と、
前記駆動回路を駆動する複数のクロックを入力する複数の入力パッドと、を有し、
前記複数の入力パッドから前記駆動回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている
画像表示パネル。
前記駆動回路は、映像信号を複数Ｍに分配して一時保持し、Ｍ画素分の映像信号のデータが揃った時点で一斉に出力する映像信号駆動回路を含み、前記映像信号駆動回路から出力された前記Ｍ画素分の映像信号のデータをＭ本の前記データ線に一斉に供給する
請求項３に記載の画像表示パネル。
画素がマトリックス状に配置された画素部、前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を行う駆動回路、および、前記駆動回路を駆動する複数のクロックを入力し前記駆動回路に出力するロック入力回路を有する画像表示パネルと、
前記複数のクロックを生成するクロック生成回路と、を有し、
前記画像表示パネル外部の前記クロック生成回路の出力から前記画像表示パネル内部の前記クロック入力回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている
画像表示装置。
前記駆動回路は、映像信号を複数Ｍに分配して一時保持し、Ｍ画素分の映像信号のデータが揃った時点で一斉に出力する映像信号駆動回路を含み、前記映像信号駆動回路から出力された前記Ｍ画素分の映像信号のデータをＭ本の前記データ線に一斉に供給する
請求項５に記載の画像表示装置。
画素がマトリックス状に配置された画素部、前記画素部の各列の前記画素間で共有されたデータ線のそれぞれに接続され、入力される映像信号をデータ線に供給する制御を行う駆動回路を有する画像表示パネルと、
前記複数のクロックを生成するクロック生成回路と、を有し、
前記画像表示パネル外部の前記クロック生成回路の出力から前記画像表示パネル内部の前記駆動回路までの配線の抵抗が、複数のクロック間でほぼ等しく設定されている
画像表示装置。
前記駆動回路は、映像信号を複数Ｍに分配して一時保持し、Ｍ画素分の映像信号のデータが揃った時点で一斉に出力する映像信号駆動回路を含み、前記映像信号駆動回路から出力された前記Ｍ画素分の映像信号のデータをＭ本の前記データ線に一斉に供給する
請求項７に記載の画像表示装置。