JP4884909B2 - 表示装置 - Google Patents
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Description
この液晶表示モジュールとして、外部ドライバ(LSI)を必要としない駆動回路内蔵型の液晶表示モジュールが知られている(下記、特許文献1参照)。
駆動回路内蔵型の液晶表示モジュールでは、表示部内の各サブピクセルの画素トランジスタ(TFT)が形成される一方の基板上で当該表示部の周囲に、駆動回路(例えば、ドレインドライバ、ゲートドライバ)が、表示部と一体的に形成される。
この駆動回路内蔵型の液晶表示モジュールでは、内蔵駆動回路内の薄膜トランジスタ(TFT)の半導体層として、アモルファスシリコン、あるいは、ポリシリコンが使用されるが、半導体層としてポリシリコンを使用した薄膜トランジスタは、半導体層としてアモルファスシリコンを使用する薄膜トランジスタに比べ、移動度の高い薄膜トランジスタを形成することができる。
図4に示す駆動回路では、デジタルデータとして時系列に入力される表示データ(D0)は、まずレベルシフト回路(LS)で高電圧振幅となり、伝送線路(LIN)と、内部駆動能力を上げるためのインバータ列(LINV)を介して、ラッチ回路(LACH)に入力される。
一方、表示データ同期クロック(DCK)と水平同期信号(Hsync)もレベルシフト回路(LS)で高電圧振幅に変化された後、駆動パルス生成回路(POC)へ入力される。駆動パルス生成回路(POC)は、表示データ同期クロック(DCK)と水平同期信号(Hsync)とに基づき、シフトレジスタ駆動用の駆動パルスを出力する。
シフトレジスタ(SR)は、複数個配置されたラッチ回路(LACH)に、順次走査信号(SR−OUT)を供給する。
各ラッチ回路(LACH)は、走査信号(SR−OUT)に基づき、時系列で入力される表示データ(D0)を取り込み(または、ラッチ)し、内部処理回路(D/A変換回路、或いは画素アレイなど)(ICIR)へ供給する。
ここで、表示データ同期クロック(DCK)と水平同期信号(Hsync)から生成される走査信号(SR−OUT)も、必要に応じ、内部駆動能力を上げるために随所にインバータが挿入されるが、図4では省略している。
一方、図4に示す駆動回路において、ラッチ回路(LACH)へ入力される表示データ(D0)と、シフトレジスタ(SR)から出力される走査信号(SR−OUT)は、本来タイミングが一致しているべきであるが、内蔵駆動回路に起因する遅延により、タイミングのずれが発生し、表示データ(D0)の取り込みエラーが懸念される。
遅延の主な原因は、ラッチ回路(LACH)へ入力される表示データ(D0)と、シフトレジスタ(SR)から出力される走査信号(SR−OUT)は、別系統であることから、内部配線等の負荷容量が異なり、内蔵駆動回路内の薄膜トランジスタでは無視できない配線充放電の遅延が起こり、遅延短縮の為のインバータ挿入でも配線系統の異なる両者間で最終的なインバータ遅延を、液晶表示パネル内に内蔵される駆動回路内の薄膜トランジスタの特有のばらつきを含んだ形で一致させることが出来ないからである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)複数のサブピクセルを有する表示部と、前記表示部の周囲に形成された駆動回路とを備え、前記駆動回路は、走査方向が第1の方向である第1走査回路と、前記第1走査回路から出力される走査出力に基づき、外部から入力される表示データをラッチするラッチ回路とを有する表示装置であって、前記駆動回路は、外部から入力される表示データ同期クロックに基づき、前記第1走査回路から出力される走査出力のレベル変化のタイミングを補正するタイミング補正回路を有し、前記ラッチ回路は、前記タイミング補正回路から出力される補正された走査出力により表示データをラッチし、前記表示データの前記ラッチ回路までの伝送線路と、前記表示データ同期クロックの前記タイミング補正回路までの伝送線路とは隣接して配置されている。
(3)(1)または(2)において、前記駆動回路は、外部から入力される水平同期信号と前記表示データ同期クロックとに基づき、前記第1走査回路用の駆動パルスを出力する第1駆動パルス生成回路を有することを特徴とする。
(4)(1)ないし(3)の何れかにおいて、前記駆動回路は、前記表示部が形成される基板上に、薄膜トランジスタを用いて、前記表示部と一体に形成されている。
(5)(4)において、前記薄膜トランジスタは、ポリシリコンの半導体層を有する。
(6)(1)ないし(5)の何れかにおいて、前記タイミング補正回路は、前記第1走査回路から出力される走査出力が入力され、クロック端子に前記表示データ同期クロックが印加される第1クロックドインバータと、前記第1クロックドインバータの出力が入力され、クロック端子に前記表示データ同期クロックの反転クロックが印加される第2クロックドインバータとで構成される。
本発明によれば、駆動回路内蔵型の表示装置において、内蔵駆動回路に起因する遅延により、表示データの取り込みエラーを防止することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施例の液晶表示モジュールにおける、内蔵駆動回路の一例を示すブロック図である。
なお、本実施例の液晶表示モジュールでは、内蔵駆動回路のトランジスタとして、半導体層にポリシリコンを使用した薄膜トランジスタを使用する場合について説明する。
図1に示す駆動回路は、シフトレジスタ(SR)と、ラッチ回路(LACH)との間に、表示データ同期クロック(DCK)に基づき、シフトレジスタ(SR)から出力される走査信号(SR−OUT)のレベル変化のタイミングを補正するタイミング補正回路(CST)を有する点と、ラッチ回路(LACH)に入力される表示データ(D0)の伝送線路(LIN)と、タイミング補正回路(CST)に入力される表示データ同期クロック(DCK)の伝送線路(DLIN)とを同一系統で隣接して配置する点である。
ここで、表示データ同期クロック(DCK)の伝送線路(DLIN)は、表示データ(D0)の伝送線路(LIN)と全く同じ系(レベルシフト回路(LS)、配線、インバータの総数)で隣接して設けてあるため、入力された表示データ同期信号(DCK)の遅延量は、表示データ(D0)の遅延量に等しくなる。
そのため、タイミング補正回路(CST)において、シフトレジスタ(SR)から出力される走査信号(SR−OUT)を、伝送線路(DLIN)を経由した表示データ同期クロック(DCK)で、一旦タイミング補正することにより、本実施例では、実際にラッチ回路(LACH)へ入力される表示データ(D0)と、走査信号は常にタイミングが一致することになる。
図2は、本発明の実施例の液晶表示モジュールのTFT基板の概略構成を示すブロック図であり、携帯電話機用の液晶表示パネルのTFT基板上に、半導体層にポリシリコンを使用した薄膜トランジスタで構成される駆動回路を内蔵したものである。
液晶表示モジュールの外部から、表示データ(D0)と、表示データ同期信号(DCK)と、水平同期信号(Hsync)と、垂直同期信号(Vsync)とが入力される。
図2において、時系列に入力される表示データ(D0)は、レベルシフト回路(LS)で高電圧振幅となり、内部駆動能力を上げるためのインバータ列(LINV)を通って、ラッチ回路(LACH)に入力される。
一方、表示データ同期クロック(DCK)もレベルシフト回路(LS)で高電圧振幅に変化された後、水平走査駆動パルス生成回路(HOC)へ入力される。また、水平同期信号(Hsync)もレベルシフト回路(LS)で高電圧振幅に変化された後、水平走査駆動パルス生成回路(HOC)と垂直走査駆動パルス生成回路(VOC)へ入力される。
水平走査シフトレジスタ(HSR)は、複数個配置されたラッチ回路(LACH)に、順次走査信号(SR−OUT)を供給する。
他方、垂直同期信号(Vsync)もレベルシフト回路(LS)で高電圧振幅に変化された後、垂直走査駆動パルス生成回路(VOC)へ入力される。
垂直走査駆動パルス生成回路(VOC)は、水平同期信号(Hsync)と垂直同期信号(Vsync)とに基づき、垂直走査シフトレジスタ駆動用の駆動パルスを出力する。
垂直走査シフトレジスタ(VSR)は、走査線(G)を順次選択する。
各ラッチ回路(LACH)は、走査信号(SR−OUT)に基づき、時系列で入力される表示データ(D0)を取り込み(または、ラッチ)し、映像線(D)へ供給する。
各サブピクセルは、画素トランジスタ(GTFT)を備え、この画素トランジスタ(GTFT)は、映像線(D)と画素電極(ITO1)との間に接続され、かつ、ゲートは走査線(G)に接続される。
画素電極(ITO1)とコモン電極(図示せず)との間には、液晶が封入されるので、画素電極(ITO1)とコモン電極の間には、液晶容量(CLC)が等価的に接続される。また、画素電極(ITO1)とコモン電極との間には、保持容量(Cadd)も接続される。
垂直走査シフトレジスタ(VSR)によりゲート線(G)が選択されると、当該選択されたゲート線(G)にゲートが接続された画素トランジスタ(GTFT)はオンとなり、映像線(D)上の表示データは画素トランジスタ(GTFT)を介して画素電極(ITO1)に印加され、液晶容量(CLC)および保持容量(Cadd)に書き込まれる。
なお、図2に示す例では、画素電極(ITO1)に印加される電圧は、表示データのHレベルとLレベルであるので、階調数は、8階調(=23)となるが、それ以上の階調を必要とする場合は、面積階調の手法を採用すればよい。
あるいは、各ラッチ回路(LACH)でラッチされた表示データに基づき、D/A変換回路により多階調の階調電圧を生成し、画素電極(ITO1)に印加するようにしてもよい。また、Vcomは対向電極に印加される対向電圧である。
今、表示データ同期クロック(DCK)が図3(a)に示す波形、表示データ同期クロック(DCK)の反転クロック(バーDCK)が図3(b)に示す波形、水平走査シフトレジスタから出力される走査信号(SR−OUT)が図3(c)に示す波形であるとすると、第1のクロックドインバータ(KINV1)の出力(バーSampling Pulse)は図3(d)に示す波形、第2のクロックドインバータ(KINV1)の出力(Sampling Pulse)は図3(e)に示す波形となる。
内蔵駆動回路に起因する遅延により、水平走査シフトレジスタから出力される走査信号(SR−OUT)の立ち上がり時点と、立ち下がり時点は、図3の矢印(A,A’)に示すように、ばらつくことがある。
そして、本実施例では、表示データ同期クロック(DCK)の伝送線路(DLIN)は、表示データ(D0)の伝送線路(LIN)と全く同じ系(レベルシフト回路(LS)、配線、インバータの総数)で隣接して設けてあるため、入力された表示データ同期信号(DCK)の遅延量は、表示データ(D0)の遅延量に等しくなるので、図3(f)に示すように、ラッチ回路(LACH)での表示データのサンプルホールドポイントを、最適な位置に調整することが可能となる。
さらに、本発明は、液晶表示装置に限られず、例えば、有機EL表示装置など、画素を有する表示装置全般に適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
G 走査線(ゲート線)
GTFT 画素トランジスタ
CLC 液晶容量
Cadd 保持容量
ARD 表示部
LS レベルシフト回路
POC 駆動パルス生成回路
HOC 水平走査駆動パルス生成回路
VOC 垂直走査駆動パルス生成回路
LIN,DLIN 伝送線路
SR シフトレジスタ
HSR 水平走査シフトレジスタ
VSR 垂直走査シフトレジスタ
LACH ラッチ回路
CST タイミング補正回路
LINV インバータ列
KINV1,KINV2 クロックドインバータ
ICIR 内部処理回路
Claims (8)
- 複数のサブピクセルを有する表示部と、
前記表示部の周囲に形成された駆動回路とを備え、
前記駆動回路は、走査方向が第1の方向である第1走査回路と、
前記第1走査回路から出力される走査出力に基づき、外部から入力される表示データをラッチするラッチ回路とを有する表示装置であって、
前記駆動回路は、外部から入力される表示データ同期クロックに基づき、前記第1走査回路から出力される走査出力のレベル変化のタイミングを補正するタイミング補正回路を有し、
前記ラッチ回路は、前記タイミング補正回路から出力される補正された走査出力により表示データをラッチし、
前記表示データの前記ラッチ回路までの伝送線路と、前記表示データ同期クロックの前記タイミング補正回路までの伝送線路とは隣接して配置され、
前記表示データの前記ラッチ回路までの伝送線路と、前記表示データ同期クロックの前記タイミング補正回路までの伝送線路とには、それぞれ同数の複数のインバータ回路が挿入されていることを特徴とする表示装置。 - 前記駆動回路は、外部から入力される水平同期信号と前記表示データ同期クロックとに基づき、前記第1走査回路用の駆動パルスを出力する第1駆動パルス生成回路を有することを特徴とする請求項1に記載の表示装置。
- 前記駆動回路は、前記表示部が形成される基板上に、薄膜トランジスタを用いて、前記表示部と一体に形成されていることを特徴とする請求項1または請求項2に記載の表示装置。
- 前記薄膜トランジスタは、ポリシリコンの半導体層を有することを特徴とする請求項3に記載の表示装置。
- 前記タイミング補正回路は、前記第1走査回路から出力される走査出力が入力され、クロック端子に前記表示データ同期クロックが印加される第1クロックドインバータと、
前記第1クロックドインバータの出力が入力され、クロック端子に前記表示データ同期クロックの反転クロックが印加される第2クロックドインバータとで構成されることを特徴とする請求項1ないし請求項4のいずれか1項に記載の表示装置。 - 前記駆動回路は、走査方向が第1の方向とは異なる第2の方向である第2走査回路を有することを特徴とする請求項1ないし請求項4のいずれか1項に記載の表示装置。
- 前記水平同期信号と、外部から入力される垂直同期信号とに基づき、前記第2走査回路用の駆動パルスを出力する第2駆動パルス生成回路を有することを特徴とする請求項6に記載の表示装置。
- 前記駆動回路は、レベルシフト回路を有し、
前記伝送線路は、第1の伝送線路と第2の伝送線路とを有し、
前記表示データは、前記レベルシフト回路と前記第1の伝送線路とを介して、前記ラッチ回路に入力され、
前記表示データ同期クロックは、前記レベルシフト回路と前記第2の伝送線路とを介して、前記タイミング補正回路に入力されることを特徴とする請求項1ないし請求項7のいずれか1項に記載の表示装置。
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