JP2004361919A - 電気光学パネルの駆動回路、並びにこれを備えた電気光学装置及び電子機器 - Google Patents
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Abstract
【課題】 電気光学パネルの駆動回路内で発生するサンプリングパルスの遅延による悪影響を低減或いは除去する。
【解決手段】 電気光学パネルの駆動回路は、基板上に形成されており、転送信号を順次出力するシフトレジスタ回路(160)と、順次出力された転送信号をバッファリングするバッファ回路(170a、170b)と、バッファリングされた転送信号をサンプリングパルスとして画像信号をサンプリングしてデータ線(114)に供給するサンプリング回路(140)と、バッファ回路及びサンプリング回路の少なくとも一部を模擬するダミー回路(27)とを備える。ダミー回路により生成されるサンプリングパルスの遅延量を示す遅延信号は、シフトレジスタ回路に、遅延量が小さくなるようにフィードバックされ、バッファ回路、サンプリング回路及びダミー回路は、基板上に形成されている。
【選択図】 図2
【解決手段】 電気光学パネルの駆動回路は、基板上に形成されており、転送信号を順次出力するシフトレジスタ回路(160)と、順次出力された転送信号をバッファリングするバッファ回路(170a、170b)と、バッファリングされた転送信号をサンプリングパルスとして画像信号をサンプリングしてデータ線(114)に供給するサンプリング回路(140)と、バッファ回路及びサンプリング回路の少なくとも一部を模擬するダミー回路(27)とを備える。ダミー回路により生成されるサンプリングパルスの遅延量を示す遅延信号は、シフトレジスタ回路に、遅延量が小さくなるようにフィードバックされ、バッファ回路、サンプリング回路及びダミー回路は、基板上に形成されている。
【選択図】 図2
Description
本発明は、例えば液晶パネル等の電気光学パネルを駆動する駆動回路、該電気光学パネル及び駆動回路を備えてなる例えば液晶装置等の電気光学装置、並びに該電気光学装置を備えてなる例えば液晶プロジェクタ等の電子機器の技術分野に属する。
この種の電気光学パネルの駆動装置として、例えば、電気光学パネルのデータ線に対して、画像信号をサンプリングして供給するサンプリング回路や、該サンプリング回路に対してサンプリングパルスを供給するデータ線駆動回路等がある。データ線駆動回路は、そのシフトレジスタから出力される転送信号を、サンプリングパルスとして、バッファ回路を介してサンプリング回路に順次出力するように構成されている。他方、バッファ回路は、シフトレジスタから出力される転送信号をバッファリングし、サンプリング回路は、バッファリング後の転送信号をサンプリングパルスとして、画像信号線上の画像信号をサンプリングしてデータ線に供給するように構成されている。
このような駆動回路の構成においては、シフトレジスタからの転送信号の出力は、データ線駆動回路に供給されるクロック信号のクロック周期に同期して行われるのが一般的である。このため、駆動回路中におけるバッファ回路或いはサンプリング回路における信号遅延の影響で、サンプリングパルスには、クロック信号を基準として無視し得ない程度の遅延が生じる。
そこで従来は、例えば特許文献1に開示されているように、パネル内に設けられたバッファ回路やサンプリング回路におけるサンプリングパルスの遅延時間を計測して、データ線駆動回路に入力されるクロック信号のタイミングを調整する技術が、本願発明者により開発されている。より具体的には、バッファ回路やサンプリング回路を模擬するダミー回路を、外付けIC(集積回路)として構築して電気光学パネルの基板に取り付ける。更に、このダミー回路からの出力パルスをカウントすることで遅延時間を測定すると共に該測定された遅延時間に基づいてクロック信号のタイミングを調整するタイミング調整回路を、やはり外付けICとして構築して電気光学パネルの基板に取り付ける。これらによって、遅延時間を間接測定して、この測定結果に基づいて、データ線駆動回路に入力されるクロック信号のタイミングを調整することが可能となる。
しかしながら、特許文献1に開示された技術によれば、ダミー回路の出力は、サンプリング回路やバッファ回路の特性を正確に反映しておらず、係るダミー回路を用いた遅延時間の間接的な測定では、精度が高いとは言えない。従って、その測定結果に基づくタイミング調整によっては、遅延の悪影響を十分除去することは困難であるという技術的問題点がある。加えて、特許文献1に開示された技術によれば、ダミー回路用に、電気光学パネルの内部電源を利用するため、ダミー回路は、当該内部電源の電圧による制約を受け、概ねダミー回路を構成するICに高い耐圧性能が要求される技術的問題点もある。
本発明は上記課題に鑑みなされたものであり、例えば、電気光学パネルの駆動回路内で発生するサンプリングパルスの遅延による悪影響を比較的容易且つ高精度で低減或いは除去可能である電気光学パネルの駆動回路、該駆動回路及び電気光学パネルを備えてなる電気光学装置、並びに、該電気光学装置を備えてなる各種電子機器を提供することを課題とする。
本発明の電気光学パネルの駆動回路は上記課題を解決するために、基板上に、画素電極、該画素電極をスイッチング制御するスイッチング素子及び前記画素電極に前記スイッチング素子を介して画像信号を供給するためのデータ線を備えた電気光学パネルを駆動する電気光学パネルの駆動回路であって、転送信号を順次出力するシフトレジスタ回路と、前記順次出力された転送信号をバッファリングするバッファ回路と、前記バッファリングされた転送信号をサンプリングパルスとして前記画像信号をサンプリングして前記データ線に供給するサンプリング回路と、前記バッファ回路及び前記サンプリング回路の少なくとも一部を模擬するダミー回路とを備えており、前記ダミー回路により生成される前記サンプリングパルスの遅延量を示す遅延信号は、前記シフトレジスタ回路に、前記遅延量が小さくなるようにフィードバックされ、前記バッファ回路、前記サンプリング回路及び前記ダミー回路は、前記基板上に形成されている。
本発明の電気光学パネルの駆動回路によれば、その動作時には、シフトレジスタ回路からバッファ回路を介して出力されるサンプリングパルスに応じて、サンプリング回路で画像信号をサンプリングする。これにより、データ線に対して、サンプリングした画像信号を供給する。すると、電気光学パネル内では、データ線を介して供給される画像信号を、例えば別途走査線を介して供給される走査信号に応じて、薄膜トランジスタ(以下適宜、“TFT”と称する)等からなるスイッチング素子を介して画素電極に供給する。これにより、アクティブマトリクス駆動による画像表示が可能となる。
そして、このような動作中、バッファ回路及びサンプリング回路の少なくとも一部を模擬するダミー回路によって、サンプリングパルスの遅延量を示す遅延信号が生成される。この遅延信号は、サンプリングパルスの遅延量が小さくなるようにシフトレジスタ回路にフィードバックされる。従って、ダミー回路が、バッファ回路及びサンプリング回路を模擬する度合いに応じて(即ち、ダミー回路の特性がサンプリング回路の特性に如何に近付けられているかの程度に応じて)、サンプリングパルスの遅延による表示画像に対する悪影響を低減可能となる。ここで、バッファ回路、サンプリング回路及びダミー回路は、当該電気光学パネルを構成する基板上に形成されているので、例えば、当該電気光学パネルの製造工程においてバッファ回路やサンプリング回路とダミー回路とを同時に同一工程で形成すること等も可能となり、或いは、バッファ回路やサンプリング回路とダミー回路とを構成するTFTのチャネル幅等を相等しく構成すること等も可能となる。よって、ダミー回路が模擬する度合いを容易に高めることが可能となる。
以上の結果、サンプリングパルスの遅延による画像表示に対する悪影響を、比較的容易且つ高精度で低減或いは除去可能となる。
本発明の電気光学パネルの駆動回路の一態様では、前記シフトレジスタ回路は、前記基板に対して外付けされる集積回路内に設けられている。
この態様によれば、シフトレジスタ回路は、基板に対して外付け或いは後付けされるICとして、比較的容易に実装できる。他方で、ダミー回路並びにこれが模擬するバッファ回路やサンプリング回路については、同一基板上に作り込まれるので、前述の如く当該ダミー回路による模擬の度合いを高めることが可能となる。
本発明の電気光学パネルの駆動回路の他の態様では、前記バッファ回路は、直列接続された複数段のバッファを含み、前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、前記ダミー回路は、前記複数段のバッファのうち少なくとも最終段のバッファを模擬する。
この態様によれば、ダミー回路は、バッファ回路を構成する複数段のバッファのうち、サンプリングパルスの遅延律則の程度が相対的に高い、最終段のバッファを模擬するので、ダミー回路による模擬の程度を効率良く高めることが可能となる。例えば、バッファ回路は、一又は複数のインバータを含んで構成されており、特に最終段のバッファを構成するインバータについては、例えば、入力側と出力側との電流比率が1:20程度に高くなるように構成されている。そして、このような最終段のインバータについては、ダミー回路によって模擬されているので、効率良く、サンプリングパルスの遅延量を高精度で検出できる。特に、限られた基板上スペース内に、全てのバッファ回路或いはサンプリング回路を模擬するダミー回路を作り込むことが困難である場合には、このように最終段のバッファのみを模擬する構成は非常に有効である。
この態様では、前記ダミー回路は、前記複数段のバッファの全て及び前記サンプリングスイッチを模擬するように構成してもよい。
このように構成すれば、ダミー回路による模擬の度合いは非常に高いものとなり、サンプリングパルスの遅延による悪影響を顕著に低減或いは除去することが可能となる。
本発明の電気光学パネルの駆動回路の他の態様では、前記サンプリング回路を構成する半導体素子とこれに対応する前記ダミー回路を構成する半導体素子とは、同一工程にて同時形成されている。
この態様によれば、サンプリング回路を構成する例えばTFT等の半導体素子と、これに対応するダミー回路を構成する例えばTFT等の半導体素子とは、同一基板上に、同一工程にて同時形成されている。従って、非常に高い精度で、ダミー回路の回路特性を、サンプリング回路の回路特性に近付けることが可能となり、即ち模擬の度合いを顕著に高めることが可能となる。
この態様では、前記半導体素子は、N型半導体素子からなるように構成されてもよい。
このように構成すれば、キャリア移動度に優れたN型半導体素子からバッファ回路やサンプリング回路を構成でき、これを形成する際に同時に、同様或いは類似の特性を有するダミー回路を形成可能となる。特に、アナログサンプリングスイッチの場合には、キャリア移動度に優れたN型半導体素子を用いた方が有利である。但し、P型半導体素子を用いても、ダミー回路による模擬の度合いを高めることは可能であり、サンプリングパルスの遅延による悪影響を低減するという観点からは、本発明による同様の効果が得られる。
これらの半導体素子に係る態様では、前記半導体素子は、薄膜トランジスタからなり、該薄膜トランジスタのソースは当該駆動回路の低電位電源に接続されると共に該薄膜トランジスタのドレインは当該駆動回路の高電位電源にバイアスされて当該駆動回路の検出端子に接続されており、前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、前記検出端子で検出される前記遅延信号の立下りのタイミングに基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備えてもよい。
このように構成すれば、薄膜トランジスタのソースは、駆動回路の低電位電源に接続され、他方で、薄膜トランジスタのドレインは、駆動回路の高電位電源にバイアスされて検出端子に接続されており、ダミー回路は、これらの電源によって動作可能となる。そして特に、検出端子で検出される遅延信号の立下りのタイミングに基づいて、クロック信号のタイミングを調整するので、非常に高い精度で、サンプリングパルスの遅延量が検出され且つこれに対応する調整が実施されたことになる。しかも、バイアスされた検出端子は、例えば適当な抵抗を介して高電位電源に接続されており、ダミー回路を構成する薄膜トランジスタ等に必要とされる耐圧特性を低く抑えることも可能となり、実践上極めて有意義である。
或いは本発明の電気光学パネルの駆動回路の他の態様では、前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、前記遅延信号により示される遅延量に基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備える。
この態様によれば、シフトレジスタ回路は、クロック信号のクロック周期に応じて転送信号を順次出力する。これに応じて、サンプリング回路等によってサンプリングが実行される。そして、サンプリングパルスのクロック信号に対する遅延に応じて、タイミング調整回路によって、クロック信号のタイミングを調整する。これらの結果、サンプリングパルスの遅延を、フィードバック制御によるクロック信号の調整によって、非常に効率良く低減できる。
この態様では、前記シフトレジスタ回路及び前記タイミング調整回路は、前記基板に対して外付けされる集積回路内に設けられてもよい。
このように構成すれば、シフトレジスタ回路及びタイミング調整回路は、基板に対して外付け或いは後付けされるICとして、比較的容易に実装できる。他方で、ダミー回路並びにこれが模擬するバッファ回路やサンプリング回路については、同一基板上に作り込まれるので、前述の如く当該ダミー回路による模擬の度合いを高めることが可能となる。
本発明の電気光学パネルの駆動回路の他の態様では、前記サンプリング回路を構成する一の薄膜トランジスタのチャネル幅と、該一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅とは、相等しい。
この態様によれば、サンプリング回路の薄膜トランジスタのチャネル幅と、これに対応するダミー回路の薄膜トランジスタのチャネル幅とは、相等しい。従って、ダミー回路による模擬の度合いを顕著に高めることが可能となる。
本発明の電気光学パネルの駆動回路の他の態様では、前記サンプリング回路を構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路のサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路のサイズ比とは、相等しい。
この態様によれば、サンプリング回路の薄膜トランジスタのチャネル幅と比較して、これに対応するダミー回路の薄膜トランジスタのチャネル幅は、相等しいか小さい。従って、限られた基板上スペースに、ダミー回路を作り込む余裕が少ない或いは無い場合にも、小型のダミー回路を構築することによってスペース不足の問題を回避できる。或いは、ダミー回路を作り込むのに必要な領域を含めて基板の小型化や、電気光学パネル全体の小型化を促進可能となる。しかも、サンプリング回路の薄膜トランジスタに対するバッファ回路のサイズ比と、これに対応するダミー回路における薄膜トランジスタに対するバッファ回路のサイズ比とは、相等しい。従って、ダミー回路が模擬対象の回路と比較して小型化されていても、模擬の度合いについては概ね高く維持することが可能となる。
本発明の電気光学パネルの駆動回路の他の態様では、前記バッファ回路は、直列接続された複数段のバッファを含み、前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、前記サンプリングスイッチを構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路の最終段のバッファのサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路の最終段のバッファのサイズ比とは、相等しい。
この態様によれば、サンプリングスイッチの薄膜トランジスタのチャネル幅と比較して、これに対応するダミー回路の薄膜トランジスタのチャネル幅は、相等しいか小さい。従って、限られた基板上スペースに、ダミー回路を作り込む余裕が少ない或いは無い場合にも、小型のダミー回路を構築することによってスペース不足の問題を回避できる。或いは、ダミー回路を作り込むのに必要な領域を含めて基板の小型化や電気光学パネル全体の小型化を促進可能となる。しかも、サンプリングスイッチの薄膜トランジスタに対する最終段のバッファのサイズ比と、これに対応するダミー回路における薄膜トランジスタに対する最終段のバッファのサイズ比とは、相等しい。従って、ダミー回路が模擬対象の回路と比較して小型化されていても、模擬の度合いについては概ね高く維持することが可能となる。特に、サンプリングパルスの遅延律則の程度が相対的に高い、最終段のバッファ及びアナログ形式のサンプリングスイッチを模擬するので、ダミー回路による模擬の程度を効率良く高めることが可能となる。
本発明の電気光学装置は上記課題を解決するために、上述した本発明の電気光学パネルの駆動回路(但し、その各種態様を含む)及び前記電気光学パネルを備える。
本発明の電気光学装置によれば、上述した本発明の電気光学パネルの駆動回路を備えるので、サンプリングパルスの遅延による悪影響が低減されており、高品位の画像表示が可能となる。
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様も含む)を具備してなる。
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、高品位の画像表示が可能な、投射型表示装置、液晶テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダー型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、POS端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置を実現することも可能である。
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置を、TFTアクティブマトリクス駆動形式の液晶装置に適用したものである。
(第1実施形態)
本発明の電気光学装置に係る第1実施形態について、図1から図5を参照して説明する。
本発明の電気光学装置に係る第1実施形態について、図1から図5を参照して説明する。
先ず本発明に係る電気光学装置の全体構成について、図1を参照して説明する。ここに図1は、本実施形態に係る液晶装置の全体構成を示すブロック図である。
図1に示すように、液晶装置は、主要部として、本発明に係る「電気光学パネル」の一例たる液晶パネル100、タイミングジェネレータ200、及び画像信号処理回路300を備える。
液晶パネル100は、スイッチング素子としてTFT116を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。タイミングジェネレータ200は、各部で使用される各種タイミング信号を出力するものであり、タイミングジェネレータ200の一部であるタイミング信号出力手段により、最小単位のクロックであり各画素を走査するためのドットクロックが作成され、このドットクロックに基づいて転送開始パルスDX及び転送クロックCLXが作成される。画像信号処理回路300は、1系統の画像信号VIDが入力されると、これを6相の画像信号VID1〜VID6にシリアル−パラレル変換して出力するものである。
本実施形態では特に、液晶パネル100は、駆動回路内蔵型であり、その素子基板上に、駆動回路120として、走査線駆動回路130、サンプリング回路140及びデータ線駆動回路150を含み、更に、ダミー回路27を備えて構成されている。
図1において、ダミー回路27は、ブロック図の一部として一ブロックとして図式的に示されているが、その実際の構成及び作用効果については、後で詳述する。
液晶パネル100は更に、その素子基板の中央を占める画像表示領域110に、縦横に配線されたデータ線114及び走査線112を備え、それらの交点に対応する各画素に、マトリクス状に配列された画素電極118及び画素電極118をスイッチング制御するためのTFT116を備える。そして、画像信号供給線VID1〜6に供給される画像信号を、サンプリング回路140によって、データ線駆動回路150から供給されるサンプリング信号S1、S2、・・・・に応じてサンプリングして、データ線114に供給するように構成されている。
TFT116のソース電極には、このように画像信号が供給されるデータ線114が電気的に接続されている一方、TFT116のゲート電極には、走査信号が供給される走査線112が電気的に接続されるとともに、TFT116のドレイン電極には、画素電極118が接続されている。そして、各画素は、画素電極118と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線112とデータ線114との各交点に対応して、マトリクス状に配列されることになる。
尚、保持された画像信号がリークするのを防ぐために、蓄積容量119が、画素電極118と対向電極との間に形成される液晶容量と並列に付加されている。
例えば、画素電極118の電圧は、ソース電圧が印加された時間よりも3桁も長い時間だけ蓄積容量119により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
駆動回路120は、画像表示領域110の周辺に位置する周辺領域に、走査線駆動回路130、サンプリング回路140、及びデータ線駆動回路150を備えて構成されている。これらの回路の能動素子は、いずれもpチャネル型TFTおよびnチャネル型TFTの組み合わせにより形成可能であるから、画素をスイッチングするTFT116と共通の製造プロセスで形成すると、集積化や、製造コスト、素子の均一性などの点において有利となる。
ここで、駆動回路120のうち、走査線駆動回路130は、シフトレジスタを有し、タイミングジェネレータ200からのクロック信号CLYや、その反転クロック信号CLYINV、転送開始パルスDY等に基づいて、走査信号を各走査線112に対して順次出力するものである。
本実施形態では特に、図1では省略されているが、データ線駆動回路150のうち素子基板上に形成された部分として、或いは、データ線駆動回路150内のシフトレジスタとサンプリング回路140との間に、データ線駆動回路150内のシフトレジスタから出力される転送信号をバッファリングし、サンプリングパルスとしてサンプリング回路140の制御端子(即ち、図1では、第1導電型TFTのゲート端子)に出力するバッファ回路が、設けられている。そして、これらのバッファ回路及びサンプリング回路140の少なくとも一部を模擬するダミー回路27が、素子基板上に設けられている。このようなバッファ回路及びダミー回路27の構成及び作用効果については後で詳述する。
次に、図2及び図3を参照して、本実施形態のサンプリング回路140及びデータ線駆動回路150の構成及び動作について説明する。ここに図2は、本実施形態に係るサンプリング回路及びデータ線駆動回路の詳細を示すブロック図であり、図3は、それらに係る各種信号の経時的変化を示すタイミングチャートである。
図2に示すように、本実施形態においては、データ線駆動回路150は、データ線114を双方向から順次駆動可能とするための双方向シフトレジスタ160を備える。シフト方向は方向制御信号Dにより決定される。該方向指示信号Dがハイレベルの場合、双方向シフトレジスタ160には左側から転送開始パルスDXが入力され、左から右へ順次シフトされて、双方向シフトレジスタ160の各段SRS(i)(但し、i=1、2、3、・・・・n)から転送信号SR1〜SRnとして出力される。尚、反転方向制御信号DINVが正の場合は、双方向シフトレジスタ160の右方向からDXが入力され、右から左に順次シフトされることになる。DXが入力され、右から左に順次シフトされることになる。
本発明に係る「バッファ回路」の一例を構成する、イネーブル回路170a、170bは夫々、双方向シフトレジスタ160及びサンプリング回路140の間に配置されており、NAND回路171a、171b及びインバータ172a、172bにより構成されている。
双方向シフトレジスタ160から出力された転送信号SR1〜SRnは、イネーブル回路170a及び170bに供給される。イネーブル回路170a及び170bのもう一方の入力にはイネーブル信号ENB1及びENB2が夫々入力される。これにより転送信号SR1〜SRnが出力されており且つイネーブル信号ENB1又はENB2が出力されているときにのみ、データ線114が駆動される。即ち、イネーブル信号ENB1又はENB2により、画像信号VIDが安定出力時にデータ線114を活性状態にするように制御している。
転送信号SR1〜SRnは、イネーブル回路170a,170bによりイネーブル信号との論理積がとられた後、本発明に係る「サンプリングパルス」の一例であるデータ線駆動信号或いはサンプリング回路駆動信号(以下「サンプリング信号」と称する)S1〜Snとしてサンプリング回路140に供給される。サンプリング回路140は、サンプリング用の、即ちサンプリングスイッチとしての第1導電型TFT141を複数備える。6本のデータ線114を1群とし、これらの群に属するデータ線114に対し、サンプリング信号S1〜Snに従って6相にシリアル−パラレル展開された画像信号VID1〜VID6を夫々サンプリングして各データ線114に順次供給するものである。詳細には、サンプリング回路140には、前記TFTからなるスイッチ141が各データ線114の一端に設けられるとともに、各スイッチ141のソース電極は、画像信号VID1〜VID6のいずれかが供給される信号線に接続され、ドレイン電極は一本のデータ線114に接続されている。また、各スイッチ141のゲート電極は、その群に対応してサンプリング信号S1〜Snが供給される信号線のいずれかに接続されている。本実施形態においては、画像信号VID1〜VID6は同時に供給されるので、サンプリング信号S1により同時にサンプリングされることになる。
尚、画像信号VID1〜VID6が順次シフトされたタイミングで供給される場合には、サンプリング信号S1、S2、・・により順次サンプリングされることになる。
図3のタイミングチャートに示すように、双方向シフトレジスタ160に入力された転送開始パルスDXは、データ線転送クロックCLX(以下単に「転送クロックCLX」と称する)及びその反転クロック信号であるCLXINVにより転送クロックCLXの半周期単位でシフトされて、双方向シフトレジスタ160の各出力段から転送クロックの半周期分ずつ遅れたデータ線転送信号(以下「転送信号」と称する)SR1〜SRnが順次出力される。
転送信号SR1〜SRnは、データ線114の駆動期間を画像信号VID1〜VID6の安定出力期間と同期させるために、イネーブル回路170a,170bによりイネーブル信号ENBとの論理積がとられ、サンプリング信号S1〜Snとして出力される。これにより、画像信号とサンプリング信号(例えばVID1〜VID6とS1)との同期がとれて正しい表示が可能となる。
尚、本実施形態では、シフトレジスタ160の偶数段または奇数段に応じてENB1またはENB2を供給するよう構成しているが、一つのENB信号でサンプリングするようにしてもよい。或いは、シフトレジスタ160の各段SRS(i)(但し、i=1、2、3、・・・・n)から出力される転送信号SR1〜SRnの夫々を複数に分割して並列に出力し、その数に応じた複数のイネーブル信号と論理積の取られた複数のサンプリング信号を出力するよう構成してもよい。即ち、シフトレジスタ160の格段SRS(i)の夫々が、複数のサンプリング回路群を制御することになり、シフトレジスタ160の段数を減らすことが可能である。
次に本実施形態に係るタイミングジェネレータ200の構成及び動作について、図1に加えて、図4を参照して詳細に説明する。ここに図4は、本実施形態に係るタイミングジェネレータ200の構成を示す回路図である。
図4に示すように、タイミングジェネレータ200は、タイミング信号出力回路部200a、及びタイミング調整回路部200bを備えて構成されている。
タイミング信号出力回路部200aは、発振回路21、カウンタ21、及びデコーダ23を備える。発振回路21は、ドットクロックDCの数倍の周波数を有するクロック信号OSCIを出力する。カウンタ22は、水平同期信号HSYNCの立ち上がりに同期してリセットされ、カウンタ22は、リセットされた後はクロック信号OSCIのパルス数をカウントする。ここで、カウンタ22には、リセットされた際のカウント値の初期値を入力する初期値入力端INITが設けられている。デコーダ23は、カウンタ22の出力値をデコードして、上述したドットクロックDC、転送開始パルスDX及びDY、クロック信号CLX及びCLY、並びに、反転クロック信号CLXINV及びCLYINV等の各種のタイミング信号を出力する。
タイミング調整回路部200bは、レジスタ25及びカウンタ26を備える。
カウンタ26は、その入力端STARTにおける信号がH'レベルに立上ると、クロック信号OSCIのカウントを開始するとともに、入力端STOPにおける信号がH'レベルに立上ると、カウントを終了させる。レジスタ25は、記憶手段であり、垂直同期信号VSYNCに同期してカウンタ26のカウント結果をラッチする。
カウンタ26は、その入力端STARTにおける信号がH'レベルに立上ると、クロック信号OSCIのカウントを開始するとともに、入力端STOPにおける信号がH'レベルに立上ると、カウントを終了させる。レジスタ25は、記憶手段であり、垂直同期信号VSYNCに同期してカウンタ26のカウント結果をラッチする。
ここで特に、カウンタ26には後で詳述するするダミー回路27からの出力パルスが入力される。この出力パルスのカウント結果は、バッファ回路やサンプリング回路におけるサンプリング信号の遅延時間を示すものである。そして、このカウント結果に基づいてカウンタ22における初期値がプリセットされるため、デコーダ23から出力されるドットクロックDC、入力信号DX、及びクロック信号CLX等のタイミング信号は、該カウント結果に相当する時間だけ早いタイミングで出力されることになる。即ち、タイミング調整回路部200bは、以上のような動作により、ダミー回路27からの出力パルスをカウントすることで遅延時間を測定すると共に、この測定された遅延時間に基づいてクロック信号のタイミング調整を行なうことが可能となる。
以上のように本実施形態では、ダミー回路27によって、本発明に係る「サンプリングパルスの遅延量を示す遅延信号」の一例たる検出信号MONが生成される。そして、この検出信号MONが、タイミングジェネレータ200を介して、本発明に係る「サンプリングパルス」の一例たるサンプリング信号S1〜Snの遅延量が小さくなるように双方向シフトレジスタ160にフィードバックされる。
次に、本実施形態に係るダミー回路27の構成及び動作について、図1及び図2に加えて、図5及び図6を参照して詳細に説明する。ここで、図2の回路図においては、上述のサンプリング回路140及びデータ線駆動回路150に加えて、更に、本実施形態に係るダミー回路27の詳細構成、及びダミー回路27とデータ線駆動回路150との接続関係が示されている。ここに図5は、図2で示した本実施形態に係るダミー回路27の構成を、ダミー回路27aとして図5−(a)に示し、更に、本実施形態に係るダミー回路27aとの第1比較例及び第2比較例を、ダミー回路27b及びダミー回路27cとして、図5−(b)及び図5−(c)に夫々示した回路図である。図6は、本実施形態に係るダミー回路27a、第1比較例としてのダミー回路27b、及び第2比較例としてのダミー回路27cにおける信号遅延の検出状態を夫々示すタイミングチャートである。
図2に示すように、本実施形態に係るダミー回路27は、データ線駆動回路150及びサンプリング回路140の構成を模擬するため、シフトレジスタを構成するクロックドインバータ161a、161b、・・・等に対応するクロックドインバータ271、クロックドインバータ162a、162b、・・・等に対応するクロックドインバータ272を備える。さらに、バッファ回路(イネーブル回路)を構成するNAND回路171a、171b、・・・等に対応するNAND回路273、及びバッファ回路(イネーブル回路)を構成するインバータ172a、172b、・・・等に対応するインバータ274を備える。さらに、サンプリング回路を構成するサンプリングスイッチ141に対応する第1導電型TFT28を備えて構成されている。ここで、データ線駆動回路150へ入力される転送開始パルスDXが、ダミー回路27においても同様に、クロックドインバータ161aへ入力される(ダミー回路27の説明において、以下、“入力信号DX”とする)。また、第1導電型TFT28のソースは、駆動回路120内の低電位電源VSSに接続されると共に、ドレインは、駆動回路120内の高電位電源VDDにバイアスされて、検出端子29に接続されている。また、検出端子29はタイミングジェネレータ200内のカウンタ26に接続されており、ダミー回路27a内で遅延された検出信号MONがカウンタ26へ出力される。更に、検出端子29は負荷抵抗30を介して液晶パネル100の内部電源VDDに接続されており、高電位にバイアスされている。
尚、図2を参照して先に述べたように、サンプリング回路140におけるサンプリングスイッチ141は、双方向シフトレジスタ160の各段SRS(i)(但し、i=1、2、3、・・・・n)につき6個並列に接続されており、それを模擬するダミー回路27においても同じく6個並列に接続される。ただし、図2及び図5におけるダミー回路27については、簡単のため、1個の第1導電型TFT28が接続された形として図示し、その他5個については図示を省略する。また、図5における第1比較例及び第2比較例においても同様とする。
以上のような構成により、ダミー回路27は、双方向シフトレジスタ160からサンプリング回路140までの、双方向シフトレジスタ160の1段分に対応した経路を模擬することとなる。従って、データ線駆動回路150で生成されたサンプリングパルスによるサンプリング回路140における画像信号のサンプリング動作と同時に、それらを模擬したダミー回路27において、サンプリングパルスの遅延量を示す遅延信号が生成され、検出端子29において検出信号MONとして検出される。そして、タイミングジェネレータ200のタイミング調整回路部200bにおいて、この検出信号MONに基づき、上述のように遅延時間が測定される。従って、ダミー回路27における遅延信号たる検出信号MONは、サンプリングパルスの遅延量が小さくなるように双方向シフトレジスタ160へフィードバックされる。
ここで、遅延時間の測定の精度は、遅延信号の検出回路であるダミー回路27の特性が、サンプリング回路140及びデータ線駆動回路150の特性に如何に近付けられているかの程度に応じて決定されることとなる。従って、以上のように構成することにより、ダミー回路27は、比較的高精度でサンプリングパルスの遅延時間を検出することができ、サンプリングパルスの遅延による表示画像に対する悪影響を低減可能となる。
本実施形態では好ましくは、ダミー回路27は、液晶パネル100の素子基板上に、模擬対象であるデータ線駆動回路150及びサンプリング回路140の各素子と同一工程で形成され、ダミー回路27内の各素子は、夫々、サンプリング回路140及びデータ線駆動回路150における各素子と同一のサイズで形成される。また、本実施形態では好ましくは、第1導電型TFT28のチャネル幅は、対応するサンプリングスイッチ141のチャネル幅と等しくなるよう形成されている。
以上のように構成されることにより、ダミー回路27が、データ線駆動回路150及びサンプリング回路140を模擬する度合いを更に高めることとなり、非常に高精度でサンプリングパルスの遅延量を検出することが可能となる。
更に、本実施形態において好ましくは、前記第1導電型TFT28は、nチャネル型TFTからなるように構成されている。
このように構成することにより、ドレイン−ソース間をキャリアとして電子が移動するため、例えばpチャネル型TFTから構成される場合(この場合、キャリアは正孔となる)と比較してキャリア移動度が高く、ゲートへの入力信号の「ON」(pチャネルの場合は入力信号の「OFF」に対応)に対するスイッチング反応速度が速い。このため、比較的高精度に遅延信号を検出することが可能となる。
尚、サンプリング回路140におけるサンプリングスイッチ141が、pチャネル型TFTにより構成される場合は、それを模擬するダミー回路27においても同様にpチャネル型TFTからなるよう構成されてもよい。pチャネル型TFTを用いても、サンプリングスイッチ141を忠実に模擬していることとなり、サンプリングパルスの遅延量を精度よく検出し、遅延による悪影響を低減するという観点からは、同様の効果が得られる。
次に、本実施形態に係るダミー回路27の動作について更に、図5及び図6を参照して説明する。ここで特に、第1比較例及び第2比較例におけるダミー回路27b及びダミー回路27cとの比較により、本実施形態に係るダミー回路27の利得を明らかにする。
ここで、図5−(b)に示すように、第1比較例におけるダミー回路27bは、図5−(a)の本実施形態におけるダミー回路27aに対して、第1導電型TFT28の接続方法が異なる。ゲートには同様にクロックドインバータ271〜インバータ274を介して遅延された入力信号DXが入力される。ソースは負荷抵抗30を介して液晶パネル100の内部電源VDDに接続されて高電位にバイアスされ、一方、ドレインは検出端子29に接続され、その出力信号を検出端子29より遅延時間の検出信号MONとして取り出せるように構成されている。
図5−(c)に示すように、第2比較例におけるダミー回路27cは、図5−(a)の本実施形態におけるダミー回路27aの第1導電型TFT28の代わりに相補型TFT、例えばCMOS(Complementary MOS)型TFTからなるインバータ31が接続され、その出力信号を検出端子29より遅延時間の検出信号MONとして取り出せるように構成されている。
先ず、本実施形態に係るダミー回路27aにおいて、入力信号DXはクロックドインバータ271、インバータ272、NAND回路273、およびインバータ274を介して4回反転されつつ遅延され、第1導電型TFT28のゲートに供給される。ここで、第1導電型TFT28のドレインは、内部電源VDDの電位が、負荷抵抗30を介して減圧された電位でバイアスされており、ゲートへの入力信号が‘H’レベルに立ち上がるとnチャネル型TFTで構成される第1導電型TFT28は、「ON」状態となり、第1導電型TFT28のソースが接続されている低電位電源VSSへ向かって電流が流れる。従って、このときドレインに接続されている検出端子29における信号は‘L’レベルとなり、第1導電型TFT28の「ON」による立ち下がりの信号として検出される。
このように動作するとき、図6−(a)に示すように、入力信号DXが‘H’レベルに立ち上がる時刻t1と検出信号MONの立ち下がりの時刻t2の間には、回路内の各素子271〜274を通過するときの信号遅延と第1導電型TFTの動作によりΔt分の時間差を生じる。このとき入力信号DXと立ち下がり検出信号MONとが、タイミングジェネレータ200のカウンタ26により比較及びカウントされることにより、このΔtがサンプリングパルスの遅延時間として測定されることとなる。
このように、本実施形態に係るダミー回路27aは特に、既に検出端子29に電位がバイアスされた状態からの立ち下がりを検出するため、実際のサンプリングスイッチ141と同じく、上記Δtのうちスイッチング自体の動作時間は無視できるほど小さくすることができる。従って、非常に高い精度でサンプリングパルスの遅延量が検出され、且つ、これに対応する調整を実施することが可能となる。
更に、本実施形態では特に、高電位電源VDDの電圧は、負荷抵抗30を介して減圧され、第1導電型TFT28のドレインは比較的低電位にバイアスされている。ここで、本実施形態のダミー回路27aのように、立ち下がりの信号を検出する方法においては、そのスイッチング動作は第1導電型TFT28のゲートに入力される信号レベルが閾値電圧以上であれば開始されるため、遅延信号の検出は、ドレインにバイアスされる電位に影響されない。従って、負荷抵抗30を任意に設定することにより、予め電源電圧VDDを減圧させて比較的低い電位を第1導電型TFT28のドレインにバイアスさせておくことができる。
このような構成をとることにより、第1導電型TFT28に必要とされる耐圧特性を低く抑えることが可能となる。
ここで、図5−(b)に示すように、第1比較例においては、第1導電型TFT28のゲートへの入力信号の立ち上がりに対応して、ソースにバイアスされた内部電源VDDと、第1導電型TFT28のスイッチング動作「ON」によって、ドレインに接続された検出端子29へ向かって電流が流れる。このとき、図6−(b)に示すように、上述の本実施形態に係るダミー回路27aの場合と異なり、立ち上がりの信号MONを検出することになるため、立ち上がり時の過渡特性による無視し得ない程度の信号のなまりが生じる。即ち、スイッチング動作そのものによる遅延時間(t2〜t3)が介在し、遅延時間Δtの検出精度が低下する。このことから、本実施形態に係るダミー回路27aの回路構成によれば、第1比較例のような構成と比較すると、上述のように既に高電位にバイアスされた状態からの立下りを検出できるため、スイッチング動作による反応速度が速く、高精度の遅延時間の検出が可能である。
図5−(c)に示すように、第2比較例では、入力信号DXの「ON」及び「OFF」に対応して、検出端子29において信号の「立ち下がり」及び「立ち上がり」を検出することができる。ただし、この場合、インバータ31は、実際のサンプリングスイッチ141と比較すると、構成が異なる。即ち、少なくともnチャネル型TFTとpチャネル型TFTの各1個を用いて構成された相補型TFTにより構成されている点が異なり、更には、サイズ(特に、チャネル幅)も異なる点である。このため、第1導電型TFTで構成されるサンプリングスイッチ141を介した実際のサンプリングパルスの遅延時間と、第2比較例のダミー回路27cを介して測定される遅延時間との間には、無視し得ない誤差を生じることとなる。一方、本実施形態におけるダミー回路27aは、第1導電型TFT28において、サンプリングスイッチ141と同一の構成をとることができるため、高精度な遅延時間測定において有利であることは第2比較例との比較において明らかである。
更に、第2比較例に示した構成によると、上述のように比較的高電位の内部電源VDDが直接バイアスされることとなり、本実施形態に係るダミー回路27aと比較すると、各TFT素子に要求される耐圧特性の観点からも不利となる。そこで、このように内部電源電圧VDDが直接バイアスされることを回避するため、仮に、例えば、本実施形態のダミー回路27a、或いは、第1比較例のダミー回路27bのように、負荷抵抗30を用いて構成し、減圧した上でバイアスされるように構成したとしても、検出信号MONの立ち上がり時に第1比較例の場合と同様に、無視し得ない程度の信号のなまりが生じる。従って、このように構成しても、信号遅延の測定精度の観点からは、本実施形態のダミー回路27aと比較して不利となることは明らかである。
尚、図5(b)及び図5(c)に示した第1及び第2比較例は、図5(a)に示した第1実施形態における顕著な長所を説明するための比較例であって、本発明の電気光学装置から除外されるものではない。即ち、図5(b)及び図5(c)に示した第1及び第2比較例も、広義には、本発明の技術的範囲に属するものであり、図5(a)に示した第1実施形態に比較すると各種欠点はあるものの、前述の如き従来技術と比較すれば、なお相応の効果が奏されるものである。
(第2実施形態)
本発明の電気光学装置に係る第2実施形態について以下に説明する。
本発明の電気光学装置に係る第2実施形態について以下に説明する。
第2実施形態は、上述の第1実施形態と比較して、ダミー回路27の各構成要素のサイズ或いは平面パターンが異なり、ダミー回路27の回路構成及びその動作、液晶装置の全体構成、並びに、液晶パネル100内の回路構成及び動作については第1実施形態と同様である。このため以下においては、第1実施形態と異なる構成について説明する。また、上述の第1実施形態における全構成要素はそのまま対応するため、図示を省略する。
先に述べたように、サンプリング回路140においては、複数のサンプリングスイッチ141が並列に複数接続された構成をとるため、ダミー回路27においても同様に、それらを模擬する第1導電型TFT28を同一の個数にて並列接続されるよう構成することによって、同一の遅延時間を検出することが可能となる。ただし、このように構成することによりレイアウト構成上、液晶パネル100の限られた素子基板上において比較的大きなスペースを確保する必要が生じる。
そこで、第2実施形態に係るダミー回路27においては、高精度で信号遅延を検出するために、第1実施形態と同様に同一の素子基板上に作成されることを前提とし、且つ極力小さいスペースに配置させるよう構成する方法を以下に説明する。
本実施形態では、ダミー回路27内の第1導電型TFT28のチャネル幅が、サンプリング回路140のサンプリングスイッチ141のチャネル幅よりも小さいサイズで作成されて構成されている。
このように構成すれば、限られた基板上スペースに、小型のダミー回路を構築することによって、スペース不足の問題を回避することが可能となる。或いは、ダミー回路を作り込むのに必要な領域を含めて、基板の小型化や、電気光学パネル全体の小型化を促進することが可能となる。
ここで本実施形態では特に、サンプリング回路のサンプリングスイッチ141に対する、その前段に位置するバッファ回路(即ち、イネーブル回路170a、170b、・・・)のサイズ比と、これに対応するダミー回路における第1導電型TFT28に対する、その前段に位置するバッファ回路(即ち、273及び274)のサイズ比とは等しくなるよう構成されている。
このように構成することにより、ダミー回路27が模擬対象の回路と比較して小型化されていても、模擬の度合いについては高く維持され、高精度の信号遅延の測定が可能となる。
尚、ダミー回路27の第1導電型TFT28のサイズに対する、その他の全構成要素(271〜274)のサイズの比が、模擬対象であるサンプリングスイッチ141のサイズに対する、サンプリング回路140に至るシフトレジスタ1段分の各構成要素(161a、162a、171a、172a、・・・等)のサイズの比と同一になるよう構成されてもよい。換言すれば、サンプリングスイッチ141に対してダミー回路27の第1導電型TFT28が縮小して作成される場合、その他の全構成要素においても同一の比率で縮小して作成されてもよい。
このように構成することにより、第1導電型TFT28のチャネル幅が、模擬対象であるサンプリングスイッチ141に対して縮小されて作成される場合においても、第1導電型TFTの容量に対する、その前段に位置する全構成要素の容量の比が、模擬対象となる回路におけるサンプリングスイッチ141の容量に対する、その前段に位置する全構成要素の容量の比と同一となる。このため、第1実施形態のように、第1導電型TFT28のチャネル幅が、サンプリングスイッチ141のチャネル幅と同一に作成される場合と比較しても、ほぼ同一の遅延時間の検出結果が維持され、且つ、ダミー回路27のレイアウト面積の縮小を図ることが可能となる。
(第3実施形態)
本発明の電気光学装置に係る第3実施形態について、図7を参照して説明する。
本発明の電気光学装置に係る第3実施形態について、図7を参照して説明する。
第3実施形態は、上述の第1実施形態と比較して、データ線駆動回路150内のバッファ回路の一例を構成するイネーブル回路170a、170b、・・・、及びダミー回路27の構成が異なり、ダミー回路27の動作、及び液晶装置の全体構成及び動作については第1実施形態と同様である。このため以下では、第1実施形態と異なる構成について説明する。
本実施形態においては、図7に示すように、バッファ回路の一例であるイネーブル回路170a、170b、・・・において、インバータが複数段設けられて構成されている。即ち、第1実施形態における構成に対して、更に、インバータ173a及び174a等を更に付加した形で構成されている。
このように構成することにより、双方向シフトレジスタ160からサンプリング回路に至る全経路の配線容量等に起因する、比較的程度の大きい信号遅延を抑制することが可能となる。
このとき、上述の回路を模擬して信号遅延を検出するダミー回路27においても、図7に示すように、同一の段数でインバータを複数段設けられて構成されている。即ち、第1実施形態におけるダミー回路27と比較して、更に、インバータ275及び276が付加された形で構成されている。
このように構成することにより、データ線駆動回路150において上述のように、バッファとしてのインバータが複数段接続された場合においても、同一の段数で回路を模擬することとなり、高精度の信号遅延の検出が可能となる。
本実施形態では特に、ダミー回路27は、液晶パネル100の素子基板上にデータ線駆動回路150及びサンプリング回路140の各素子と同一工程で形成され、ダミー回路27内の各素子は、夫々、模擬対象であるサンプリング回路140及びデータ線駆動回路150における各素子と同一のサイズで形成される。また、本実施形態では特に、第1導電型TFT28のチャネル幅は、対応するサンプリングスイッチ141のチャネル幅と等しくなるよう形成されている。
以上のような構成にすることにより、ダミー回路27が、データ線駆動回路150及びサンプリング回路140を模擬する度合いを更に高めることとなり、非常に高精度でサンプリングパルスの遅延量を検出することが可能となる。
尚、ダミー回路27におけるその他の構成及び動作は、第1実施形態の場合と同じであり、同様に高精度なサンプリングパルスの遅延量を検出することが可能である。
(第4実施形態)
本発明の電気光学装置に係る第4実施形態について以下に説明する。
本発明の電気光学装置に係る第4実施形態について以下に説明する。
第4実施形態は、上述の第3実施形態と比較して、ダミー回路27の各構成要素のサイズ或いは平面パターンが異なり、ダミー回路27の回路構成及びその動作、液晶装置の全体構成、並びに、液晶パネル100内の回路構成及び動作については第3実施形態と同様である。このため以下においては、第3実施形態と異なる構成について説明する。また、上述の第3実施形態における全構成要素はそのまま対応するため、図示を省略する。
本実施形態においては、ダミー回路27内の第1導電型TFT28のチャネル幅が、サンプリング回路140のサンプリングスイッチ141のチャネル幅よりも小さいサイズで作成されて構成されている。
このように構成すれば、限られた基板上スペースに、小型のダミー回路を構築することによって、スペース不足の問題を回避することが可能となる。或いは、ダミー回路を作り込むのに必要な領域を含めて、基板の小型化や、電気光学パネル全体の小型化を促進することが可能となる。
ここで本実施形態では特に、ダミー回路27における第1導電型TFT28に対する、その前段のバッファ回路における最終段のインバータ276のサイズ比が、サンプリング回路140のサンプリングスイッチ141に対する、その前段のバッファ回路における最終段のインバータ174aのサイズ比と等しくなるよう構成されている。
このように構成することにより、ダミー回路27が模擬対象の回路と比較して小型化されていても、バッファ回路を構成する複数段のバッファのうち、サンプリングパルスの遅延律則の程度が相対的に高い、最終段のインバータを模擬するので、模擬の度合いについては高く維持され、且つ高精度の信号遅延の測定が可能となる。
尚、ダミー回路27の第1導電型TFT28のサイズに対する、その他の全構成要素(271〜276)のサイズの比が、模擬対象であるサンプリングスイッチ141のサイズに対する、サンプリング回路140に至るシフトレジスタ1段分の各構成要素(161a、162a、171a、172a、173a、174a・・・等)のサイズの比と同一になるよう構成されてもよい。換言すれば、サンプリングスイッチ141に対してダミー回路27の第1導電型TFT28が縮小して作成される場合、その他の全構成要素においても同一の比率で縮小して作成されてもよい。
このように構成することにより、第1導電型TFT28のチャネル幅が、模擬対象であるサンプリングスイッチ141に対して縮小されて作成される場合においても、第1導電型TFTの容量に対する、その前段に位置する全構成要素の容量の比が、模擬対象となる回路におけるサンプリングスイッチ141の容量に対する、その前段に位置する全構成要素の容量の比と同一となる。このため、第1実施形態のように、第1導電型TFT28のチャネル幅が、サンプリングスイッチ141のチャネル幅と同一に作成される場合と比較しても、ほぼ同一の遅延時間の検出結果が維持され、且つ、ダミー回路27のレイアウト面積の縮小を図ることが可能となる。
尚、第1実施形態〜第4実施形態における双方向シフトレジスタ160は、液晶パネル100を構成する基板上に、外付け或いは後付されるICとして設けることにより構成されてもよい。
このように構成することにより、比較的容易に実装することが可能となる。他方で、ダミー回路並びにこれが模擬するバッファ回路やサンプリング回路については、同一基板上に作り込まれるので、前述の如くダミー回路27による模擬の度合いを高めることが可能となる。
以上のように、第1実施形態〜第4実施形態におけるダミー回路27は、液晶パネル100におけるデータ線駆動回路150及びサンプリング回路140の各素子と同一プロセスで形成され、且つ同一の回路構成を持つ模擬回路として構成され、スイッチング動作の速い信号の立ち下がり検出を行なうことにより、実際のサンプリングパルスの信号遅延と同一の遅延信号を検出して、高精度で遅延時間を測定し、駆動回路へフィードバックすることが可能となる。
(変形形態)
第1から第4実施形態におけるダミー回路は、データ線駆動回路中のクロックドインバータ、イネーブル回路及びサンプリング回路を、比較的忠実に模擬している。しかしながら、第1から第4実施形態の変形形態として、データ線駆動回路、バッファ回路(イネーブル回路)及びサンプリング回路のうちの少なくとも一部を模擬するようにダミー回路を構成してもよい。その場合においても、模擬の程度に応じて相応の精度で遅延時間を測定でき、遅延信号をフィードバックすることで遅延による悪影響を相応に低減できる。特に、データ線駆動回路、イネーブル回路及びサンプリング回路のうち、遅延の主要因となる或いは遅延を律則している一又は複数の回路部分を模擬すれば、効率的に遅延による悪影響を排除可能となる。例えば、直列に接続された複数段のインバータからなるバッファ回路における最終段のインバータを模擬すれば、遅延による悪影響を効率良く低減できる。同時に、ダミー回路によって一部のみを模擬することで、限られた素子基板上領域における当該ダミー回路の形成領域を小さくできるので、素子基板や装置全体の小型化を図る上で有利である。
第1から第4実施形態におけるダミー回路は、データ線駆動回路中のクロックドインバータ、イネーブル回路及びサンプリング回路を、比較的忠実に模擬している。しかしながら、第1から第4実施形態の変形形態として、データ線駆動回路、バッファ回路(イネーブル回路)及びサンプリング回路のうちの少なくとも一部を模擬するようにダミー回路を構成してもよい。その場合においても、模擬の程度に応じて相応の精度で遅延時間を測定でき、遅延信号をフィードバックすることで遅延による悪影響を相応に低減できる。特に、データ線駆動回路、イネーブル回路及びサンプリング回路のうち、遅延の主要因となる或いは遅延を律則している一又は複数の回路部分を模擬すれば、効率的に遅延による悪影響を排除可能となる。例えば、直列に接続された複数段のインバータからなるバッファ回路における最終段のインバータを模擬すれば、遅延による悪影響を効率良く低減できる。同時に、ダミー回路によって一部のみを模擬することで、限られた素子基板上領域における当該ダミー回路の形成領域を小さくできるので、素子基板や装置全体の小型化を図る上で有利である。
(液晶装置の全体構成)
以上のように構成された本発明の第1実施形態〜第4実施形態における液晶装置の全体構成について図8及び図9を参照して説明する。ここに、図8は、TFTアレイ基板10をその上に形成された各構成要素と共に対向基板20の側から見た平面図であり、図9は、図8のH−H’断面図である。
以上のように構成された本発明の第1実施形態〜第4実施形態における液晶装置の全体構成について図8及び図9を参照して説明する。ここに、図8は、TFTアレイ基板10をその上に形成された各構成要素と共に対向基板20の側から見た平面図であり、図9は、図8のH−H’断面図である。
図8及び図9において、素子基板10の上には、複数の画素電極118により規定される画像表示領域(即ち、実際に液晶層50の配向状態変化により画像が表示される液晶装置の領域)の周囲において両基板を貼り合わせて液晶層50を包囲する光硬化性樹脂からなるシール材52が、画像表示領域に沿って設けられている。そして、対向基板20上における画像表示領域とシール材52との間には、遮光性の額縁遮光膜53が設けられている。遮光性の額縁遮光膜53や遮光層23を液晶装置用基板10上に形成しても良い。
画像表示領域110の左右2辺に沿った部分には、走査線駆動回路130が両側に設けられている。ここで、走査線112の駆動遅延が問題にならないような場合、走査線駆動回路130は走査線112に対して片側のみに形成しても良い。
シール材52の外側の領域には、画像表示領域の下辺に沿ってデータ線駆動回路150及び外部からの信号入力等を行う外部回路接続用端子102が設けられており、画像表示領域の左右の2辺に沿って走査線駆動回路130が画像表示領域の両側に設けられている。ここで、データ駆動回路150を画像表示領域の上下の2辺に沿って両側に設けても良い。この際、例えば一方のデータ線駆動回路150には奇数列のデータ線を電気的に接続し、もう一方のデータ線駆動回路150には偶数列のデータ線を電気的に接続することで、上下から櫛歯状に駆動するようにしても良い。更に画像表示領域の上辺には、走査線駆動回路130に電源や駆動信号を供給するための複数の配線105が設けられている。また、対向基板20のコーナー部の少なくとも一箇所で、液晶装置用基板10と対向基板20との間で電気的導通をとるための上下導通材106が設けられている。そして、シール材52とほぼ同じ輪郭を持つ対向基板20が当該シール材52により液晶装置用基板10に固着されている。
また、上述した各実施形態においては、データ線駆動回路150及び走査線駆動回路130に対して、クロック信号あるいは画像信号等を出力する外部制御回路を、液晶装置の外部に設けた場合について説明したが、本発明はこれに限られるものではなく、当該制御回路を液晶装置内に設けるようにしても良い。
特に、クロック信号については、クロック信号のみを外部制御回路から供給させ、液晶装置用基板上で逆位相クロック信号を生成する回路を設けるように構成しても良い。
以上に説明した液晶装置は、カラー液晶プロジェクタ等に適用することができるが、この場合には、3つの液晶装置がRGB用のライトバルブとして夫々用いられ、各パネルには夫々RGB色分解用のダイクロイックミラーを介して分解された各色の光が入射光として夫々入射されることになる。従って、各実施の形態では、対向基板20に、カラーフィルタは設けられていない。しかしながら、液晶装置においても遮光層23の形成されていない画素電極11に対向する所定領域にRGBのカラーフィルタをその保護膜と共に、対向基板20上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に本実施の形態の液晶装置を適用できる。
また、液晶装置に用いるスイッチング素子は、正スタガ型又はコプラナー型のポリシリコンTFTでも良いし、逆スタガ型のTFTやアモルファスシリコンTFT等の他の形式のTFTに対しても、本実施の形態は有効である。
更に、液晶装置においては、一例として液晶層50をネマティック液晶から構成したが、液晶を高分子中に微小粒として分散させた高分子分散型液晶を用いれば、配向膜、並びに前述の偏光フィルム、偏光板等が不要となり、光利用効率が高まることによる液晶装置の高輝度化や低消費電力化の利点が得られる。
尚、データ線駆動回路150及び走査線駆動回路130は、液晶装置用基板10の上に設ける代わりに、例えばTAB(テープオートメイテッドボンディング基板)上に実装された駆動用LSIに、液晶装置用基板10の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
なお、上述した実施の形態においては、走査線駆動回路130の構成については詳述していないが、特にシフトレジスタ部分についてはデータ線駆動回路150と同様の構成を採ることができる。
また、電気光学装置としては、電気泳動装置やEL(エレクトロルミネッセンス)装置や電子放出素子を用いた装置(Field Emission Display 及び Surface-Conduction Electron-Emitter Display)等に適用できる。
(電子機器)
次に、以上詳細に説明した液晶装置1を備えた電子機器の実施の形態について図10から図13を参照して説明する。
次に、以上詳細に説明した液晶装置1を備えた電子機器の実施の形態について図10から図13を参照して説明する。
先ず図10に、このように液晶装置1を備えた電子機器の概略構成を示す。
図10において、電子機器は、表示情報出力源1000、上述した外部表示情報処理回路1002、前述の走査線駆動回路130及びデータ線駆動回路150を含む表示駆動回路1004、液晶装置1、クロック発生回路1008並びに電源回路1010を備えて構成されている。表示情報出力源1000は、ROM(Read Only Memory)、RAM(Random Access Memory)、光ディスク装置などのメモリ、テレビ信号を同調して出力する同調回路等を含んで構成され、クロック発生回路1008からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に出力する。表示情報処理回路1002は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック発生回路1008からのクロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に表示駆動回路1004に出力する。表示駆動回路1004は、走査線駆動回路130及びデータ線駆動回路150によって前述の駆動方法により液晶装置1を駆動する。電源回路1010は、上述の各回路に所定電源を供給する。尚、液晶装置1を構成する液晶装置用基板の上に、表示駆動回路1004を搭載してもよく、これに加えて表示情報処理回路1002を搭載してもよい。
このような構成の電子機器として、図11に示す液晶プロジェクタ、図12に示すマルチメディア対応のパーソナルコンピユータ(PC)及びエンジニアリング・ワークステーション(EWS)、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダー型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置などを挙げることができる。
次に図11から図13に、このように構成された電子機器の具体例を夫々示す。
図11において、電子機器の一例たる液晶プロジェクタ1100は、投射型の液晶プロジェクタであり、光源1110と、ダイクロイックミラー1113,1114と、反射ミラー1115,1116,1117と、入射レンズ1118,リレーレンズ1119,出射レンズ1120と、液晶ライトバルブ1122,1123,1124と、クロスダイクロイックプリズム1125と、投射レンズ1126とを備えて構成されている。液晶ライトバルブ1122,1123,1124は、上述した駆動回路1004が液晶装置用基板上に搭載された液晶装置1を含む液晶表示モジュールを3個用意し、夫々液晶ライトバルブとして用いたものである。また、光源1110はメタルハライド等のランプ1111とランプ1111の光を反射するリフレクタ1112とからなる。
以上のように構成される液晶プロジェクタ1100においては、青色光・緑色光反射のダイクロイックミラー1113は、光源1110からの白色光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー1117で反射されて、赤色光用液晶ライトバルブ1122に入射される。一方、ダイクロイックミラー1113で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー1114によって反射され、緑色光用液晶ライトバルブ1123に入射される。また、青色光は第2のダイクロイックミラー1114も透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ1118、リレーレンズ1119、出射レンズ1120を含むリレーレンズ系からなる導光手段1121が設けられ、これを介して青色光が青色光用液晶ライトバルブ1124に入射される。各ライトバルブにより変調された3つの色光はクロスダイクロイックプリズム1125に入射する。このプリズムは4つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ1126によってスクリーン1127上に投射され、画像が拡大されて表示される。
図12において、電子機器の他の例たるラップトップ型のパーソナルコンピュータ1200は、上述した液晶装置1がトップカバーケース内に備えられた液晶ディスプレイ1206と、CPU、メモリ、モデム等を収容すると共にキーボード1202が組み込まれた本体部1204とを有する。
また、図13に示すように、液晶装置用基板1304を構成する2枚の透明基板1304a,1304bの一方に、金属の導電膜が形成されたポリイミドテーブ1322にICチップ1324を実装したTCP(Tape Carrier Package)1320を接続して、電子機器用の一部品である液晶装置として生産、販売、使用することもできる。
以上、図11から図13を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダー型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、POS端末、タッチパネルを備えた装置等が図10に示した電子機器の例として挙げられる。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置、その駆動回路及び電子機器もまた本発明の技術的範囲に含まれるものである。
1・・・液晶装置、10・・・液晶装置用基板、20・・・対向基板、21・・・共通電極、23・・・遮光層、28・・・第1導電型TFT,29検・・・出端子、50・・・液晶層、52・・・シール材、53・・・額縁遮光膜、100・・・液晶パネル、110・・・画像表示領域、102・・・外部回路接続用端子、103ク・・・ロック信号配線、112・・・走査線、114・・・データ線、116・・・TFT、118・・・画素電極、130・・・走査線駆動回路、140・・・サンプリング回路、141・・・第1導電型TFT、150・・・データ線駆動回路、160・・・双方向シフトレジスタ、161・・・クロックドインバータ、162・・・クロックドインバータ、170イ・・・ネーブル回路、200・・・タイミングジェネレータ、271・・・クロックドインバータ、272・・・クロックドインバータ、273・・・NAND回路、274・・・インバータ、275・・・インバータ、276・・・インバータ、300・・・画像信号処理装置。
Claims (14)
- 基板上に、画素電極、該画素電極をスイッチング制御するスイッチング素子及び前記画素電極に前記スイッチング素子を介して画像信号を供給するためのデータ線を備えた電気光学パネルを駆動する電気光学パネルの駆動回路であって、
転送信号を順次出力するシフトレジスタ回路と、
前記順次出力された転送信号をバッファリングするバッファ回路と、
前記バッファリングされた転送信号をサンプリングパルスとして前記画像信号をサンプリングして前記データ線に供給するサンプリング回路と、
前記バッファ回路及び前記サンプリング回路の少なくとも一部を模擬するダミー回路と
を備えており、
前記ダミー回路により生成される前記サンプリングパルスの遅延量を示す遅延信号は、前記シフトレジスタ回路に、前記遅延量が小さくなるようにフィードバックされ、
前記バッファ回路、前記サンプリング回路及び前記ダミー回路は、前記基板上に形成されていることを特徴とする電気光学パネルの駆動回路。 - 前記シフトレジスタ回路は、前記基板に対して外付けされる集積回路内に設けられていることを特徴とする請求項1に記載の電気光学パネルの駆動回路。
- 前記バッファ回路は、直列接続された複数段のバッファを含み、
前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、
前記ダミー回路は、前記複数段のバッファのうち少なくとも最終段のバッファを模擬することを特徴とする請求項1又は2に記載の電気光学パネルの駆動回路。 - 前記ダミー回路は、前記複数段のバッファの全て及び前記サンプリングスイッチを模擬することを特徴とする請求項3に記載の電気光学パネルの駆動回路。
- 前記サンプリング回路を構成する半導体素子とこれに対応する前記ダミー回路を構成する半導体素子とは、同一工程にて同時形成されたことを特徴とする請求項1から4のいずれか一項に記載の電気光学パネルの駆動回路。
- 前記半導体素子は、N型半導体素子からなることを特徴とする請求項5に記載の電気光学パネルの駆動回路。
- 前記半導体素子は、薄膜トランジスタからなり、
該薄膜トランジスタのソースは当該駆動回路の低電位電源に接続されると共に該薄膜トランジスタのドレインは当該駆動回路の高電位電源にバイアスされて当該駆動回路の検出端子に接続されており、
前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、
前記検出端子で検出される前記遅延信号の立下りのタイミングに基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備えたことを特徴とする請求項5又は6に記載の電気光学パネルの駆動回路。 - 前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、
前記遅延信号により示される遅延量に基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備えたことを特徴とする請求項1から6のいずれか一項に記載の電気光学パネルの駆動回路。 - 前記シフトレジスタ回路及び前記タイミング調整回路は、前記基板に対して外付けされる集積回路内に設けられていることを特徴とする請求項8に記載の電気光学パネルの駆動回路。
- 前記サンプリング回路を構成する一の薄膜トランジスタのチャネル幅と、該一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅とは、相等しいことを特徴とする請求項1から9のいずれか一項に記載の電気光学パネルの駆動回路。
- 前記サンプリング回路を構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、
前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路のサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路のサイズ比とは、相等しいことを特徴とする請求項1から10のいずれか一項に記載の電気光学パネルの駆動回路。 - 前記バッファ回路は、直列接続された複数段のバッファを含み、
前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、
前記サンプリングスイッチを構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、
前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路の最終段のバッファのサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路の最終段のバッファのサイズ比とは、相等しいことを特徴とする請求項1から10のいずれか一項に記載の電気光学パネルの駆動回路。 - 請求項1から12のいずれか一項に記載の電気光学パネルの駆動回路と、前記駆動回路により駆動される電気光学パネルを備えたことを特徴とする電気光学装置。
- 請求項13に記載の電気光学装置を具備してなることを特徴とする電子機器。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004044661A JP2004361919A (ja) | 2003-05-12 | 2004-02-20 | 電気光学パネルの駆動回路、並びにこれを備えた電気光学装置及び電子機器 |
US10/825,305 US20040239610A1 (en) | 2003-05-12 | 2004-04-16 | Electro-optical panel driving circuit, electro-optical device provided with electro-optical panel and driving circuit, and electronic apparatus provided with electro-optical device |
TW093111893A TWI239504B (en) | 2003-05-12 | 2004-04-28 | Driving circuit of photo-electronic panel and photo-electronic device and electrical machine having the same |
CNB2004100374720A CN100351891C (zh) | 2003-05-12 | 2004-04-29 | 电光面板驱动电路、和具备它的电光装置及电子设备 |
EP04252593A EP1477962A3 (en) | 2003-05-12 | 2004-05-05 | Electro-optical panel driving circuit, electro-optical device provided with electro-optical panel and driving circuit, and electronic apparatus provided with electro-optical device |
KR1020040033291A KR100612630B1 (ko) | 2003-05-12 | 2004-05-12 | 전기광학패널의 구동회로 및 이것을 구비한 전기광학장치및 전자기기 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003133278 | 2003-05-12 | ||
JP2004044661A JP2004361919A (ja) | 2003-05-12 | 2004-02-20 | 電気光学パネルの駆動回路、並びにこれを備えた電気光学装置及び電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004361919A true JP2004361919A (ja) | 2004-12-24 |
Family
ID=33032383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004044661A Pending JP2004361919A (ja) | 2003-05-12 | 2004-02-20 | 電気光学パネルの駆動回路、並びにこれを備えた電気光学装置及び電子機器 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20040239610A1 (ja) |
EP (1) | EP1477962A3 (ja) |
JP (1) | JP2004361919A (ja) |
KR (1) | KR100612630B1 (ja) |
CN (1) | CN100351891C (ja) |
TW (1) | TWI239504B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2004-02-20 JP JP2004044661A patent/JP2004361919A/ja active Pending
- 2004-04-16 US US10/825,305 patent/US20040239610A1/en not_active Abandoned
- 2004-04-28 TW TW093111893A patent/TWI239504B/zh not_active IP Right Cessation
- 2004-04-29 CN CNB2004100374720A patent/CN100351891C/zh not_active Expired - Lifetime
- 2004-05-05 EP EP04252593A patent/EP1477962A3/en not_active Withdrawn
- 2004-05-12 KR KR1020040033291A patent/KR100612630B1/ko active IP Right Grant
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US10495935B2 (en) | 2017-06-26 | 2019-12-03 | Seiko Epson Corporation | Electro-optical device and electronic apparatus with sampling and monitoring transistors |
CN111383553A (zh) * | 2018-12-28 | 2020-07-07 | 乐金显示有限公司 | 显示装置 |
CN111383553B (zh) * | 2018-12-28 | 2022-02-11 | 乐金显示有限公司 | 显示装置 |
Also Published As
Publication number | Publication date |
---|---|
EP1477962A3 (en) | 2006-10-25 |
CN1551091A (zh) | 2004-12-01 |
KR100612630B1 (ko) | 2006-08-14 |
KR20040097927A (ko) | 2004-11-18 |
TW200502913A (en) | 2005-01-16 |
EP1477962A2 (en) | 2004-11-17 |
US20040239610A1 (en) | 2004-12-02 |
TWI239504B (en) | 2005-09-11 |
CN100351891C (zh) | 2007-11-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070524 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |