KR100612630B1 - 전기광학패널의 구동회로 및 이것을 구비한 전기광학장치및 전자기기 - Google Patents

전기광학패널의 구동회로 및 이것을 구비한 전기광학장치및 전자기기 Download PDF

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Abstract

전기 광학 패널의 구동 회로는 기판 위에 형성되어 있고, 전송 신호를 순차 출력하는 시프트 레지스터 회로와, 순차 출력된 전송 신호를 버퍼링하는 버퍼 회로와, 버퍼링된 전송 신호를 샘플링 펄스로 하여 화상 신호를 샘플링하여 데이터선에 공급하는 샘플링 회로와, 버퍼 회로 및 샘플링 회로의 적어도 일부를 모의하는 (simulate) 더미 회로를 구비한다. 더미 회로에 의해 생성되는 샘플링 펄스의 지연량을 나타내는 지연 신호는 시프트 레지스터 회로로 지연량이 작아지도록 피드백되고, 버퍼 회로, 샘플링 회로 및 더미 회로는 기판 위에 형성되어 있다.
전기 광학 패널의 구동회로, 더미회로, 샘플링 회로

Description

전기광학패널의 구동회로 및 이것을 구비한 전기광학장치 및 전자기기 {ELECTRO-OPTICAL PANEL DRIVING CIRCUIT, ELECTRO-OPTICAL DEVICE PROVIDED WITH ELECTRO-OPTICAL PANEL AND DRIVING CIRCUIT, AND ELECTRONIC APPARATUS PROVIDED WITH ELECTRO-OPTICAL DEVICE}
도 1 은 본 발명의 액정 표시 장치의 전체 구성을 나타내는 블록도이다.
도 2 는 제 1 실시형태의 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 의 상세를 나타내는 논리 회로도이다.
도 3 은 도 2 의 논리 회로도의 주요 신호의 상태를 나타내는 타이밍차트이다.
도 4 는 타이밍 제네레이터 (timing generator) 의 구성을 나타내는 회로도이다.
도 5 는 도 2 의 제 1 실시형태에 있어서의 더미 회로 (27) 의 구성을 더미 회로 (27a) 로서 도 5-(a) 에 나타내고, 또, 본 실시형태에 관한 더미 회로 (27a) 와의 제 1 비교예 및 제 2 비교예를 더미 회로 (27b) 및 더미 회로 (27c) 로서 도 5-(b) 및 도 5-(c) 에 각각 나타낸 복수의 회로도이다.
도 6 은 본 실시형태에 관한 더미 회로 (27a), 제 1 비교예로서의 더미 회로 (27b), 및 제 2 비교예로서의 더미 회로 (27c) 에 있어서의 신호 지연의 검출 상태 를 각각 나타내는 복수의 타이밍차트이다.
도 7 은 제 3 실시형태의 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 의 상세를 나타내는 논리 회로도이다.
도 8 은 액정 장치의 전체 구성을 나타내는 평면도이다.
도 9 는 도 8 의 H-H' 단면도이다.
도 10 은 본 발명에 의한 전자기기의 실시형태의 개략 구성을 나타내는 블록도이다.
도 11 은 전자기기의 일례로서의 액정 프로젝터를 나타내는 단면도이다.
도 12 는 전자기기의 다른 예로서의 퍼스널 컴퓨터를 나타내는 정면도이다.
도 13 은 전자기기의 일례로서의 TCP 를 사용한 액정 표시 장치를 나타내는 사시도이다.
* 도면의 주요부분에 대한 부호의 설명*
1: 액정 장치 10: 액정 장치용 기판
20: 대향 기판 21: 공통 전극
23: 차광층 28: 제 1 도전형 TFT
29: 검출 단자 50: 액정층
52: 시일재 53: 액자(額緣)형 차광막
100: 액정 패널 110: 화상 표시 영역
102: 외부 회로 접속용 단자 103: 클럭 신호 배선
112: 주사선 114: 데이터선
116: TFT 118: 화소 전극
130: 주사선 구동 회로 140: 샘플링 회로
141: 제 1 도전형 TFT 150: 데이터선 구동 회로
160: 쌍방향 시프트 레지스터
161: 클럭드 인버터 (clocked inverter) 162: 클럭드 인버터
170: 인에이블 회로 200: 타이밍 제네레이터
271: 클럭드 인버터 272: 클럭드 인버터
273: NAND 회로 274: 인버터
275: 인버터 276: 인버터
300: 화상 신호 처리 장치
본 발명은, 예를 들면 액정 패널 등의 전기 광학 패널을 구동하는 구동 회로, 그 전기 광학 패널 및 구동 회로를 구비하여 이루어지는 예를 들면 액정 장치 등의 전기 광학 장치, 및 그 전기 광학 장치를 구비하여 이루어지는 예를 들면 액정 프로젝터 등의 전자기기의 기술 분야에 속한 것이다.
이러한 종류의 전기 광학 패널의 구동장치로서, 예를 들면, 전기 광학 패널의 데이터선에 대하여 화상 신호를 샘플링하여 공급하는 샘플링 회로나, 그 샘플링 회로에 대하여 샘플링 펄스를 공급하는 데이터선 구동 회로 등이 있다. 데이터 선 구동 회로는, 시프트 레지스터로부터 출력되는 전송 신호를 샘플링 펄스로 하여, 버퍼 회로를 통하여 샘플링 회로에 순차 출력하도록 구성되어 있다. 한편, 버퍼 회로는 시프트 레지스터로부터 출력되는 전송 신호를 버퍼링하고, 샘플링 회로는 버퍼링 후의 전송 신호를 샘플링 펄스로 하여, 화상 신호선 상의 화상 신호를 샘플링하여 데이터선에 공급하도록 구성되어 있다.
이러한 구동 회로의 구성에 있어서는, 시프트 레지스터로부터의 전송 신호의 출력은 데이터선 구동 회로에 공급되는 클럭 신호의 클럭 주기에 동기하여 이루어지는 것이 일반적이다. 이 때문에 구동 회로 중에서의 버퍼 회로 또는 샘플링 회로에서의 신호 지연의 영향에 의해, 샘플링 펄스에는 클럭 신호를 기준으로 하여 무시할 수 없을 정도의 지연이 발생한다.
그래서 종래에는, 예를 들면, 패널 내에 형성된 버퍼 회로나 샘플링 회로에서의 샘플링 펄스의 지연 시간을 계측하여 데이터선 구동 회로에 입력되는 클럭 신호의 타이밍을 조정하는 기술이, 본원 발명자에 의해 개발되어 있다. 보다 구체적으로는, 버퍼 회로나 샘플링 회로를 모의(模擬; simulate)하는 더미 회로를 외부 부착 IC (집적 회로) 로서 구축하여 전기 광학 패널의 기판에 장착한다. 또한, 이 더미 회로로부터의 출력 펄스를 카운트함으로써 지연 시간을 측정하는 동시에 그 측정된 지연 시간에 기초하여 클럭 신호의 타이밍을 조정하는 타이밍 조정 회로를, 역시 외부 부착 IC 로서 구축하여 전기 광학 패널의 기판에 장착한다. 이들에 의해서 지연 시간을 간접 측정하고, 이 측정 결과에 기초하여 데이터선 구동 회로에 입력되는 클럭 신호의 타이밍을 조정하는 것이 가능해진다.
그러나, 상술한 기술에 따르면, 더미 회로의 출력은 샘플링 회로나 버퍼 회로의 특성을 정확하게 반영하고 있지 않아, 관련된 더미 회로를 사용한 지연 시간의 간접적인 측정에서는 정밀도가 높다고는 할 수 없다. 따라서, 그 측정 결과에 기초하는 타이밍 조정에 의해서는 지연의 악영향을 충분히 제거하는 것이 어렵다는 기술적 문제점이 있다. 이에 더하여, 특개평 11-119746 호에 개시된 기술에 의하면, 더미 회로용으로 전기 광학 패널의 내부 전원을 이용하기 때문에, 더미 회로는 해당 내부 전원의 전압에 의한 제약을 받아, 대체적으로 더미 회로를 구성하는 IC 에 높은 내압 성능이 요구된다는 기술적 문제점도 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 예를 들면, 전기 광학 패널의 구동 회로내에서 발생하는 샘플링 펄스의 지연에 의한 악영향을 비교적 용이하게 또한 고정밀도로 저감 또는 제거가 가능한 전기 광학 패널의 구동 회로, 그 구동 회로 및 전기 광학 패널을 구비하여 이루어지는 전기 광학 장치, 그리고 그 전기 광학 장치를 구비하여 이루어지는 각종 전자기기를 제공하는 것을 과제로 한다.
본 발명의 전기 광학 패널의 구동 회로는 상기 과제를 해결하기 위해, 기판 위에 화소 전극과, 그 화소 전극을 스위칭 제어하는 스위칭 소자 및 상기 화소 전극에 상기 스위칭 소자를 통하여 화상 신호를 공급하기 위한 데이터선을 구비한 전기 광학 패널을 구동하는 전기 광학 패널의 구동 회로로서, 전송 신호를 순차 출력 하는 시프트 레지스터 회로와, 상기 순차 출력된 전송 신호를 버퍼링하는 버퍼 회로와, 상기 버퍼링된 전송 신호를 샘플링 펄스로 하여 상기 화상 신호를 샘플링하여 상기 데이터선에 공급하는 샘플링 회로와, 상기 버퍼 회로 및 상기 샘플링 회로의 적어도 일부를 모의하는 더미 회로를 구비하고 있고, 상기 더미 회로에 의해 생성되는 상기 샘플링 펄스의 지연량을 나타내는 지연 신호는, 상기 시프트 레지스터 회로로 상기 지연량이 작아지도록 피드백되고, 상기 버퍼 회로, 상기 샘플링 회로 및 상기 더미 회로는 상기 기판 위에 형성되어 있다.
본 발명의 전기 광학 패널의 구동 회로에 의하면, 그 구동시에는, 시프트 레지스터 회로로부터 버퍼 회로를 통하여 출력되는 샘플링 펄스에 따라서 샘플링 회로에서 화상 신호를 샘플링한다. 이것에 의해, 데이터선에 대하여 샘플링한 화상 신호를 공급한다. 그러면, 전기 광학 패널내에서는, 데이터선을 통하여 공급되는 화상 신호를, 예를 들면 별도 주사선을 통하여 공급되는 주사 신호에 따라서, 박막 트랜지스터 (이하 적절히 "TFT" 라고 칭한다) 등으로 이루어지는 스위칭 소자를 통하여 화소 전극에 공급한다. 이것에 의해, 액티브 매트릭스 구동에 의한 화상 표시가 가능해진다.
그리고, 이러한 동작 중, 버퍼 회로 및 샘플링 회로의 적어도 일부를 모의하는 더미 회로에 의해, 샘플링 펄스의 지연량을 나타내는 지연 신호가 생성된다. 이 지연 신호는, 샘플링 펄스의 지연량이 작아지도록 시프트 레지스터 회로로 피드백된다. 따라서, 더미 회로가 버퍼 회로 및 샘플링 회로를 모의하는 정도에 따라서 (즉, 더미 회로의 특성이 샘플링 회로의 특성에 얼마나 가까워져 있는가의 정 도에 따라서), 샘플링 펄스의 지연에 의한 표시 화상에 대한 악영향을 저감하는 것이 가능해진다. 여기서, 버퍼 회로, 샘플링 회로 및 더미 회로는, 해당 전기 광학 패널을 구성하는 기판 위에 형성되어 있기 때문에, 예를 들면, 해당 전기 광학 패널의 제조 공정에 있어서 버퍼 회로나 샘플링 회로와 더미 회로를 동시에 동일 공정에서 형성하는 것 등도 가능해지고, 또는, 버퍼 회로나 샘플링 회로와 더미 회로를 구성하는 TFT 의 채널폭 등을 서로 같게 구성하는 것 등도 가능해진다. 따라서, 용이하게 더미 회로가 모의하는 정도를 높이는 것이 가능해진다.
이상의 결과, 샘플링 펄스의 지연에 의한 화상 표시에 대한 악영향을, 비교적 용이하고 고정밀도로 저감 또는 제거하는 것이 가능해진다.
본 발명의 전기 광학 패널의 구동 회로의 일 양태에서는, 상기 시프트 레지스터 회로는, 상기 기판에 대하여 외부 부착되는 집적 회로내에 형성되어 있다.
이 양태에 의하면, 시프트 레지스터 회로는, 기판에 대하여 외부 부착 또는 후부(後部) 부착되는 IC 로서 비교적 용이하게 설치할 수 있다. 한편으로, 더미 회로 및 이것이 모의하는 버퍼 회로나 샘플링 회로에 대해서는, 동일 기판 위에 형성되기 때문에, 전술한 바와 같이 해당 더미 회로에 의한 모의의 정도를 높이는 것이 가능해진다.
본 발명의 전기 광학 패널의 구동 회로의 다른 양태에서는, 상기 버퍼 회로는 직렬 접속된 복수단의 버퍼를 포함하고, 상기 샘플링 회로는 아날로그 방식의 샘플링 스위치를 포함하고, 상기 더미 회로는 상기 복수단의 버퍼 중 적어도 최종단의 버퍼를 모의한다.
이 양태에 의하면, 더미 회로는, 버퍼 회로를 구성하는 복수단의 버퍼 중, 샘플링 펄스의 지연 율칙(律則; constraint) 의 정도가 상대적으로 높은 최종단의 버퍼를 모의하기 때문에, 더미 회로에 의한 모의의 정도를 효율적으로 높이는 것이 가능해진다. 예를 들면, 버퍼 회로는, 하나 또는 복수의 인버터를 포함하여 구성되어 있고, 특히 최종단의 버퍼를 구성하는 인버터에 대해서는, 예를 들면, 입력측과 출력측의 전류 비율이 1:20 정도로 높아지도록 구성되어 있다. 그리고, 이러한 최종단의 인버터에 대해서는 더미 회로에 의해 모의되어 있기 때문에, 효율적으로 샘플링 펄스의 지연량을 고정밀도로 검출할 수 있다. 특히, 한정된 기판 위 스페이스내에 모든 버퍼 회로 또는 샘플링 회로를 모의하는 더미 회로를 형성하기가 어려운 경우에는, 이와 같이 최종단의 버퍼만을 모의하는 구성이 매우 유효하다.
이 양태에서는, 상기 더미 회로는, 상기 복수단의 버퍼 전부 및 상기 샘플링 스위치를 모의하도록 구성해도 된다.
이렇게 구성하면, 더미 회로에 의한 모의의 정도가 매우 높은 것으로 되어, 샘플링 펄스의 지연에 의한 악영향을 현저하게 저감 또는 제거하는 것이 가능해진다.
본 발명의 전기 광학 패널의 구동 회로의 다른 양태에서는, 상기 샘플링 회로를 구성하는 반도체 소자와 이것에 대응하는 상기 더미 회로를 구성하는 반도체 소자가, 동일 공정에 의해 동시 형성되어 있다.
이 양태에 의하면, 샘플링 회로를 구성하는 예를 들면 TFT 등의 반도체 소자 와, 이것에 대응하는 더미 회로를 구성하는 예를 들면 TFT 등의 반도체 소자는, 동일 기판 위에 동일 공정에 의해 동시 형성되어 있다. 따라서, 매우 높은 정밀도로 더미 회로의 회로 특성을 샘플링 회로의 회로 특성에 가깝게 하는 것이 가능해져, 즉 모의의 정도를 현저하게 높이는 것이 가능해진다.
이 양태에서는, 상기 반도체 소자는 N 형 반도체 소자로 이루어지도록 구성되어도 된다.
이렇게 구성하면, 캐리어 이동도가 우수한 N 형 반도체 소자로 버퍼 회로나 샘플링 회로를 구성할 수 있어, 이것을 형성할 때에 동시에, 동일하거나 또는 유사한 특성을 갖는 더미 회로의 형성이 가능해진다. 특히, 아날로그 샘플링 스위치의 경우에는, 캐리어 이동도가 우수한 N 형 반도체 소자를 사용하는 쪽이 유리하다. 단, P 형 반도체 소자를 사용하더라도 더미 회로에 의한 모의의 정도를 높이는 것은 가능하여, 샘플링 펄스의 지연에 의한 악영향을 저감시킨다는 관점에서는 본 발명에 의한 것과 동일한 효과를 얻을 수 있다.
이들 반도체 소자에 관한 양태에서는, 상기 반도체 소자는 박막 트랜지스터로 이루어지고, 그 박막 트랜지스터의 소스는 해당 구동 회로의 저전위 전원에 접속되는 동시에 그 박막 트랜지스터의 드레인은 해당 구동 회로의 고전위 전원에 바이어스되어 해당 구동 회로의 검출 단자에 접속되어 있고, 상기 시프트 레지스터 회로는, 클럭 신호의 클럭 주기에 따라서 상기 전송 신호를 순차 출력하고, 상기 검출 단자에서 검출되는 상기 지연 신호의 하강의 타이밍에 기초하여, 상기 시프트 레지스터 회로에 입력되는 상기 클럭 신호의 타이밍을 조정하는 타이밍 조정 회로 를 추가로 구비해도 된다.
이렇게 구성하면, 박막 트랜지스터의 소스는 구동 회로의 저전위 전원에 접속되고, 한편으로, 박막 트랜지스터의 드레인은 구동 회로의 고전위 전원에 바이어스되어 검출 단자에 접속되어 있고, 더미 회로가 이들 전원에 의해 동작이 가능해진다. 그리고 특히, 검출 단자에서 검출되는 지연 신호의 하강의 타이밍에 기초하여 클럭 신호의 타이밍을 조정하기 때문에, 매우 높은 정밀도로 샘플링 펄스의 지연량이 검출되고 또한 이것에 대응하는 조정이 실시되게 된다. 게다가, 바이어스된 검출 단자는, 예를 들면 적당한 저항을 통하여 고전위 전원에 접속되어 있어, 더미 회로를 구성하는 박막 트랜지스터 등에 필요하게 되는 내압 특성을 낮게 억제하는 것도 가능해져, 실천상 매우 의미가 있다.
또는 본 발명의 전기 광학 패널의 구동 회로의 다른 양태에서는, 상기 시프트 레지스터 회로는 클럭 신호의 클럭 주기에 따라서 상기 전송 신호를 순차 출력하고, 상기 지연 신호에 의해 나타나는 지연량에 기초하여 상기 시프트 레지스터 회로에 입력되는 상기 클럭 신호의 타이밍을 조정하는 타이밍 조정 회로를 추가로 구비한다.
이 양태에 의하면, 시프트 레지스터 회로는 클럭 신호의 클럭 주기에 따라서 전송 신호를 순차 출력한다. 이것에 따라서, 샘플링 회로 등에 의해 샘플링이 실행된다. 그리고, 샘플링 펄스의 클럭 신호에 대한 지연에 따라서, 타이밍 조정 회로에 의해 클럭 신호의 타이밍을 조정한다. 이들의 결과, 샘플링 펄스의 지연을, 피드백 제어에 의한 클럭 신호의 조정에 의해 매우 효율적으로 저감시킬 수 있다.
이 양태에서는, 상기 시프트 레지스터 회로 및 상기 타이밍 조정 회로는, 상기 기판에 대하여 외부 부착되는 집적 회로내에 형성되어도 된다.
이렇게 구성하면, 시프트 레지스터 회로 및 타이밍 조정 회로는, 기판에 대하여 외부 부착 또는 후부 부착되는 IC 로서 비교적 용이하게 설치할 수 있다. 한편으로, 더미 회로 및 이것이 모의하는 버퍼 회로나 샘플링 회로에 대해서는 동일 기판 위에 형성되기 때문에, 전술한 바와 같이 해당 더미 회로에 의한 모의의 정도를 높이는 것이 가능해진다.
본 발명의 전기 광학 패널의 구동 회로의 다른 양태에서는, 상기 샘플링 회로를 구성하는 하나의 박막 트랜지스터의 채널폭과, 그 하나의 박막 트랜지스터에 대응하는 상기 더미 회로를 구성하는 다른 박막 트랜지스터의 채널폭이 서로 같다.
이 양태에 의하면, 샘플링 회로의 박막 트랜지스터의 채널폭과, 이것에 대응하는 더미 회로의 박막 트랜지스터의 채널폭이 서로 같다. 따라서, 더미 회로에 의한 모의의 정도를 현저하게 높이는 것이 가능해진다.
본 발명의 전기 광학 패널의 구동 회로의 다른 양태에서는, 상기 샘플링 회로를 구성하는 하나의 박막 트랜지스터에 대응하는 상기 더미 회로를 구성하는 다른 박막 트랜지스터의 채널폭은, 그 하나의 박막 트랜지스터의 채널폭 이하이고, 상기 하나의 박막 트랜지스터에 대한 상기 하나의 박막 트랜지스터의 전단(前段)에 위치하는 하나의 버퍼 회로의 크기비와, 상기 더미 회로에서의 상기 다른 박막 트랜지스터에 대한 상기 다른 박막 트랜지스터의 전단에 위치하는 다른 버퍼 회로의 크기비가 서로 같다.
이 양태에 의하면, 샘플링 회로의 박막 트랜지스터의 채널폭과 비교하여, 이것에 대응하는 더미 회로의 박막 트랜지스터의 채널폭이 서로 같거나 작다. 따라서, 한정된 기판 위 스페이스에 더미 회로를 형성할 여유 공간이 작거나 또는 없는 경우에도, 소형의 더미 회로를 구축함으로써 스페이스 부족 문제를 피할 수 있다. 또는, 더미 회로를 형성하는 데에 필요한 영역을 포함하여 기판의 소형화나, 전기 광학 패널 전체의 소형화의 촉진이 가능해진다. 그리고, 샘플링 회로의 박막 트랜지스터에 대한 버퍼 회로의 크기비와, 이것에 대응하는 더미 회로에서의 박막 트랜지스터에 대한 버퍼 회로의 크기비가 서로 같다. 따라서, 더미 회로가 모의 대상인 회로와 비교하여 소형화되어 있더라도, 모의의 정도에 대해서는 대체적으로 높게 유지하는 것이 가능해진다.
본 발명의 전기 광학 패널의 구동 회로의 다른 양태에서는, 상기 버퍼 회로는 직렬 접속된 복수단의 버퍼를 포함하고, 상기 샘플링 회로는 아날로그 방식의 샘플링 스위치를 포함하고, 상기 샘플링 스위치를 구성하는 하나의 박막 트랜지스터에 대응하는 상기 더미 회로를 구성하는 다른 박막 트랜지스터의 채널폭은 그 하나의 박막 트랜지스터의 채널폭 이하이며, 상기 하나의 박막 트랜지스터에 대한 상기 하나의 박막 트랜지스터의 전단에 위치하는 하나의 버퍼 회로의 최종단의 버퍼의 크기비와, 상기 더미 회로에서의 상기 다른 박막 트랜지스터에 대한 상기 다른 박막 트랜지스터의 전단에 위치하는 다른 버퍼 회로의 최종단의 버퍼의 크기비가 서로 같다.
이 양태에 의하면, 샘플링 스위치의 박막 트랜지스터의 채널폭과 비교하여, 이것에 대응하는 더미 회로의 박막 트랜지스터의 채널폭이 서로 같거나 작다. 따라서, 한정된 기판 위 스페이스에 더미 회로를 형성할 여유 공간이 작거나 또는 없는 경우에도, 소형의 더미 회로를 구축함으로써 스페이스 부족 문제를 피할 수 있다. 또는, 더미 회로를 형성하는 데에 필요한 영역을 포함하여 기판의 소형화나 전기 광학 패널 전체의 소형화의 촉진이 가능해진다. 더구나, 샘플링 스위치의 박막 트랜지스터에 대한 최종단의 버퍼의 크기비와, 이것에 대응하는 더미 회로에서의 박막 트랜지스터에 대한 최종단의 버퍼의 크기비가 서로 같다. 따라서, 더미 회로가 모의 대상인 회로와 비교하여 소형화되어 있더라도, 모의의 정도에 대해서는 대체적으로 높게 유지하는 것이 가능해진다. 특히, 샘플링 펄스의 지연 율칙의 정도가 상대적으로 높은 최종단의 버퍼 및 아날로그 방식의 샘플링 스위치를 모의하기 때문에, 더미 회로에 의한 모의의 정도를 효율적으로 높이는 것이 가능해진다.
본 발명의 전기 광학 장치는 상기 과제를 해결하기 위해, 상술한 본 발명의 전기 광학 패널의 구동 회로 (단, 그 각종 양태를 포함한다) 및 상기 전기 광학 패널을 구비한다.
본 발명의 전기 광학 장치에 의하면, 상술한 본 발명의 전기 광학 패널의 구동 회로를 구비하기 때문에, 샘플링 펄스의 지연에 의한 악영향이 저감되어 있어, 고품위의 화상 표시가 가능해진다.
본 발명의 전자기기는 상기 과제를 해결하기 위해, 상술한 본 발명의 전기 광학 장치 (단, 그 각종 양태도 포함한다) 를 구비하여 이루어진다.
본 발명의 전자기기는, 상술한 본 발명의 전기 광학 장치를 구비하여 이루어지기 때문에, 고품위의 화상 표시가 가능한, 투사형 표시 장치, 액정 텔레비전, 휴대전화, 전자수첩, 워드프로세서, 뷰파인더(view finder)형 또는 모니터 직시형의 비디오 테이프 레코더, 워크스테이션, 텔레비전 전화, POS 단말기, 터치 패널 등의 각종 전자기기를 실현할 수 있다. 또한, 본 발명의 전자기기로서, 예를 들면 전자 페이퍼 등의 전기 영동 장치를 실현하는 것도 가능하다.
본 발명의 이러한 작용 및 기타 이득은 다음에 설명하는 실시형태에 의해 분명해진다.
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다. 이하의 실시형태는, 본 발명의 전기 광학 장치를 TFT 액티브 매트릭스 구동형식의 액정 장치에 적용한 것이다.
(제 1 실시형태)
본 발명의 전기 광학 장치에 관한 제 1 실시형태에 대해서, 도 1 내지 도 5 를 참조하여 설명한다.
먼저 본 발명에 관한 전기 광학 장치의 전체 구성에 대해서, 도 1 을 참조하여 설명한다. 여기서 도 1 은, 본 실시형태에 관한 액정 장치의 전체 구성을 나타내는 블록도이다.
도 1 에 나타낸 바와 같이, 액정 장치는, 주요부로서, 본 발명에 관한 「전기 광학 패널」의 일례인 액정 패널 (100), 타이밍 제네레이터 (200) 및 화상 신호 처리 회로 (300) 를 구비한다.
액정 패널 (100) 은, 스위칭 소자로서 TFT (116) 를 형성한 소자 기판과 대향 기판을 서로 전극 형성면을 대향시키고, 또한 일정 간극을 유지시켜 부착하며, 이 간극에 액정이 사이에 끼워져 있다. 타이밍 제네레이터 (200) 는, 각 부에서 사용되는 각종 타이밍 신호를 출력하는 것으로, 타이밍 제네레이터 (200) 의 일부인 타이밍 신호 출력수단에 의해 최소 단위의 클럭이면서 각 화소를 주사하기 위한 도트 클럭이 작성되고, 이 도트 클럭에 기초하여 전송 개시 펄스 (DX) 및 전송 클럭 (CLX) 이 작성된다. 화상 신호 처리 회로 (300) 는, 1 계통의 화상 신호 (VID) 가 입력되면, 이것을 6 상의 화상 신호 (VID1∼VID6) 에 시리얼-패러렐 (parallel) 변환하여 출력하는 것이다.
본 실시형태에서는 특히, 액정 패널 (100) 은 구동 회로 내장형이고, 그 소자 기판 위에 구동 회로 (120) 로서, 주사선 구동 회로 (130), 샘플링 회로 (140) 및 데이터선 구동 회로 (150) 를 포함하며, 추가로 더미 회로 (27) 를 구비하여 구성되어 있다.
도 1 에 있어서, 더미 회로 (27) 는, 블록도의 일부로서 일 블록으로서 도식적으로 나타나 있지만, 그 실제 구성 및 작용 효과에 대해서는 나중에 상술한다.
액정 패널 (100) 은 또한, 그 소자 기판의 중앙을 차지하는 화상 표시 영역 (110) 에 종횡으로 배선된 데이터선 (114) 및 주사선 (112) 을 구비하고, 이들의 교점에 대응하는 각 화소에 매트릭스형상으로 배열된 화소 전극 (118) 및 화소 전극 (118) 을 스위칭 제어하기 위한 TFT (116) 를 구비한다. 그리고, 화상 신호 공급선 (VID1∼6) 에 공급되는 화상 신호를 샘플링 회로 (140) 에 의해 데이터선 구동 회로 (150) 로부터 공급되는 샘플링 신호 (S1, S2, …) 에 따라서 샘플링하여 데이터선 (114) 에 공급하도록 구성되어 있다.
TFT (116) 의 소스 전극에는 이와 같이 화상 신호가 공급되는 데이터선 (114) 이 전기적으로 접속되어 있는 한편, TFT (116) 의 게이트 전극에는 주사 신호가 공급되는 주사선 (112) 이 전기적으로 접속됨과 동시에, TFT (116) 의 드레인 전극에는 화소 전극 (118) 이 접속되어 있다. 그리고, 각 화소는, 화소 전극 (118) 과, 대향 기판에 형성된 공통 전극과, 이들 양 전극사이에 끼워져 있는 액정에 의해 구성되고, 그 결과, 주사선 (112) 과 데이터선 (114) 의 각 교점에 대응하여 매트릭스형상으로 배열되게 된다.
한편, 유지된 화상 신호가 리크되는 것을 방지하기 위해, 축적 용량 (119) 이 화소 전극 (118) 과 대향 전극의 사이에 형성되는 액정 용량과 병렬로 부가되어 있다.
예를 들면, 화소 전극 (118) 의 전압은 소스 전압이 인가된 시간보다도 3 자리수나 긴 시간만큼 축적 용량 (119) 에 의해 유지되기 때문에, 유지 특성이 개선되고, 그 결과, 고(高)콘트라스트비가 실현되게 된다.
구동 회로 (120) 는, 화상 표시 영역 (110) 의 주변에 위치하는 주변 영역에, 주사선 구동 회로 (130), 샘플링 회로 (140) 및 데이터선 구동 회로 (150) 를 구비하여 구성되어 있다. 이들 회로의 능동 소자는, 모두 p 채널형 TFT 및 n 채널형 TFT 의 조합에 의해 형성 가능하기 때문에, 화소를 스위칭하는 TFT (116) 와 공통된 제조 프로세스로 형성하면, 집적화나 제조 비용, 소자의 균일성 등의 점에서 유리해진다.
여기서, 구동 회로 (120) 중 주사선 구동 회로 (130) 는, 시프트 레지스터를 갖고, 타이밍 제네레이터 (200) 로부터의 클럭 신호 (CLY) 나 그 반전 클럭 신호 (CLYINV), 전송 개시 펄스 (DY) 등에 기초하여 주사 신호를 각 주사선 (112) 에 대하여 순차 출력하는 것이다.
본 실시형태에서는 특히, 도 1 에서는 생략되어 있지만, 데이터선 구동 회로 (150) 중 소자 기판 위에 형성된 부분으로서, 또는 데이터선 구동 회로 (150) 내의 시프트 레지스터와 샘플링 회로 (140) 의 사이에, 데이터선 구동 회로 (150) 내의 시프트 레지스터로부터 출력되는 전송 신호를 버퍼링하고, 샘플링 펄스로 하여 샘플링 회로 (140) 의 제어 단자 (즉, 도 1 에서는, 제 1 도전형 TFT 의 게이트 단자) 에 출력하는 버퍼 회로가 형성되어 있다. 그리고, 이들 버퍼 회로 및 샘플링 회로 (140) 의 적어도 일부를 모의하는 더미 회로 (27) 가 소자 기판 위에 형성되어 있다. 이러한 버퍼 회로 및 더미 회로 (27) 의 구성 및 작용 효과에 대해서는 나중에 상술한다.
다음에, 도 2 및 도 3 을 참조하여, 본 실시형태의 샘플링 회로 (140) 및 데이터선 구동 회로 (150) 의 구성 및 동작에 대해서 설명한다. 여기서 도 2 는, 본 실시형태에 관한 샘플링 회로 및 데이터선 구동 회로의 상세를 나타내는 블록도이고, 도 3 은, 이들에 관한 각종 신호의 시간 경과에 따른 변화를 나타내는 타이 밍차트이다.
도 2 에 나타낸 바와 같이, 본 실시형태에 있어서는, 데이터선 구동 회로 (150) 는, 데이터선 (114) 을 쌍방향에서 순차 구동 가능하게 하기 위한 쌍방향 시프트 레지스터 (160) 를 구비한다. 시프트 방향은 방향 제어 신호 (D) 에 의해 결정된다. 그 방향 제어 신호 (D) 가 하이 레벨인 경우, 쌍방향 시프트 레지스터 (160) 에는 좌측으로부터 전송 개시 펄스 (DX) 가 입력되어 왼쪽에서 오른쪽으로 순차 시프트되고, 쌍방향 시프트 레지스터 (160) 의 각 단 (SRS(i)) (단, i = 1, 2, 3, …n) 으로부터 전송 신호 (SR1∼SRn) 로서 출력된다. 한편, 반전 방향 제어 신호 (DINV) 가 플러스인 경우는, 쌍방향 시프트 레지스터 (160) 의 오른쪽 방향으로부터 DX 가 입력되어 오른쪽에서 왼쪽으로 순차 시프트되게 된다.
본 발명에 관한 「버퍼 회로」의 일례를 구성하는, 인에이블 회로 (170a, 170b) 는 각각 쌍방향 시프트 레지스터 (160) 및 샘플링 회로 (140) 의 사이에 배치되어 있고, NAND 회로 (171a, 171b) 및 인버터 (172a, 172b) 에 의해 구성되어 있다.
쌍방향 시프트 레지스터 (160) 로부터 출력된 전송 신호 (SR1∼SRn) 는, 인에이블 회로 (170a 및 170b) 에 공급된다. 인에이블 회로 (170a 및 170b) 의 또 다른 한쪽의 입력에는 인에이블 신호 (ENB1 및 ENB2) 가 각각 입력된다. 이것에 의해 전송 신호 (SR1∼SRn) 가 출력되어 있고 또한 인에이블 신호 (ENB1 또는 ENB2) 가 출력되어 있을 때에만 데이터선 (114) 이 구동된다. 즉, 인에이블 신 호 (ENB1 또는 ENB2) 에 의해, 화상 신호 (VID) 가 안정 출력시에 데이터선 (114) 을 활성 상태로 하도록 제어하고 있다.
전송 신호 (SR1∼SRn) 는, 인에이블 회로 (170a, 170b) 에 의해 인에이블 신호와의 논리곱이 구해진 후, 본 발명에 관한 「샘플링 펄스」의 일례인 데이터선 구동 신호 또는 샘플링 회로 구동 신호 (이하「샘플링 신호」라고 한다: S1∼Sn) 로서 샘플링 회로 (140) 에 공급된다. 샘플링 회로 (140) 는, 샘플링용의 즉 샘플링 스위치로서의 제 1 도전형 TFT (141) 를 복수 구비한다. 6 개의 데이터선 (114) 을 1 군으로 하고, 이들의 군에 속하는 데이터선 (114) 에 대하여, 샘플링 신호 (S1∼Sn) 에 따라서 6 상으로 시리얼-패러렐 전개된 화상 신호 (VID1∼VID6) 를 각각 샘플링하여 각 데이터선 (114) 에 순차 공급하는 것이다. 상세하게는, 샘플링 회로 (140) 에는 상기 TFT 로 이루어지는 스위치 (141) 가 각 데이터선 (114) 의 일단에 형성됨과 동시에, 각 스위치 (141) 의 소스 전극은 화상 신호 (VID1∼VID6) 중 어느 하나가 공급되는 신호선에 접속되고, 드레인 전극은 하나의 데이터선 (114) 에 접속되어 있다. 또한, 각 스위치 (141) 의 게이트 전극은, 그 군에 대응하여 샘플링 신호 (S1∼Sn) 가 공급되는 신호선 중 어느 하나에 접속되어 있다. 본 실시형태에서는, 화상 신호 (VID1∼VID6) 가 동시에 공급되기 때문에, 샘플링 신호 (S1) 에 의해 동시에 샘플링되게 된다.
또한, 화상 신호 (VID1∼VID6) 가 순차 시프트된 타이밍으로 공급되는 경우에는, 샘플링 신호 (S1, S2, …) 에 의해 순차 샘플링되게 된다.
도 3 의 타이밍차트에 나타낸 바와 같이, 쌍방향 시프트 레지스터 (160) 에 입력된 전송 개시 펄스 (DX) 는, 데이터선 전송 클럭 (CLX) (이하 간단히 「전송 클럭 (CLX)」이라고 한다) 및 그 반전 클럭 신호인 (CLXINV) 에 의해 전송 클럭 (CLX) 의 반주기 단위로 시프트되어, 쌍방향 시프트 레지스터 (160) 의 각 출력단으로부터 전송 클럭의 반주기분씩 지연된 데이터선 전송 신호 (이하 「전송 신호」라고 한다: SR1∼SRn) 가 순차 출력된다.
전송 신호 (SR1∼SRn) 는, 데이터선 (114) 의 구동 기간을 화상 신호 (VID1∼VID6) 의 안정 출력 기간과 동기시키기 위해, 인에이블 회로 (170a, 170b) 에 의해 인에이블 신호 (ENB) 와의 논리곱이 구해지고, 샘플링 신호 (S1∼Sn) 로서 출력된다. 이것에 의해, 화상 신호와 샘플링 신호 (예를 들면 VID1∼VID6 와 S1) 의 동기가 취해져 올바른 표시가 가능해진다.
한편, 본 실시형태에서는, 시프트 레지스터 (160) 의 짝수단 또는 홀수단에 따라서 ENB1 또는 ENB2 를 공급하도록 구성하고 있지만, 하나의 ENB 신호로 샘플링하도록 해도 된다. 또는, 시프트 레지스터 (160) 의 각 단 (SRS(i)) (단, i = 1, 2, 3, …n) 에서 출력되는 각각의 전송 신호 (SR1∼SRn) 를 복수로 분할하여 병렬로 출력하고, 그 수에 따른 복수의 인에이블 신호와 논리곱이 구해진 복수의 샘플링 신호를 출력하도록 구성해도 된다. 즉, 시프트 레지스터 (160) 의 각 단 (SRS(i)) 이 각각 복수의 샘플링 회로군을 제어하게 되어, 시프트 레지스터 (160) 의 단수를 줄이는 것이 가능하다.
다음에 본 실시형태에 관한 타이밍 제네레이터 (200) 의 구성 및 동작에 관 해서, 도 1 에 추가로 도 4 를 참조하여 상세히 설명한다. 여기서 도 4 는, 본 실시형태에 관한 타이밍 제네레이터 (200) 의 구성을 나타내는 회로도이다.
도 4 에 나타낸 바와 같이, 타이밍 제네레이터 (200) 는, 타이밍 신호 출력 회로부 (200a) 및 타이밍 조정 회로부 (200b) 를 구비하여 구성되어 있다.
타이밍 신호 출력 회로부 (200a) 는, 발진 회로 (21), 카운터 (22) 및 디코더 (23) 를 구비한다. 발진 회로 (21) 는, 도트 클럭 (DC) 의 수 배의 주파수를 갖는 클럭 신호 (OSCI) 를 출력한다. 카운터 (22) 는 수평 동기 신호 (HSYNC) 의 상승에 동기하여 리셋되고, 카운터 (22) 는 리셋된 후에는 클럭 신호 (OSCI) 의 펄스수를 카운트한다. 여기서, 카운터 (22) 에는 리셋되었을 때의 카운트값의 초기값을 입력하는 초기값 입력단 (INIT) 이 형성되어 있다. 디코더 (23) 는, 카운터 (22) 의 출력값을 디코드하여, 상술한 도트 클럭 (DC), 전송 개시 펄스 (DX 및 DY), 클럭 신호 (CLX 및 CLY) 및 반전 클럭 신호 (CLXINV 및 CLYINV) 등의 각종 타이밍 신호를 출력한다.
타이밍 조정 회로부 (200b) 는, 레지스터 (25) 및 카운터 (26) 를 구비한다. 카운터 (26) 는, 그 입력단 (START) 에서의 신호가 H' 레벨로 상승되면 클럭 신호 (OSCI) 의 카운트를 시작함과 동시에, 입력단 (STOP) 에서의 신호가 H' 레벨로 상승되면 카운트를 종료시킨다. 레지스터 (25) 는, 기억수단이고, 수직 동기 신호 (VSYNC) 에 동기하여 카운터 (26) 의 카운트 결과를 래치한다.
여기서 특히, 카운터 (26) 에는 나중에 상술하는 더미 회로 (27) 로부터의 출력 펄스가 입력된다. 이 출력 펄스의 카운트 결과는, 버퍼 회로나 샘플링 회로에서의 샘플링 신호의 지연 시간을 나타내는 것이다. 그리고, 이 카운트 결과에 기초하여 카운터 (22) 에서의 초기값이 프리셋되기 때문에, 디코더 (23) 로부터 출력되는 도트 클럭 (DC), 입력 신호 (DX) 및 클럭 신호 (CLX) 등의 타이밍 신호는 그 카운트 결과에 상당하는 시간만큼 빠른 타이밍으로 출력되게 된다. 즉, 타이밍 조정 회로부 (200b) 는, 이상과 같은 동작에 의해, 더미 회로 (27) 로부터의 출력 펄스를 카운트함으로써 지연 시간을 측정하는 동시에, 이 측정된 지연 시간에 기초하여 클럭 신호의 타이밍 조정을 실시하는 것이 가능해진다.
이상과 같이 본 실시형태에서는, 더미 회로 (27) 에 의해 본 발명에 관한 「샘플링 펄스의 지연량을 나타내는 지연 신호」의 일례인 검출 신호 (MON) 가 생성된다. 그리고, 이 검출 신호 (MON) 가 타이밍 제네레이터 (200) 를 통하여, 본 발명에 관한 「샘플링 펄스」의 일례인 샘플링 신호 (S1∼Sn) 의 지연량이 작아지도록 쌍방향 시프트 레지스터 (160) 로 피드백된다.
다음으로, 본 실시형태에 관한 더미 회로 (27) 의 구성 및 동작에 대하여, 도 1 및 도 2 에 추가로 도 5 및 도 6 을 참조하여 상세히 설명한다. 여기서, 도 2 의 회로도에 있어서는, 상술한 샘플링 회로 (140) 및 데이터선 구동 회로 (150) 에 추가하여, 본 실시형태에 관한 더미 회로 (27) 의 상세한 구성, 및 더미 회로 (27) 와 데이터선 구동 회로 (150) 의 접속 관계가 나타나 있다. 여기서 도 5 는, 도 2 에 나타낸 본 실시형태에 관한 더미 회로 (27) 의 구성을 더미 회로 (27a) 로서 도 5a 에 나타내고, 본 실시형태에 관한 더미 회로 (27a) 와의 제 1 비 교예 및 제 2 비교예를 더미 회로 (27b) 및 더미 회로 (27c) 로서 도 5b 및 도 5c 에 각각 나타낸 회로도이다. 도 6 은, 본 실시형태에 관한 더미 회로 (27a), 제 1 비교예로서의 더미 회로 (27b) 및 제 2 비교예로서의 더미 회로 (27c) 에서의 신호 지연의 검출 상태를 각각 나타내는 타이밍차트이다.
도 2 에 나타낸 바와 같이, 본 실시형태에 관한 더미 회로 (27) 는, 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 의 구성을 모의하기 위해, 시프트 레지스터를 구성하는 클럭드 인버터 (clocked inverter; 161a, 161b, …) 등에 대응하는 클럭드 인버터 (271), 클럭드 인버터 (162a, 162b, …) 등에 대응하는 클럭드 인버터 (272) 를 구비한다. 또, 버퍼 회로 (인에이블 회로) 를 구성하는 NAND 회로 (171a, 171b, …) 등에 대응하는 NAND 회로 (273), 및 버퍼 회로 (인에이블 회로) 를 구성하는 인버터 (172a, 172b, …) 등에 대응하는 인버터 (274) 를 구비한다. 그리고, 샘플링 회로를 구성하는 샘플링 스위치 (141) 에 대응하는 제 1 도전형 TFT (28) 를 구비하여 구성되어 있다. 여기서, 데이터선 구동 회로 (150) 에 입력되는 전송 개시 펄스 (DX) 가, 더미 회로 (27) 에 있어서도 동일하게 클럭드 인버터 (161a) 에 입력된다 (더미 회로 (27) 의 설명에 있어서, 이하, "입력 신호 (DX)" 라고 한다). 또한, 제 1 도전형 TFT (28) 의 소스는 구동 회로 (120) 내의 저전위 전원 (VSS)에 접속되는 동시에, 드레인은 구동 회로 (120) 내의 고전위 전원 (VDD) 에 바이어스되어, 검출 단자 (29) 에 접속되어 있다. 또한, 검출 단자 (29) 는 타이밍 제네레이터 (200) 내의 카운터 (26) 에 접속되어 있어, 더미 회로 (27a) 내에서 지연된 검출 신호 (MON) 가 카운터 (26) 로 출력된다. 그리고, 검출 단자 (29) 는 부하 저항 (30) 을 통하여 액정 패널 (100) 의 내부 전원 (VDD) 에 접속되어 있어, 고전위로 바이어스되어 있다.
한편, 도 2 를 참조하여 앞서 서술한 바와 같이, 샘플링 회로 (140) 에서의 샘플링 스위치 (141) 는, 쌍방향 시프트 레지스터 (160) 의 각 단 (SRS(i)) (단, i = 1, 2, 3, …n) 마다 6 개 병렬로 접속되어 있어, 그것을 모의하는 더미 회로 (27) 에 있어서도 동일하게 6 개 병렬로 접속된다. 단, 도 2 및 도 5 에 있어서의 더미 회로 (27) 에 대해서는, 간단하게 하기 위해 1 개의 제 1 도전형 TFT (28) 이 접속된 형태로서 도시하고, 그 밖의 5 개에 대해서는 도시를 생략한다. 또한, 도 5 에 있어서의 제 1 비교예 및 제 2 비교예에 있어서도 동일한 것으로 한다.
이상과 같은 구성에 의해, 더미 회로 (27) 는, 쌍방향 시프트 레지스터 (160) 에서 샘플링 회로 (140) 까지의, 쌍방향 시프트 레지스터 (160) 의 1 단분 (段分) 에 대응한 경로를 모의하게 된다. 따라서, 데이터선 구동 회로 (150) 에서 생성된 샘플링 펄스에 의한 샘플링 회로 (140) 에서의 화상 신호의 샘플링 동작과 동시에, 이들을 모의한 더미 회로 (27) 에 있어서 샘플링 펄스의 지연량을 나타내는 지연 신호가 생성되어, 검출 단자 (29) 에 있어서 검출 신호 (MON) 로서 검출된다. 그리고, 타이밍 제네레이터 (200) 의 타이밍 조정 회로부 (200b) 에 있어서, 이 검출 신호 (MON) 에 기초하여 상술한 바와 같이 지연 시간이 측정된다. 따라서, 더미 회로 (27) 에 있어서의 지연 신호인 검출 신호 (MON) 는, 샘플링 펄스의 지연량이 작아지도록 쌍방향 시프트 레지스터 (160) 로 피드백된다.
여기서, 지연 시간의 측정 정밀도는, 지연 신호의 검출 회로인 더미 회로 (27) 의 특성이 샘플링 회로 (140) 및 데이터선 구동 회로 (150) 의 특성에 얼마나 가까워져 있는가의 정도에 따라서 결정되게 된다. 따라서, 이상과 같이 구성하는 것에 의해, 더미 회로 (27) 는 비교적 고정밀도로 샘플링 펄스의 지연 시간을 검출할 수 있어, 샘플링 펄스의 지연에 의한 표시 화상에 대한 악영향을 저감시키는 것이 가능해진다.
본 실시형태에서는 바람직하게는, 더미 회로 (27) 는, 액정 패널 (100) 의 소자 기판 위에 모의 대상인 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 의 각 소자와 동일 공정에 의해 형성되고, 더미 회로 (27) 내의 각 소자는, 각각 샘플링 회로 (140) 및 데이터선 구동 회로 (150) 에 있어서의 각 소자와 동일한 크기로 형성된다. 또한, 본 실시형태에서는 바람직하게는, 제 1 도전형 TFT (28) 의 채널폭이 대응하는 샘플링 스위치 (141) 의 채널폭과 같아지도록 형성되어 있다.
이상과 같이 구성되는 것에 의해, 더미 회로 (27) 가 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 를 모의하는 정도를 더욱 높이게 되어, 매우 고정밀도로 샘플링 펄스의 지연량을 검출하는 것이 가능해진다.
또한, 본 실시형태에 있어서 바람직하게는, 상기 제 1 도전형 TFT (28) 는 n 채널형 TFT 로 이루어지도록 구성되어 있다.
이렇게 구성하는 것에 의해 드레인-소스간을 캐리어로서 전자가 이동하기 때 문에, 예를 들면 p 채널형 TFT 로 구성되는 경우 (이 경우, 캐리어는 정공(正孔)으로 된다) 와 비교하여 캐리어 이동도가 높고, 게이트에 대한 입력 신호의 「ON」(p 채널의 경우는 입력 신호의 「OFF」에 대응) 에 대한 스위칭 반응 속도가 빠르다. 이 때문에, 비교적 고정밀도로 지연 신호를 검출하는 것이 가능해진다.
또, 샘플링 회로 (140) 에서의 샘플링 스위치 (141) 가 p 채널형 TFT 에 의해 구성되는 경우는, 그것을 모의하는 더미 회로 (27) 에 있어서도 동일하게 p 채널형 TFT 로 이루어지도록 구성되어도 된다. p 채널형 TFT 을 사용하더라도 샘플링 스위치 (141) 를 충실하게 모의하고 있는 것이 되어, 샘플링 펄스의 지연량을 고정밀도로 검출하여 지연에 의한 악영향을 저감시킨다는 관점에서는 동일한 효과가 얻어진다.
다음으로, 본 실시형태에 관한 더미 회로 (27) 의 동작에 관해서 도 5 및 도 6 을 추가로 참조하여 설명한다. 여기서 특히, 제 1 비교예 및 제 2 비교예에 있어서의 더미 회로 (27b) 및 더미 회로 (27c) 의 비교에 의해, 본 실시형태에 관한 더미 회로 (27) 의 이득을 분명하게 한다.
여기서, 도 5b 에 나타낸 바와 같이, 제 1 비교예에 있어서의 더미 회로 (27b) 는, 도 5a 의 본 실시형태에 있어서의 더미 회로 (27a) 에 대하여 제 1 도전형 TFT (28) 의 접속 방법이 다르다. 게이트에는 동일하게 클럭드 인버터 (271) ∼ 인버터 (274) 를 통하여 지연된 입력 신호 (DX) 가 입력된다. 소스는 부하 저항 (30) 을 통하여 액정 패널 (100) 의 내부 전원 (VDD) 에 접속되어 고전위 로 바이어스되고, 한편 드레인은 검출 단자 (29) 에 접속되어, 그 출력 신호를 검출 단자 (29) 로부터 지연 시간의 검출 신호 (MON) 로서 추출할 수 있도록 구성되어 있다.
도 5c 에 나타낸 바와 같이, 제 2 비교예에 있어서의 더미 회로 (27c) 는, 도 5a 의 본 실시형태에 있어서의 더미 회로 (27a) 의 제 1 도전형 TFT (28) 대신에 상보형 TFT, 예를 들면 CMOS (Complementary M0S) 형 TFT 로 이루어지는 인버터 (31) 가 접속되어, 그 출력 신호를 검출 단자 (29) 로부터 지연 시간의 검출 신호 (MON) 로서 추출할 수 있도록 구성되어 있다.
우선, 본 실시형태에 관한 더미 회로 (27a) 에 있어서, 입력 신호 (DX) 는 클럭드 인버터 (271), 인버터 (272), NAND 회로 (273) 및 인버터 (274) 를 통하여 4 회 반전되면서 지연되어 제 1 도전형 TFT (28) 의 게이트에 공급된다. 여기서, 제 1 도전형 TFT (28) 의 드레인은, 내부 전원 (VDD) 의 전위가 부하 저항 (30) 을 통하여 감압된 전위로 바이어스되어 있어, 게이트에 대한 입력 신호가 'H' 레벨로 상승되면 n 채널형 TFT 로 구성되는 제 1 도전형 TFT (28) 는 「ON」 상태가 되어, 제 1 도전형 TFT (28) 의 소스가 접속되어 있는 저전위 전원 (VSS) 을 향하여 전류가 흐른다. 따라서, 이 때 드레인에 접속되어 있는 검출 단자 (29) 에서의 신호는 'L' 레벨이 되어, 제 1 도전형 TFT (28) 의 「ON」에 의한 하강의 신호로서 검출된다.
이와 같이 동작할 때, 도 6a 에 나타낸 바와 같이, 입력 신호 (DX) 가 'H' 레벨로 상승하는 시각 (t1) 과 검출 신호 (MON) 의 하강 시각 (t2) 의 사이에는, 회로내의 각 소자 (271∼274) 를 통과할 때의 신호 지연과 제 1 도전형 TFT 의 동작에 의해 △t 분의 시간차가 생긴다. 이 때 입력 신호 (DX) 와 하강 검출 신호 (MON) 가 타이밍 제네레이터 (200) 의 카운터 (26) 에 의해 비교 및 카운트되는 것에 의해, 이 △t 가 샘플링 펄스의 지연 시간으로서 측정되게 된다.
이와 같이, 본 실시형태에 관한 더미 회로 (27a) 는 특히 이미 검출 단자 (29) 에 전위가 바이어스된 상태로부터의 하강을 검출하기 때문에, 실제의 샘플링 스위치 (141) 와 동일하게, 상기 △t 중 스위칭 자체의 동작 시간은 무시할 수 있을 정도로 작게 할 수 있다. 따라서, 매우 높은 정밀도로 샘플링 펄스의 지연량이 검출되고, 또한 이것에 대응하는 조정을 실시하는 것이 가능해진다.
그리고, 본 실시형태에서는 특히, 고전위 전원 (VDD) 의 전압은 부하 저항 (30) 을 통하여 감압되어, 제 1 도전형 TFT (28) 의 드레인이 비교적 저전위로 바이어스되어 있다. 여기서, 본 실시형태의 더미 회로 (27a) 와 같이 하강의 신호를 검출하는 방법에 있어서는, 그 스위칭 동작은 제 1 도전형 TFT (28) 의 게이트에 입력되는 신호 레벨이 임계치 전압 이상이면 개시되기 때문에, 지연 신호의 검출은 드레인에 바이어스되는 전위에 영향을 받지 않는다. 따라서, 부하 저항 (30) 을 임의로 설정하는 것에 의해 미리 전원 전압 (VDD) 을 감압시켜 비교적 낮은 전위를 제 1 도전형 TFT (28) 의 드레인에 바이어스시켜 둘 수 있다.
이러한 구성을 취함으로써, 제 1 도전형 TFT (28) 에 필요한 내압 특성을 낮 게 억제하는 것이 가능해진다.
여기서, 도 5b 에 나타낸 바와 같이, 제 1 비교예에 있어서는, 제 1 도전형 TFT (28) 의 게이트에 대한 입력 신호의 상승에 대응하여, 소스에 바이어스된 내부 전원 (VDD) 과, 제 1 도전형 TFT (28) 의 스위칭 동작 「ON」에 의해 드레인에 접속된 검출 단자 (29) 를 향하여 전류가 흐른다. 이 때, 도 6b 에 나타낸 바와 같이, 상술한 본 실시형태에 관한 더미 회로 (27a) 의 경우와 달리 상승의 신호 (MON) 를 검출하게 되기 때문에, 상승시의 과도 특성에 의한 무시할 수 없을 정도의 신호의 라운딩이 발생한다. 즉, 스위칭 동작 그 자체에 의한 지연 시간 (t2∼t3) 이 사이에 존재하여, 지연 시간 (△t) 의 검출 정밀도가 저하된다. 이것으로부터, 본 실시형태에 관한 더미 회로 (27a) 의 회로 구성에 의하면, 제 1 비교예와 같은 구성과 비교하면, 상술한 바와 같이 이미 고전위로 바이어스된 상태로부터의 하강을 검출할 수 있기 때문에, 스위칭 동작에 의한 반응 속도가 빨라, 고정밀도의 지연 시간의 검출이 가능하다.
도 5c 에 나타낸 바와 같이, 제 2 비교예에서는, 입력 신호 (DX) 의 「ON」 및 「OFF」 에 대응하여 검출 단자 (29) 에 있어서 신호의 「하강」 및 「상승」 을 검출할 수 있다. 단, 이 경우 인버터 (31) 는, 실제의 샘플링 스위치 (141) 와 비교하면 구성이 다르다. 즉, 적어도 n 채널형 TFT 와 p 채널형 TFT 의 각 1 개를 사용하여 구성된 상보형 TFT 에 의해 구성되어 있는 점이 다르고, 또한, 크기 (특히, 채널폭) 도 다른 점이다. 이 때문에, 제 1 도전형 TFT 로 구성되는 샘플링 스위치 (141) 를 통한 실제의 샘플링 펄스의 지연 시간과, 제 2 비교예의 더미 회로 (27c) 를 통하여 측정되는 지연 시간의 사이에는 무시할 수 없는 오차가 생기게 된다. 한편, 본 실시형태에 있어서의 더미 회로 (27a) 는, 제 1 도전형 TFT (28) 에 있어서 샘플링 스위치 (141) 와 동일한 구성을 취할 수 있기 때문에, 고정밀도의 지연 시간 측정에 있어서 유리하다는 것은 제 2 비교예와의 비교에 있어서 분명하다.
그리고, 제 2 비교예에 나타낸 구성에 의하면, 상술한 바와 같이 비교적 고전위의 내부 전원 (VDD) 이 직접 바이어스되게 되어, 본 실시형태에 관한 더미 회로 (27a) 와 비교하면 각 TFT 소자에 요구되는 내압 특성의 관점으로부터도 불리해진다. 그래서, 이와 같이 내부 전원 전압 (VDD) 이 직접 바이어스되는 것을 피하기 위해, 가령 예를 들면, 본 실시형태의 더미 회로 (27a), 또는 제 1 비교예의 더미 회로 (27b) 와 같이 부하 저항 (30) 을 사용하여 구성하고, 감압한 다음에 바이어스되도록 구성했다고 하여도, 검출 신호 (MON) 의 상승시에 제 1 비교예의 경우와 마찬가지로 무시할 수 없을 정도의 신호의 라운딩이 발생한다. 따라서 이렇게 구성하더라도, 신호 지연의 측정 정밀도의 관점에서는 본 실시형태의 더미 회로 (27a) 와 비교하여 불리해짐이 분명하다.
또한, 도 5b 및 도 5c 에 나타낸 제 1 및 제 2 비교예는, 도 5a 에 나타낸 제 1 실시형태에 있어서의 현저한 장점을 설명하기 위한 비교예로서, 본 발명의 전기 광학 장치로부터 제외되는 것은 아니다. 즉, 도 5b 및 도 5c 에 나타낸 제 1 및 제 2 비교예도 넓은 의미로는 본 발명의 기술적 범위에 속하는 것으로, 도 5a 에 나타낸 제 1 실시형태에 비교하면 각종 결점은 있지만, 전술한 바와 같은 종래 기술과 비교하면 더욱 상응하는 효과가 나타나는 것이다.
(제 2 실시형태)
본 발명의 전기 광학 장치에 관한 제 2 실시형태에 대하여 이하에 설명한다.
제 2 실시형태는, 상술한 제 1 실시형태와 비교하여, 더미 회로 (27) 의 각 구성 요소의 크기 또는 평면 패턴이 다르고, 더미 회로 (27) 의 회로 구성 및 그 동작, 액정 장치의 전체 구성, 그리고 액정 패널 (100) 내의 회로 구성 및 동작에 관해서는 제 1 실시형태와 동일하다. 이 때문에 이하에 있어서는, 제 1 실시형태와 다른 구성에 대해서 설명한다. 또한, 상술한 제 1 실시형태에 있어서의 모든 구성 요소는 그대로 대응하기 때문에, 도시를 생략한다.
앞서 서술한 바와 같이, 샘플링 회로 (140) 에 있어서는 복수의 샘플링 스위치 (141) 가 병렬로 복수 접속된 구성을 취하기 때문에, 더미 회로 (27) 에 있어서도 마찬가지로, 이들을 모의하는 제 1 도전형 TFT (28) 을 동일한 개수로 병렬 접속되도록 구성함으로써 동일한 지연 시간을 검출하는 것이 가능해진다. 단, 이렇게 구성하는 것에 의해 레이아웃 구성 상, 액정 패널 (100) 의 한정된 소자 기판 위에 있어서 비교적 큰 스페이스를 확보할 필요가 생긴다.
그래서, 제 2 실시형태에 관한 더미 회로 (27) 에 있어서는, 고정밀도로 신호 지연을 검출하기 위해, 제 1 실시형태와 마찬가지로 동일한 소자 기판 위에 작성되는 것을 전제로 하고, 또 최대한 작은 스페이스로 배치시키도록 구성하는 방법을 이하에서 설명한다.
본 실시형태에서는, 더미 회로 (27) 내의 제 1 도전형 TFT (28) 의 채널폭이 샘플링 회로 (140) 의 샘플링 스위치 (141) 의 채널폭보다도 작은 크기로 작성되어 구성되어 있다.
이렇게 구성하면, 한정된 기판 위 스페이스에 소형의 더미 회로를 구축하는 것에 의해 스페이스 부족의 문제를 피하는 것이 가능해진다. 또는, 더미 회로를 형성하는 데에 필요한 영역을 포함하여, 기판의 소형화나, 전기 광학 패널 전체의 소형화를 촉진시키는 것이 가능해진다.
여기서 본 실시형태에서는 특히, 샘플링 회로의 샘플링 스위치 (141) 에 대한, 그 전단에 위치하는 버퍼 회로 (즉, 인에이블 회로 (170a, 170b, …)) 의 크기비와, 이에 대응하는 더미 회로에서의 제 1 도전형 TFT (28) 에 대한, 그 전단에 위치하는 버퍼 회로 (즉, 273 및 274) 의 크기비가 같아지도록 구성되어 있다.
이렇게 구성하는 것에 의해, 더미 회로 (27) 가 모의 대상인 회로와 비교하여 소형화되어 있더라도, 모의의 정도에 대해서는 높게 유지되어 고정밀도의 신호 지연의 측정이 가능해진다.
한편, 더미 회로 (27) 의 제 1 도전형 TFT (28) 의 크기에 대한, 그 밖의 모든 구성 요소 (271∼274) 의 크기의 비가, 모의 대상인 샘플링 스위치 (141) 의 크기에 대한, 샘플링 회로 (140) 에 이르는 시프트 레지스터 1 단분의 각 구성 요소 (161a, 162a, 171a, 172a, …등) 의 크기의 비와 동일하게 되도록 구성되어도 된다. 바꾸어 말하면, 샘플링 스위치 (141) 에 대하여 더미 회로 (27) 의 제 1 도전형 TFT (28) 이 축소되어 작성되는 경우, 그 밖의 모든 구성 요소에 있어서도 동일한 비율로 축소하여 작성되어도 된다.
이렇게 구성하는 것에 의해, 제 1 도전형 TFT (28) 의 채널폭이 모의 대상인 샘플링 스위치 (141) 에 대하여 축소되어 작성되는 경우에 있어서도, 제 1 도전형 TFT 의 용량에 대한, 그 전단에 위치하는 모든 구성 요소의 용량의 비가, 모의 대상이 되는 회로에서의 샘플링 스위치 (141) 의 용량에 대한, 그 전단에 위치하는 모든 구성 요소의 용량의 비와 동일하게 된다. 이 때문에, 제 1 실시형태와 같이, 제 1 도전형 TFT (28) 의 채널폭이 샘플링 스위치 (141) 의 채널폭과 동일하게 작성되는 경우와 비교하여도 거의 동일한 지연 시간의 검출 결과가 유지되고, 또한 더미 회로 (27) 의 레이아웃 면적의 축소를 꾀하는 것이 가능해진다.
(제 3 실시형태)
본 발명의 전기 광학 장치에 관한 제 3 실시형태에 대해서 도 7 을 참조하여 설명한다.
제 3 실시형태는, 상술한 제 1 실시형태와 비교하여, 데이터선 구동 회로 (150) 내의 버퍼 회로의 일례를 구성하는 인에이블 회로 (170a, 170b, …) 및 더미 회로 (27) 의 구성이 다르고, 더미 회로 (27) 의 동작, 그리고 액정 장치의 전체 구성 및 동작에 관해서는 제 1 실시형태와 동일하다. 이 때문에 이하에서는, 제 1 실시형태와 다른 구성에 대해서 설명한다.
본 실시형태에 있어서는, 도 7 에 나타낸 바와 같이, 버퍼 회로의 일례인 인에이블 회로 (170a, 170b, …) 에 있어서 인버터가 복수단 형성되어 구성되어 있다. 즉, 제 1 실시형태에 있어서의 구성에 대하여, 추가로 인버터 (173a 및 174a) 등을 부가시킨 형태로 구성되어 있다.
이렇게 구성하는 것에 의해, 쌍방향 시프트 레지스터 (160) 로부터 샘플링 회로에 이르는 모든 경로의 배선 용량 등에 기인하는, 비교적 정도가 큰 신호 지연을 억제하는 것이 가능해진다.
이 때, 상술한 회로를 모의하여 신호 지연을 검출하는 더미 회로 (27) 에 있어서도, 도 7 에 나타낸 바와 같이, 동일한 단수로 인버터를 복수단 형성하여 구성되어 있다. 즉, 제 1 실시형태에 있어서의 더미 회로 (27) 와 비교하여, 추가로 인버터 (275 및 276) 가 부가된 형태로 구성되어 있다.
이렇게 구성하는 것에 의해, 데이터선 구동 회로 (150) 에 있어서 상술한 바와 같이, 버퍼로서의 인버터가 복수단 접속된 경우에 있어서도 동일한 단수로 회로를 모의하는 것이 되어, 고정밀도의 신호 지연의 검출이 가능해진다.
본 실시형태에서는 특히, 더미 회로 (27) 는 액정 패널 (100) 의 소자 기판 위에 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 의 각 소자와 동일 공정에 의해 형성되고, 더미 회로 (27) 내의 각 소자는 각각 모의 대상인 샘플링 회로 (140) 및 데이터선 구동 회로 (150) 에 있어서의 각 소자와 동일한 크기로 형성된다. 또한, 본 실시형태에서는 특히, 제 1 도전형 TFT (28) 의 채널폭은 대응하는 샘플링 스위치 (141) 의 채널폭과 같아지도록 형성되어 있다.
이상과 같은 구성으로 하는 것에 의해, 더미 회로 (27) 가, 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 를 모의하는 정도를 더욱 높이게 되어, 매우 고정밀도로 샘플링 펄스의 지연량을 검출하는 것이 가능해진다.
또한, 더미 회로 (27) 에 있어서의 그 밖의 구성 및 동작은 제 1 실시형태의 경우와 동일하여, 마찬가지로 고정밀도의 샘플링 펄스의 지연량을 검출하는 것이 가능하다.
(제 4 실시형태)
본 발명의 전기 광학 장치에 관한 제 4 실시형태에 대해서 이하에 설명한다.
제 4 실시형태는, 상술한 제 3 실시형태와 비교하여 더미 회로 (27) 의 각 구성 요소의 크기 또는 평면 패턴이 다르고, 더미 회로 (27) 의 회로 구성 및 그 동작, 액정 장치의 전체 구성, 그리고 액정 패널 (100) 내의 회로 구성 및 동작에 관해서는 제 3 실시형태와 동일하다. 이 때문에, 이하에 있어서는 제 3 실시형태와 다른 구성에 대해서 설명한다. 또한, 상술한 제 3 실시형태에 있어서의 모든 구성 요소는 그대로 대응하기 때문에, 도시를 생략한다.
본 실시형태에 있어서는, 더미 회로 (27) 내의 제 1 도전형 TFT (28) 의 채널폭이 샘플링 회로 (140) 의 샘플링 스위치 (141) 의 채널폭보다도 작은 크기로 작성되어 구성되어 있다.
이렇게 구성하면, 한정된 기판 위 스페이스에 소형의 더미 회로를 구축하는 것에 의해 스페이스 부족의 문제를 피하는 것이 가능해진다. 또는, 더미 회로를 형성하는 데에 필요한 영역을 포함하여, 기판의 소형화나 전기 광학 패널 전체의 소형화를 촉진하는 것이 가능해진다.
여기서 본 실시형태에서는 특히, 더미 회로 (27) 에 있어서의 제 1 도전형 TFT (28) 에 대한, 그 전단의 버퍼 회로에서의 최종단의 인버터 (276) 의 크기비 가, 샘플링 회로 (140) 의 샘플링 스위치 (141) 에 대한, 그 전단의 버퍼 회로에서의 최종단의 인버터 (174a) 의 크기비와 같아지도록 구성되어 있다.
이렇게 구성하는 것에 의해, 더미 회로 (27) 가 모의 대상인 회로와 비교하여 소형화되어 있더라도, 버퍼 회로를 구성하는 복수단의 버퍼 중 샘플링 펄스의 지연 율칙의 정도가 상대적으로 높은 최종단의 인버터를 모의하기 때문에, 모의의 정도에 대해서는 높게 유지되며, 또한 고정밀도의 신호 지연의 측정이 가능해진다.
또한, 더미 회로 (27) 의 제 1 도전형 TFT (28) 의 크기에 대한, 그 밖의 모든 구성 요소 (271∼276) 의 크기의 비가, 모의 대상인 샘플링 스위치 (141) 의 크기에 대한, 샘플링 회로 (140) 에 이르는 시프트 레지스터 1 단분의 각 구성 요소 (161a, 162a, 171a, 172a, 173a, 174a, …등) 의 크기의 비와 동일하게 되도록 구성되어도 된다. 바꾸어 말하면, 샘플링 스위치 (141) 에 대하여 더미 회로 (27) 의 제 1 도전형 TFT (28) 가 축소되어 작성되는 경우, 그 밖의 모든 구성 요소에 있어서도 동일한 비율로 축소하여 작성되어도 된다.
이렇게 구성하는 것에 의해, 제 1 도전형 TFT (28) 의 채널폭이 모의 대상인 샘플링 스위치 (141) 에 대하여 축소되어 작성되는 경우에 있어서도, 제 1 도전형 TFT 의 용량에 대한, 그 전단에 위치하는 모든 구성 요소의 용량의 비가, 모의 대상이 되는 회로에서의 샘플링 스위치 (141) 의 용량에 대한, 그 전단에 위치하는 모든 구성 요소의 용량의 비와 동일하게 된다. 이 때문에, 제 1 실시형태와 같이, 제 1 도전형 TFT (28) 의 채널폭이 샘플링 스위치 (141) 의 채널폭과 동일하게 작성되는 경우와 비교하더라도 거의 동일한 지연 시간의 검출 결과가 유지되며, 또 한 더미 회로 (27) 의 레이아웃 면적의 축소를 꾀하는 것이 가능해진다.
또, 제 1 실시형태 ∼ 제 4 실시형태에 있어서의 쌍방향 시프트 레지스터 (160) 는, 액정 패널 (100) 을 구성하는 기판 위에 외부 부착 또는 후부 부착되는 IC 로서 형성하는 것에 의해 구성되어도 된다.
이렇게 구성하는 것에 의해, 비교적 용이하게 설치하는 것이 가능해진다. 한편으로, 더미 회로 및 이것이 모의하는 버퍼 회로나 샘플링 회로에 대해서는 동일 기판 위에 형성되기 때문에, 전술한 바와 같이 더미 회로 (27) 에 의한 모의의 정도를 높이는 것이 가능해진다.
이상과 같이, 제 1 실시형태 ∼ 제 4 실시형태에 있어서의 더미 회로 (27) 는, 액정 패널 (100) 에 있어서의 데이터선 구동 회로 (150) 및 샘플링 회로 (140) 의 각 소자와 동일 프로세스에 의해 형성되고, 또한 동일한 회로 구성을 갖는 모의 회로로 구성되어, 스위칭 동작이 빠른 신호의 하강 검출을 실시하는 것에 의해 실제의 샘플링 펄스의 신호 지연과 동일한 지연 신호를 검출하여, 고정밀도로 지연 시간을 측정하고, 구동 회로로 피드백하는 것이 가능해진다.
(변형 형태)
제 1 내지 제 4 실시형태에 있어서의 더미 회로는, 데이터선 구동 회로 중의 클럭드 인버터, 인에이블 회로 및 샘플링 회로를 비교적 충실하게 모의하고 있다. 그러나, 제 1 내지 제 4 실시형태의 변형 형태로서, 데이터선 구동 회로, 버퍼 회로 (인에이블 회로) 및 샘플링 회로 중의 적어도 일부를 모의하도록 더미 회로를 구성해도 된다. 그 경우에 있어서도, 모의의 정도에 따라서 상응하는 정밀도로 지연 시간을 측정할 수 있고, 지연 신호를 피드백함으로써 지연에 의한 악영향을 상응하여 저감시킬 수 있다. 특히, 데이터선 구동 회로, 인에이블 회로 및 샘플링 회로 중 지연의 주요인이 되거나 또는 지연을 율칙하고 있는 하나 또는 복수의 회로 부분을 모의하면, 효율적으로 지연에 의한 악영향의 배제가 가능해진다. 예를 들면, 직렬로 접속된 복수단의 인버터로 이루어지는 버퍼 회로에서의 최종단의 인버터를 모의하면, 지연에 의한 악영향을 효율적으로 저감시킬 수 있다. 동시에, 더미 회로에 의해 일부만을 모의함으로써 한정된 소자 기판 위 영역에서의 해당 더미 회로의 형성 영역을 작게 할 수 있기 때문에, 소자 기판이나 장치 전체의 소형화를 꾀하는 데에 있어서 유리하다.
(액정 장치의 전체 구성)
이상과 같이 구성된 본 발명의 제 1 실시형태 ∼ 제 4 실시형태에 있어서의 액정 장치의 전체 구성에 대해서 도 8 및 도 9 를 참조하여 설명한다. 여기서 도 8 은, TFT 어레이 기판 (10) 을 그 위에 형성된 각 구성 요소와 함께 대향 기판 (20) 측에서 본 평면도이고, 도 9 는, 도 8 의 H-H' 단면도이다.
도 8 및 도 9 에 있어서, 소자 기판 (10) 의 위에는, 복수의 화소 전극 (118) 에 의해 규정되는 화상 표시 영역 (즉, 실제로 액정층 (50) 의 배향 상태 변화에 의해 화상이 표시되는 액정 장치의 영역) 의 주위에 있어서 양 기판을 접합하여 액정층 (50) 을 포위하는 광경화성 수지로 이루어지는 시일재 (52) 가 화상 표시 영역을 따라서 형성되어 있다. 그리고, 대향 기판 (20) 상에 있어서의 화상 표시 영역과 시일재 (52) 의 사이에는, 차광성의 액자형 차광막 (53) 이 형성되어 있다. 차광성의 액자형 차광막 (53) 이나 차광층 (23) 을 액정 장치용 기판 (10) 위에 형성해도 된다.
화상 표시 영역 (110) 의 좌우 2 변을 따르는 부분에는, 주사선 구동 회로 (130) 가 양측에 형성되어 있다. 여기서, 주사선 (112) 의 구동 지연이 문제가 되지 않는 경우, 주사선 구동 회로 (130) 는 주사선 (112) 에 대하여 한 쪽에만 형성해도 된다.
시일재 (52) 의 외측 영역에는, 화상 표시 영역의 하변을 따라 데이터선 구동 회로 (150) 및 외부로부터의 신호 입력 등을 실시하는 외부 회로 접속용 단자 (102) 가 형성되어 있고, 화상 표시 영역의 좌우의 2 변을 따라 주사선 구동 회로 (130) 가 화상 표시 영역의 양측에 형성되어 있다. 여기서, 데이터 구동 회로 (150) 를 화상 표시 영역의 상하 2 변을 따라 양측에 형성해도 된다. 이 때, 예를 들면 한쪽의 데이터선 구동 회로 (150) 에는 홀수열의 데이터선을 전기적으로 접속하고, 다른 한쪽의 데이터선 구동 회로 (150) 에는 짝수열의 데이터선을 전기적으로 접속함으로써, 상하로부터 빗살모양으로 구동하도록 해도 된다. 또, 화상 표시 영역의 상변에는, 주사선 구동 회로 (130) 에 전원이나 구동 신호를 공급하기 위한 복수의 배선 (105) 이 형성되어 있다. 또한, 대향 기판 (20) 의 코너부의 적어도 한 곳에서, 액정 장치용 기판 (10) 과 대향 기판 (20) 의 사이에서 전기적 도통을 취하기 위한 상하 도통재 (106) 가 형성되어 있다. 그리고, 시일재 (52) 와 거의 동일한 윤곽을 갖는 대향 기판 (20) 이 해당 시일재 (52) 에 의해 액정 장치용 기판 (10) 에 고착되어 있다.
또한, 상술한 각 실시형태에 있어서는, 데이터선 구동 회로 (150) 및 주사선 구동 회로 (130) 에 대하여 클럭 신호 또는 화상 신호 등을 출력하는 외부 제어 회로를 액정 장치의 외부에 형성한 경우에 관해서 설명했지만, 본 발명은 이것에 한정되는 것이 아니라, 해당 제어 회로를 액정 장치내에 형성하도록 해도 된다.
특히, 클럭 신호에 대해서는, 클럭 신호만을 외부 제어 회로로부터 공급시켜, 액정 장치용 기판 위에서 역위상 클럭 신호를 생성하는 회로를 형성하도록 구성해도 된다.
이상에서 설명한 액정 장치는, 컬러 액정 프로젝터 등에 적용할 수 있지만, 이 경우에는 3 개의 액정 장치가 RGB 용의 라이트 벌브로서 각각 사용되고, 각 패널에는 각각 RGB 색 분해용의 다이크로익 미러를 통하여 분해된 각 색의 광이 입사광으로서 각각 입사되게 된다. 따라서, 각 실시형태에서는, 대향 기판 (20) 에 컬러 필터가 형성되어 있지 않다. 그러나, 액정 장치에 있어서도 차광층 (23) 이 형성되어 있지 않은 화소 전극 (11) 에 대향하는 소정 영역에 RGB 의 컬러 필터를 그 보호막과 함께 대향 기판 (20) 위에 형성해도 된다. 이와 같이 하면, 액정 프로젝터 이외의 직시형이나 반사형의 컬러 액정 텔레비전 등의 컬러 액정 장치에 본 실시형태의 액정 장치를 적용할 수 있다.
또한, 액정 장치에 사용하는 스위칭 소자는, 정(正)스태거형 또는 코플라나형 폴리규소 TFT 여도 되고, 역(逆)스태거형의 TFT 나 아몰퍼스 규소 TFT 등과 같은 기타 형식의 TFT 에 대해서도 본 실시형태는 유효하다.
또, 액정 장치에 있어서는, 일례로서 액정층 (50) 을 네마틱 액정으로 구성 하였지만, 액정을 고분자 중에 미소입자로서 분산시킨 고분자 분산형 액정을 사용하면, 배향막 및 전술한 편광 필름, 편광판 등이 불필요해져, 광이용 효율이 높아지는 것에 의한 액정 장치의 고휘도화나 저소비 전력화의 이점을 얻을 수 있다.
또, 데이터선 구동 회로 (150) 및 주사선 구동 회로 (130) 는, 액정 장치용 기판 (10) 위에 형성하는 대신에, 예를 들면 TAB (Tape Automated Bonding) 기판 위에 설치된 구동용 LSI 에, 액정 장치용 기판 (10) 의 주변부에 형성된 이방성 도전 필름을 통하여 전기적 및 기계적으로 접속하도록 해도 된다.
또, 상술한 실시형태에 있어서는, 주사선 구동 회로 (130) 의 구성에 대해서는 상술하고 있지 않지만, 특히 시프트 레지스터 부분에 관해서는 데이터선 구동 회로 (150) 와 동일한 구성을 채택할 수 있다.
또한, 전기 광학 장치로는, 전기 영동 장치나 EL (일렉트로루미네선스) 장치나 전자 방출 소자를 사용한 장치 (Field Emission Display 및 Surface-Conduction Electron-Emitter Display) 등에 적용할 수 있다.
(전자기기)
다음에, 이상 상세히 설명한 액정 장치 (1) 를 구비한 전자기기의 실시형태에 대해서 도 10 내지 도 13 을 참조하여 설명한다.
먼저 도 10 에, 이와 같이 액정 장치 (1) 를 구비한 전자기기의 개략 구성을 나타낸다.
도 10 에 있어서, 전자기기는, 표시 정보 출력원 (1000), 상술한 외부 표시 정보 처리 회로 (1002), 전술한 주사선 구동 회로 (130) 및 데이터선 구동 회로 (150) 를 포함하는 표시 구동 회로 (1004), 액정 장치 (1), 클럭 발생 회로 (1008) 및 전원 회로 (1010) 를 구비하여 구성되어 있다. 표시 정보 출력원 (1000) 은, ROM (Read 0nly Memory), RAM (Random access Memory), 광디스크 장치 등의 메모리, 텔레비전 신호를 동조하여 출력하는 동조 회로 등을 포함하여 구성되고, 클럭 발생 회로 (1008) 로부터의 클럭 신호에 기초하여 소정 포맷의 화상 신호 등의 표시 정보를 표시 정보 처리 회로 (1002) 에 출력한다. 표시 정보 처리 회로 (1002) 는, 증폭ㆍ극성 반전 회로, 상(相)전개 회로, 로테이션 회로, 감마 보정 회로 및 클램프 회로 등의 주지의 각종 처리 회로를 포함하여 구성되어 있으며, 클럭 발생 회로 (1008) 로부터의 클럭 신호에 기초하여 입력된 표시 정보로부터 디지털 신호를 순차 생성하여, 클럭 신호 (CLK) 와 함께 표시 구동 회로 (1004) 에 출력한다. 표시 구동 회로 (1004) 는, 주사선 구동 회로 (130) 및 데이터선 구동 회로 (150) 에 의해 전술한 구동 방법에 의해 액정 장치 (1) 를 구동한다. 전원 회로 (1010) 는, 상술한 각 회로에 소정 전원을 공급한다. 또, 액정 장치 (1) 를 구성하는 액정 장치용 기판 위에 표시 구동 회로 (1004) 를 탑재해도 되고, 여기에 추가로 표시 정보 처리 회로 (1002) 를 탑재해도 된다.
이러한 구성의 전자기기로서, 도 11 에 나타내는 액정 프로젝터, 도 12 에 나타내는 멀티미디어 대응의 퍼스널 컴퓨터 (PC) 및 엔지니어링ㆍ워크스테이션 (EWS), 또는 휴대전화, 워드프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 전자수첩, 전자탁상 계산기, 카 내비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등을 들 수 있다.
다음으로, 도 11 내지 도 13 에, 이와 같이 구성된 전자기기의 구체예를 각각 나타낸다.
도 11 에 있어서, 전자기기의 일례인 액정 프로젝터 (1100) 는 투사형 액정 프로젝터이고, 광원 (1110) 과, 다이크로익 미러 (1113, 1114) 와, 반사 미러 (1115, 1116, 1117) 와, 입사 렌즈 (1118), 릴레이 렌즈 (1119), 출사 렌즈 (1120) 와, 액정 라이트 벌브 (1122, 1123, 1124) 와, 크로스 다이크로익 프리즘 (1125) 및 투사 렌즈 (1126) 를 구비하여 구성되어 있다. 액정 라이트 벌브 (1122, 1123, 1124) 는 상기 서술한 구동 회로 (1004) 가 액정 장치용 기판 위에 탑재된 액정 장치 (1) 를 포함하는 액정 표시 모듈을 3 개 준비하여, 각각 액정 라이트 벌브로서 사용한 것이다. 또한, 광원 (1110) 은 메탈 할라이드 등의 램프 (1111) 와 램프 (1111) 의 광을 반사하는 리플렉터 (1112) 로 이루어진다.
이상과 같이 구성되는 액정 프로젝터 (1100) 에서는, 청색광ㆍ녹색광 반사의 다이크로익 미러 (1113) 는, 광원 (1110) 으로부터의 백색 광속 중 적색광을 투과시키는 동시에 청색광과 녹색광을 반사한다. 투과한 적색광은 반사 미러 (1117) 로 반사되어, 적색광용 액정 라이트 벌브 (1122) 에 입사된다. 한편, 다이크로익 미러 (1113) 로 반사된 색광 중 녹색광은 녹색광 반사의 다이크로익 미러 (1114) 에 의해 반사되어, 녹색광용 액정 라이트 벌브 (1123) 에 입사된다. 또한, 청색광은 제 2 다이크로익 미러 (1114) 도 투과한다. 청색광에 대해서는, 긴 광로에 의한 광손실을 방지하기 위해 입사 렌즈 (1118), 릴레이 렌즈 (1119) 및 출사 렌즈 (1120) 를 포함하는 릴레이 렌즈계로 이루어지는 도광수단 (1121) 이 형성되고, 이것을 통하여 청색광이 청색광용 액정 라이트 벌브 (1124) 에 입사된다. 각 라이트 벌브에 의해 변조된 3 개의 색광은 크로스 다이크로익 프리즘 (1125) 에 입사된다. 이 프리즘은 4 개의 직각 프리즘이 접합되어, 그 내면에 적색광을 반사하는 유전체 다층막과 청색광을 반사하는 유전체 다층막이 십자형태로 형성되어 있다. 이들 유전체 다층막에 의해 3 개의 색광이 합성되어, 컬러 화상을 나타내는 광이 형성된다. 합성된 광은 투사 광학계인 투사 렌즈 (1126) 에 의해 스크린 (1127) 위에 투사되고, 화상이 확대되어 표시된다.
도 12 에 있어서, 전자기기의 다른 예인 랩톱형 PC (1200) 는, 상기 서술한 액정 장치 (1) 가 톱 커버 케이스 내에 구비된 액정 디스플레이 (1206) 와, CPU, 메모리, 모뎀 등을 수용하는 동시에 키보드 (1202) 가 장착된 본체부 (1204) 를 갖는다.
또한, 도 13 에 나타낸 바와 같이, 액정 장치용 기판 (1304) 을 구성하는 2 장의 투명 기판 (1304a, 1304b) 중 한쪽에, 금속의 도전막이 형성된 폴리이미드 테이프 (1322) 에 IC 칩 (1324) 을 설치한 TCP (Tape Carrier Package: 1320) 를 접속하여 전자기기용의 일 부품인 액정 장치로서 생산, 판매 및 사용할 수도 있다.
이상, 도 11 내지 도 13 을 참조하여 설명한 전자기기 외에도, 액정 텔레비전, 뷰파인더형 또는 모니터 직시형 비디오 테이프 레코더, 카 내비게이션 장치, 전자수첩, 전자탁상계산기, 워드프로세서, 워크스테이션, 휴대전화, 텔레비전 전화, POS 단말기 및 터치 패널을 구비한 장치 등을 도 10 에 나타낸 전자기기의 예로 들 수 있다.
본 발명은 상기 서술한 실시형태에 한정되는 것이 아니라, 청구의 범위 및 명세서 전체로부터 읽어낼 수 있는 발명의 요지 또는 사상에 반하지 않는 범위에서 적절히 변경이 가능하고, 그와 같은 변경을 동반하는 전기 광학 장치, 그 구동 회로 및 전자기기도 또한 본 발명의 기술적 범위에 포함되는 것이다.
전기 광학 패널의 구동 회로 내에서 발생하는 샘플링 펄스의 지연에 의한 악영향을 비교적 용이하게 또한 고정밀도로 저감 또는 제거가 가능한 전기 광학 패널의 구동 회로, 그 구동 회로 및 전기 광학 패널을 구비하여 이루어지는 전기 광학 장치, 그리고 그 전기 광학 장치를 구비하여 이루어지는 각종 전자기기를 제공할 수 있다.
또한, 한정된 기판 위 스페이스에 소형의 더미 회로를 구축하여 스페이스 부족의 문제를 피하게 되어 기판의 소형화나 전기 광학 패널 전체의 소형화를 촉진시킨다.

Claims (14)

  1. 전기 광학 패널의 구동 회로로서,
    기판 위에 배치된 화소 전극;
    상기 화소 전극을 스위칭 제어하는 스위칭 소자;
    상기 화소 전극에 상기 스위칭 소자를 통하여 화상 신호를 공급하기 위한 데이터선;
    전송 신호를 순차 출력하는 시프트 레지스터 회로;
    상기 순차 출력된 전송 신호를 버퍼링하는 버퍼 회로;
    상기 버퍼링된 전송 신호를 샘플링 펄스로 하여 상기 화상 신호를 샘플링하여 상기 데이터선에 공급하는 샘플링 회로; 및
    상기 버퍼 회로 및 상기 샘플링 회로의 적어도 일부를 모의(模擬)하는 더미 회로를 구비하고 있고,
    상기 더미 회로에 의해 생성되는 상기 샘플링 펄스의 지연량을 나타내는 지연 신호는, 상기 지연량이 작아지도록 상기 시프트 레지스터 회로로 피드백되고,
    상기 버퍼 회로, 상기 샘플링 회로, 및 상기 더미 회로는, 상기 기판 위에 형성되어 있는 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  2. 제 1 항에 있어서,
    상기 시프트 레지스터 회로는, 상기 기판에 대하여 외부에 부착되는 집적 회로 내에 형성되어 있는 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  3. 제 1 항에 있어서,
    상기 버퍼 회로는 직렬 접속된 복수단의 버퍼를 포함하고,
    상기 샘플링 회로는 아날로그 방식의 샘플링 스위치를 포함하고,
    상기 더미 회로는 상기 복수단의 버퍼 중 적어도 최종단의 버퍼를 모의하는 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  4. 제 3 항에 있어서,
    상기 더미 회로는, 상기 복수단의 버퍼 전부 및 상기 샘플링 스위치를 모의하는 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  5. 제 1 항에 있어서,
    상기 샘플링 회로를 구성하는 반도체 소자와 이것에 대응하는 상기 더미 회로를 구성하는 반도체 소자는, 동일 공정에 의해 동시 형성된 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  6. 제 5 항에 있어서,
    상기 반도체 소자는, N 형 반도체 소자로 이루어지는 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  7. 제 5 항에 있어서,
    상기 반도체 소자는 박막 트랜지스터로 이루어지고,
    상기 박막 트랜지스터의 소스는 해당 구동 회로의 저전위 전원에 접속됨과 동시에 상기 박막 트랜지스터의 드레인은 해당 구동 회로의 고전위 전원에 바이어스되어, 해당 구동 회로의 검출 단자에 접속되어 있고,
    상기 시프트 레지스터 회로는, 클럭 신호의 클럭 주기에 따라서 상기 전송 신호를 순차 출력하고,
    상기 검출 단자에서 검출되는 상기 지연 신호의 하강의 타이밍에 기초하여, 상기 시프트 레지스터 회로에 입력되는 상기 클럭 신호의 타이밍을 조정하는 타이밍 조정 회로를 더 구비한 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  8. 제 1 항에 있어서,
    상기 시프트 레지스터 회로는, 클럭 신호의 클럭 주기에 따라서 상기 전송 신호를 순차 출력하고,
    상기 지연 신호에 의해 나타나는 지연량에 기초하여, 상기 시프트 레지스터 회로에 입력되는 상기 클럭 신호의 타이밍을 조정하는 타이밍 조정 회로를 더 구비한 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  9. 제 8 항에 있어서,
    상기 시프트 레지스터 회로 및 상기 타이밍 조정 회로는, 상기 기판에 대하여 외부에 부착되는 집적 회로내에 형성되어 있는 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  10. 제 1 항에 있어서,
    상기 샘플링 회로를 구성하는 하나의 박막 트랜지스터의 채널폭과, 상기 하나의 박막 트랜지스터에 대응하는 상기 더미 회로를 구성하는 다른 박막 트랜지스터의 채널폭이, 서로 같은 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  11. 제 1 항에 있어서,
    상기 샘플링 회로를 구성하는 하나의 박막 트랜지스터에 대응하는 상기 더미 회로를 구성하는 다른 박막 트랜지스터의 채널폭은, 상기 하나의 박막 트랜지스터의 채널폭 이하이고,
    상기 하나의 박막 트랜지스터에 대한 상기 하나의 박막 트랜지스터의 전단에 위치하는 하나의 버퍼 회로의 크기비와, 상기 더미 회로에서의 상기 다른 박막 트랜지스터에 대한 상기 다른 박막 트랜지스터의 전단에 위치하는 다른 버퍼 회로의 크기비는, 서로 같은 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  12. 제 1 항에 있어서,
    상기 버퍼 회로는, 직렬 접속된 복수단의 버퍼를 포함하고,
    상기 샘플링 회로는, 아날로그 방식의 샘플링 스위치를 포함하고,
    상기 샘플링 스위치를 구성하는 하나의 박막 트랜지스터에 대응하는 상기 더미 회로를 구성하는 다른 박막 트랜지스터의 채널폭은, 상기 하나의 박막 트랜지스터의 채널폭 이하이고,
    상기 하나의 박막 트랜지스터에 대한 상기 하나의 박막 트랜지스터의 전단에 위치하는 하나의 버퍼 회로의 최종단의 버퍼의 크기비와, 상기 더미 회로에서의 상기 다른 박막 트랜지스터에 대한 상기 다른 박막 트랜지스터의 전단에 위치하는 다른 버퍼 회로의 최종단의 버퍼의 크기비는, 서로 같은 것을 특징으로 하는 전기 광학 패널의 구동 회로.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 전기 광학 패널의 구동 회로와, 상기 구동 회로에 의해 구동되는 전기 광학 패널을 구비한 것을 특징으로 하는 전기 광학 장치.
  14. 제 13 항에 기재된 전기 광학 장치를 구비하여 이루어지는 것을 특징으로 하는 전자기기.
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