JP3704911B2 - 駆動回路、表示装置および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイに用いて好適な駆動回路、この駆動回路により制御される表示装置および電子機器に関する。
【０００２】
【従来の技術】
従来の液晶表示装置の全体構成を図４を参照し説明する。この液晶表示装置は、電子機器例えば液晶プロジェクタのライトバルブとして用いられる液晶パネルであり、液晶パネルブロック１０と、タイミング回路ブロック２０と、データ処理ブロック３０とから構成されている。ブロック２０や３０は、同一のＩＣチップ上に形成されている。
【０００３】
タイミング回路ブロック２０は、各部で使用されるタイミング信号（詳細は後述する）を出力する。データ処理ブロック３０の内部において、３２は相展開回路であり、一系統の画像信号Ｄａｔａが入力されると、これをＮ相（図示の例ではＮ＝６）の画像データＤａｔａ１〜６に展開し出力する。なお、画像信号ＤａｔａをＮ相に展開する理由は、後述するサンプルホールドスイッチ１０６ａ〜ｆを介して各ＴＦＴ１１４のソース電極に画像データ信号を印加する時間を長くすることにより、サンプルホールド時間および液晶セル１１６の充電時間を確保するためである。
【０００４】
また、３４は増幅・反転回路であり、画像データＤａｔａ１〜６のうち反転が必要なものを反転させ、しかる後に適宜反転された画像データＤａｔａ１〜６を増幅し出力する。なお、反転周期は、パネル全体へのデータ信号の印加方式が走査線単位の極性反転、データ信号線単位の極性反転、画素単位の極性反転であるかに応じて、一水平走査期間あるいはドットクロック周期に設定される。
【０００５】
液晶パネルブロック１０においては、図４の行方向に沿って平行に配列された複数の走査信号線１１０ａ，ｂ，ｃ，……と、これらと直交する方向に沿って平行に配列された複数のデータ信号線１１２ａ，ｂ，ｃ，……とを有する画素部１００が形成されている。
【０００６】
図上で走査信号線１１０とデータ信号線１１２ａ，ｂ，ｃ，……の各交点に対応して、マトリクス状に画素が形成されている。各画素は、走査信号線１１０ａ，ｂ，ｃ，……にゲート電極が接続され、データ信号線１１２ａ，ｂ，ｃ，……にソース電極が接続されるＴＦＴ１１４と、ＴＦＴ１１４のドレイン電極に接続される画素電極（図示せず）と、画素電極に接続される保持容量（図示せず）とから成る。そして、画素電極と、これに対応する共通電極と、両電極間に挟まれた液晶層とにより、液晶セル１１６が構成される。
【０００７】
なお、液晶パネルは、上述したデータ信号線、走査信号線、ＴＦＴ、画素電極、および保持容量が形成されるガラス基板（素子基板）と、共通電極が形成されるガラス基板（対向基板）とを間隙を持って対向させ、その間隙に液晶を挟持させ、封入することにより構成される。
【０００８】
１０６ａ，ｂ，ｃ，……は素子基板上に形成されたＴＦＴから成るサンプルホールドスイッチであり、各データ信号線１１２に対応して設けられ、所定のホールド信号が供給されると、その時点における画像データＤａｔａ１〜６の電圧レベルを対応するデータ信号線１１２に出力する。
【０００９】
１０４はサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……を駆動制御するデータ側駆動回路であり、素子基板上に形成されて、画像データＤａｔａ１〜６に同期して各サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……に上記ホールド信号を供給する（詳細は後述する）。１０３はデータ線駆動回路を示す。１０５は走査側駆動回路であり、各走査信号線１１０ａ，ｂ，ｃ，……に対して走査信号を順次供給する。
【００１０】
ここで、走査信号が供給された走査信号線１１０ａ，ｂ，ｃ，……にゲート電極が接続されているＴＦＴ１１４はオン状態になる。そして、データ信号線１１２ａ，ｂ，ｃ，……画像データが供給されていると、該データ信号線にソース電極が接続されているＴＦＴ１１４を介して保持容量が充電される。すなわち、走査側駆動回路１０５による垂直走査とデータ側駆動回路１０４による水平走査との交点に対応する液晶セル１１６が充電されることになる。また、１７０はプリチャージ回路であり、各データ信号線１１２ａ，ｂ，ｃ，……に画像データが供給される直前、すなわち、一つ前の走査線の選択が終了して、新たな走査線が選択されて画素にデータ信号が供給されるまでの間に、各データ信号線にＴＦＴ１７０ａ，ｂ，ｃ，……を介してプリチャージ電圧を印加する。
【００１１】
プリチャージ回路１７０は、素子基板上に形成され、タイミング回路ブロック２０から供給されるプリチャージ・タイミング信号ＰＲを受けて、ＴＦＴ１７０ａ，ｂ，ｃ……を介して各データ信号線１１２ａ，ｂ，ｃ……にパネル外から供給されるプリチャージ電圧ＶＰを印加する。図４のプリチャージ回路の例はパネルを走査線単位の極性反転駆動した場合のものであり、電圧ＶＰは直後にデータ信号線に印加されるデータ信号の極性と同一極性の電圧に設定され、走査線毎にその極性が反転される。
【００１２】
次に、データ側駆動回路１０４の詳細を図５を参照し説明する。図において１２０，１３０，１４０，１５０はシフトレジスタであり、図６に示す共通の入力信号ＤＸがこれらシフトレジスタに供給される。ここで、入力信号ＤＸは、図６に示す通り、ドットクロックＤＣの「８」周期に渡って‘Ｈ’レベルになる信号である。また、クロック信号ＣＬＸ１〜ＣＬＸ４は、各々ドットクロックＤＣの「８」倍の周期を有し、クロック信号ＣＬＸ２〜ＣＬＸ４は、クロック信号ＣＬＸ１に対して、各々ドットクロックＤＣの「１」周期、「２」周期および「３」周期だけ位相が進んでいる。
【００１３】
図５に戻り、シフトレジスタ１２０においては、１２１ａはクロックドインバータであり、その信号入力端および制御入力端には、各々入力信号ＤＸおよびクロック信号ＣＬＸ１が供給される。従って、クロックドインバータ１２１ａの出力信号は、入力信号ＤＸおよびクロック信号ＣＬＸ１が共に‘Ｈ’レベルである半周期は‘Ｌ’レベルになり、クロック信号ＣＬＸ１が‘Ｌ’レベルである半周期はハイインピーダンス状態になる。
【００１４】
次に、１２１ｂはインバータであり、クロックドインバータ１２１ａの出力信号を反転する。従って、入力信号ＤＸおよびクロック信号ＣＬＸ１が共に‘Ｈ’レベルである半周期は、インバータ１２１ｂの出力信号は‘Ｈ’レベルになる。次に、１２１ｃはクロックドインバータであり、その信号入力端にはインバータ１２１ｂの出力信号が供給され、制御入力端にはクロック信号−ＣＬＸ１（ＣＬＸ１の反転信号）が供給される。
【００１５】
従って、クロック信号ＣＬＸ１および入力信号ＤＸが共に‘Ｈ’レベルである半周期は、クロックドインバータ１２１ｃの出力はハイインピーダンス状態になる。ここでクロック信号ＣＬＸ１が‘Ｌ’レベルになると、その時点におけるインバータ１２１ｂの出力信号がクロックドインバータ１２１ｃによって反転され、‘Ｌ’レベルの出力信号がインバータ１２１ｂに供給される。これにより、クロック信号ＣＬＸ１が‘Ｌ’レベルである半周期においても、インバータ１２１ｂから‘Ｈ’レベルの信号が出力される。
【００１６】
次に、クロック信号ＣＬＸ１が再び‘Ｈ’レベルになった時は入力信号ＤＸが‘Ｌ’レベルになるから、クロックドインバータ１２１ａの出力信号は‘Ｈ’レベルになり、インバータ１２１ｂの出力信号は‘Ｌ’レベルになる。従って、インバータ１２１ｂの出力信号（図６においてＳＲ１−ＯＵＴ１で示す）は、入力信号ＤＸと等しくなる。
【００１７】
次に、１２２ａはクロックドインバータであり、その信号入力端および制御入力端には、信号ＳＲ１−ＯＵＴ１およびクロック信号−ＣＬＸ１が各々供給される。これにより、信号ＳＲ１−ＯＵＴ１が‘Ｈ’レベルであってクロック信号ＣＬＸ１が‘Ｌ’レベルである半周期において、クロックドインバータ１２２ａの出力信号は‘Ｈ’レベルになり、他の期間はハイインピーダンスになる。換言すれば、クロックドインバータ１２２ａからはクロックドインバータ１２１ａの出力信号を半周期だけ遅延させた信号が出力される。
【００１８】
次に、１２２ｂはインバータ、１２２ｃはクロックドインバータ、１２３ａはクロックドインバータであり、各々インバータ１２１ｂ、クロックドインバータ１２１ｃ、と同様に接続されている。但し、クロックドインバータ１２１ｃおよびクロックドインバータ１２３ａには、反転されていないクロック信号ＣＬＸ１が供給される。これにより、インバータ１２２ｂの出力信号（図６においてＳＲ１−ＯＵＴ２で表わす）は、信号ＳＲ１−ＯＵＴ１に対して、クロック信号ＣＬＸ１の半周期だけ遅延した信号になる。
【００１９】
このように、クロックドインバータ１２１ａ、インバータ１２１ｂおよびクロックドインバータ１２１ｃはシフトレジスタ１２０の第１段目を形成し、クロックドインバータ１２２ａ、インバータ１２２ｂおよびクロックドインバータ１２２ｃは第２段目を形成する。そして、シフトレジスタ１２０の各段からは、入力信号ＤＸをクロック信号ＣＬＸ１の半周期づつ順次遅延させた信号が出力されることになる。
【００２０】
また、シフトレジスタ１３０，１４０，１５０はシフトレジスタ１２０と同様に構成され、クロック信号ＣＬＸ１に対して各々ドットクロックＤＣの「１」周期、「２」周期および「３」周期だけ位相が進んだクロック信号ＣＬＸ２〜ＣＬＸ４によって駆動される。この結果、シフトレジスタ１３０，１４０，１５０の各段の出力信号は、シフトレジスタ１２０の各段の出力信号に対して各々ドットクロックＤＣの「１」周期、「２」周期および「３」周期だけ位相が進んだものになる。従って、これらシフトレジスタの格段の出力信号は、図６の信号ＳＲ１−ＯＵＴ１〜ＳＲ３−ＯＵＴ２に示すように、入力信号ＤＸをドットクロックＤＣの一周期づつ遅延させた信号に等しくなる。
【００２１】
次に、１６０ａ，ｂ，ｃ，……はＮＡＮＤ回路であり、各シフトレジスタの各段の出力信号と、ドットクロックＤＣの「４」周期遅れた出力信号（例えば、信号ＳＲ１−ＯＵＴ１と信号ＳＲ１−ＯＵＴ２）とのＮＡＮＤ演算を行う。また、１６２ａ，ｂ，ｃ，……はインバータであり、ＮＡＮＤ回路１６０ａ，ｂ，ｃ，……の信号を反転し、各々信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……を出力する。
【００２２】
この結果、図６に示すように、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……は、各出力信号ＳＲ１−ＯＵＴ１、ＳＲ２−ＯＵＴ１、ＳＲ３−ＯＵＴ１、……と、各々に対して「４」周期遅れた出力信号との論理積に等しくなり、各々ドットクロックＤＣの「４」周期幅のパルス幅を有し、ドットクロックＤＣの「１」周期づつ順次遅延させた信号になる。そして、これらの信号がホールド信号としてサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……に供給されることにより、画像データＤａｔａ１〜６がサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にホールドされることになる。
【００２３】
次に、タイミング回路ブロック２０の構成を図７を参照し説明する。図において２１は発振回路であり、ドットクロックＤＣの数倍の周波数を有するクロック信号ＯＳＣＩを出力する。２２はカウンタであり、水平同期信号ＨＳＹＮＣの立上りに同期してリセットされ、リセットされた後はクロック信号ＯＳＣＩのパルス数をカウントする。カウンタ２２には、リセットされた際のカウント値の初期値を入力する初期値入力端ＩＮＩＴが設けられている。２４はロータリーエンコーダであり、製造者またはユーザによって操作され、この初期値を設定する。２３はデコーダであり、カウンタ２２の出力値をデコードして、上述したドットクロックＤＣ、入力信号ＤＸおよびクロック信号ＣＬＸ１〜ＣＬＸ４の他、各種のタイミング信号を出力する。
【００２４】
【発明が解決しようとする課題】
ところで、図５に示した回路においては画像信号Ｄａｔａを「６」相に展開したにも拘らず、サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけるサンプルホールド時間はドットクロックＤＣの「４」倍に留まっており、スイッチング素子１０６においてデータ信号の充分なサンプリングができず、不充分な電圧のまま画素に供給されてしまうため充分なコントラスト比が得られない。これは、単にサンプルホールド時間を延長することは容易である（例えば各ＮＡＮＤ回路１６０ａ，ｂ，ｃ，……に対して、シフトレジスタのある出力信号と、ドットクロックＤＣの「３」周期または「２」周期遅延した出力信号とを供給すれば、サンプルホールド時間はドットクロックＤＣの「５」倍または「６」倍になる）が、このように構成すると、タイミング調整の頻度が高くなるからである。
【００２５】
この理由を以下説明しておく。図６においては、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……の立上りまたは立下がりタイミングはクロック信号ＣＬＸ１〜ＣＬＸ４の立上りまたは立下がりタイミングと一致しているが、実際は各ゲート回路が遅延時間を有するため、これらのタイミングは一致しない。
【００２６】
例えば、図５の回路をＴＦＴ（薄膜トランジスタ）によって構成すると、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……の遅延時間は、「５０〜２００」ｎｓｅｃ程度である。この遅延時間は半導体製造プロセスにおける環境によってばらつき、温度による変化や経年変化も大きい。従って、サンプルホールド時間をドットクロックＤＣの「５」倍あるいは「６」倍まで延長すると、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……のタイミングの誤差によって、意図しない画像データがホールドされる虞がある。
【００２７】
例えば、図４のような構成においては、本来はサンプルホールドスイッチ１０６ａによってホールドされるべき画像データがサンプルホールドスイッチ１０６ｇによってホールドされるようなことが考えられる。このような不具合が発生すると、液晶パネルブロック１０に表示される画像にはゴーストが発生する。従って、かかる事態を回避するために、製造者およびユーザは、必要に応じてデータ側駆動回路１０４のタイミング調整を行う必要があった。すなわち、画面を見ながらロータリーエンコーダ２４を操作して最適なポイントを探さなければならず、煩雑であった。
【００２８】
以上のように、従来の液晶ディスプレイの駆動回路においては、サンプルホールド時間を長く確保しようとするとタイミング調整の頻度が高くなり、調整の頻度を下げようとするとサンプルホールド時間を短くせざるを得ずコントラスト比が低下し、画像品質が劣化する。
【００２９】
この発明は上述した事情に鑑みてなされたものであり、高い画像品質を有しながら調整作業を簡略化できる駆動回路、表示装置および電子機器を提供することを目的としている。
【００３０】
【課題を解決するための手段】
上記課題を解決するため請求項１記載の構成にあっては、データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線に所定の走査信号が供給されると対応するデータ信号線のデータ信号が供給される画素とを具備する表示装置を駆動する駆動装置であって、入力信号を順次伝送するシフトレジスタと、該シフトレジスタの各段の出力信号に基づいて制御されるスイッチング素子を有し、所定のクロック信号に同期して前記データ信号を前記スイッチング素子を介して前記データ信号線に供給するデータ線駆動回路と、前記シフトレジスタの少なくとも１段分の回路と該回路の出力信号に基づいて制御されるスイッチング素子とから構成され、前記データ線駆動回路の少なくとも一部の回路を模擬するダミー回路と、前記ダミー回路の遅延時間を測定し、この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路とを具備することを特徴とする。
【００３３】
また、請求項２記載の構成にあっては、データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線から所定の走査信号が供給されるとともに、対応するデータ信号線からデータ信号が供給される画素とを具備する表示装置を駆動する駆動回路であって、前記データ信号線に対してプリチャージ電圧を印加するプリチャージ回路と、入力信号を順次伝送するシフトレジスタと、このシフトレジスタの各段の出力信号のタイミングにより制御されるスイッチング素子とを有し、所定のクロック信号に同期して前記データ信号を対応するデータ信号線に供給するデータ線駆動回路と、前記シフトレジスタに入力信号が供給されてから、前記スイッチング素子の入力端に前記データ信号線に印加されたプリチャージ電圧が現れるまでの時間を前記データ線駆動回路の遅延時間として測定する遅延時間測定回路と、この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路とを具備することを特徴とする。
【００３４】
さらに、請求項３記載の構成にあっては、請求項２記載の駆動回路において、前記データ線駆動回路および前記プリチャージ回路は同一基板上に形成されたことを特徴とする。
【００３５】
また、請求項４記載の構成にあっては、データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線から所定の走査信号が供給されるとともに、対応するデータ信号線からデータ信号が供給される画素とを具備する表示装置を駆動する駆動回路であって、入力信号を順次伝送するシフトレジスタと、このシフトレジスタの各段の出力信号のタイミングにより制御されるスイッチング素子とを有し、所定のクロック信号に同期して前記データ信号を前記スイッチング素子を介して前記データ信号線に供給するデータ線駆動回路と、前記データ信号線から前記データ信号が出力される引き出し線と、前記シフトレジスタに入力信号が供給されてから、前記データ信号線から前記引き出し線にデータ信号が出力されるまでの時間を前記データ線駆動回路の遅延時間として測定する遅延時間測定回路と、この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路とを具備することを特徴とする。
【００３６】
また、請求項５記載の構成にあっては、請求項１ないし４の何れかに記載の駆動回路を有することを特徴とする。
【００３７】
また、請求項６記載の構成にあっては、請求項５記載の表示装置を有することを特徴とする。
【００３８】
【発明の実施の形態】
１．第１実施形態
次に、本発明の第１実施形態の液晶パネルについて説明する。第１実施形態の全体構成は図４と同様である。また、データ側駆動回路１０４の構成も図５に示したものと同様であるが、高いコントラスト比を得るために、サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけるサンプルホールド時間はドットクロックＤＣの「６」倍に設定されている（例えば図６における信号ＳＬ１−Ｄａｔａ１に代えて、信号ＳＲ１−ＯＵＴ１と信号ＳＲ３−ＯＵＴ１との論理積をとったものが用いられる）。
【００３９】
また、タイミング回路ブロック２０として、図７のものに代えて図１に示すものが用いられる。なお、図において図７の各部に対応する部分には同一の符号を付しその説明を省略する。
【００４０】
図において２６はカウンタであり、そのＳＴＡＲＴ入力端における信号が‘Ｈ’レベルに立上ると、クロック信号ＯＳＣＩのカウントを開始するとともに、ＳＴＯＰ入力端における信号が‘Ｈ’レベルに立上ると、カウントを終了させる。
また、２５はレジスタ等の記憶手段であり、垂直同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント結果をラッチする。
【００４１】
２７は液晶パネルブロック１０の素子基板上にデータ線駆動回路１０３の各素子と同一工程で形成され、データ線駆動回路１０３を模擬してそこでの回路の遅延時間を検出するためのダミー回路であり、データ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の「１」段あたりの構成と同様に構成されている。すなわち、ダミー回路２７は、クロックドインバータ１２１ａ等に対応するクロックドインバータ２７１と、インバータ１２１ｂ等に対応するインバータ２７２と、ＮＡＮＤ回路１６０ａ等に対応するＮＡＮＤ回路２７３と、インバータ１６２ａに対応するインバータ２７４と、サンプルホールドスイッチ１０６ａ等に対応するサンプルホールドスイッチ２７５とから構成されている。
【００４２】
また、サンプルホールドスイッチ２７５の入力端には電源電圧ＶDDが印加され、出力端はカウンタ２６のＳＴＯＰ入力端に接続されている。そして、カウンタ２６のＳＴＡＲＴ入力端およびクロックドインバータ２７１の入力端には入力信号ＤＸが供給される。ダミー回路２７を構成するＴＦＴ等の素子は、データ線駆動回路１０３の対応する回路素子と同一のサイズ（ＴＦＴの場合は同一のチャンネル長、チャンネル幅を有する）となるように構成されている。すなわち、両者を同一プロセス及び同一構成として、実質的に同一特性とすることが望ましい。
【００４３】
また、このダミー回路２７は、基板上での素子特性のバラツキによらずデータ線駆動回路１０３と同等の遅延時間を得るためにデータ線駆動回路１０３の近傍の素子基板上に設けるとよい。
【００４４】
次に、本実施形態の動作を説明する。
【００４５】
まず、水平同期信号ＨＳＹＮＣが立上ると、カウンタ２２がリセットされ、レジスタ２５の内容に基づいてカウント値の初期値が設定される。以後、クロック信号ＯＳＣＩが立上る毎にカウント結果がインクリメントされつつデコーダ２３に供給される。デコーダ２３にあっては、従来技術のものと同様に、図６に示すドットクロックＤＣ、入力信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４が生成され、これらがデータ側駆動回路１０４に供給される。これにより、サンプルホールドスイッチ１０６ａが駆動される。
【００４６】
また、画像信号Ｄａｔａは相展開回路３２において「６」相の画像データＤａｔａ１〜６に展開され、増幅・反転回路３４を介して各サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の入力端に供給される。これにより、画像データＤａｔａ１〜６がサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にラッチされ、画素部１００に画像が表示される。
【００４７】
一方、入力信号ＤＸが‘Ｈ’レベルに立上ると、カウンタ２６においてクロック信号ＯＳＣＩのカウントが開始される。この入力信号ＤＸはクロックドインバータ２７１、インバータ２７２、ＮＡＮＤ回路２７３、およびインバータ２７４を介して「４」回反転されつつ遅延され、サンプルホールドスイッチ２７５の制御入力端に供給される。そして、さらにサンプルホールドスイッチ２７５の動作時間が経過した後、電源電圧ＶDDがカウンタ２６のＳＴＯＰ入力端に印加されるから、カウンタ２６におけるカウント動作が終了する。ここで、入力信号ＤＸと、ダミー回路２７の出力信号と、カウンタ２６のカウント値との関係を図１０（ｂ）〜（ｄ）に示す。
【００４８】
以上の動作が、各水平走査周期毎に繰返される。そして、「１」フィールド（又は１フレーム）分の水平走査が終了し、垂直同期信号ＶＳＹＮＣがレジスタ２５に供給されると、カウンタ２６のカウント結果（すなわち前のフィールド（フレーム）における最後の水平走査期間におけるカウント結果）がレジスタ２５にラッチされる。これにより、以後水平同期信号ＨＳＹＮＣがカウンタ２２に供給された際に、このカウント結果がカウンタ２２におけるカウントの初期値としてプリセットされる。
【００４９】
ところで、ダミー回路２７はデータ側駆動回路１０４と同一の基板上に同一プロセスで形成されているから、データ側駆動回路１０４の各段およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……とほぼ同一の遅延時間を有している。カウンタ２６におけるカウント結果はこの遅延時間を示すものであり、このカウント結果に基づいてカウンタ２２における初期値がプリセットされるから、デコーダ２３から出力されるドットクロックＤＣ、入力信号ＤＸ、およびクロック信号ＣＬＸ１〜ＣＬＸ４等のタイミング信号は、該カウント結果に相当する時間だけ早いタイミングで出力されることになる。
【００５０】
換言すれば、カウンタ２２の初期値が「０」であったと仮定した場合の信号ＤＸの波形が図１０（ｆ）に示すようなものであれば、カウンタ２６のカウント結果に応じてカウンタ２２の初期値が設定された場合の信号ＤＸの波形は同図（ｇ）に示すようになる。
【００５１】
この結果、データ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……における遅延時間が補償される。そもそも画像データＤａｔａ１〜６は、クロック信号ＯＳＣＩに同期したドットクロック周波数で伝送されてくるので、上記遅延時間は、画像データＤａｔａ１〜６のサンプリングタイミングずれにつながっていたが、これが補償されることにより、サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけるサンプルホールドのタイミングは、画像データＤａｔａ１〜６の伝送タイミングにほぼ正確に一致する。また、温度変化等によってデータ側駆動回路１０４あるいはサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の遅延時間が変化したとしても、同一基板上のダミー回路２７の遅延時間も同様に変化する筈であるから、直ちにカウンタ２６のカウント結果に反映される。
【００５２】
なお、カウンタ２６のカウント結果を水平同期信号ＨＳＹＮＣ毎ではなく垂直同期信号ＶＳＹＮＣ毎ににカウンタ２２に反映している理由は、ダミー回路２７の遅延時間がカウント値の変化する閾値付近である場合は水平走査毎にカウント結果がばらつくので、水平走査毎にＤＸのタイミングを変更して、走査タイミングが変わることが、画面上にちらつきの生じる原因になりかねないからである。
【００５３】
なお、発振回路２１は、フェーズロックト・ループ（ＰＬＬ）として構成し、水平同期信号ＨＳＹＮＣ，垂直同期信号ＶＳＹＮＣもクロック信号ＯＳＣＩをカウントして、形成することが好ましい。
【００５４】
なお、上記図１においてはデータ線駆動回路１０３の一段分のダミー回路２７を設けて一段分の遅延時間を測定したが、本発明はこれに限定されるものではなく複数段分の遅延を測定することができる。例えば、シフトレジスタ２段分の遅延を測定する場合、サンプルホールドスイッチ１０６ｅまでの遅延時間を測定することになる。この場合、クロックドインバータ１２１ａ，インバータ１２１ｂ，クロックドインバータ１２２ａ、インバータ１２２ｂに対応してこれらを模擬する４段のインバータを、図１のインバータ２７１に置き換えて設けることになる。
【００５５】
この場合、ダミーのクロックドインバータはデータ側駆動回路と同様にクロックＣＬＸ１を入力されるクロックドインバータとして構成するとよい。また、カウンタ２６の計算結果は、クロックＣＬＸ１を入力するシフトレジスタの２段目の出力による遅延を測定するものであるから、クロックＣＬＸ１の半周期を差し引いた計算結果を２分の１として、カウンタ２２にプリセットされることになる。
【００５６】
２．第２実施形態
次に、第１実施形態の液晶パネルを液晶プロジェクタに適用した例を図２を参照し説明する。
【００５７】
図において１１００は液晶プロジェクタであり、その内部に白色光源のランプユニット１１０２が設けられている。ランプユニット１１０２から射出された投写光はライトガイド１１０４内の複数のミラー１１０６，１１０６，……および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、それぞれの原色に対応付けられた３枚の液晶パネル１１１０Ｒ，１１１０Ｇおよび１１１０Ｂに照射され、各液晶パネルがライトバルブとして入射する色光を画像信号に応じて変調する。
【００５８】
液晶パネル１１１０Ｒ，１１１０Ｇおよび１１１０Ｂの構成は第１実施形態において説明した通りである。第１実施形態にて説明したタイミング回路ブロック２０は３つの液晶パネル１１１０Ｒ，１１１０Ｇ，１１１０Ｂに共通して設け、３つのうち一つの液晶パネルのダミー回路２７からの遅延時間を測定するとよい。なぜなら、３つの液晶パネルは同一工程で作られるものであり、製造バラツキによる遅延時間のずれはわずかであるので、タイミング回路ブロック２０を共通して使用できる。
【００５９】
但し、３つの液晶パネルの使用環境が異なって（周辺温度が異なる）、液晶パネルの特性が互いにバラツク場合は、各々の液晶パネルにタイミング回路ブロック２７を設けて別々にタイミング調整するとよい。さて、これら液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２においては、レッド（Ｒ）およびブルー(Ｂ)の光が「９０°」曲げられ、グリーン（Ｇ）の光は直進する。従って、各色の画像が合成され、投写レンズ１１１４を介して、スクリーン等にカラー画像が投写される。
【００６０】
３．第３実施形態
次に、第１実施形態の液晶パネルをパーソナルコンピュータに適用した例を図３を参照し説明する。
【００６１】
図においてパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶ディスプレイ１２０６とから構成されている。液晶ディスプレイ１２０６は、第１実施形態の液晶パネルにカラーフィルタとバックライトとを付加することにより、構成されている。
【００６２】
４．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
【００６３】
４．１．上記各実施形態においては、垂直同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント結果をレジスタ２５にラッチしたが、ラッチするタイミングは垂直同期信号ＶＳＹＮＣ以外の種々のタイミングを採用してもよい。例えば、１０秒間隔、１分間隔でラッチしてもよい。
【００６４】
４．２．上記各実施形態においては、データ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の遅延時間を求めるためにダミー回路２７を用いた。しかし、例えば帰線期間内にデータ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……自体の遅延時間を測定し、この結果に基づいてレジスタ２５の内容をセットしてもよい。
【００６５】
この実施形態の変形例を図８に示す。図８においては、カウンタ２６のカウント停止ＳＴＯＰには一段目のデータ線１１２ａの電位を途中で抜き出して入力している。垂直帰線期間中に発生された入力信号ＤＸはデータ側駆動回路１０４のシフトレジスタをクロック信号ＣＬＸによって伝送される。その結果、ＮＡＮＤ１６０ａ、インバータ１６２ａを介してサンプリングタイミング信号ＳＬ１−Ｄａｔａ１が出力され、サンプルホールドスイッチ１０６ａがＯＮして画像信号Ｄａｔａ１がデータ線１１２ａに出力される。
【００６６】
一方、カウンタ２６ではＤＸによりカウント開始されており、データ線１１２ａからパネル外部に取り出されたＤａｔａ１によりカウント停止する。カウンタ２６のカウント結果はレジスタ２５にラッチされ、次のフィールド（又はフレーム）における遅延時間の補償用に用いるために、カウンタ２２の初期値としてプリセットされる。なお、レジスタ２５でのラッチタイミングは、垂直同期信号ＶＳＹＮＣの発生からカウンタ２６がカウント停止するまでの期間以上経過後に、カウンタ２６の結果をラッチする。
【００６７】
このような構成によれば、ダミー回路２７を設けることなく、垂直期間中に遅延時間を測定できる。また、通常、液晶パネルの画素領域の周辺（上下左右のそれぞれ）の近い数画素分はダミー画素として表示に寄与しないようにされる。従って、データ線１０２ａはダミー画素につながったダミーのデータ線となる。このデータ線１０２ａに遅延時間測定のために引き出し線を付加しても表示は影響しない。
【００６８】
なお、入力信号ＤＸはクロック信号ＯＳＣＩの出力をカウントして出力されるパルスであるため垂直帰線期間中でも発生されている。しかし、走査開始の入力信号ＤＹが走査側駆動回路に出力されないので走査信号が出力されない。よって、垂直走査期間中はデータ線駆動回路は動作するが表示が書き換えられるわけではない。
【００６９】
また、他のデータ線の出力を取り出して遅延時間測定することもできる。すなわち、第１実施形態と同様に、サンプルホールドスイッチ１０６ｅの出力を取り出して遅延測定する場合、カウンタ２６はデータ線１１２ｅから出力を取り出してカウント停止する。カウント結果は、同様に、クロック信号ＣＬＸ１の半周期分を差し引き、１／２した値をカウンタ２２にプリセットする。」
４．３．さらに、帰線期間内にデータ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……自体の遅延時間を測定し、この結果に基づいてレジスタ２５の内容をセットする実施形態を説明する。
【００７０】
この実施形態の変形例を図９に示す。図９においては、カウンタ２６のカウント停止ＳＴＯＰには、プリチャージ回路１７０においてデータ線１１２ａに印加されたプリチャージ電圧がサンプルホールドスイッチ１０６ａを介して相展開した画像信号Ｄａｔａ１に現れたタイミングを抜き出して入力している。垂直復帰線期間中に発生された入力信号ＤＸはデータ側駆動回路１０４のシフトレジスタをクロック信号ＣＬＸによって伝送される。
【００７１】
その結果、ＮＡＮＤ１６０ａ、インバータ１６２ａを介してサンプリングタイミング信号ＳＬ１−Ｄａｔａ１が出力される。一方、ＤＸの発生前に、プリチャージタイミング信号ＰＲによりＯＮされたＴＦＴ１７０ａを介してプリチャージ電圧ＶＰがデータ線１１２ａには印加されている。従って、垂直帰線期間にはＤａｔａ１には画像信号は出力されていないので、スイッチ１０６ａがＯＮするとＤａｔａ１にはプリチャージ電圧が逆流して出力される。
【００７２】
また、カウンタ２６ではＤＸによりカウント開始されており、パネル外部に取り出されたＤａｔａ１によりカウント停止する。カウンタ２６のカウント結果はレジスタ２５にラッチされ、次のフィールド（又はフレーム）における遅延時間の補償用に用いるために、カウンタ２２の初期値としてプリセットされる。なお、レジスタ２５でのラッチタイミングは、垂直同期信号ＶＳＹＮＣの発生からカウンタ２６がカウント停止するまでの期間以上経過後に、カウンタ２６の結果をラッチする。
【００７３】
このような構成によれば、ダミー回路２７を設けることなく、垂直帰線期間中に遅延時間を測定できる。なお、通常、液晶パネルの画素領域の周辺（上下左右のぞれぞれ）の近い数画素分はダミー画素として表示に寄与しないようにされる。従って、データ線１０２ａはダミー画素につながったダミーのデータ線となる。このデータ線１０２ａを遅延時間測定のために用いても表示には影響しない。
【００７４】
４．４．図４の構成においてはデータ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の双方において遅延が生じるが、この中でサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……における遅延時間よりもデータ側駆動回路１０４における遅延時間の方が大きい。従って、データ側駆動回路１０４の遅延時間が得られれば充分である場合は、ダミー回路２７をクロックドインバータ２７１、インバータ２７２、ＮＡＮＤ回路２７３、およびインバータ２７４のみによって構成することも考えられる。
【００７５】
４．５．以上の実施例及び変形例において、タイミング回路ブロック２０は、液晶パネルブロック１０とは別基板上に構成されることを前提に説明してきたが、タイミング回路ブロック２０も液晶パネルブロック１０の素子基板上に形成しても良い。
【００７６】
４．６．第２および第３実施形態においては電子機器の例として液晶プロジェクタ１１００とパーソナルコンピュータ１２００とを挙げたが、これら以外に各種の電子機器に液晶パネルを適用してもよいことは言うまでもない。
【００７７】
【発明の効果】
以上説明したようにこの発明によれば、データ側駆動回路あるいはダミー回路の遅延時間に基づいてクロック信号のタイミングを自動的に調節するから、高い画像品質を有しながら調整作業を簡略化できる。
【図面の簡単な説明】
【図１】 第１実施形態のタイミング回路ブロック２０のブロック図である。
【図２】 第２実施形態の液晶プロジェクタ１１００の平面図である。
【図３】 第３実施形態のパーソナルコンピュータ１２００の正面図である。
【図４】 従来の液晶表示装置および第１実施形態の液晶表示装置の全体ブロック図である。
【図５】 従来の液晶表示装置および第１実施形態の液晶表示装置のデータ側駆動回路１０４の回路図である。
【図６】 図５のタイミングチャートである。
【図７】 従来のタイミング回路ブロック２０のブロック図である。
【図８】 第１実施形態の変形例のブロック図である。
【図９】 第１実施形態の他の変形例のブロック図である。
【図１０】 第１実施形態の各部のタイミングチャートである。
【符号の説明】
１０ 液晶パネルブロック
２０ タイミング回路ブロック
２１ 発振回路
２２ カウンタ
２３ デコーダ
２５ レジスタ
２６ カウンタ
２７ ダミー回路
３０ データ処理ブロック
３２ 相展開回路
３４ 増幅・反転回路
１００ 画素部
１０４ データ側駆動回路
１０５ 走査側駆動回路
１０６ａ，ｂ，ｃ，…… サンプルホールドスイッチ（スイッチング素子）
１１０ａ，ｂ，ｃ，…… 走査信号線
１１２ａ，ｂ，ｃ，…… データ信号線
１１４ ＴＦＴ
１１６ 液晶セル
１２０，１３０，１４０，１５０ シフトレジスタ
１２１ａ クロックドインバータ
１２１ｂ インバータ
１２１ｃ クロックドインバータ
１２２ａ クロックドインバータ
１２２ｂ インバータ
１２２ｃ クロックドインバータ
１２３ａ クロックドインバータ
１３０，１４０，１５０ シフトレジスタ
１６０ａ，ｂ，ｃ，…… ＮＡＮＤ回路
１６２ａ，ｂ，ｃ，…… インバータ
１７０ プリチャージ回路
２７１ クロックドインバータ
２７２ インバータ
２７３ ＮＡＮＤ回路
２７４ インバータ
２７５ サンプルホールドスイッチ（スイッチング素子）
【発明の属する技術分野】
本発明は、液晶ディスプレイに用いて好適な駆動回路、この駆動回路により制御される表示装置および電子機器に関する。
【０００２】
【従来の技術】
従来の液晶表示装置の全体構成を図４を参照し説明する。この液晶表示装置は、電子機器例えば液晶プロジェクタのライトバルブとして用いられる液晶パネルであり、液晶パネルブロック１０と、タイミング回路ブロック２０と、データ処理ブロック３０とから構成されている。ブロック２０や３０は、同一のＩＣチップ上に形成されている。
【０００３】
タイミング回路ブロック２０は、各部で使用されるタイミング信号（詳細は後述する）を出力する。データ処理ブロック３０の内部において、３２は相展開回路であり、一系統の画像信号Ｄａｔａが入力されると、これをＮ相（図示の例ではＮ＝６）の画像データＤａｔａ１〜６に展開し出力する。なお、画像信号ＤａｔａをＮ相に展開する理由は、後述するサンプルホールドスイッチ１０６ａ〜ｆを介して各ＴＦＴ１１４のソース電極に画像データ信号を印加する時間を長くすることにより、サンプルホールド時間および液晶セル１１６の充電時間を確保するためである。
【０００４】
また、３４は増幅・反転回路であり、画像データＤａｔａ１〜６のうち反転が必要なものを反転させ、しかる後に適宜反転された画像データＤａｔａ１〜６を増幅し出力する。なお、反転周期は、パネル全体へのデータ信号の印加方式が走査線単位の極性反転、データ信号線単位の極性反転、画素単位の極性反転であるかに応じて、一水平走査期間あるいはドットクロック周期に設定される。
【０００５】
液晶パネルブロック１０においては、図４の行方向に沿って平行に配列された複数の走査信号線１１０ａ，ｂ，ｃ，……と、これらと直交する方向に沿って平行に配列された複数のデータ信号線１１２ａ，ｂ，ｃ，……とを有する画素部１００が形成されている。
【０００６】
図上で走査信号線１１０とデータ信号線１１２ａ，ｂ，ｃ，……の各交点に対応して、マトリクス状に画素が形成されている。各画素は、走査信号線１１０ａ，ｂ，ｃ，……にゲート電極が接続され、データ信号線１１２ａ，ｂ，ｃ，……にソース電極が接続されるＴＦＴ１１４と、ＴＦＴ１１４のドレイン電極に接続される画素電極（図示せず）と、画素電極に接続される保持容量（図示せず）とから成る。そして、画素電極と、これに対応する共通電極と、両電極間に挟まれた液晶層とにより、液晶セル１１６が構成される。
【０００７】
なお、液晶パネルは、上述したデータ信号線、走査信号線、ＴＦＴ、画素電極、および保持容量が形成されるガラス基板（素子基板）と、共通電極が形成されるガラス基板（対向基板）とを間隙を持って対向させ、その間隙に液晶を挟持させ、封入することにより構成される。
【０００８】
１０６ａ，ｂ，ｃ，……は素子基板上に形成されたＴＦＴから成るサンプルホールドスイッチであり、各データ信号線１１２に対応して設けられ、所定のホールド信号が供給されると、その時点における画像データＤａｔａ１〜６の電圧レベルを対応するデータ信号線１１２に出力する。
【０００９】
１０４はサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……を駆動制御するデータ側駆動回路であり、素子基板上に形成されて、画像データＤａｔａ１〜６に同期して各サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……に上記ホールド信号を供給する（詳細は後述する）。１０３はデータ線駆動回路を示す。１０５は走査側駆動回路であり、各走査信号線１１０ａ，ｂ，ｃ，……に対して走査信号を順次供給する。
【００１０】
ここで、走査信号が供給された走査信号線１１０ａ，ｂ，ｃ，……にゲート電極が接続されているＴＦＴ１１４はオン状態になる。そして、データ信号線１１２ａ，ｂ，ｃ，……画像データが供給されていると、該データ信号線にソース電極が接続されているＴＦＴ１１４を介して保持容量が充電される。すなわち、走査側駆動回路１０５による垂直走査とデータ側駆動回路１０４による水平走査との交点に対応する液晶セル１１６が充電されることになる。また、１７０はプリチャージ回路であり、各データ信号線１１２ａ，ｂ，ｃ，……に画像データが供給される直前、すなわち、一つ前の走査線の選択が終了して、新たな走査線が選択されて画素にデータ信号が供給されるまでの間に、各データ信号線にＴＦＴ１７０ａ，ｂ，ｃ，……を介してプリチャージ電圧を印加する。
【００１１】
プリチャージ回路１７０は、素子基板上に形成され、タイミング回路ブロック２０から供給されるプリチャージ・タイミング信号ＰＲを受けて、ＴＦＴ１７０ａ，ｂ，ｃ……を介して各データ信号線１１２ａ，ｂ，ｃ……にパネル外から供給されるプリチャージ電圧ＶＰを印加する。図４のプリチャージ回路の例はパネルを走査線単位の極性反転駆動した場合のものであり、電圧ＶＰは直後にデータ信号線に印加されるデータ信号の極性と同一極性の電圧に設定され、走査線毎にその極性が反転される。
【００１２】
次に、データ側駆動回路１０４の詳細を図５を参照し説明する。図において１２０，１３０，１４０，１５０はシフトレジスタであり、図６に示す共通の入力信号ＤＸがこれらシフトレジスタに供給される。ここで、入力信号ＤＸは、図６に示す通り、ドットクロックＤＣの「８」周期に渡って‘Ｈ’レベルになる信号である。また、クロック信号ＣＬＸ１〜ＣＬＸ４は、各々ドットクロックＤＣの「８」倍の周期を有し、クロック信号ＣＬＸ２〜ＣＬＸ４は、クロック信号ＣＬＸ１に対して、各々ドットクロックＤＣの「１」周期、「２」周期および「３」周期だけ位相が進んでいる。
【００１３】
図５に戻り、シフトレジスタ１２０においては、１２１ａはクロックドインバータであり、その信号入力端および制御入力端には、各々入力信号ＤＸおよびクロック信号ＣＬＸ１が供給される。従って、クロックドインバータ１２１ａの出力信号は、入力信号ＤＸおよびクロック信号ＣＬＸ１が共に‘Ｈ’レベルである半周期は‘Ｌ’レベルになり、クロック信号ＣＬＸ１が‘Ｌ’レベルである半周期はハイインピーダンス状態になる。
【００１４】
次に、１２１ｂはインバータであり、クロックドインバータ１２１ａの出力信号を反転する。従って、入力信号ＤＸおよびクロック信号ＣＬＸ１が共に‘Ｈ’レベルである半周期は、インバータ１２１ｂの出力信号は‘Ｈ’レベルになる。次に、１２１ｃはクロックドインバータであり、その信号入力端にはインバータ１２１ｂの出力信号が供給され、制御入力端にはクロック信号−ＣＬＸ１（ＣＬＸ１の反転信号）が供給される。
【００１５】
従って、クロック信号ＣＬＸ１および入力信号ＤＸが共に‘Ｈ’レベルである半周期は、クロックドインバータ１２１ｃの出力はハイインピーダンス状態になる。ここでクロック信号ＣＬＸ１が‘Ｌ’レベルになると、その時点におけるインバータ１２１ｂの出力信号がクロックドインバータ１２１ｃによって反転され、‘Ｌ’レベルの出力信号がインバータ１２１ｂに供給される。これにより、クロック信号ＣＬＸ１が‘Ｌ’レベルである半周期においても、インバータ１２１ｂから‘Ｈ’レベルの信号が出力される。
【００１６】
次に、クロック信号ＣＬＸ１が再び‘Ｈ’レベルになった時は入力信号ＤＸが‘Ｌ’レベルになるから、クロックドインバータ１２１ａの出力信号は‘Ｈ’レベルになり、インバータ１２１ｂの出力信号は‘Ｌ’レベルになる。従って、インバータ１２１ｂの出力信号（図６においてＳＲ１−ＯＵＴ１で示す）は、入力信号ＤＸと等しくなる。
【００１７】
次に、１２２ａはクロックドインバータであり、その信号入力端および制御入力端には、信号ＳＲ１−ＯＵＴ１およびクロック信号−ＣＬＸ１が各々供給される。これにより、信号ＳＲ１−ＯＵＴ１が‘Ｈ’レベルであってクロック信号ＣＬＸ１が‘Ｌ’レベルである半周期において、クロックドインバータ１２２ａの出力信号は‘Ｈ’レベルになり、他の期間はハイインピーダンスになる。換言すれば、クロックドインバータ１２２ａからはクロックドインバータ１２１ａの出力信号を半周期だけ遅延させた信号が出力される。
【００１８】
次に、１２２ｂはインバータ、１２２ｃはクロックドインバータ、１２３ａはクロックドインバータであり、各々インバータ１２１ｂ、クロックドインバータ１２１ｃ、と同様に接続されている。但し、クロックドインバータ１２１ｃおよびクロックドインバータ１２３ａには、反転されていないクロック信号ＣＬＸ１が供給される。これにより、インバータ１２２ｂの出力信号（図６においてＳＲ１−ＯＵＴ２で表わす）は、信号ＳＲ１−ＯＵＴ１に対して、クロック信号ＣＬＸ１の半周期だけ遅延した信号になる。
【００１９】
このように、クロックドインバータ１２１ａ、インバータ１２１ｂおよびクロックドインバータ１２１ｃはシフトレジスタ１２０の第１段目を形成し、クロックドインバータ１２２ａ、インバータ１２２ｂおよびクロックドインバータ１２２ｃは第２段目を形成する。そして、シフトレジスタ１２０の各段からは、入力信号ＤＸをクロック信号ＣＬＸ１の半周期づつ順次遅延させた信号が出力されることになる。
【００２０】
また、シフトレジスタ１３０，１４０，１５０はシフトレジスタ１２０と同様に構成され、クロック信号ＣＬＸ１に対して各々ドットクロックＤＣの「１」周期、「２」周期および「３」周期だけ位相が進んだクロック信号ＣＬＸ２〜ＣＬＸ４によって駆動される。この結果、シフトレジスタ１３０，１４０，１５０の各段の出力信号は、シフトレジスタ１２０の各段の出力信号に対して各々ドットクロックＤＣの「１」周期、「２」周期および「３」周期だけ位相が進んだものになる。従って、これらシフトレジスタの格段の出力信号は、図６の信号ＳＲ１−ＯＵＴ１〜ＳＲ３−ＯＵＴ２に示すように、入力信号ＤＸをドットクロックＤＣの一周期づつ遅延させた信号に等しくなる。
【００２１】
次に、１６０ａ，ｂ，ｃ，……はＮＡＮＤ回路であり、各シフトレジスタの各段の出力信号と、ドットクロックＤＣの「４」周期遅れた出力信号（例えば、信号ＳＲ１−ＯＵＴ１と信号ＳＲ１−ＯＵＴ２）とのＮＡＮＤ演算を行う。また、１６２ａ，ｂ，ｃ，……はインバータであり、ＮＡＮＤ回路１６０ａ，ｂ，ｃ，……の信号を反転し、各々信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……を出力する。
【００２２】
この結果、図６に示すように、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……は、各出力信号ＳＲ１−ＯＵＴ１、ＳＲ２−ＯＵＴ１、ＳＲ３−ＯＵＴ１、……と、各々に対して「４」周期遅れた出力信号との論理積に等しくなり、各々ドットクロックＤＣの「４」周期幅のパルス幅を有し、ドットクロックＤＣの「１」周期づつ順次遅延させた信号になる。そして、これらの信号がホールド信号としてサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……に供給されることにより、画像データＤａｔａ１〜６がサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にホールドされることになる。
【００２３】
次に、タイミング回路ブロック２０の構成を図７を参照し説明する。図において２１は発振回路であり、ドットクロックＤＣの数倍の周波数を有するクロック信号ＯＳＣＩを出力する。２２はカウンタであり、水平同期信号ＨＳＹＮＣの立上りに同期してリセットされ、リセットされた後はクロック信号ＯＳＣＩのパルス数をカウントする。カウンタ２２には、リセットされた際のカウント値の初期値を入力する初期値入力端ＩＮＩＴが設けられている。２４はロータリーエンコーダであり、製造者またはユーザによって操作され、この初期値を設定する。２３はデコーダであり、カウンタ２２の出力値をデコードして、上述したドットクロックＤＣ、入力信号ＤＸおよびクロック信号ＣＬＸ１〜ＣＬＸ４の他、各種のタイミング信号を出力する。
【００２４】
【発明が解決しようとする課題】
ところで、図５に示した回路においては画像信号Ｄａｔａを「６」相に展開したにも拘らず、サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけるサンプルホールド時間はドットクロックＤＣの「４」倍に留まっており、スイッチング素子１０６においてデータ信号の充分なサンプリングができず、不充分な電圧のまま画素に供給されてしまうため充分なコントラスト比が得られない。これは、単にサンプルホールド時間を延長することは容易である（例えば各ＮＡＮＤ回路１６０ａ，ｂ，ｃ，……に対して、シフトレジスタのある出力信号と、ドットクロックＤＣの「３」周期または「２」周期遅延した出力信号とを供給すれば、サンプルホールド時間はドットクロックＤＣの「５」倍または「６」倍になる）が、このように構成すると、タイミング調整の頻度が高くなるからである。
【００２５】
この理由を以下説明しておく。図６においては、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……の立上りまたは立下がりタイミングはクロック信号ＣＬＸ１〜ＣＬＸ４の立上りまたは立下がりタイミングと一致しているが、実際は各ゲート回路が遅延時間を有するため、これらのタイミングは一致しない。
【００２６】
例えば、図５の回路をＴＦＴ（薄膜トランジスタ）によって構成すると、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……の遅延時間は、「５０〜２００」ｎｓｅｃ程度である。この遅延時間は半導体製造プロセスにおける環境によってばらつき、温度による変化や経年変化も大きい。従って、サンプルホールド時間をドットクロックＤＣの「５」倍あるいは「６」倍まで延長すると、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……のタイミングの誤差によって、意図しない画像データがホールドされる虞がある。
【００２７】
例えば、図４のような構成においては、本来はサンプルホールドスイッチ１０６ａによってホールドされるべき画像データがサンプルホールドスイッチ１０６ｇによってホールドされるようなことが考えられる。このような不具合が発生すると、液晶パネルブロック１０に表示される画像にはゴーストが発生する。従って、かかる事態を回避するために、製造者およびユーザは、必要に応じてデータ側駆動回路１０４のタイミング調整を行う必要があった。すなわち、画面を見ながらロータリーエンコーダ２４を操作して最適なポイントを探さなければならず、煩雑であった。
【００２８】
以上のように、従来の液晶ディスプレイの駆動回路においては、サンプルホールド時間を長く確保しようとするとタイミング調整の頻度が高くなり、調整の頻度を下げようとするとサンプルホールド時間を短くせざるを得ずコントラスト比が低下し、画像品質が劣化する。
【００２９】
この発明は上述した事情に鑑みてなされたものであり、高い画像品質を有しながら調整作業を簡略化できる駆動回路、表示装置および電子機器を提供することを目的としている。
【００３０】
【課題を解決するための手段】
上記課題を解決するため請求項１記載の構成にあっては、データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線に所定の走査信号が供給されると対応するデータ信号線のデータ信号が供給される画素とを具備する表示装置を駆動する駆動装置であって、入力信号を順次伝送するシフトレジスタと、該シフトレジスタの各段の出力信号に基づいて制御されるスイッチング素子を有し、所定のクロック信号に同期して前記データ信号を前記スイッチング素子を介して前記データ信号線に供給するデータ線駆動回路と、前記シフトレジスタの少なくとも１段分の回路と該回路の出力信号に基づいて制御されるスイッチング素子とから構成され、前記データ線駆動回路の少なくとも一部の回路を模擬するダミー回路と、前記ダミー回路の遅延時間を測定し、この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路とを具備することを特徴とする。
【００３３】
また、請求項２記載の構成にあっては、データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線から所定の走査信号が供給されるとともに、対応するデータ信号線からデータ信号が供給される画素とを具備する表示装置を駆動する駆動回路であって、前記データ信号線に対してプリチャージ電圧を印加するプリチャージ回路と、入力信号を順次伝送するシフトレジスタと、このシフトレジスタの各段の出力信号のタイミングにより制御されるスイッチング素子とを有し、所定のクロック信号に同期して前記データ信号を対応するデータ信号線に供給するデータ線駆動回路と、前記シフトレジスタに入力信号が供給されてから、前記スイッチング素子の入力端に前記データ信号線に印加されたプリチャージ電圧が現れるまでの時間を前記データ線駆動回路の遅延時間として測定する遅延時間測定回路と、この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路とを具備することを特徴とする。
【００３４】
さらに、請求項３記載の構成にあっては、請求項２記載の駆動回路において、前記データ線駆動回路および前記プリチャージ回路は同一基板上に形成されたことを特徴とする。
【００３５】
また、請求項４記載の構成にあっては、データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線から所定の走査信号が供給されるとともに、対応するデータ信号線からデータ信号が供給される画素とを具備する表示装置を駆動する駆動回路であって、入力信号を順次伝送するシフトレジスタと、このシフトレジスタの各段の出力信号のタイミングにより制御されるスイッチング素子とを有し、所定のクロック信号に同期して前記データ信号を前記スイッチング素子を介して前記データ信号線に供給するデータ線駆動回路と、前記データ信号線から前記データ信号が出力される引き出し線と、前記シフトレジスタに入力信号が供給されてから、前記データ信号線から前記引き出し線にデータ信号が出力されるまでの時間を前記データ線駆動回路の遅延時間として測定する遅延時間測定回路と、この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路とを具備することを特徴とする。
【００３６】
また、請求項５記載の構成にあっては、請求項１ないし４の何れかに記載の駆動回路を有することを特徴とする。
【００３７】
また、請求項６記載の構成にあっては、請求項５記載の表示装置を有することを特徴とする。
【００３８】
【発明の実施の形態】
１．第１実施形態
次に、本発明の第１実施形態の液晶パネルについて説明する。第１実施形態の全体構成は図４と同様である。また、データ側駆動回路１０４の構成も図５に示したものと同様であるが、高いコントラスト比を得るために、サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけるサンプルホールド時間はドットクロックＤＣの「６」倍に設定されている（例えば図６における信号ＳＬ１−Ｄａｔａ１に代えて、信号ＳＲ１−ＯＵＴ１と信号ＳＲ３−ＯＵＴ１との論理積をとったものが用いられる）。
【００３９】
また、タイミング回路ブロック２０として、図７のものに代えて図１に示すものが用いられる。なお、図において図７の各部に対応する部分には同一の符号を付しその説明を省略する。
【００４０】
図において２６はカウンタであり、そのＳＴＡＲＴ入力端における信号が‘Ｈ’レベルに立上ると、クロック信号ＯＳＣＩのカウントを開始するとともに、ＳＴＯＰ入力端における信号が‘Ｈ’レベルに立上ると、カウントを終了させる。
また、２５はレジスタ等の記憶手段であり、垂直同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント結果をラッチする。
【００４１】
２７は液晶パネルブロック１０の素子基板上にデータ線駆動回路１０３の各素子と同一工程で形成され、データ線駆動回路１０３を模擬してそこでの回路の遅延時間を検出するためのダミー回路であり、データ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の「１」段あたりの構成と同様に構成されている。すなわち、ダミー回路２７は、クロックドインバータ１２１ａ等に対応するクロックドインバータ２７１と、インバータ１２１ｂ等に対応するインバータ２７２と、ＮＡＮＤ回路１６０ａ等に対応するＮＡＮＤ回路２７３と、インバータ１６２ａに対応するインバータ２７４と、サンプルホールドスイッチ１０６ａ等に対応するサンプルホールドスイッチ２７５とから構成されている。
【００４２】
また、サンプルホールドスイッチ２７５の入力端には電源電圧ＶDDが印加され、出力端はカウンタ２６のＳＴＯＰ入力端に接続されている。そして、カウンタ２６のＳＴＡＲＴ入力端およびクロックドインバータ２７１の入力端には入力信号ＤＸが供給される。ダミー回路２７を構成するＴＦＴ等の素子は、データ線駆動回路１０３の対応する回路素子と同一のサイズ（ＴＦＴの場合は同一のチャンネル長、チャンネル幅を有する）となるように構成されている。すなわち、両者を同一プロセス及び同一構成として、実質的に同一特性とすることが望ましい。
【００４３】
また、このダミー回路２７は、基板上での素子特性のバラツキによらずデータ線駆動回路１０３と同等の遅延時間を得るためにデータ線駆動回路１０３の近傍の素子基板上に設けるとよい。
【００４４】
次に、本実施形態の動作を説明する。
【００４５】
まず、水平同期信号ＨＳＹＮＣが立上ると、カウンタ２２がリセットされ、レジスタ２５の内容に基づいてカウント値の初期値が設定される。以後、クロック信号ＯＳＣＩが立上る毎にカウント結果がインクリメントされつつデコーダ２３に供給される。デコーダ２３にあっては、従来技術のものと同様に、図６に示すドットクロックＤＣ、入力信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４が生成され、これらがデータ側駆動回路１０４に供給される。これにより、サンプルホールドスイッチ１０６ａが駆動される。
【００４６】
また、画像信号Ｄａｔａは相展開回路３２において「６」相の画像データＤａｔａ１〜６に展開され、増幅・反転回路３４を介して各サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の入力端に供給される。これにより、画像データＤａｔａ１〜６がサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にラッチされ、画素部１００に画像が表示される。
【００４７】
一方、入力信号ＤＸが‘Ｈ’レベルに立上ると、カウンタ２６においてクロック信号ＯＳＣＩのカウントが開始される。この入力信号ＤＸはクロックドインバータ２７１、インバータ２７２、ＮＡＮＤ回路２７３、およびインバータ２７４を介して「４」回反転されつつ遅延され、サンプルホールドスイッチ２７５の制御入力端に供給される。そして、さらにサンプルホールドスイッチ２７５の動作時間が経過した後、電源電圧ＶDDがカウンタ２６のＳＴＯＰ入力端に印加されるから、カウンタ２６におけるカウント動作が終了する。ここで、入力信号ＤＸと、ダミー回路２７の出力信号と、カウンタ２６のカウント値との関係を図１０（ｂ）〜（ｄ）に示す。
【００４８】
以上の動作が、各水平走査周期毎に繰返される。そして、「１」フィールド（又は１フレーム）分の水平走査が終了し、垂直同期信号ＶＳＹＮＣがレジスタ２５に供給されると、カウンタ２６のカウント結果（すなわち前のフィールド（フレーム）における最後の水平走査期間におけるカウント結果）がレジスタ２５にラッチされる。これにより、以後水平同期信号ＨＳＹＮＣがカウンタ２２に供給された際に、このカウント結果がカウンタ２２におけるカウントの初期値としてプリセットされる。
【００４９】
ところで、ダミー回路２７はデータ側駆動回路１０４と同一の基板上に同一プロセスで形成されているから、データ側駆動回路１０４の各段およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……とほぼ同一の遅延時間を有している。カウンタ２６におけるカウント結果はこの遅延時間を示すものであり、このカウント結果に基づいてカウンタ２２における初期値がプリセットされるから、デコーダ２３から出力されるドットクロックＤＣ、入力信号ＤＸ、およびクロック信号ＣＬＸ１〜ＣＬＸ４等のタイミング信号は、該カウント結果に相当する時間だけ早いタイミングで出力されることになる。
【００５０】
換言すれば、カウンタ２２の初期値が「０」であったと仮定した場合の信号ＤＸの波形が図１０（ｆ）に示すようなものであれば、カウンタ２６のカウント結果に応じてカウンタ２２の初期値が設定された場合の信号ＤＸの波形は同図（ｇ）に示すようになる。
【００５１】
この結果、データ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……における遅延時間が補償される。そもそも画像データＤａｔａ１〜６は、クロック信号ＯＳＣＩに同期したドットクロック周波数で伝送されてくるので、上記遅延時間は、画像データＤａｔａ１〜６のサンプリングタイミングずれにつながっていたが、これが補償されることにより、サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけるサンプルホールドのタイミングは、画像データＤａｔａ１〜６の伝送タイミングにほぼ正確に一致する。また、温度変化等によってデータ側駆動回路１０４あるいはサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の遅延時間が変化したとしても、同一基板上のダミー回路２７の遅延時間も同様に変化する筈であるから、直ちにカウンタ２６のカウント結果に反映される。
【００５２】
なお、カウンタ２６のカウント結果を水平同期信号ＨＳＹＮＣ毎ではなく垂直同期信号ＶＳＹＮＣ毎ににカウンタ２２に反映している理由は、ダミー回路２７の遅延時間がカウント値の変化する閾値付近である場合は水平走査毎にカウント結果がばらつくので、水平走査毎にＤＸのタイミングを変更して、走査タイミングが変わることが、画面上にちらつきの生じる原因になりかねないからである。
【００５３】
なお、発振回路２１は、フェーズロックト・ループ（ＰＬＬ）として構成し、水平同期信号ＨＳＹＮＣ，垂直同期信号ＶＳＹＮＣもクロック信号ＯＳＣＩをカウントして、形成することが好ましい。
【００５４】
なお、上記図１においてはデータ線駆動回路１０３の一段分のダミー回路２７を設けて一段分の遅延時間を測定したが、本発明はこれに限定されるものではなく複数段分の遅延を測定することができる。例えば、シフトレジスタ２段分の遅延を測定する場合、サンプルホールドスイッチ１０６ｅまでの遅延時間を測定することになる。この場合、クロックドインバータ１２１ａ，インバータ１２１ｂ，クロックドインバータ１２２ａ、インバータ１２２ｂに対応してこれらを模擬する４段のインバータを、図１のインバータ２７１に置き換えて設けることになる。
【００５５】
この場合、ダミーのクロックドインバータはデータ側駆動回路と同様にクロックＣＬＸ１を入力されるクロックドインバータとして構成するとよい。また、カウンタ２６の計算結果は、クロックＣＬＸ１を入力するシフトレジスタの２段目の出力による遅延を測定するものであるから、クロックＣＬＸ１の半周期を差し引いた計算結果を２分の１として、カウンタ２２にプリセットされることになる。
【００５６】
２．第２実施形態
次に、第１実施形態の液晶パネルを液晶プロジェクタに適用した例を図２を参照し説明する。
【００５７】
図において１１００は液晶プロジェクタであり、その内部に白色光源のランプユニット１１０２が設けられている。ランプユニット１１０２から射出された投写光はライトガイド１１０４内の複数のミラー１１０６，１１０６，……および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、それぞれの原色に対応付けられた３枚の液晶パネル１１１０Ｒ，１１１０Ｇおよび１１１０Ｂに照射され、各液晶パネルがライトバルブとして入射する色光を画像信号に応じて変調する。
【００５８】
液晶パネル１１１０Ｒ，１１１０Ｇおよび１１１０Ｂの構成は第１実施形態において説明した通りである。第１実施形態にて説明したタイミング回路ブロック２０は３つの液晶パネル１１１０Ｒ，１１１０Ｇ，１１１０Ｂに共通して設け、３つのうち一つの液晶パネルのダミー回路２７からの遅延時間を測定するとよい。なぜなら、３つの液晶パネルは同一工程で作られるものであり、製造バラツキによる遅延時間のずれはわずかであるので、タイミング回路ブロック２０を共通して使用できる。
【００５９】
但し、３つの液晶パネルの使用環境が異なって（周辺温度が異なる）、液晶パネルの特性が互いにバラツク場合は、各々の液晶パネルにタイミング回路ブロック２７を設けて別々にタイミング調整するとよい。さて、これら液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２においては、レッド（Ｒ）およびブルー(Ｂ)の光が「９０°」曲げられ、グリーン（Ｇ）の光は直進する。従って、各色の画像が合成され、投写レンズ１１１４を介して、スクリーン等にカラー画像が投写される。
【００６０】
３．第３実施形態
次に、第１実施形態の液晶パネルをパーソナルコンピュータに適用した例を図３を参照し説明する。
【００６１】
図においてパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶ディスプレイ１２０６とから構成されている。液晶ディスプレイ１２０６は、第１実施形態の液晶パネルにカラーフィルタとバックライトとを付加することにより、構成されている。
【００６２】
４．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
【００６３】
４．１．上記各実施形態においては、垂直同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント結果をレジスタ２５にラッチしたが、ラッチするタイミングは垂直同期信号ＶＳＹＮＣ以外の種々のタイミングを採用してもよい。例えば、１０秒間隔、１分間隔でラッチしてもよい。
【００６４】
４．２．上記各実施形態においては、データ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の遅延時間を求めるためにダミー回路２７を用いた。しかし、例えば帰線期間内にデータ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……自体の遅延時間を測定し、この結果に基づいてレジスタ２５の内容をセットしてもよい。
【００６５】
この実施形態の変形例を図８に示す。図８においては、カウンタ２６のカウント停止ＳＴＯＰには一段目のデータ線１１２ａの電位を途中で抜き出して入力している。垂直帰線期間中に発生された入力信号ＤＸはデータ側駆動回路１０４のシフトレジスタをクロック信号ＣＬＸによって伝送される。その結果、ＮＡＮＤ１６０ａ、インバータ１６２ａを介してサンプリングタイミング信号ＳＬ１−Ｄａｔａ１が出力され、サンプルホールドスイッチ１０６ａがＯＮして画像信号Ｄａｔａ１がデータ線１１２ａに出力される。
【００６６】
一方、カウンタ２６ではＤＸによりカウント開始されており、データ線１１２ａからパネル外部に取り出されたＤａｔａ１によりカウント停止する。カウンタ２６のカウント結果はレジスタ２５にラッチされ、次のフィールド（又はフレーム）における遅延時間の補償用に用いるために、カウンタ２２の初期値としてプリセットされる。なお、レジスタ２５でのラッチタイミングは、垂直同期信号ＶＳＹＮＣの発生からカウンタ２６がカウント停止するまでの期間以上経過後に、カウンタ２６の結果をラッチする。
【００６７】
このような構成によれば、ダミー回路２７を設けることなく、垂直期間中に遅延時間を測定できる。また、通常、液晶パネルの画素領域の周辺（上下左右のそれぞれ）の近い数画素分はダミー画素として表示に寄与しないようにされる。従って、データ線１０２ａはダミー画素につながったダミーのデータ線となる。このデータ線１０２ａに遅延時間測定のために引き出し線を付加しても表示は影響しない。
【００６８】
なお、入力信号ＤＸはクロック信号ＯＳＣＩの出力をカウントして出力されるパルスであるため垂直帰線期間中でも発生されている。しかし、走査開始の入力信号ＤＹが走査側駆動回路に出力されないので走査信号が出力されない。よって、垂直走査期間中はデータ線駆動回路は動作するが表示が書き換えられるわけではない。
【００６９】
また、他のデータ線の出力を取り出して遅延時間測定することもできる。すなわち、第１実施形態と同様に、サンプルホールドスイッチ１０６ｅの出力を取り出して遅延測定する場合、カウンタ２６はデータ線１１２ｅから出力を取り出してカウント停止する。カウント結果は、同様に、クロック信号ＣＬＸ１の半周期分を差し引き、１／２した値をカウンタ２２にプリセットする。」
４．３．さらに、帰線期間内にデータ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……自体の遅延時間を測定し、この結果に基づいてレジスタ２５の内容をセットする実施形態を説明する。
【００７０】
この実施形態の変形例を図９に示す。図９においては、カウンタ２６のカウント停止ＳＴＯＰには、プリチャージ回路１７０においてデータ線１１２ａに印加されたプリチャージ電圧がサンプルホールドスイッチ１０６ａを介して相展開した画像信号Ｄａｔａ１に現れたタイミングを抜き出して入力している。垂直復帰線期間中に発生された入力信号ＤＸはデータ側駆動回路１０４のシフトレジスタをクロック信号ＣＬＸによって伝送される。
【００７１】
その結果、ＮＡＮＤ１６０ａ、インバータ１６２ａを介してサンプリングタイミング信号ＳＬ１−Ｄａｔａ１が出力される。一方、ＤＸの発生前に、プリチャージタイミング信号ＰＲによりＯＮされたＴＦＴ１７０ａを介してプリチャージ電圧ＶＰがデータ線１１２ａには印加されている。従って、垂直帰線期間にはＤａｔａ１には画像信号は出力されていないので、スイッチ１０６ａがＯＮするとＤａｔａ１にはプリチャージ電圧が逆流して出力される。
【００７２】
また、カウンタ２６ではＤＸによりカウント開始されており、パネル外部に取り出されたＤａｔａ１によりカウント停止する。カウンタ２６のカウント結果はレジスタ２５にラッチされ、次のフィールド（又はフレーム）における遅延時間の補償用に用いるために、カウンタ２２の初期値としてプリセットされる。なお、レジスタ２５でのラッチタイミングは、垂直同期信号ＶＳＹＮＣの発生からカウンタ２６がカウント停止するまでの期間以上経過後に、カウンタ２６の結果をラッチする。
【００７３】
このような構成によれば、ダミー回路２７を設けることなく、垂直帰線期間中に遅延時間を測定できる。なお、通常、液晶パネルの画素領域の周辺（上下左右のぞれぞれ）の近い数画素分はダミー画素として表示に寄与しないようにされる。従って、データ線１０２ａはダミー画素につながったダミーのデータ線となる。このデータ線１０２ａを遅延時間測定のために用いても表示には影響しない。
【００７４】
４．４．図４の構成においてはデータ側駆動回路１０４およびサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の双方において遅延が生じるが、この中でサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……における遅延時間よりもデータ側駆動回路１０４における遅延時間の方が大きい。従って、データ側駆動回路１０４の遅延時間が得られれば充分である場合は、ダミー回路２７をクロックドインバータ２７１、インバータ２７２、ＮＡＮＤ回路２７３、およびインバータ２７４のみによって構成することも考えられる。
【００７５】
４．５．以上の実施例及び変形例において、タイミング回路ブロック２０は、液晶パネルブロック１０とは別基板上に構成されることを前提に説明してきたが、タイミング回路ブロック２０も液晶パネルブロック１０の素子基板上に形成しても良い。
【００７６】
４．６．第２および第３実施形態においては電子機器の例として液晶プロジェクタ１１００とパーソナルコンピュータ１２００とを挙げたが、これら以外に各種の電子機器に液晶パネルを適用してもよいことは言うまでもない。
【００７７】
【発明の効果】
以上説明したようにこの発明によれば、データ側駆動回路あるいはダミー回路の遅延時間に基づいてクロック信号のタイミングを自動的に調節するから、高い画像品質を有しながら調整作業を簡略化できる。
【図面の簡単な説明】
【図１】 第１実施形態のタイミング回路ブロック２０のブロック図である。
【図２】 第２実施形態の液晶プロジェクタ１１００の平面図である。
【図３】 第３実施形態のパーソナルコンピュータ１２００の正面図である。
【図４】 従来の液晶表示装置および第１実施形態の液晶表示装置の全体ブロック図である。
【図５】 従来の液晶表示装置および第１実施形態の液晶表示装置のデータ側駆動回路１０４の回路図である。
【図６】 図５のタイミングチャートである。
【図７】 従来のタイミング回路ブロック２０のブロック図である。
【図８】 第１実施形態の変形例のブロック図である。
【図９】 第１実施形態の他の変形例のブロック図である。
【図１０】 第１実施形態の各部のタイミングチャートである。
【符号の説明】
１０ 液晶パネルブロック
２０ タイミング回路ブロック
２１ 発振回路
２２ カウンタ
２３ デコーダ
２５ レジスタ
２６ カウンタ
２７ ダミー回路
３０ データ処理ブロック
３２ 相展開回路
３４ 増幅・反転回路
１００ 画素部
１０４ データ側駆動回路
１０５ 走査側駆動回路
１０６ａ，ｂ，ｃ，…… サンプルホールドスイッチ（スイッチング素子）
１１０ａ，ｂ，ｃ，…… 走査信号線
１１２ａ，ｂ，ｃ，…… データ信号線
１１４ ＴＦＴ
１１６ 液晶セル
１２０，１３０，１４０，１５０ シフトレジスタ
１２１ａ クロックドインバータ
１２１ｂ インバータ
１２１ｃ クロックドインバータ
１２２ａ クロックドインバータ
１２２ｂ インバータ
１２２ｃ クロックドインバータ
１２３ａ クロックドインバータ
１３０，１４０，１５０ シフトレジスタ
１６０ａ，ｂ，ｃ，…… ＮＡＮＤ回路
１６２ａ，ｂ，ｃ，…… インバータ
１７０ プリチャージ回路
２７１ クロックドインバータ
２７２ インバータ
２７３ ＮＡＮＤ回路
２７４ インバータ
２７５ サンプルホールドスイッチ（スイッチング素子）
Claims (8)
- データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線から所定の走査信号が供給されるとともに、対応するデータ信号線からデータ信号が供給される画素とを具備する表示装置を駆動する駆動装置であって、
入力信号を順次伝送するシフトレジスタと、該シフトレジスタの各段の出力信号に基づいて制御されるスイッチング素子とを有し、所定のクロック信号に同期して前記データ信号を前記スイッチング素子を介して前記データ信号線に供給するデータ線駆動回路と、
前記シフトレジスタの少なくとも１段分の回路と該回路の出力信号に基づいて制御されるスイッチング素子とを模擬するダミー回路と、
前記ダミー回路において前記データ線駆動回路の遅延時間を測定し、
この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路と
を具備することを特徴とする駆動回路。 - データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線から所定の走査信号が供給されるとともに、対応するデータ信号線からデータ信号が供給される画素とを具備する表示装置を駆動する駆動回路であって、
前記データ信号線に対してプリチャージ電圧を印加するプリチャージ回路と、
入力信号を順次伝送するシフトレジスタと、このシフトレジスタの各段の出力信号のタイミングにより制御されるスイッチング素子とを有し、所定のクロック信号に同期して前記データ信号を対応するデータ信号線に供給するデータ線駆動回路と、
前記シフトレジスタに入力信号が供給されてから、前記スイッチング素子の入力端に前記データ信号線に印加されたプリチャージ電圧が現れるまでの時間を前記データ線駆動回路の遅延時間として測定する遅延時間測定回路と、
この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路と
を具備することを特徴とする駆動回路。 - 前記データ線駆動回路および前記プリチャージ回路は同一基板上に形成されたことを特徴とする請求項２記載の駆動回路。
- データ信号が供給される複数のデータ信号線と、前記データ信号線と交差する複数の走査信号線と、前記データ信号線と前記走査信号線の交差に対応してマトリクス状に設けられ、対応する走査信号線から所定の走査信号が供給されるとともに、対応するデータ信号線からデータ信号が供給される画素とを具備する表示装置を駆動する駆動回路であって、
入力信号を順次伝送するシフトレジスタと、このシフトレジスタの各段の出力信号のタイミングにより制御されるスイッチング素子とを有し、所定のクロック信号に同期して前記データ信号を前記スイッチング素子を介して前記データ信号線に供給するデータ線駆動回路と、
前記データ信号線から前記データ信号が出力される引き出し線と、
前記シフトレジスタに入力信号が供給されてから、前記データ信号線から前記引き出し線にデータ信号が出力されるまでの時間を前記データ線駆動回路の遅延時間として測定する遅延時間測定回路と、
この測定した遅延時間に基づいて前記クロック信号のタイミングを調整するタイミング調整回路と
を具備することを特徴とする駆動回路。 - 請求項１乃至４の何れかに記載の駆動回路を有することを特徴とする表示装置。
- 請求項５記載の表示装置を有することを特徴とする電子機器。
- 請求項１乃至４の何れかに記載の駆動回路を有することを特徴とする液晶ライトバルブ。
- 光源と該光源から射出された光を変調する請求項７に記載の液晶ライトバルブと、該ライトバルブにより変調され光を投写する手段とを有する液晶プロジェクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28715497A JP3704911B2 (ja) | 1997-10-20 | 1997-10-20 | 駆動回路、表示装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28715497A JP3704911B2 (ja) | 1997-10-20 | 1997-10-20 | 駆動回路、表示装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11119746A JPH11119746A (ja) | 1999-04-30 |
| JP3704911B2 true JP3704911B2 (ja) | 2005-10-12 |
Family
ID=17713784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28715497A Expired - Lifetime JP3704911B2 (ja) | 1997-10-20 | 1997-10-20 | 駆動回路、表示装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3704911B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4099913B2 (ja) * | 1999-12-09 | 2008-06-11 | セイコーエプソン株式会社 | 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器 |
| JP2002108299A (ja) * | 2000-09-29 | 2002-04-10 | Sony Corp | 画像表示装置、液晶表示装置および液晶プロジェクタ |
| JP3843784B2 (ja) * | 2001-08-22 | 2006-11-08 | セイコーエプソン株式会社 | 電気光学装置、その駆動方法および駆動回路、電子機器 |
| KR20030084020A (ko) * | 2002-04-24 | 2003-11-01 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법 |
| JP4055536B2 (ja) * | 2002-09-30 | 2008-03-05 | ソニー株式会社 | 表示装置およびその制御方法、並びに投写型表示装置 |
| US7151538B2 (en) * | 2003-02-28 | 2006-12-19 | Sony Corporation | Display device and projection type display device |
| JP2004361919A (ja) * | 2003-05-12 | 2004-12-24 | Seiko Epson Corp | 電気光学パネルの駆動回路、並びにこれを備えた電気光学装置及び電子機器 |
| JP2005148557A (ja) * | 2003-11-18 | 2005-06-09 | Sony Corp | 表示装置および投射型表示装置 |
| KR100687349B1 (ko) | 2004-04-30 | 2007-02-27 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정모듈의 오동작시 자동 복구방법 |
| JP2006251122A (ja) * | 2005-03-09 | 2006-09-21 | Seiko Epson Corp | 液晶パネルの駆動装置および画像表示装置 |
| JP5007495B2 (ja) * | 2005-07-21 | 2012-08-22 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP4577143B2 (ja) * | 2005-08-05 | 2010-11-10 | ソニー株式会社 | 表示装置 |
| TW200719310A (en) | 2005-08-05 | 2007-05-16 | Sony Corp | Display device |
| US8866717B2 (en) | 2005-08-18 | 2014-10-21 | Japan Display, Inc. | Display device and drive method providing improved signal linearity |
| JP5072489B2 (ja) | 2007-08-30 | 2012-11-14 | 株式会社ジャパンディスプレイウェスト | 表示装置およびその駆動方法、電子機器 |
| TWI390279B (zh) | 2007-08-30 | 2013-03-21 | Japan Display West Inc | 顯示裝置及電子設備 |
| JP5137744B2 (ja) | 2007-08-30 | 2013-02-06 | 株式会社ジャパンディスプレイウェスト | 表示装置およびその駆動方法、電子機器 |
| JP4375463B2 (ja) | 2007-08-31 | 2009-12-02 | ソニー株式会社 | 表示装置及び表示方法 |
-
1997
- 1997-10-20 JP JP28715497A patent/JP3704911B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH11119746A (ja) | 1999-04-30 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040712 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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