JP2002108299A - 画像表示装置、液晶表示装置および液晶プロジェクタ - Google Patents
画像表示装置、液晶表示装置および液晶プロジェクタInfo
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- JP2002108299A JP2002108299A JP2000299915A JP2000299915A JP2002108299A JP 2002108299 A JP2002108299 A JP 2002108299A JP 2000299915 A JP2000299915 A JP 2000299915A JP 2000299915 A JP2000299915 A JP 2000299915A JP 2002108299 A JP2002108299 A JP 2002108299A
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Abstract
(57)【要約】
【課題】 書き込みタイミング信号と映像信号との位相
関係の調整を、サンプル／ホールドパルスの位相の巡回
によって行うと画像の位置も動くことになる。 【解決手段】 画素がマトリクス状に配列されてなる画
素部に対して、複数の画素ずつ同時に映像信号を書き込
む方式の画像表示装置において、タイミングジェネレー
タ２３から、映像信号のサンプル／ホールド処理および
並列化処理を行うサンプル／ホールド回路１７に対して
基準信号を供給するとともに、映像信号の書き込みのた
めのスイッチパルスの発生基準となる水平スタートパル
スＨＳＴおよび水平クロックパルスＨＣＫをＬＣＤパネ
ル１６に供給する。そして、タイミングジェネレータ２
３では、水平スタートパルスＨＳＴおよび水平クロック
パルスＨＣＫの位相を調整することで、映像信号とスイ
ッチパルスとの位相関係を、映像信号の表示位置を変え
ることなく変化させる。
関係の調整を、サンプル／ホールドパルスの位相の巡回
によって行うと画像の位置も動くことになる。 【解決手段】 画素がマトリクス状に配列されてなる画
素部に対して、複数の画素ずつ同時に映像信号を書き込
む方式の画像表示装置において、タイミングジェネレー
タ２３から、映像信号のサンプル／ホールド処理および
並列化処理を行うサンプル／ホールド回路１７に対して
基準信号を供給するとともに、映像信号の書き込みのた
めのスイッチパルスの発生基準となる水平スタートパル
スＨＳＴおよび水平クロックパルスＨＣＫをＬＣＤパネ
ル１６に供給する。そして、タイミングジェネレータ２
３では、水平スタートパルスＨＳＴおよび水平クロック
パルスＨＣＫの位相を調整することで、映像信号とスイ
ッチパルスとの位相関係を、映像信号の表示位置を変え
ることなく変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像表示装置、液
晶表示装置および液晶プロジェクタに関し、特に画素が
マトリクス状に配列されてなる表示部に対して複数画素
ずつ同時に映像信号を書き込む方式を採る画像表示装
置、液晶表示装置および液晶プロジェクタに関する。
晶表示装置および液晶プロジェクタに関し、特に画素が
マトリクス状に配列されてなる表示部に対して複数画素
ずつ同時に映像信号を書き込む方式を採る画像表示装
置、液晶表示装置および液晶プロジェクタに関する。
【０００２】
【従来の技術】近年、画像表示装置、例えば液晶表示装
置（ＬＣＤ;Liquid Crystal Display）においては、そ
の信号処理系としてゲートアレイのＭＯＳプロセスで構
成されるデジタル信号処理（ＤＳＰ；Digital Signal P
rocessor）ＩＣを用いるのが一般的となっている。この
デジタル信号処理ＩＣで所定の信号処理がなされたデジ
タルデータは、Ｄ／Ａ（デジタル／アナログ）コンバー
タでアナログ信号に変換された後、ＬＣＤドライバを介
してＬＣＤパネルに与えられることになる。ＬＣＤパネ
ルには、液晶セルを含む画素がマトリクス状に配列され
ている。
置（ＬＣＤ;Liquid Crystal Display）においては、そ
の信号処理系としてゲートアレイのＭＯＳプロセスで構
成されるデジタル信号処理（ＤＳＰ；Digital Signal P
rocessor）ＩＣを用いるのが一般的となっている。この
デジタル信号処理ＩＣで所定の信号処理がなされたデジ
タルデータは、Ｄ／Ａ（デジタル／アナログ）コンバー
タでアナログ信号に変換された後、ＬＣＤドライバを介
してＬＣＤパネルに与えられることになる。ＬＣＤパネ
ルには、液晶セルを含む画素がマトリクス状に配列され
ている。
【０００３】ところで、ＬＣＤパネルの書き込み速度、
即ち液晶セルに映像信号を書き込む速度は、入力される
映像信号を１ドット（１画素）ずつ順に書き込んでいけ
るほど速くないため、一般に、複数画素ずつ同時に映像
信号を書き込む方式が採られている。この複数画素同時
書き込み方式の液晶表示装置では、複数画素に対して同
時に映像信号を書き込むためには、時系列で順に入力さ
れてくる映像信号を並列信号に変換する必要がある。
即ち液晶セルに映像信号を書き込む速度は、入力される
映像信号を１ドット（１画素）ずつ順に書き込んでいけ
るほど速くないため、一般に、複数画素ずつ同時に映像
信号を書き込む方式が採られている。この複数画素同時
書き込み方式の液晶表示装置では、複数画素に対して同
時に映像信号を書き込むためには、時系列で順に入力さ
れてくる映像信号を並列信号に変換する必要がある。
【０００４】例えば、水平方向において６画素ずつ同時
に書き込む方式の液晶表示装置の場合、時系列で入力さ
れた映像信号を６画素分ずつ同タイミングになるように
６並列の映像信号に変換し、６画素分の時間で信号線に
映像信号を書き込むことになる。この並列化の処理は、
ＬＣＤドライバにおいて、映像信号をサンプル／ホール
ド処理する際に行われる。
に書き込む方式の液晶表示装置の場合、時系列で入力さ
れた映像信号を６画素分ずつ同タイミングになるように
６並列の映像信号に変換し、６画素分の時間で信号線に
映像信号を書き込むことになる。この並列化の処理は、
ＬＣＤドライバにおいて、映像信号をサンプル／ホール
ド処理する際に行われる。
【０００５】この並列化処理に用いられるサンプル／ホ
ールドパルスは、水平同期信号に同期したタイミング信
号として作られる。また、６並列化された映像信号を伝
送する信号線は、物理的にＬＣＤパネルに配線として接
続されている。このため、上記タイミング信号およびＬ
ＣＤパネルへの表示開始タイミング信号により、映像の
開始位置は一意的に定まることになる。
ールドパルスは、水平同期信号に同期したタイミング信
号として作られる。また、６並列化された映像信号を伝
送する信号線は、物理的にＬＣＤパネルに配線として接
続されている。このため、上記タイミング信号およびＬ
ＣＤパネルへの表示開始タイミング信号により、映像の
開始位置は一意的に定まることになる。
【０００６】一方、ＬＣＤパネルの内部には、６画素ず
つ同時に書き込むために、信号線を６本ずつ同時に選択
する信号線選択スイッチが６本の信号線単位で設けられ
ている。そして、これら信号線選択スイッチは、映像信
号に同期して順に発生されるスイッチパルスによって順
次選択される。信号線選択スイッチが順に選択されるこ
とで、選択された信号線選択スイッチを通して６本の信
号線に映像信号が同時に書き込まれることになる。
つ同時に書き込むために、信号線を６本ずつ同時に選択
する信号線選択スイッチが６本の信号線単位で設けられ
ている。そして、これら信号線選択スイッチは、映像信
号に同期して順に発生されるスイッチパルスによって順
次選択される。信号線選択スイッチが順に選択されるこ
とで、選択された信号線選択スイッチを通して６本の信
号線に映像信号が同時に書き込まれることになる。
【０００７】ここで、ＬＣＤパネル内部では、スイッチ
パルスおよび映像信号が、それらを伝送する信号線の抵
抗分や容量分などの影響によってそれぞれ歪むため、こ
のスイッチパルスと映像信号との位相関係を調整しなけ
れば、最適な画像は得られない。もし、最適な位相関係
になっていない場合、図１１に示すように、本来あるべ
き位置に対して隣接する６画素前または後ろに映像信号
が漏れ込み、二重の絵となって見えてしまうことにな
る。例えば、１本の縦線を表示する場合には、この位相
関係がずれていると、本来あるべき位置から６画素前ま
たは後ろにも縦線が映し出されるようになる。
パルスおよび映像信号が、それらを伝送する信号線の抵
抗分や容量分などの影響によってそれぞれ歪むため、こ
のスイッチパルスと映像信号との位相関係を調整しなけ
れば、最適な画像は得られない。もし、最適な位相関係
になっていない場合、図１１に示すように、本来あるべ
き位置に対して隣接する６画素前または後ろに映像信号
が漏れ込み、二重の絵となって見えてしまうことにな
る。例えば、１本の縦線を表示する場合には、この位相
関係がずれていると、本来あるべき位置から６画素前ま
たは後ろにも縦線が映し出されるようになる。
【０００８】これに対して、従来は、スイッチパルスと
映像信号との位相関係を調整するために、それぞれのチ
ャンネルに対応するサンプル／ホールドパルスを巡回さ
せることで、スイッチパルスとの位相をマスタークロッ
クＭＣＫの１クロック単位で調整するようにしていた。
映像信号との位相関係を調整するために、それぞれのチ
ャンネルに対応するサンプル／ホールドパルスを巡回さ
せることで、スイッチパルスとの位相をマスタークロッ
クＭＣＫの１クロック単位で調整するようにしていた。
【０００９】すなわち、あるサンプル／ホールドポジシ
ョンの設定において、図１２のタイミングチャートに示
すように、チャンネル１に対応するサンプル／ホールド
パルスをＳ／Ｈパルス６０、同様にチャンネル２はＳ／
Ｈパルス６１、チャンネル３はＳ／Ｈパルス６２、チャ
ンネル４はＳ／Ｈパルス６３、チャンネル５はＳ／Ｈパ
ルス６４、チャンネル６はＳ／Ｈパルス６５、そして６
ドット同時出力のためのリサンプリングパルスをＳ／Ｈ
パルス６６とする。ここで、サンプル／ホールドポジシ
ョンの設定とは、並列化された映像信号とその映像信号
をＬＣＤパネルへ書き込むためのタイミングとの位相を
調整するための設定のことを言う。
ョンの設定において、図１２のタイミングチャートに示
すように、チャンネル１に対応するサンプル／ホールド
パルスをＳ／Ｈパルス６０、同様にチャンネル２はＳ／
Ｈパルス６１、チャンネル３はＳ／Ｈパルス６２、チャ
ンネル４はＳ／Ｈパルス６３、チャンネル５はＳ／Ｈパ
ルス６４、チャンネル６はＳ／Ｈパルス６５、そして６
ドット同時出力のためのリサンプリングパルスをＳ／Ｈ
パルス６６とする。ここで、サンプル／ホールドポジシ
ョンの設定とは、並列化された映像信号とその映像信号
をＬＣＤパネルへ書き込むためのタイミングとの位相を
調整するための設定のことを言う。
【００１０】このとき、サンプル／ホールドポジション
の設定を１変化させることにより、チャンネル１に対応
するサンプル／ホールドパルスがＳ／Ｈパルス６０′、
同様にチャンネル２はＳ／Ｈパルス６１′、チャンネル
３はＳ／Ｈパルス６２′、チャンネル４はＳ／Ｈパルス
６３′、チャンネル５はＳ／Ｈパルス６４′、チャンネ
ル６はＳ／Ｈパルス６５′、リサンプリングパルスはＳ
／Ｈパルス６６′となり、並列出力されるタイミングが
スイッチパルスに対して位相が１画素分動くことにな
る。
の設定を１変化させることにより、チャンネル１に対応
するサンプル／ホールドパルスがＳ／Ｈパルス６０′、
同様にチャンネル２はＳ／Ｈパルス６１′、チャンネル
３はＳ／Ｈパルス６２′、チャンネル４はＳ／Ｈパルス
６３′、チャンネル５はＳ／Ｈパルス６４′、チャンネ
ル６はＳ／Ｈパルス６５′、リサンプリングパルスはＳ
／Ｈパルス６６′となり、並列出力されるタイミングが
スイッチパルスに対して位相が１画素分動くことにな
る。
【００１１】
【発明が解決しようとする課題】しかしながら、ＬＣＤ
パネルを駆動する書き込みタイミング信号と映像信号と
の位相の調整を、サンプル／ホールドパルスの位相を巡
回させることによって行っていた上記の従来技術では、
並列化された映像信号と書き込みタイミング信号との位
相の調整を行うことにより、ＬＣＤパネル上の画像の位
置も動くことになる。このため、先ずサンプル／ホール
ドパルスの位相を巡回し、並列化された映像信号と書き
込みタイミング信号との位相を調整した後、再度映像の
水平表示位置の設定をしなければならなく、その調整の
ための作業が繁雑であった。
パネルを駆動する書き込みタイミング信号と映像信号と
の位相の調整を、サンプル／ホールドパルスの位相を巡
回させることによって行っていた上記の従来技術では、
並列化された映像信号と書き込みタイミング信号との位
相の調整を行うことにより、ＬＣＤパネル上の画像の位
置も動くことになる。このため、先ずサンプル／ホール
ドパルスの位相を巡回し、並列化された映像信号と書き
込みタイミング信号との位相を調整した後、再度映像の
水平表示位置の設定をしなければならなく、その調整の
ための作業が繁雑であった。
【００１２】また、サンプル／ホールドされる前の映像
信号とサンプル／ホールドパルスとの位相関係は、サン
プル／ホールドするための最適値によって決められてし
まうために、ドットクロック精度以上、換言すればマス
タークロックＭＣＫのクロック周期以下の調整ができな
いという問題もあった。
信号とサンプル／ホールドパルスとの位相関係は、サン
プル／ホールドするための最適値によって決められてし
まうために、ドットクロック精度以上、換言すればマス
タークロックＭＣＫのクロック周期以下の調整ができな
いという問題もあった。
【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、同時書き込みのため
のタイミング信号と映像信号との位相関係の調整を、映
像のセンター位置を変えることなく可能とした画像表示
装置、液晶表示装置および液晶プロジェクタを提供する
ことにある。
であり、その目的とするところは、同時書き込みのため
のタイミング信号と映像信号との位相関係の調整を、映
像のセンター位置を変えることなく可能とした画像表示
装置、液晶表示装置および液晶プロジェクタを提供する
ことにある。
【００１４】
【課題を解決するための手段】本発明による画像表示装
置は、画素がマトリクス状に配列されてなる表示部に対
し、複数の画素ずつ同時に映像信号を書き込むための複
数のスイッチ手段と、これら複数のスイッチ手段を順次
選択するためのスイッチパルスを発生するパルス発生手
段と、映像信号を複数の画素分を単位として並列化処理
する並列化手段と、並列化処理での基準となる基準信号
を生成して並列化手段に供給し、かつスイッチパルスの
発生の基準となるパルス信号を生成してパルス発生手段
に供給するとともに、そのパルス信号の位相を調整可能
なタイミング発生手段とを備えた構成となっている。
置は、画素がマトリクス状に配列されてなる表示部に対
し、複数の画素ずつ同時に映像信号を書き込むための複
数のスイッチ手段と、これら複数のスイッチ手段を順次
選択するためのスイッチパルスを発生するパルス発生手
段と、映像信号を複数の画素分を単位として並列化処理
する並列化手段と、並列化処理での基準となる基準信号
を生成して並列化手段に供給し、かつスイッチパルスの
発生の基準となるパルス信号を生成してパルス発生手段
に供給するとともに、そのパルス信号の位相を調整可能
なタイミング発生手段とを備えた構成となっている。
【００１５】上記構成の画像表示装置において、スイッ
チパルスの発生の基準となるパルス信号の位相をタイミ
ング発生手段で調整することで、スイッチパルスの位相
が変化する。これにより、映像信号とスイッチパルスと
の位相関係をタイミング発生手段で調整可能となる。し
かも、アナログの映像信号部での調整ではないため、映
像信号とスイッチパルスとの位相関係を、映像信号の表
示位置を変えることなく変化させることができる。
チパルスの発生の基準となるパルス信号の位相をタイミ
ング発生手段で調整することで、スイッチパルスの位相
が変化する。これにより、映像信号とスイッチパルスと
の位相関係をタイミング発生手段で調整可能となる。し
かも、アナログの映像信号部での調整ではないため、映
像信号とスイッチパルスとの位相関係を、映像信号の表
示位置を変えることなく変化させることができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明に係
る液晶表示装置のシステム構成の一例を示すブロック図
である。
て図面を参照して詳細に説明する。図１は、本発明に係
る液晶表示装置のシステム構成の一例を示すブロック図
である。
【００１７】図１に示すように、本システムは、Ｒ
（赤）Ｇ（緑）Ｂ(青)に対応して設けられたＡ／Ｄコン
バータ１１Ｒ，１１Ｇ，１１Ｂ、ＰＬＬ(Phase Locked
Loop)回路１２、デジタルシグナルドライバ（ＤＳＤ）
ＩＣ１３、Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２，
１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２、Ｌ
ＣＤドライバ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１
５Ｇ−２，１５Ｂ−１，１５Ｂ−２およびＬＣＤパネル
１６Ｒ，１６Ｇ，１６Ｂを有する構成となっている。
（赤）Ｇ（緑）Ｂ(青)に対応して設けられたＡ／Ｄコン
バータ１１Ｒ，１１Ｇ，１１Ｂ、ＰＬＬ(Phase Locked
Loop)回路１２、デジタルシグナルドライバ（ＤＳＤ）
ＩＣ１３、Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２，
１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２、Ｌ
ＣＤドライバ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１
５Ｇ−２，１５Ｂ−１，１５Ｂ−２およびＬＣＤパネル
１６Ｒ，１６Ｇ，１６Ｂを有する構成となっている。
【００１８】本システムにおいては、デジタルシグナル
ドライバＩＣ１３へのデジタル入力を８ビットパラレ
ル、デジタルシグナルドライバＩＣ２内部の信号処理と
そのデジタル出力を１０ビットパラレル、ＬＣＤドライ
バ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，
１５Ｂ−１，１５Ｂ−２の出力のＣＨ（チャンネル）数
を６本、そしてＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂの
信号線の本数を１２本とする。ただし、これらの数値は
一例に過ぎず、特にＬＣＤドライバとＬＣＤパネルとの
間の信号線の本数、即ちＬＣＤパネルの信号線の本数は
これに限定されない。
ドライバＩＣ１３へのデジタル入力を８ビットパラレ
ル、デジタルシグナルドライバＩＣ２内部の信号処理と
そのデジタル出力を１０ビットパラレル、ＬＣＤドライ
バ１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，１５Ｇ−２，
１５Ｂ−１，１５Ｂ−２の出力のＣＨ（チャンネル）数
を６本、そしてＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂの
信号線の本数を１２本とする。ただし、これらの数値は
一例に過ぎず、特にＬＣＤドライバとＬＣＤパネルとの
間の信号線の本数、即ちＬＣＤパネルの信号線の本数は
これに限定されない。
【００１９】Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂ
は、Ｒ，Ｇ，Ｂの各アナログ映像信号Ｒin，Ｇin，Ｂin
をそれぞれＡ／Ｄ変換するとともに、複数系統、例えば
２系統のデジタルデータとして出力する。すなわち、図
２に示すように、マスタークロックＭＣＬＫに同期した
デジタルデータＤＡＴＡを、ポート１、ポート２の２系
統のデジタルデータにデマルチプレクスして出力する。
ここで、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂにお
いて、デジタルデータＤＡＴＡを複数系統、例えば２系
統のデジタルデータにデマルチプレクスするのは、次の
理由による。
は、Ｒ，Ｇ，Ｂの各アナログ映像信号Ｒin，Ｇin，Ｂin
をそれぞれＡ／Ｄ変換するとともに、複数系統、例えば
２系統のデジタルデータとして出力する。すなわち、図
２に示すように、マスタークロックＭＣＬＫに同期した
デジタルデータＤＡＴＡを、ポート１、ポート２の２系
統のデジタルデータにデマルチプレクスして出力する。
ここで、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂにお
いて、デジタルデータＤＡＴＡを複数系統、例えば２系
統のデジタルデータにデマルチプレクスするのは、次の
理由による。
【００２０】すなわち、駆動周波数が高いシステムを考
えた場合に、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂ
は通常バイポーラプロセスで構成されることから高速動
作が可能であるが、ＭＯＳプロセスで構成されるデジタ
ルシグナルドライバＩＣ２は駆動周波数が高すぎると動
作できなくなったり、あるいは高周波クロックに起因す
る不要輻射によってノイズが増えたりする。このため、
入力されるアナログ映像信号Ｒin，Ｇin，ＢinをＡ／Ｄ
コンバータ１１Ｒ，１１Ｇ，１１Ｂでデジタルデータに
変換する際に、各チャンネルごとに複数系統にデマルチ
プレクスすることによって以降の駆動周波数を低くして
いる。
えた場合に、Ａ／Ｄコンバータ１１Ｒ，１１Ｇ，１１Ｂ
は通常バイポーラプロセスで構成されることから高速動
作が可能であるが、ＭＯＳプロセスで構成されるデジタ
ルシグナルドライバＩＣ２は駆動周波数が高すぎると動
作できなくなったり、あるいは高周波クロックに起因す
る不要輻射によってノイズが増えたりする。このため、
入力されるアナログ映像信号Ｒin，Ｇin，ＢinをＡ／Ｄ
コンバータ１１Ｒ，１１Ｇ，１１Ｂでデジタルデータに
変換する際に、各チャンネルごとに複数系統にデマルチ
プレクスすることによって以降の駆動周波数を低くして
いる。
【００２１】ＰＬＬ回路１２は、入力されるアナログ映
像信号から同期分離されて与えられる水平同期信号ＨＳ
ＹＮＣおよび垂直同期信号ＶＳＹＮＣに基づいて、本シ
ステムで用いるマスタークロックＭＣＬＫ、水平同期信
号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣを生成し、
デジタルシグナルドライバＩＣ１３に与える。
像信号から同期分離されて与えられる水平同期信号ＨＳ
ＹＮＣおよび垂直同期信号ＶＳＹＮＣに基づいて、本シ
ステムで用いるマスタークロックＭＣＬＫ、水平同期信
号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣを生成し、
デジタルシグナルドライバＩＣ１３に与える。
【００２２】デジタルシグナルドライバＩＣ１３は、
Ｒ，Ｇ，Ｂに対応して設けられたデジタル信号処理ブロ
ック２１Ｒ，２１Ｇ，２１Ｂ、シリアルＩ／Ｆ（インタ
ーフェース）２２およびタイミングジェネレータ（Ｔ
Ｇ）２３を有する構成となっている。デジタル信号処理
ブロック２１Ｒ，２１Ｇ，２１Ｂでは、ユーザ調整、ホ
ワイトバランス調整、ＯＳＤ(On Screen Display)ＭＩ
Ｘ（表示画面上にメニュー画面などの別画面を表示する
処理）、ガンマ補正などの通常の画質調整を行う信号処
理が行われる。
Ｒ，Ｇ，Ｂに対応して設けられたデジタル信号処理ブロ
ック２１Ｒ，２１Ｇ，２１Ｂ、シリアルＩ／Ｆ（インタ
ーフェース）２２およびタイミングジェネレータ（Ｔ
Ｇ）２３を有する構成となっている。デジタル信号処理
ブロック２１Ｒ，２１Ｇ，２１Ｂでは、ユーザ調整、ホ
ワイトバランス調整、ＯＳＤ(On Screen Display)ＭＩ
Ｘ（表示画面上にメニュー画面などの別画面を表示する
処理）、ガンマ補正などの通常の画質調整を行う信号処
理が行われる。
【００２３】シリアルＩ／Ｆ２２には、本システム全体
の制御を司る図示せぬマイクロコンピュータ（以下、マ
イコンと略称する）から種々の情報がシリアルデータと
して与えられる。そして、シリアルＩ／Ｆ２２は、この
シリアルデータを受けてデジタル信号処理ブロック２１
Ｒ，２１Ｇ，２１Ｂでの信号処理に用いる係数を設定す
るとともに、タイミングジェネレータ２３のタイミング
制御をなす。
の制御を司る図示せぬマイクロコンピュータ（以下、マ
イコンと略称する）から種々の情報がシリアルデータと
して与えられる。そして、シリアルＩ／Ｆ２２は、この
シリアルデータを受けてデジタル信号処理ブロック２１
Ｒ，２１Ｇ，２１Ｂでの信号処理に用いる係数を設定す
るとともに、タイミングジェネレータ２３のタイミング
制御をなす。
【００２４】タイミングジェネレータ２３には、ＰＬＬ
回路１２で生成されたマスタークロックＭＣＬＫ、水平
同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣが供
給される。タイミングジェネレータ２３は、マスターク
ロックＭＣＬＫおよび各同期信号ＨＳＹＮＣ，ＶＳＹＮ
Ｃに基づいて各種のタイミング信号を生成し、本システ
ムの全てのタイミング制御を行う。
回路１２で生成されたマスタークロックＭＣＬＫ、水平
同期信号ＨＳＹＮＣおよび垂直同期信号ＶＳＹＮＣが供
給される。タイミングジェネレータ２３は、マスターク
ロックＭＣＬＫおよび各同期信号ＨＳＹＮＣ，ＶＳＹＮ
Ｃに基づいて各種のタイミング信号を生成し、本システ
ムの全てのタイミング制御を行う。
【００２５】Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−
２．１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２
は、デジタルシグナルドライバＩＣ１３のデジタル信号
処理ブロック２１Ｒ−２１Ｇ−２１Ｂで各種の信号処理
がなされたＲ，Ｇ，Ｂの各２系統のデジタルデータを別
々にＤ／Ａ変換してＬＣＤドライバ１５Ｒ−１，１５Ｒ
−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−
２に供給する。
２．１４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２
は、デジタルシグナルドライバＩＣ１３のデジタル信号
処理ブロック２１Ｒ−２１Ｇ−２１Ｂで各種の信号処理
がなされたＲ，Ｇ，Ｂの各２系統のデジタルデータを別
々にＤ／Ａ変換してＬＣＤドライバ１５Ｒ−１，１５Ｒ
−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−
２に供給する。
【００２６】また、ＬＣＤドライバ１５Ｒ−１，１５Ｒ
−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−
２は、Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２，１４
Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２から供給
されるＲ，Ｇ，Ｂの各２系統のアナログ映像信号に対し
て増幅処理、１Ｈ（Ｈは水平走査期間）反転処理および
サンプル／ホールド処理などを行った後、ＬＣＤパネル
１６Ｒ，１６Ｇ，１６Ｂに与えて表示駆動する。
−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ−
２は、Ｄ／Ａコンバータ１４Ｒ−１，１４Ｒ−２，１４
Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２から供給
されるＲ，Ｇ，Ｂの各２系統のアナログ映像信号に対し
て増幅処理、１Ｈ（Ｈは水平走査期間）反転処理および
サンプル／ホールド処理などを行った後、ＬＣＤパネル
１６Ｒ，１６Ｇ，１６Ｂに与えて表示駆動する。
【００２７】ここで、ＬＣＤドライバ１５Ｒ−１，１５
Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ
−２でのサンプル／ホールド処理の際には、ＬＣＤパネ
ル１６Ｒ，１６Ｇ，１６Ｂにおいて複数画素ずつ、例え
ば６画素ずつ同時に映像信号を書き込むために、時系列
で順に入力されるデジタルデータを６画素分を単位とし
て並列化する処理も並行して行われる。
Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ
−２でのサンプル／ホールド処理の際には、ＬＣＤパネ
ル１６Ｒ，１６Ｇ，１６Ｂにおいて複数画素ずつ、例え
ば６画素ずつ同時に映像信号を書き込むために、時系列
で順に入力されるデジタルデータを６画素分を単位とし
て並列化する処理も並行して行われる。
【００２８】この並列化処理に着目した画像表示系の構
成を図３に示す。図３において、映像信号（デジタルデ
ータ）は、サンプル／ホールド回路１７においてサンプ
ル／ホールドされるとともに、時系列順から同時書き込
み数（本例では、６画素）に合わせて並列化されてＬＣ
Ｄパネル１６（１６Ｒ，１６Ｇ，１６Ｂ）に供給され
る。ここで、映像信号を時系列信号から並列信号に変換
するときには、水平表示の基準となる基準信号が必要と
なる。この基準信号は、タイミングジェネレータ２３で
生成される。
成を図３に示す。図３において、映像信号（デジタルデ
ータ）は、サンプル／ホールド回路１７においてサンプ
ル／ホールドされるとともに、時系列順から同時書き込
み数（本例では、６画素）に合わせて並列化されてＬＣ
Ｄパネル１６（１６Ｒ，１６Ｇ，１６Ｂ）に供給され
る。ここで、映像信号を時系列信号から並列信号に変換
するときには、水平表示の基準となる基準信号が必要と
なる。この基準信号は、タイミングジェネレータ２３で
生成される。
【００２９】タイミングジェネレータ２３は、この基準
信号に加えて、ＬＣＤパネル１６の駆動に用いる水平ス
タートパルスＨＳＴや水平クロックパルスＨＣＫなどの
各種のタイミング信号を生成する。このタイミングジェ
ネレータ２３内部の具体的な構成については後で詳細に
説明する。
信号に加えて、ＬＣＤパネル１６の駆動に用いる水平ス
タートパルスＨＳＴや水平クロックパルスＨＣＫなどの
各種のタイミング信号を生成する。このタイミングジェ
ネレータ２３内部の具体的な構成については後で詳細に
説明する。
【００３０】図４は、ＬＣＤパネル１６の内部の回路構
成例を示す回路図である。図４において、表示エリアに
は、画素トランジスタである薄膜トランジスタＴＦＴ、
液晶セルＬＣおよび保持容量Ｃｓを有する単位画素３１
がマトリクス状に配列されている。ここで、液晶セルＬ
Ｃは、薄膜トランジスタＴＦＴで形成される画素電極と
これに対向して形成される対向電極との間で発生する容
量を意味する。
成例を示す回路図である。図４において、表示エリアに
は、画素トランジスタである薄膜トランジスタＴＦＴ、
液晶セルＬＣおよび保持容量Ｃｓを有する単位画素３１
がマトリクス状に配列されている。ここで、液晶セルＬ
Ｃは、薄膜トランジスタＴＦＴで形成される画素電極と
これに対向して形成される対向電極との間で発生する容
量を意味する。
【００３１】この画素構造において、薄膜トランジスタ
ＴＦＴは、ゲート電極が垂直走査線３２−１，３２−
１，…に接続され、ソース電極が信号線３３−１，３３
−２，３３−３，…に接続されている。液晶セルＬＣ
は、画素電極が薄膜トランジスタＴＦＴのドレイン電極
に接続され、対向電極がコモン線３４−１，３４−２，
…に接続されている。保持容量Ｃｓは、薄膜トランジス
タＴＦＴのドレイン電極とコモン線３４−１，３４−
２，…との間に接続されている。
ＴＦＴは、ゲート電極が垂直走査線３２−１，３２−
１，…に接続され、ソース電極が信号線３３−１，３３
−２，３３−３，…に接続されている。液晶セルＬＣ
は、画素電極が薄膜トランジスタＴＦＴのドレイン電極
に接続され、対向電極がコモン線３４−１，３４−２，
…に接続されている。保持容量Ｃｓは、薄膜トランジス
タＴＦＴのドレイン電極とコモン線３４−１，３４−
２，…との間に接続されている。
【００３２】本例に係るＬＣＤパネル１６では、６画素
ずつ同時に書き込みを行う方式を採っていることから、
信号線３３−１，３３−２，３３−３，…の一端には、
６本の信号線ごとに信号線選択スイッチ３５−１，３５
−２，…が配置されている。そして、これら信号線選択
スイッチ３５−１，３５−２，…の各６個の出力端が信
号線３３−１，３３−２，３３−３，…の一端に接続さ
れている。
ずつ同時に書き込みを行う方式を採っていることから、
信号線３３−１，３３−２，３３−３，…の一端には、
６本の信号線ごとに信号線選択スイッチ３５−１，３５
−２，…が配置されている。そして、これら信号線選択
スイッチ３５−１，３５−２，…の各６個の出力端が信
号線３３−１，３３−２，３３−３，…の一端に接続さ
れている。
【００３３】また、信号線選択スイッチ３５−１，３５
−２，…の各６個の入力端は、６本のデータ線３６−１
〜３６−６にそれぞれ接続されている。そして、これら
データ線３６−１〜３６−６を通して、図３のサンプル
／ホールド回路１７で６並列化された映像信号ｃｈ１〜
ｃｈ６が信号線選択スイッチ３５−１，３５−２，…の
各６個の入力端に入力されるようになっている。
−２，…の各６個の入力端は、６本のデータ線３６−１
〜３６−６にそれぞれ接続されている。そして、これら
データ線３６−１〜３６−６を通して、図３のサンプル
／ホールド回路１７で６並列化された映像信号ｃｈ１〜
ｃｈ６が信号線選択スイッチ３５−１，３５−２，…の
各６個の入力端に入力されるようになっている。
【００３４】信号線選択スイッチ３５−１，３５−２，
…には、スイッチパルス発生回路３７からスイッチパル
スＳＷＰ１，ＳＷＰ２，…が与えられる。これにより、
データ線３６−１〜３６−６を通して入力される６並列
化された映像信号ｃｈ１〜ｃｈ６が、信号線選択スイッ
チ３５−１，３５−２，…を介して信号線３３−１，３
３−２，…に書き込まれる。そして、ゲート選択パルス
Ｇａｔｅ１，Ｇａｔｅ２，…が垂直走査線３２−１，３
２−２，…を通して印加されているラインの６画素分の
液晶セルＬＣおよび保持容量Ｃｓに映像信号が書き込ま
れていく。
…には、スイッチパルス発生回路３７からスイッチパル
スＳＷＰ１，ＳＷＰ２，…が与えられる。これにより、
データ線３６−１〜３６−６を通して入力される６並列
化された映像信号ｃｈ１〜ｃｈ６が、信号線選択スイッ
チ３５−１，３５−２，…を介して信号線３３−１，３
３−２，…に書き込まれる。そして、ゲート選択パルス
Ｇａｔｅ１，Ｇａｔｅ２，…が垂直走査線３２−１，３
２−２，…を通して印加されているラインの６画素分の
液晶セルＬＣおよび保持容量Ｃｓに映像信号が書き込ま
れていく。
【００３５】図５は、スイッチパルス発生回路３７の構
成の一例を示すブロック図である。同図から明らかなよ
うに、スイッチパルス発生回路３７は、シフトレジスタ
３７１およびＡＮＤゲート群３７２を有する構成となっ
ている。
成の一例を示すブロック図である。同図から明らかなよ
うに、スイッチパルス発生回路３７は、シフトレジスタ
３７１およびＡＮＤゲート群３７２を有する構成となっ
ている。
【００３６】このスイッチパルス発生回路３７におい
て、シフトレジスタ３７１には、先述したタイミングジ
ェネレータ２３で生成される水平スタートパルスＨＳＴ
および水平クロックパルスＨＣＫが入力される。シフト
レジスタ３７１は、水平スタートパルスＨＳＴが与えら
れると動作を開始し、水平クロックパルスＨＣＫに同期
してシフト動作を行い、各転送段からシフトパルスＳＦ
Ｐ１，ＳＦＰ２，…を出力する。
て、シフトレジスタ３７１には、先述したタイミングジ
ェネレータ２３で生成される水平スタートパルスＨＳＴ
および水平クロックパルスＨＣＫが入力される。シフト
レジスタ３７１は、水平スタートパルスＨＳＴが与えら
れると動作を開始し、水平クロックパルスＨＣＫに同期
してシフト動作を行い、各転送段からシフトパルスＳＦ
Ｐ１，ＳＦＰ２，…を出力する。
【００３７】これらシフトパルスＳＦＰ１，ＳＦＰ２，
…は、それぞれ隣同士が対となってＡＮＤゲート群３７
２の各ＡＮＤゲート３７２−１，３７２−２，…の２入
力となる。各ＡＮＤゲート３７２−１，３７２−２，…
はそれぞれ、シフトパルスＳＦＰ１，ＳＦＰ２，…の隣
同士の論理積をとることにより、６画素分の時間のスイ
ッチパルスＳＷＰ１，ＳＷＰ２，…を生成し、図４の信
号線選択スイッチ３５−１，３５−２，…に供給する。
…は、それぞれ隣同士が対となってＡＮＤゲート群３７
２の各ＡＮＤゲート３７２−１，３７２−２，…の２入
力となる。各ＡＮＤゲート３７２−１，３７２−２，…
はそれぞれ、シフトパルスＳＦＰ１，ＳＦＰ２，…の隣
同士の論理積をとることにより、６画素分の時間のスイ
ッチパルスＳＷＰ１，ＳＷＰ２，…を生成し、図４の信
号線選択スイッチ３５−１，３５−２，…に供給する。
【００３８】図６のタイミングチャートに、水平スター
トパルスＨＳＴ、水平クロックパルスＨＣＫ、シフトパ
ルスＳＦＰ１から，ＳＦＰ２，…およびスイッチパルス
ＳＷＰ１，ＳＷＰ２，…のタイミング関係を示す。
トパルスＨＳＴ、水平クロックパルスＨＣＫ、シフトパ
ルスＳＦＰ１から，ＳＦＰ２，…およびスイッチパルス
ＳＷＰ１，ＳＷＰ２，…のタイミング関係を示す。
【００３９】図７は、本実施形態の特徴とする部分であ
る、タイミングジェネレータ２３内部の要部の構成例を
示すブロック図である。同図から明らかなように、本実
施形態に係るタイミングジェネレータ２３は、カウンタ
２３１、５つのデコーダ２３２〜２３６、２つのＪＫフ
リップフロップ２３７，２３８および６周期カウンタ２
３９を有する構成となっている。
る、タイミングジェネレータ２３内部の要部の構成例を
示すブロック図である。同図から明らかなように、本実
施形態に係るタイミングジェネレータ２３は、カウンタ
２３１、５つのデコーダ２３２〜２３６、２つのＪＫフ
リップフロップ２３７，２３８および６周期カウンタ２
３９を有する構成となっている。
【００４０】このタイミングジェネレータ２３におい
て、カウンタ２３１は、マスタークロックＭＣＫに同期
してカウント動作を行うとともに、水平同期信号によっ
てリセットがかけられる。このカウンタ２３１のカウン
ト値は、５つのデコーダ２３２〜２３６に与えられる。
て、カウンタ２３１は、マスタークロックＭＣＫに同期
してカウント動作を行うとともに、水平同期信号によっ
てリセットがかけられる。このカウンタ２３１のカウン
ト値は、５つのデコーダ２３２〜２３６に与えられる。
【００４１】デコーダ２３２，２３３は、カウンタ２３
１のカウント値をデコードすることにより、サンプル／
ホールドパルス用の基準信号の立ち上がり位置、立ち下
がり位置のためのマスタークロックＭＣＫの１クロック
分のパルスを生成し、この生成したパルスをＪＫフリッ
プフロップ２３７のＪ，Ｋ端子にそれぞれ入力する。こ
れにより、ＪＫフリップフロップ２３７のＱ出力端子か
ら基準信号が出力される。
１のカウント値をデコードすることにより、サンプル／
ホールドパルス用の基準信号の立ち上がり位置、立ち下
がり位置のためのマスタークロックＭＣＫの１クロック
分のパルスを生成し、この生成したパルスをＪＫフリッ
プフロップ２３７のＪ，Ｋ端子にそれぞれ入力する。こ
れにより、ＪＫフリップフロップ２３７のＱ出力端子か
ら基準信号が出力される。
【００４２】デコーダ２３４，２３５は、カウンタ２３
１のカウント値をデコードすることにより、スタートパ
ルスＨＳＴの立ち上がり位置、立ち下がり位置のための
マスタークロックＭＣＫの１クロック分のパルスを生成
する。このとき、デコーダ２３４，２３５には、先述し
たサンプル／ホールドポジションの設定情報も与えら
れ、この設定情報に連動してデコーダ２３４，２３５の
デコード値が変動するようになっている。
１のカウント値をデコードすることにより、スタートパ
ルスＨＳＴの立ち上がり位置、立ち下がり位置のための
マスタークロックＭＣＫの１クロック分のパルスを生成
する。このとき、デコーダ２３４，２３５には、先述し
たサンプル／ホールドポジションの設定情報も与えら
れ、この設定情報に連動してデコーダ２３４，２３５の
デコード値が変動するようになっている。
【００４３】このデコーダ２３４，２３５で生成された
１クロック分のパルスは、ＪＫフリップフロップ２３８
のＪ，Ｋ端子にそれぞれ入力する。これにより、ＪＫフ
リップフロップ２３８のＱ出力端子からスタートパルス
ＨＳＴが出力される。なお、サンプル／ホールドポジシ
ョンの設定情報は、外部のマイコンから入力されるシリ
アルデータによってシリアルＩ／Ｆ２２（図１を参照）
を通して設定される。
１クロック分のパルスは、ＪＫフリップフロップ２３８
のＪ，Ｋ端子にそれぞれ入力する。これにより、ＪＫフ
リップフロップ２３８のＱ出力端子からスタートパルス
ＨＳＴが出力される。なお、サンプル／ホールドポジシ
ョンの設定情報は、外部のマイコンから入力されるシリ
アルデータによってシリアルＩ／Ｆ２２（図１を参照）
を通して設定される。
【００４４】一方、水平クロックパルスＨＣＫは、ドッ
トクロック、即ちマスタークロックＭＣＫを１２分の１
分周したクロックであることから、この１２分の１分周
するときのリセット位置を１水平期間で動作をとる必要
がある。この１２分の１分周が６周期カウンタ２３９で
行われるため、デコーダ２３６は、カウンタ２３１のカ
ウント値をデコードすることによって６周期カウンタ２
３９をリセットするリセットパルスを生成する。このと
きのデコーダ２３６のデコード値も、デコーダ２３４，
２３５の各デコード値と同様に、サンプル／ホールドポ
ジションの設定情報に連動して変動するようになってい
る。
トクロック、即ちマスタークロックＭＣＫを１２分の１
分周したクロックであることから、この１２分の１分周
するときのリセット位置を１水平期間で動作をとる必要
がある。この１２分の１分周が６周期カウンタ２３９で
行われるため、デコーダ２３６は、カウンタ２３１のカ
ウント値をデコードすることによって６周期カウンタ２
３９をリセットするリセットパルスを生成する。このと
きのデコーダ２３６のデコード値も、デコーダ２３４，
２３５の各デコード値と同様に、サンプル／ホールドポ
ジションの設定情報に連動して変動するようになってい
る。
【００４５】上記構成のタイミングジェネレータ２３に
おいては、サンプル／ホールドポジションの設定を変化
させることにより、図５に示すスイッチパルス発生回路
３７でのスイッチパルスＳＷ１，ＳＷ２，…の生成の基
準となる水平スタートパルスＨＳＴおよび水平クロック
パルスＨＣＫの位相を変化させることができるため、映
像信号とスイッチパルスＳＷ１，ＳＷ２，…との位相関
係を、ＬＣＤパネル１６上における映像信号の表示位置
を変えることなく、ドットクロック（マスタークロック
ＭＣＫ）刻みの精度で調整することが可能となる。
おいては、サンプル／ホールドポジションの設定を変化
させることにより、図５に示すスイッチパルス発生回路
３７でのスイッチパルスＳＷ１，ＳＷ２，…の生成の基
準となる水平スタートパルスＨＳＴおよび水平クロック
パルスＨＣＫの位相を変化させることができるため、映
像信号とスイッチパルスＳＷ１，ＳＷ２，…との位相関
係を、ＬＣＤパネル１６上における映像信号の表示位置
を変えることなく、ドットクロック（マスタークロック
ＭＣＫ）刻みの精度で調整することが可能となる。
【００４６】すなわち、図３に示すシステム構成におい
て、サンプル／ホールド回路１７でのサンプル／ホール
ド処理および並列化処理の際に用いられるサンプル／ホ
ールドパルスは、タイミングジェネレータ２３から与え
られる基準信号の立ち上がり位置を基準にして、サンプ
ル／ホールドポジションの設定によって水平期間での位
相が決定される。
て、サンプル／ホールド回路１７でのサンプル／ホール
ド処理および並列化処理の際に用いられるサンプル／ホ
ールドパルスは、タイミングジェネレータ２３から与え
られる基準信号の立ち上がり位置を基準にして、サンプ
ル／ホールドポジションの設定によって水平期間での位
相が決定される。
【００４７】また、ＬＣＤパネル１６内部のスイッチパ
ルス発生回路３７（図５を参照）で発生されるスイッチ
パルスＳＷ１，ＳＷ２，…も同様に、タイミングジェネ
レータ２３から与えられる水平スタートパルスＨＳＴお
よび水平クロックパルスＨＣＫに基づいて生成される。
ここで、画面の中心に合わせて映像を出力しようとする
場合に、サンプル／ホールドパルスの基準信号の出力位
置（出力タイミング）は、サンプル／ホールド回路１７
の出力が物理的にどのチャンネルと接続されているかに
よって一意的に定まる。
ルス発生回路３７（図５を参照）で発生されるスイッチ
パルスＳＷ１，ＳＷ２，…も同様に、タイミングジェネ
レータ２３から与えられる水平スタートパルスＨＳＴお
よび水平クロックパルスＨＣＫに基づいて生成される。
ここで、画面の中心に合わせて映像を出力しようとする
場合に、サンプル／ホールドパルスの基準信号の出力位
置（出力タイミング）は、サンプル／ホールド回路１７
の出力が物理的にどのチャンネルと接続されているかに
よって一意的に定まる。
【００４８】これに対して、実際に必要な機能は、スイ
ッチパルスＳＷ１，ＳＷ２，…と映像信号との位相関係
の調整であるため、本実施形態に係るタイミングジェネ
レータ２３を用いることで、スイッチパルスＳＷ１，Ｓ
Ｗ２，…の生成の基準となる水平スタートパルスＨＳＴ
および水平クロックパルスＨＣＫの位相を、サンプル／
ホールドポジションの設定によって変化させることがで
きる。その結果、ＬＣＤパネル１６上における映像信号
の表示位置を変えることなく、映像信号とスイッチパル
スＳＷ１，ＳＷ２，…との位相関係を調整することが可
能となる。
ッチパルスＳＷ１，ＳＷ２，…と映像信号との位相関係
の調整であるため、本実施形態に係るタイミングジェネ
レータ２３を用いることで、スイッチパルスＳＷ１，Ｓ
Ｗ２，…の生成の基準となる水平スタートパルスＨＳＴ
および水平クロックパルスＨＣＫの位相を、サンプル／
ホールドポジションの設定によって変化させることがで
きる。その結果、ＬＣＤパネル１６上における映像信号
の表示位置を変えることなく、映像信号とスイッチパル
スＳＷ１，ＳＷ２，…との位相関係を調整することが可
能となる。
【００４９】なお、本発明の主旨は、スイッチパルスＳ
Ｗ１，ＳＷ２，…の位相を可変とすることにより、ＬＣ
Ｄパネル１６上における映像信号の表示位置を変えるこ
となく、映像信号とスイッチパルスＳＷ１，ＳＷ２，…
との位相関係を調整可能とすることであるため、それを
実現するための手段としては、図７に示した回路構成に
限られるものではない。
Ｗ１，ＳＷ２，…の位相を可変とすることにより、ＬＣ
Ｄパネル１６上における映像信号の表示位置を変えるこ
となく、映像信号とスイッチパルスＳＷ１，ＳＷ２，…
との位相関係を調整可能とすることであるため、それを
実現するための手段としては、図７に示した回路構成に
限られるものではない。
【００５０】［変形例］図８は、上記実施形態に係るタ
イミングジェネレータ２３の内部構成の変形例を示すブ
ロック図である。なお、図８中、図７と同等部分には同
一符号を付して示している。
イミングジェネレータ２３の内部構成の変形例を示すブ
ロック図である。なお、図８中、図７と同等部分には同
一符号を付して示している。
【００５１】本変形例に係るタイミングジェネレータ２
３Ａは、カウンタ２３１、５つのデコーダ２３２〜２３
６、２つのＪＫフリップフロップ２３７，２３８および
６周期カウンタ２３９に加えて、それぞれ２つの切り替
えスイッチ２４０，２４１およびインバータ２４２，２
４３を有する構成となっている。カウンタ２３１、デコ
ーダ２３２〜２３６、ＪＫフリップフロップ２３７，２
３８および６周期カウンタ２３９の機能については、先
述した実施形態の場合と同じなので、ここではその説明
を省略する。
３Ａは、カウンタ２３１、５つのデコーダ２３２〜２３
６、２つのＪＫフリップフロップ２３７，２３８および
６周期カウンタ２３９に加えて、それぞれ２つの切り替
えスイッチ２４０，２４１およびインバータ２４２，２
４３を有する構成となっている。カウンタ２３１、デコ
ーダ２３２〜２３６、ＪＫフリップフロップ２３７，２
３８および６周期カウンタ２３９の機能については、先
述した実施形態の場合と同じなので、ここではその説明
を省略する。
【００５２】切り替えスイッチ２４０，２４１はそれぞ
れ、マスタークロックＭＣＫを一方の入力とするととも
に、インバータ２４２，２４３を経た反転マスタークロ
ックＭＣＫＸを他方の入力としている。そして、これら
切り替えスイッチ２４０，２４１は、通常は、マスター
クロックＭＣＫを選択する状態にあり、スイッチパルス
ＳＷ１，ＳＷ２，…の位相をドットクロック刻みの精度
以上で可変とするときに、切り替え信号に応答して反転
マスタークロックＭＣＫＸを選択する。
れ、マスタークロックＭＣＫを一方の入力とするととも
に、インバータ２４２，２４３を経た反転マスタークロ
ックＭＣＫＸを他方の入力としている。そして、これら
切り替えスイッチ２４０，２４１は、通常は、マスター
クロックＭＣＫを選択する状態にあり、スイッチパルス
ＳＷ１，ＳＷ２，…の位相をドットクロック刻みの精度
以上で可変とするときに、切り替え信号に応答して反転
マスタークロックＭＣＫＸを選択する。
【００５３】本変形例に係るタイミングジェネレータ２
３Ａにおいて、切り替えスイッチ２４０，２４１がマス
タークロックＭＣＫを選択した状態では、先述した実施
形態に係るタイミングジェネレータ２３の場合と同様
に、スイッチパルスＳＷ１，ＳＷ２，…の位相を、ドッ
トクロック刻みの精度で調整することができる。
３Ａにおいて、切り替えスイッチ２４０，２４１がマス
タークロックＭＣＫを選択した状態では、先述した実施
形態に係るタイミングジェネレータ２３の場合と同様
に、スイッチパルスＳＷ１，ＳＷ２，…の位相を、ドッ
トクロック刻みの精度で調整することができる。
【００５４】一方、切り替えスイッチ２４０，２４１が
反転マスタークロックＭＣＫＸを選択したときには、Ｊ
Ｋフリップフロップ２３８および６分周カウンタ２３９
には反転マスタークロックＭＣＫＸがクロックとして与
えられることになるため、例えば６分周カウンタ２３９
から出力される水平クロックパルスＨＣＫ′を見た場合
に、図９のタイミングチャートに示すように、ドットク
ロック刻みの精度での調整の場合の水平クロックパルス
ＨＣＫに対して位相が、マスタークロックＭＣＫの周期
Ｔの半分だけずれることになる。
反転マスタークロックＭＣＫＸを選択したときには、Ｊ
Ｋフリップフロップ２３８および６分周カウンタ２３９
には反転マスタークロックＭＣＫＸがクロックとして与
えられることになるため、例えば６分周カウンタ２３９
から出力される水平クロックパルスＨＣＫ′を見た場合
に、図９のタイミングチャートに示すように、ドットク
ロック刻みの精度での調整の場合の水平クロックパルス
ＨＣＫに対して位相が、マスタークロックＭＣＫの周期
Ｔの半分だけずれることになる。
【００５５】これにより、サンプル／ホールド回路１７
でサンプル／ホールドされる前の映像信号とサンプル／
ホールドパルスとの位相関係が最適値に固定されていて
も、スイッチパルスＳＷ１，ＳＷ２，…の位相を、ドッ
トクロック単位以上、即ちドットクロック刻みの精度以
上で変化させることができるため、映像信号とスイッチ
パルスＳＷ１，ＳＷ２，…との位相を、ＬＣＤパネル１
６上における映像信号の表示位置を変えることなく、よ
り精度の高い位相調整が可能となる。
でサンプル／ホールドされる前の映像信号とサンプル／
ホールドパルスとの位相関係が最適値に固定されていて
も、スイッチパルスＳＷ１，ＳＷ２，…の位相を、ドッ
トクロック単位以上、即ちドットクロック刻みの精度以
上で変化させることができるため、映像信号とスイッチ
パルスＳＷ１，ＳＷ２，…との位相を、ＬＣＤパネル１
６上における映像信号の表示位置を変えることなく、よ
り精度の高い位相調整が可能となる。
【００５６】なお、上記実施形態およびその変形例で
は、カラー液晶表示装置に適用した場合を例に採って説
明したが、本発明はカラー液晶表示装置への適用に限定
されるものではなく、モノクロ液晶表示装置であっても
良く、さらには表示デバイスとしてＣＲＴ（陰極線管）
や有機ＥＬ素子等を用いた表示装置など、複数画素ずつ
同時に映像信号を書き込む方式を採る画像表示装置全般
に適用可能である。
は、カラー液晶表示装置に適用した場合を例に採って説
明したが、本発明はカラー液晶表示装置への適用に限定
されるものではなく、モノクロ液晶表示装置であっても
良く、さらには表示デバイスとしてＣＲＴ（陰極線管）
や有機ＥＬ素子等を用いた表示装置など、複数画素ずつ
同時に映像信号を書き込む方式を採る画像表示装置全般
に適用可能である。
【００５７】［適用例］また、上記実施形態またはその
変形例に係るタイミングジェネレータ２３，２３Ａを含
む信号処理系は、液晶プロジェクタの信号処理系として
用いることも可能である。図１０に、液晶プロジェクタ
の構成の概略を示す。
変形例に係るタイミングジェネレータ２３，２３Ａを含
む信号処理系は、液晶プロジェクタの信号処理系として
用いることも可能である。図１０に、液晶プロジェクタ
の構成の概略を示す。
【００５８】図１０において、光源４１から発せられる
白色光は、第１のビームスプリッタ４２で特定の色成
分、例えば一番波長の短いＢ（青）の光成分のみが透過
し、残りの色の光成分は反射される。第１のビームスプ
リッタ４２を透過したＢの光成分は、ミラー４３で光路
が変更され、レンズ４４を通してＢのＬＣＤパネル１１
Ｂに照射される。
白色光は、第１のビームスプリッタ４２で特定の色成
分、例えば一番波長の短いＢ（青）の光成分のみが透過
し、残りの色の光成分は反射される。第１のビームスプ
リッタ４２を透過したＢの光成分は、ミラー４３で光路
が変更され、レンズ４４を通してＢのＬＣＤパネル１１
Ｂに照射される。
【００５９】第１のビームスプリッタ４２で反射された
光成分については、第２のビームスプリッタ４５で例え
ばＧ（緑）の光成分が反射され、Ｒ（赤）の光成分が透
過する。第２のビームスプリッタ４５で反射されたＧの
光成分は、レンズ４６を通してＧのＬＣＤパネル１１Ｇ
に照射される。第２のビームスプリッタ４５を透過した
Ｒの光成分は、ミラー４７，４８で光路が変更され、レ
ンズ４９を通してＲのＬＣＤパネル１１Ｒに照射され
る。
光成分については、第２のビームスプリッタ４５で例え
ばＧ（緑）の光成分が反射され、Ｒ（赤）の光成分が透
過する。第２のビームスプリッタ４５で反射されたＧの
光成分は、レンズ４６を通してＧのＬＣＤパネル１１Ｇ
に照射される。第２のビームスプリッタ４５を透過した
Ｒの光成分は、ミラー４７，４８で光路が変更され、レ
ンズ４９を通してＲのＬＣＤパネル１１Ｒに照射され
る。
【００６０】ＬＣＤパネル１１Ｒ，１１Ｇ，１１Ｂを経
たＲ，Ｇ，Ｂの各光は、クロスプリズム５０で光合成さ
れる。そして、このクロスプリズム５０から出射される
合成光は、投射プリズム５１によってスクリーン５２に
投射される。
たＲ，Ｇ，Ｂの各光は、クロスプリズム５０で光合成さ
れる。そして、このクロスプリズム５０から出射される
合成光は、投射プリズム５１によってスクリーン５２に
投射される。
【００６１】上記構成の液晶プロジェクタにおいて、Ｌ
ＣＤパネル１１Ｒ，１１Ｇ，１１Ｂには、図１に示す信
号処理系でＲ，Ｇ，Ｂ毎に並列に信号処理された例えば
２系統の映像信号が、ＬＣＤドライバ１５Ｒ−１，１５
Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ
−２でのサンプル／ホールド処理の際に、複数画素、例
えば６画素分を単位として並列化処理されて入力され
る。
ＣＤパネル１１Ｒ，１１Ｇ，１１Ｂには、図１に示す信
号処理系でＲ，Ｇ，Ｂ毎に並列に信号処理された例えば
２系統の映像信号が、ＬＣＤドライバ１５Ｒ−１，１５
Ｒ−２，１５Ｇ−１，１５Ｇ−２，１５Ｂ−１，１５Ｂ
−２でのサンプル／ホールド処理の際に、複数画素、例
えば６画素分を単位として並列化処理されて入力され
る。
【００６２】ここで、図１のタイミングジェネレータ２
３に対して、先述した実施形態を適用することにより、
映像信号とスイッチパルスとの位相関係を、ＬＣＤパネ
ル１６Ｒ，１６Ｇ，１６Ｂ上における映像信号の表示位
置を変えることなく調整できるため、良好な画像表示を
実現できるとともに、映像の表示位置が動かないことに
よって位相調整のためにかかる工程を減らすことも可能
である。さらに、先述した変形例を適用することによ
り、従来不可能であってドットクロック精度以上の精度
での位相調整が可能となるため、映像信号とスイッチパ
ルスとの位相の調整をより精密に行えることになる。
３に対して、先述した実施形態を適用することにより、
映像信号とスイッチパルスとの位相関係を、ＬＣＤパネ
ル１６Ｒ，１６Ｇ，１６Ｂ上における映像信号の表示位
置を変えることなく調整できるため、良好な画像表示を
実現できるとともに、映像の表示位置が動かないことに
よって位相調整のためにかかる工程を減らすことも可能
である。さらに、先述した変形例を適用することによ
り、従来不可能であってドットクロック精度以上の精度
での位相調整が可能となるため、映像信号とスイッチパ
ルスとの位相の調整をより精密に行えることになる。
【００６３】なお、ここでは、カラーの液晶プロジェク
タに適用した場合を例に採って説明したが、モノクロの
液晶プロジェクタにも同様に適用可能である。このとき
は、当然のことながら、信号処理系は１チャンネル分で
良いことになる。
タに適用した場合を例に採って説明したが、モノクロの
液晶プロジェクタにも同様に適用可能である。このとき
は、当然のことながら、信号処理系は１チャンネル分で
良いことになる。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
映像信号とその書き込みのためのパルス信号との位相関
係の調整を、アナログの映像信号部ではなく、タイミン
グ発生部で可能としているため、ロジカルな設定が可能
であるとともに、映像信号の表示位置を変えることなく
実現できる。
映像信号とその書き込みのためのパルス信号との位相関
係の調整を、アナログの映像信号部ではなく、タイミン
グ発生部で可能としているため、ロジカルな設定が可能
であるとともに、映像信号の表示位置を変えることなく
実現できる。
【図１】本発明に係る液晶表示装置のシステム構成の一
例を示すブロック図である。
例を示すブロック図である。
【図２】Ａ／Ｄコンバータでポート１、ポート２のデジ
タルデータにデマルチプレクスする動作を説明するため
のタイミングチャートである。
タルデータにデマルチプレクスする動作を説明するため
のタイミングチャートである。
【図３】並列化処理に着目した画像表示系の構成を示す
ブロック図である。
ブロック図である。
【図４】ＬＣＤパネルの内部の回路構成例を示す回路図
である。
である。
【図５】スイッチパルス発生回路の構成の一例を示すブ
ロック図である。
ロック図である。
【図６】スイッチパルス発生回路の各部の波形を示すタ
イミングチャートである。
イミングチャートである。
【図７】本発明の一実施形態に係るタイミングジェネレ
ータ内部の要部の構成例を示すブロック図である。
ータ内部の要部の構成例を示すブロック図である。
【図８】一実施形態に係るタイミングジェネレータ内部
の要部の変形例を示すブロック図である。
の要部の変形例を示すブロック図である。
【図９】変形例に係るタイミングジェネレータの動作説
明のためのタイミングチャートである。
明のためのタイミングチャートである。
【図１０】液晶プロジェクタの一例を示す概略構成図で
ある。
ある。
【図１１】従来技術の課題を説明するための波形図であ
る。
る。
【図１２】サンプル／ホールド（Ｓ／Ｈ）パルスのタイ
ミング関係を示すタイミングチャートである。
ミング関係を示すタイミングチャートである。
１１Ｒ，１１Ｇ，１１Ｂ…Ａ／Ｄコンバータ、１３…デ
ジタルシグナルドライバ、１４Ｒ−１，１４Ｒ−２，１
４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２…Ｄ／
Ａコンバータ、１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，
１５Ｇ−２，１５Ｂ−１，１５Ｂ−２…ＬＣＤドライ
バ、１６，１６Ｒ，１６Ｇ，１６Ｂ…ＬＣＤパネル、１
７…サンプル／ホールド回路、２１，２１Ｒ，２１Ｇ，
２１Ｂ…デジタル信号処理ブロック、２３，２３Ａ…タ
イミングジェネレータ（ＴＧ）、３１…単位画素、３３
−１〜３３−６…信号線、３５−１，３５−２…信号線
選択スイッチ、３７…スイッチパルス発生回路
ジタルシグナルドライバ、１４Ｒ−１，１４Ｒ−２，１
４Ｇ−１，１４Ｇ−２，１４Ｂ−１，１４Ｂ−２…Ｄ／
Ａコンバータ、１５Ｒ−１，１５Ｒ−２，１５Ｇ−１，
１５Ｇ−２，１５Ｂ−１，１５Ｂ−２…ＬＣＤドライ
バ、１６，１６Ｒ，１６Ｇ，１６Ｂ…ＬＣＤパネル、１
７…サンプル／ホールド回路、２１，２１Ｒ，２１Ｇ，
２１Ｂ…デジタル信号処理ブロック、２３，２３Ａ…タ
イミングジェネレータ（ＴＧ）、３１…単位画素、３３
−１〜３３−６…信号線、３５−１，３５−２…信号線
選択スイッチ、３７…スイッチパルス発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｊ ６２３Ｍ Ｆターム(参考） 2H088 EA14 HA06 HA08 HA13 HA24 MA10 MA20 2H093 NA16 NC16 NC22 NC23 NC24 NC27 NC34 ND34 NE06 NG02 5C006 AA22 AB03 AC06 AF25 AF71 AF81 AF82 BB16 BC06 BC16 BC23 BF03 BF22 BF26 EC11 FA16 FA24 FA31 FA37 5C080 AA10 BB05 CC03 DD12 DD30 EE32 JJ02 JJ03 JJ04 JJ06 KK43
Claims (6)
- 【請求項１】 画素がマトリクス状に配列されてなる表
示部に対して、複数の画素ずつ同時に映像信号を書き込
むための複数のスイッチ手段と、 前記複数のスイッチ手段を順次選択するためのスイッチ
パルスを発生するパルス発生手段と、 映像信号を前記複数の画素分を単位として並列化処理す
る並列化手段と、 前記並列化処理での基準となる基準信号を生成して前記
並列化手段に供給し、かつ前記スイッチパルスの発生の
基準となるパルス信号を生成して前記パルス発生手段に
供給するとともに、そのパルス信号の位相を調整可能な
タイミング発生手段とを備えたことを特徴とする画像表
示装置。 - 【請求項２】 前記タイミング発生手段は、前記パルス
信号の位相をマスタークロックのクロック単位以上の精
度で設定することを特徴とする請求項１記載の画像表示
装置。 - 【請求項３】 液晶セルを含む画素がマトリクス状に配
列されてなる表示部に対して、複数の画素ずつ同時に映
像信号を書き込むための複数のスイッチ手段と、 前記複数のスイッチ手段を順次選択するためのスイッチ
パルスを発生するパルス発生手段と、 映像信号を前記複数の画素分を単位として並列化処理す
る並列化手段と、 前記並列化処理での基準となる基準信号を生成して前記
並列化手段に供給し、かつ前記スイッチパルスの発生の
基準となるパルス信号を生成して前記パルス発生手段に
供給するとともに、そのパルス信号の位相を調整可能な
タイミング発生手段とを備えたことを特徴とする液晶表
示装置。 - 【請求項４】 前記タイミング発生手段は、前記パルス
信号の位相をマスタークロックのクロック単位以上の精
度で設定することを特徴とする請求項３記載の液晶表示
装置。 - 【請求項５】 液晶セルを含む画素がマトリクス状に配
列されてなるＬＣＤパネルに対して、複数の画素ずつ同
時に映像信号を書き込むための複数のスイッチ手段と、 前記複数のスイッチ手段を順次選択するためのスイッチ
パルスを発生するパルス発生手段と、 映像信号を前記複数の画素分を単位として並列化処理す
る並列化手段と、 前記並列化処理での基準となる基準信号を生成して前記
並列化手段に供給し、かつ前記スイッチパルスの発生の
基準となるパルス信号を生成して前記パルス発生手段に
供給するとともに、そのパルス信号の位相を調整可能な
タイミング発生手段とを備えたことを特徴とする液晶プ
ロジェクタ。 - 【請求項６】 前記タイミング発生手段は、前記パルス
信号の位相をマスタークロックのクロック単位以上の精
度で設定することを特徴とする請求項５記載の液晶プロ
ジェクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299915A JP2002108299A (ja) | 2000-09-29 | 2000-09-29 | 画像表示装置、液晶表示装置および液晶プロジェクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299915A JP2002108299A (ja) | 2000-09-29 | 2000-09-29 | 画像表示装置、液晶表示装置および液晶プロジェクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002108299A true JP2002108299A (ja) | 2002-04-10 |
Family
ID=18781662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000299915A Pending JP2002108299A (ja) | 2000-09-29 | 2000-09-29 | 画像表示装置、液晶表示装置および液晶プロジェクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002108299A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004125911A (ja) * | 2002-09-30 | 2004-04-22 | Sony Corp | 表示装置およびその制御方法、並びに投写型表示装置 |
| WO2005022503A1 (ja) * | 2003-08-29 | 2005-03-10 | Sony Corporation | 駆動装置、駆動方法及び表示パネル駆動システム |
| JP2005148557A (ja) * | 2003-11-18 | 2005-06-09 | Sony Corp | 表示装置および投射型表示装置 |
| JP2007079077A (ja) * | 2005-09-14 | 2007-03-29 | Sharp Corp | タイミングコントローラ及び画像表示装置 |
| JP2007279171A (ja) * | 2006-04-04 | 2007-10-25 | Sony Corp | 表示装置及び映像表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08171363A (ja) * | 1994-10-19 | 1996-07-02 | Sony Corp | 表示装置 |
| JPH11119746A (ja) * | 1997-10-20 | 1999-04-30 | Seiko Epson Corp | 駆動回路、表示装置および電子機器 |
| JPH11175019A (ja) * | 1997-12-12 | 1999-07-02 | Sanyo Electric Co Ltd | 表示装置の駆動回路及び駆動方法 |
-
2000
- 2000-09-29 JP JP2000299915A patent/JP2002108299A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08171363A (ja) * | 1994-10-19 | 1996-07-02 | Sony Corp | 表示装置 |
| JPH11119746A (ja) * | 1997-10-20 | 1999-04-30 | Seiko Epson Corp | 駆動回路、表示装置および電子機器 |
| JPH11175019A (ja) * | 1997-12-12 | 1999-07-02 | Sanyo Electric Co Ltd | 表示装置の駆動回路及び駆動方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004125911A (ja) * | 2002-09-30 | 2004-04-22 | Sony Corp | 表示装置およびその制御方法、並びに投写型表示装置 |
| WO2005022503A1 (ja) * | 2003-08-29 | 2005-03-10 | Sony Corporation | 駆動装置、駆動方法及び表示パネル駆動システム |
| CN100446074C (zh) * | 2003-08-29 | 2008-12-24 | 索尼株式会社 | 驱动设备、驱动方法和显示面板驱动系统 |
| US7719514B2 (en) | 2003-08-29 | 2010-05-18 | Sony Corporation | Apparatus and method for converting a digital video signal to conform with a display panel format |
| JP2005148557A (ja) * | 2003-11-18 | 2005-06-09 | Sony Corp | 表示装置および投射型表示装置 |
| US7880709B2 (en) | 2003-11-18 | 2011-02-01 | Sony Corporation | Display and projection type display |
| JP2007079077A (ja) * | 2005-09-14 | 2007-03-29 | Sharp Corp | タイミングコントローラ及び画像表示装置 |
| JP4732091B2 (ja) * | 2005-09-14 | 2011-07-27 | シャープ株式会社 | タイミングコントローラ及び画像表示装置 |
| JP2007279171A (ja) * | 2006-04-04 | 2007-10-25 | Sony Corp | 表示装置及び映像表示装置 |
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