JPH08171363A - 表示装置 - Google Patents

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JPH08171363A
JPH08171363A JP6280101A JP28010194A JPH08171363A JP H08171363 A JPH08171363 A JP H08171363A JP 6280101 A JP6280101 A JP 6280101A JP 28010194 A JP28010194 A JP 28010194A JP H08171363 A JPH08171363 A JP H08171363A
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timing
video
display panel
delay
signal
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JP6280101A
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Yoshiharu Nakajima
義晴 仲島
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 複数画素同時サンプリング方式における縦筋
ゴーストの発生を防止する。 【構成】 表示パネル１は直交するゲート及びデータラ
インＸ，Ｙの交差部の画素１１及び複数の映像信号ＳＩ
Ｇ１，２，３を同時にサンプリングして所定本数のデー
タラインＹに分配する水平駆動回路１３を備えている。
ビデオドライバ２は画素１１の配列ピッチに応じて複数
の映像信号ＳＩＧ１，２，３を遅延処理し、表示パネル
１への映像信号の供給タイミングを調整する。タイミン
グジェネレータ３は水平駆動回路１３にクロック信号Ｈ
ＣＫを供給し同時サンプリングのタイミング制御を行な
い、ビデオドライバ２の遅延処理を制御する。また、表
示パネル１に入力する映像信号ＳＩＧ１，２，３の供給
タイミングを同時サンプリングのタイミングに対し最適
化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は表示パネルとビデオドラ
イバとタイミングジェネレータとからなる表示装置に関
する。より詳しくは、複数画素同時サンプリング方式を
採用する表示装置の駆動制御技術に関する。
【０００２】
【従来の技術】複数画素同時サンプリング方式はアクテ
ィブマトリクス型の液晶表示パネル等により代表される
表示パネルの駆動方式として有力であり、例えば特開平
４−１１６６８７号公報に開示されている。この方式に
よれば、カラー表示パネルは垂直方向に平行に配設され
連続する三本毎に夫々赤（Ｒ）、緑（Ｇ）、青（Ｂ）の
組をなす複数のデータラインを有している。又、水平方
向に平行に配設された複数のゲートラインを有してい
る。さらに、データライン及びゲートラインの各交差部
に夫々スイッチング素子を介して接続された画素電極を
有している。この画素電極は垂直方向（列方向）の一つ
おきに水平方向（行方向）に１／２画素ピッチ分ずらさ
れて設けられていると共に、垂直方向の一つおきに該デ
ータラインに対して左右に交互に接続されている。加え
て、データラインに対応して夫々設けられた複数の水平
スイッチを有している。さらに、これらの水平スイッチ
を介して各データラインの各色毎に接続された三本のビ
デオラインを有しており、ビデオドライバから供給され
たＲ，Ｇ，Ｂの映像信号を受け入れる。かかる構成にお
いて、水平スイッチをＲ，Ｇ，Ｂの組を単位として同時
に制御する水平駆動回路が設けられており、所謂ＲＧＢ
三画素同時サンプリング駆動を行なう。この際、三本の
ビデオラインに供給されるＲ，Ｇ，Ｂの映像信号に予め
画素ピッチに対応する遅延量を相対的に与える遅延手段
がビデオドライバに設けられている。Ｒ，Ｇ，Ｂの映像
信号に画素ピッチに対応する遅延量を相対的に与えると
共に水平スイッチをＲ，Ｇ，Ｂの組を単位として同時に
開閉制御する事により、この水平スイッチを駆動する水
平駆動回路（例えばシフトレジスタ）の段数を削減して
構成を簡単にすると共に消費電力も削減して、良好なカ
ラー表示画像が得られる様にしている。Ｒ，Ｇ，Ｂの各
水平スイッチはシフトレジスタから出力されるサンプリ
ングパルスで同時に開閉制御される構成になっているの
で、シフトレジスタの段数は１／３になる。又、タイミ
ングジェネレータから供給される水平転送クロック信号
の周波数も１／３となる。
【０００３】
【発明が解決しようとする課題】複数画素同時サンプリ
ング方式を採用する表示装置では、特定の条件下で原理
的に縦筋のゴーストが発生するという課題がある。例え
ば、表示パネルに供給する映像信号の変化が遅く、この
変化時間が複数画素分に割り当てられたサンプリング時
間よりも長い場合にゴーストが発生する。あるいは表示
パネルに供給する映像信号の変化時間が十分速くとも、
この変化領域と表示パネルに内蔵される水平スイッチの
閉じるタイミングが重なってしまうとゴーストが発生す
る。第一の条件は、表示パネルの水平方向の画素数が増
加し、水平転送クロック信号の周波数ｆHCK が大きくな
る程生じやすくなる。又、第二の条件は、ｆHCK に依存
して生じたり生じなかったりするがｆHCK が大きい程起
りやすくなる。従来の表示パネルでは、上述した条件が
成立する程画素数が多くはなかった。即ち、ｆHCK はそ
れ程速くなかった。又、表示パネルに内蔵される水平駆
動回路は、略一定の周波数ｆHCK で動作する事が多く、
一度設定した最適な条件から外れて上述した特定条件の
中に入ってしまう様な事もなかった。しかしながら、近
年盛んに開発されている超高精細な表示パネルでは、上
述した特定条件を外して、あるマージンを確保しながら
最適条件を見つける事は非常に困難である。換言する
と、非常に厳しい設計仕様が要求される。又、マルチメ
ディア対応として、１６：９のアスペクト比等様々な信
号規格の画像表示を行なう場合、表示パネルの水平転送
クロック信号の周波数が多様に変化する為に、最適条件
を見つける事はさらに困難になる。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる表示装置は基本的な構成として表示パネルとビデオ
ドライバとタイミングジェネレータとを有する。表示パ
ネルは、互いに直交するゲートライン及びデータライン
の各交差部に配列した画素及び複数の映像信号を同時に
サンプリングして所定本数のデータラインに一斉分配す
る駆動回路を備えている。ビデオドライバは予め画素の
配列ピッチに応じて該複数の映像信号を相対的に遅延処
理し該表示パネルに対する映像信号の供給タイミングを
調整する。タイミングジェネレータは該表示パネルに含
まれる駆動回路の同時サンプリング周期を制御すると共
に、該ビデオドライバの遅延処理をタイミング制御す
る。特徴事項として、前記タイミングジェネレータは該
同時サンプリング周期を可変切り換え可能であると共
に、該可変切り換えに応じて該ビデオドライバの遅延処
理タイミングを制御し該表示パネルに入力する映像信号
の供給タイミングを該同時サンプリング周期に対し最適
化する。具体的には、前記ビデオドライバは該映像信号
の遅延処理を行なうサンプリングホールド回路を有して
いる。この場合、前記タイミングジェネレータは該サン
プリングホールド回路の遅延処理タイミングを規定する
ラッチ信号と該駆動回路の同時サンプリング周期を規定
するクロック信号を出力する。かかる構成において、前
記タイミングジェネレータは該ラッチ信号とクロック信
号の位相差を調整して該映像信号の供給タイミングを最
適化している。
【０００５】本発明の他の側面によれば、表示装置は基
本的な構成として表示パネルとビデオドライバとタイミ
ングジェネレータとを有する。表示パネルは互いに直交
するゲートライン及びデータラインの各交差部に配列し
た画素及び複数の映像信号を同時にサンプリングして所
定本数のデータラインに一斉分配する駆動回路を備えて
いる。ビデオドライバは予め画素の配列ピッチに応じて
該複数の映像信号を遅延処理し該表示パネルに対する映
像信号の供給タイミングを調整する。タイミングジェネ
レータは該表示パネルに含まれる駆動回路にクロック信
号を供給し該同時サンプリングのタイミング制御を行な
うと共に該ビデオドライバの遅延処理を同期的に制御す
る。特徴事項として、前記タイミングジェネレータは該
ビデオドライバが行なう遅延処理のタイミングを可変制
御し該表示パネルに入力する映像信号の供給タイミング
を該同時サンプリングのタイミングに対し最適化する。
例えば、前記タイミングジェネレータは該ビデオドライ
バ内で生じる映像信号の転送遅れに応じて該遅延処理タ
イミングを可変制御する。あるいは、前記タイミングジ
ェネレータは該駆動回路内で生じるクロック信号の転送
遅れに応じて該遅延処理タイミングを可変制御する。一
態様によれば、前記ビデオドライバは映像信号の遅延処
理を行なうサンプルホールド回路を有している。前記タ
イミングジェネレータは該サンプルホールド回路の遅延
処理タイミングを規定するラッチ信号を出力する。かか
る構成において、前記タイミングジェネレータは該ラッ
チ信号と該クロック信号の位相差を調整して該映像信号
の供給タイミングを最適化する。
【０００６】
【作用】本発明の第一側面によれば、本表示装置は種々
の異なった規格の映像信号に対応できる様になってい
る。即ち、前記タイミングジェネレータは映像信号の規
格に従って所定の周期の水平転送クロック信号を表示パ
ネルに入力し、その同時サンプリング周期を映像信号の
規格に合わせて切り換える様にしている。さらに、タイ
ミングジェネレータはこの切り換えに応じてビデオドラ
イバの遅延処理タイミングを制御し表示パネルに入力す
る映像信号の供給タイミングを最適化する。これによ
り、縦筋のゴーストを抑制する事が可能になる。本発明
の第二の側面によれば、タイミングジェネレータはビデ
オドライバが行なう遅延処理のタイミングを可変制御す
る。これにより、表示パネルに入力する映像信号の供給
タイミングを同時サンプリングのタイミングに対し最適
化する。例えば、ビデオドライバ内で生じる映像信号の
転送遅れに応じて遅延処理タイミングを可変制御する。
あるいは、水平駆動回路内で生じるクロック信号の転送
遅れに応じて該遅延処理タイミングを可変制御する。か
かる構成により、縦筋のゴーストを除去する事が可能に
なる。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示装置の基本
的な構成を示すブロック図である。本表示装置は表示パ
ネル１とビデオドライバ２とタイミングジェネレータ３
とを備えている。表示パネル１は画素アレイ部と周辺駆
動回路部とを有している。画素アレイ部は互いに直交す
るゲートラインＸ及びデータラインＹの各交差部に配列
した画素１１を含んでいる。この画素１１は画素電極と
薄膜トランジスタの組からなる。薄膜トランジスタのゲ
ート電極は対応するゲートラインに接続され、ソース電
極は対応するデータラインＹに接続され、ドレイン電極
は対応する画素電極に接続されている。又、図示しない
が所定の間隙を介して画素電極に対向電極が対面配置し
ており、該間隙に液晶が封入されている。一方、周辺駆
動回路部は垂直駆動回路１２と水平駆動回路１３に分か
れている。垂直駆動回路１２は各ゲートラインＸに接続
されており、線順次で一ライン分の画素１１を選択す
る。即ち、垂直駆動回路１２はシフトレジスタを含んで
おり、垂直転送クロック信号ＶＣＫに応じて垂直スター
トパルスＶＳＴを順次転送し、各ゲートラインＸにゲー
トパルスを出力する。これに対し、水平駆動回路１３は
複数の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３を同時に
サンプリングして所定本数（本例では三本）のデータラ
インＹに一斉分配する。具体的には、水平駆動回路１３
は入力バッファ１４とシフトレジスタ１５と複数の水平
スイッチＨＳＷｎ，ＨＳＷｎ＋１，ＨＳＷｎ＋２，…，
を含んでいる。一個の水平スイッチＨＳＷは三本のデー
タラインＹに接続されている。上述した三個の映像信号
ＳＩＧ１，ＳＩＧ２，ＳＩＧ３は各ＨＳＷを介して対応
する三本のデータラインＹに同時サンプリングされる。
シフトレジスタ１５はバッファ１４を介して入力される
水平転送クロック信号ＨＣＫに応じて水平スタートパル
スＨＳＴを順次転送し、サンプリングパルスφn ，φ
n+1 ，φn+2 ，…，を出力する。このサンプリングパル
スφに応じて対応する水平スイッチＨＳＷが開閉制御さ
れ、上述した同時サンプリングが行なわれる。以上の説
明から理解される様に、水平転送クロック信号ＨＣＫが
上述した同時サンプリングの周期を規定している。
【０００８】ビデオドライバ２は予め画素１１の配列ピ
ッチに応じて複数の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩ
Ｇ３を相対的に遅延処理し、表示パネル１に対する各映
像信号の供給タイミングを調整する。本例ではビデオド
ライバ２はアナログ構成となっており、映像信号の遅延
処理を行なうサンプルホールド回路を有している。サン
プルホールド回路は三種の映像信号ＳＩＧ１，ＳＩＧ
２，ＳＩＧ３の各々に対して設けられた三個の前段サン
プルホールド（Ｓ／Ｈ）ユニット２１，２２，２３と、
これらに接続した三個の後段Ｓ／Ｈユニット２４，２
５，２６とを有する。前段Ｓ／Ｈユニット２１と後段Ｓ
／Ｈユニット２４の組により映像信号ＳＩＧ１に対応し
た遅延チャネルが構成され、前段Ｓ／Ｈユニット２２と
後段Ｓ／Ｈユニット２５の組で映像信号ＳＩＧ２に対応
した遅延チャネルが構成され、前段Ｓ／Ｈユニット２３
と後段Ｓ／Ｈユニット２６の組で映像信号ＳＩＧ３に対
応した遅延チャネルが構成される。各前段Ｓ／Ｈユニッ
ト２１，２２，２３は互いに独立して制御される一方、
各後段Ｓ／Ｈユニット２４，２５，２６は互いに同期し
て制御される。なお、各遅延チャネルの出力段には増幅
器ＡＭＰが接続されている。本例では単色のビデオ信号
ＶＩＤＥＯを三個の遅延チャネルに分配し、相対的に遅
延処理された三個の映像信号ＳＩＧ１，ＳＩＧ２，ＳＩ
Ｇ３を出力している。入力されるビデオ信号ＶＩＤＥＯ
には様々な規格がありＮＴＳＣ，ＮＴＳＣＷＩＤＥ，Ｈ
Ｄ，ＶＧＡ等が挙げられる。なお本例では単色のビデオ
信号を入力しているが、これに代え予めＲＧＢ三原色に
分かれた三種のビデオ信号を各遅延チャネルに入力する
事も可能である。この場合には表示パネル１はフルカラ
ー表示を行なう事になる。
【０００９】タイミングジェネレータ３は表示パネル１
に含まれる水平駆動回路１３の同時サンプリング周期を
制御すると共に、ビデオドライバ２の遅延処理をタイミ
ング制御する。具体的には、タイミングジェネレータ３
は外部入力される同期信号ＳＹＮＣに応じて動作し、上
述した水平スタートパルスＨＳＴ、水平転送クロック信
号ＨＣＫ、垂直スタートパルスＶＳＴ、垂直転送クロッ
ク信号ＶＣＫ等を表示パネル１に供給しその駆動制御を
行なう。又、このタイミングジェネレータ３はビデオド
ライバ２のサンプルホールド回路に対し複数のラッチ信
号ＳＨ１，ＳＨ２，ＳＨ３，ＳＨ４を供給する。これら
のラッチ信号によりサンプルホールド回路に含まれる各
遅延チャネルの処理タイミングを規定する。具体的に
は、ラッチ信号ＳＨ１により第１の前段Ｓ／Ｈユニット
２１を最初に間欠動作させ、次にＳＨ２により第２の前
段Ｓ／Ｈユニット２２を間欠動作させ、且つＳＨ３によ
り第３の前段Ｓ／Ｈユニット２３を持続動作させる。さ
らにＳＨ２の出力後ＳＨ４を出力し三個の後段Ｓ／Ｈユ
ニット２４，２５，２６を一斉に間欠動作させる。
【００１０】本発明の特徴事項として、タイミングジェ
ネレータ３は同時サンプリング周期を可変切り換え可能
であると共に、この可変切り換えに応じてビデオドライ
バ２の遅延処理タイミングを制御し、表示パネル１に入
力する映像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の供給タ
イミングを同時サンプリング周期に対し最適化する。こ
れにより、縦筋のゴーストを除去できる。具体的には、
タイミングジェネレータ３はサンプルホールド回路の遅
延処理タイミングを規定するラッチ信号ＳＨ１，ＳＨ
２，ＳＨ３，ＳＨ４と水平駆動回路１３の同時サンプリ
ング周期を規定する水平転送クロック信号ＨＣＫを出力
すると共に、ラッチ信号ＳＨ４とクロック信号ＨＣＫの
位相差（ΔｔDTG ）を調整して映像信号ＳＩＧ１，ＳＩ
Ｇ２，ＳＩＧ３の供給タイミングを最適化する。なお、
上述した同時サンプリング周期の可変切り換えは、ビデ
オドライバ２に入力されるビデオ信号ＶＩＤＥＯの規格
に従って自動的に行なわれる。この制御を実行する為
に、タイミングジェネレータ３にはデータデコーダ４が
接続されている。
【００１１】本発明の第二の特徴事項として、タイミン
グジェネレータ３はビデオドライバ２が行なう遅延処理
のタイミングを可変制御し、表示パネル１に入力する映
像信号ＳＩＧ１，ＳＩＧ２，ＳＩＧ３の供給タイミング
を同時サンプリングのタイミングに対し最適化してい
る。例えば、タイミングジェネレータ３はビデオドライ
バ２内で生じる映像信号の転送遅れ（ΔｔDRGB）に応じ
て遅延処理タイミング（ΔｔDTG ）を可変制御する。な
おΔｔDRGBはビデオドライバ２に内蔵されるＡＭＰの信
号処理過程における遅延時間を表わしている。一方、Δ
ｔDTG は前述した様にタイミングジェネレータ３の出力
時におけるラッチ信号ＳＨ４と水平転送クロック信号Ｈ
ＣＫの位相差を表わしている。さらにタイミングジェネ
レータ３は水平駆動回路１３内で生じる水平転送クロッ
ク信号ＨＣＫの転送遅れ（ΔｔDHSR）に応じて遅延処理
タイミング（ΔｔDTG ）を可変制御する。なお、Δｔ
DHSRは入力バッファ１４及びシフトレジスタ１５のパル
ス変換過程における遅延時間を表わしている。
【００１２】次に図２を参照して、図１に示した表示装
置の動作を詳細に説明する。なお、このタイミングチャ
ートは説明の都合上ゴースト除去を目的とする最適化制
御の行なわれる前の状態を表わしている。先ず、一画素
にのみ白色を書き込むビデオ信号ＶＩＤＥＯが入力され
たとする。ここでは、表示パネルはノーマリブラックモ
ードとする。ビデオドライバ２にラッチ信号ＳＨ１がタ
イミングジェネレータ３から入力され、第一遅延チャネ
ルの前段Ｓ／Ｈユニット２１が間欠動作し、で示す様
にＶＩＤＥＯの白色レベルをサンプルホールドする。次
のタイミングでラッチ信号ＳＨ１が入力された時にはＶ
ＩＤＥＯの黒レベルをサンプルホールドする事になる。
最初のＳＨ１が出力された後画素の配列ピッチに応じて
ラッチ信号ＳＨ４がタイミングジェネレータ３から入力
される。これにより、第一遅延チャネルの後段Ｓ／Ｈユ
ニット２４からに示す様な白色レベルの信号が出力さ
れる。とを比較すれば明らかな様に、映像信号に対
し二画素分に相当する遅延処理が行なわれている。同様
に、二番目のＳＨ１が出力された後所定の時間間隔でＳ
Ｈ４が出力され、の信号は黒レベルに復帰する。この
後、信号はＡＭＰを介してＳＩＧ１となり表示パネル
１に供給される。この際ＳＩＧ１はΔｔDRGB分だけ遅延
が生じる。さらに、ＳＩＧ１が白レベルから黒レベルに
変化するまで一定の遷移時間Ａを要する。
【００１３】一方、水平駆動回路１３にはタイミングジ
ェネレータ３から水平転送クロック信号ＨＣＫが入力さ
れる。ＨＣＫの一周期をΔｔHCK で表わす。図示する様
に、ＳＨ４とＨＣＫとの間にはΔｔDTG 分だけ位相差が
ある。この位相差は調整可能なパラメータである。シフ
トレジスタ１５はＨＣＫに応じて動作しＨＳＴを順次転
送してサンプリングパルスφn ，φn+1 ，…，を順次出
力する。ＨＣＫとφとの間には一定の時間遅れΔｔDHSR
が生じている。最初のサンプリングパルスφnに応じて
ＳＩＧ１が対応するデータラインＹにサンプリングされ
る。このデータラインＹの電位をＶｎで表わす。図示す
る様に、φn が入力するとＨＳＷｎが開き、映像信号Ｓ
ＩＧ１の書き込みが行なわれる。φn が立ち下がった時
点で書き込まれた電位Ｖｎが固定され、次のフィールド
まで保持される。φn が立ち下がった時点でＳＩＧ１は
白レベルにある為、正しく白レベルが対応する一画素に
書き込み保持された事になる。次のサンプリングパルス
φn+1 が出力されるとＨＳＷｎ＋１が開き、対応するデ
ータラインＹにＳＩＧ１がサンプリングされる。このデ
ータラインＹの電位をＶｎ＋１で表わす。図示する様
に、φn+1 の立ち下がり時点が丁度ＳＩＧ１の遷移時間
領域Ａにかかっている。この為、画素には完全な黒レベ
ルが書き込まれずΔＶだけ誤差が生じている。図２に設
定した条件では最初の一画素にのみ白レベルが書き込ま
れ、残りの画素には黒レベルが書き込まれなければなら
ない。しかしながら、誤差ΔＶが生じる為、白レベルが
書き込まれた一画素の３ドット先に位置する画素に黒レ
ベルではなく灰色レベルが書き込まれてしまう。これ
が、複数画素同時サンプリング方式における縦筋ゴース
トの発生原因である。
【００１４】図２のタイミングチャートに示した様に、
信号処理過程における各種遅延時間の関係によって、ゴ
ースト現象が起り得る。ゴーストの起る条件は表示パネ
ル１に入力される映像信号ＳＩＧの遷移時間Ａ内におい
てサンプリンクパルスφが立ち下がる事である。このゴ
ーストの起る条件を式で表わすと次の様になる。
【数１】 ここで、ΔｔDRGBは、サンプルホールド回路からＨＳＷ
に至る間の信号処理系における遅延時間を表わし、Δｔ
DHSRは表示パネル１の水平駆動回路１３内における遅延
時間を表わし、ΔｔDTG はタイミングジェネレータ３の
出力時におけるラッチ信号ＳＨ４に対する水平転送クロ
ック信号ＨＣＫの遅延時間を表わし、ΔｔHCK は表示パ
ネル１の水平転送周期（即ち、１／ｆHCK ）を表わし、
Ａは前述した様に表示パネル１に入力される映像信号Ｓ
ＩＧの遷移時間を表わしている。又、ｋは整数を表わ
し、ｋ＝１の時次のサンプリングタイミングでゴースト
が現われ、ｋ＝２の時次の次のサンプリングタイミング
でゴーストが現われる条件を表わしている。
【００１５】本発明の特徴事項は、上記の条件式を満た
さない様にΔｔDTG を状況に応じて意図的に変化させる
事にある。この点につき、再び図１に戻って説明を続け
る。タイミングジェネレータ３にラッチ信号の位相Δｔ
DTG を切り換えられるスイッチを用意し、状況に応じて
このスイッチ設定を変化させる様にしている。スイッチ
の設定を決めるデータはパラレルデータでも良いし、本
例の様にマイコン等のインタフェースを考慮しシリアル
データをデータデコーダ４でパラレルデータに変換した
形でも良い。何れにしても、このスイッチ設定は以下の
様な状況の時に変化させる。第一に、上記の条件式にお
いてΔｔDRGB，Ａ，ΔｔDHSRが固定で、ΔｔHCK （即ち
水平転送クロック信号の周波数ｆHCK ）が変化する時が
挙げられる。この状況は例えば表示装置に様々な規格の
ビデオ信号（例えば１６：９のアスペクト比に合わせた
ビデオ信号）を入力しようとする時に生ずる。ΔｔHCK
の変化により上記条件式が成立するのを防ぐ様に、Δｔ
DTG を調整する。第二に、上記条件式においてΔ
ｔDRGB，Ａ，ΔｔHCK が固定で、ΔｔDHSRが変化する場
合が挙げられる。この状況は、表示パネル内の水平駆動
回路が薄膜トランジスタ等デバイス間バラツキの大きい
構造である場合に生じる。各デバイスのΔｔDHSRに応じ
て、上記条件式を成立させない様にΔｔDTG を調節す
る。第三に、上記条件式においてΔｔDHSR，ΔｔDTG ，
ΔｔHCK が固定で、ΔｔDRGB，Ａが変化した場合が挙げ
られる。この状況はΔｔDRGB及びＡの値を決定するビデ
オドライバ２の特性が変化した時に起り得る。ΔｔDRGB
及びＡの変化に応じて上記条件式を満たさない様にΔｔ
DTG を調節する。
【００１６】上記実施例ではビデオドライバ中に三画素
の時間合わせの為のアナログサンプルホールド回路を設
けており、この回路に供給するラッチ信号の位相Δｔ
DTG を制御する事により、上記条件式の成立を防止して
いる。このΔｔDTG を制御するという事は、換言すると
「表示パネルに供給する映像信号のデータ変化点を制御
する」という事である。従って、映像信号のデータ変化
点を制御できれば、本実施例の構成でなくても、同一原
理で同じ効果が得られる。例えば、ビデオドライバ自体
もしくはその前段階において、デジタル信号処理を行な
っている場合、信号処理中のメモリ読み出しもしくはＤ
／Ａコンバータの読み出しタイミングを制御する事で、
本実施例と全く同様の制御が可能である。この例を参考
の為図３に示しておく。図示する様に、本表示装置は表
示パネル１とビデオドライバ２とタイミングジェネレー
タ３とを有している。ビデオドライバ２はデジタル構成
であり、入力段に位置するＡ／Ｄコンバータ２０１と出
力段に位置する三チャネルのＤ／Ａコンバータ２０２と
メモリ２０３とプロセッサ２０４とを備えている。タイ
ミングジェネレータ３はＤ／Ａコンバータ２０２に供給
する読み出し用パルスφREADの位相制御を行なう事によ
り、アナログ映像信号ＡＲ，ＡＧ，ＡＢの供給タイミン
グを最適化し、縦筋ゴーストの除去を図っている。な
お、Ｄ／Ａコンバータ２０２はプロセッサ２０４から出
力されたデジタルの映像信号ＤＲ，ＤＧ，ＤＢをφREAD
に応じて順次アナログの映像信号ＡＲ，ＡＧ，ＡＢに変
換するものである。
【００１７】
【発明の効果】以上説明した様に、本発明によれば、複
数画素同時サンプリング方式を採用した表示装置におい
てビデオドライバの遅延処理タイミングを制御し表示パ
ネルに入力する映像信号の供給タイミングを最適化する
事により、ゴースト現象を最大限防止する事が可能であ
る。これにより画質劣化を防ぐ事ができる。又、データ
変化過程の不安定な領域におけるサンプリングを行なわ
せない事から、表示パネルのユニフォーミティ劣化を防
ぐ事ができる。加えて、いかなる規格のビデオ信号（Ｎ
ＴＳＣ，ＮＴＳＣＷＩＤＥ，ＨＤ，ＶＧＡ等）を入力し
ても、これに応じてゴースト現象による画質劣化やユニ
フォーミティ劣化を防ぐ事ができるシステムを構築可能
にしている。
【図面の簡単な説明】
【図１】本発明にかかる表示装置の基本的な構成を示す
ブロック図である。
【図２】本発明にかかる表示装置の動作説明に供するタ
イミングチャートである。
【図３】本発明にかかる表示装置の他の構成例を示すブ
ロック図である。
【符号の説明】
１ 表示パネル ２ ビデオドライバ ３ タイミングジェネレータ ４ データデコーダ １１ 画素 １２ 垂直駆動回路 １３ 水平駆動回路 １５ シフトレジスタ ２１ サンプルホールドユニット ２２ サンプルホールドユニット ２３ サンプルホールドユニット ２４ サンプルホールドユニット ２５ サンプルホールドユニット ２６ サンプルホールドユニット

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 互いに直交するゲートライン及びデータ
    ラインの各交差部に配列した画素及び複数の映像信号を
    同時にサンプリングして所定本数のデータラインに一斉
    分配する駆動回路を備えた表示パネルと、予め画素の配
    列ピッチに応じて該複数の映像信号を相対的に遅延処理
    し該表示パネルに対する映像信号の供給タイミングを調
    整するビデオドライバと、該表示パネルに含まれる駆動
    回路の同時サンプリング周期を制御すると共に該ビデオ
    ドライバの遅延処理をタイミング制御するタイミングジ
    ェネレータとを有する表示装置であって、 前記タイミングジェネレータは該同時サンプリング周期
    を可変切り換え可能であると共に、該可変切り換えに応
    じて該ビデオドライバの遅延処理タイミングを制御し、
    該表示パネルに入力する映像信号の供給タイミングを該
    同時サンプリング周期に対し最適化することを特徴とす
    る表示装置。
  2. 【請求項２】 前記ビデオドライバは該映像信号の遅延
    処理を行なうサンプルホールド回路を有しており、前記
    タイミングジェネレータは該サンプルホールド回路の遅
    延処理タイミングを規定するラッチ信号と該駆動回路の
    同時サンプリング周期を規定するクロック信号を出力す
    ると共に該ラッチ信号とクロック信号の位相差を調整し
    て該映像信号の供給タイミングを最適化する事を特徴と
    する請求項１記載の表示装置。
  3. 【請求項３】 互いに直交するゲートライン及びデータ
    ラインの各交差部に配列した画素及び複数の映像信号を
    同時にサンプリングして所定本数のデータラインに一斉
    分配する駆動回路を備えた表示パネルと、予め画素の配
    列ピッチに応じて該複数の映像信号を遅延処理し該表示
    パネルに対する映像信号の供給タイミングを調整するビ
    デオドライバと、該表示パネルに含まれる駆動回路にク
    ロック信号を供給し該同時サンプリングのタイミング制
    御を行なうと共に該ビデオドライバの遅延処理を同期的
    に制御するタイミングジェネレータとを有する表示装置
    であって、 前記タイミングジェネレータは該ビデオドライバが行な
    う遅延処理のタイミングを可変制御し該表示パネルに入
    力する映像信号の供給タイミングを該同時サンプリング
    のタイミングに対し最適化する事を特徴とする表示装
    置。
  4. 【請求項４】 前記タイミングジェネレータは、該ビデ
    オドライバ内で生じる映像信号の転送遅れに応じて該遅
    延処理タイミングを可変制御する事を特徴とする請求項
    ３記載の表示装置。
  5. 【請求項５】 前記タイミングジェネレータは、該駆動
    回路内で生じるクロック信号の転送遅れに応じて該遅延
    処理タイミングを可変制御する事を特徴とする請求項３
    記載の表示装置。
  6. 【請求項６】 前記ビデオドライバは該映像信号の遅延
    処理を行なうサンプルホールド回路を有しており、前記
    タイミングジェネレータは該サンプルホールド回路の遅
    延処理タイミングを規定するラッチ信号を出力すると共
    に該ラッチ信号と該クロック信号の位相差を調整して該
    映像信号の供給タイミングを最適化する事を特徴とする
    請求項３記載の表示装置。
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