KR100355371B1 - 디스플레이장치 - Google Patents

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KR100355371B1
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나까지마요시하루
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소니 가부시끼 가이샤
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Abstract

서로 직교하는 게이트라인과 데이터라인의 교차점에 배열된 화소와, 다수의 비디어신호를 동시에 샘플링하여 상기 샘플링된 신호를 소정수의 데이터라인에 동시에 분배하기 위한 구동회로와를 가지는 디스플레이 패널과; 화소의 배열간격에 따라서 비디오신호를 상대적으로 지연시켜 디스플레이 패널에 대한 비디오신호의 공급타이밍을 조정하기 위한 비디오 드라이버와; 디스플레이 패널에 포함된 구동회로의 동시샘플링기간을 제어하고 또한 비디오 드라이버에 의해 실행된 지연처리의 타이밍을 제어하기 위한 타이밍발생기와;를 포함하는 디스플레이장치이다. 타이밍발생기는 동시샘플링기간을 선택적으로 스위칭할 수 있고 그러한 선택적 스위칭에 대응하는 비디오 드라이버의 지연 처리타이밍을 제어함으로써 동시샘플링기간에 대하여 디스플레이 패널에 대한 입력비디오신호의 공급타이밍을 최적화하게 되는 것이다. 본 디스플레이장치는 동시 다중-화소샘플링모드로 수직 스트리크 고스트의 발생을 방지하도록 적합화 되었다.

Description

디스플레이장치
본 발명은 디스플레이 패널, 비디오 드라이버 및 타이밍발생기로 구성되는 디스플레이 장치에 관한 것이다. 특히, 본 발명은 동시 다중-화소 샘플링방법을 채택하는 디스플레이장치용 구동제어기술에 관한 것이다.
동시 다중-화소 샘플링방법은 능동행렬 액정 디스플레이 패널 등으로 대표되는 디스플레이 패널을 구동시키기 위한 시스템으로써 지배적이며, 그 일예는 일본 특허 공개번호 평 4-116687(1992)에 공개되어 있다. 이 방법에 따르면, 색상디스플레이 패널은 수직으로 서로 평행하게 배치된 다수의 데이터라인을 가지며, 그리고 그에 연속되는 3개의 라인이 한 세트의 적색(R), 녹색(G) 및 청색(B)을 형성하도록 배열된다. 디스플레이 패널은 또한 수평으로 서로 평행하게 배열된 다수의 게이트라인과, 데이터라인과 게이트라인의 교차점에 각각 스위칭소자를 경유해 접속된 화소전극을 가지고 있다. 화소전극은 그 결과 수직(세로)방향으로 교차하는 것들은 수평(가로)방향으로의 화소배열간격의 중간에 상응하는 위치적 편차를 가지고 있으며, 수직으로 교차하는 것들은 좌우측의 데이터라인과 서로 엇갈리게 접속되도록 배치되어 있다. 게다가, 색상 디스플레이 패널은 또한 데이터라인에 상응하게 제공된 복수의 수평스위치를 가지며, 또한 비디오 드라이버로부터 공급된 R, G, B비디오신호를 수신하기 위하여 수평스위치를 통해 개별적인 색상의 데이터라인에 접속된 3개의 비디오라인들을 가지고 있다. 이러한 구성에 있어서, 수평구동회로는 R,G, B세트당 수평스위치를 동시에 제어하기 위하여 제공되어 있으며, 그 결과 3개의 R, G, B화소들은 샘플링을 위해 동시에 구동된다. 그리고 지연수단은 화소간격에 상응하는 소정의 지연기간을 3개의 비디오라인에 공급된 각각의 R, G, B비디오신호에 상대적으로 제공하기 위해 비디오 드라이버내에 제공되어 있다. 따라서, 화소배열간격에 상응하는 지연이 상대적으로 R, G, B비디오신호에 주어지며, R, G, B세트당 수평스위치의 온/오프 작동이 동시에 제어된다. 그 결과, 수평스위치들을 구동시키기 위한 수평구동회로(예, 시프트레지스터)의 요구된 단계의 수를 감축시키는 것이 가능하고, 그러므로, 전력소비의 감소와 함께 구성을 단순화함으로써 만족스러운 색상의 화상을 디스플레이할 수 있다. R, G, B수평스위치의 온/오프작동이 시프트레지스터에서 출력된 펄스들을 샘플링함으로써 동시에 제어되기 때문에 필요한 시프트레지스터의 수는 1/3로 감소될 수 있으며, 타이밍발생기로부터 공급된 수평전송 클럭신호의 주파수도 또한 1/3로 낮아진다.
동시 다중-화소 샘플링방법을 채택하는 어떠한 디스플레이장치에 있어서는, 원칙적으로 특정조건하에서 수직의 스트리크 고스트 현상이 발생된다는 문제점이 있다.
예를 들면, 그러한 고스트는 그 디스플레이 패널에 공급된 비디오신호의 변경이 느리고 변경시간이 다중-화소에 할당된 샘플링시간보다 길 경우에 발생된다. 디스플레이 패널에 공급된 비디오신호의 변경시간이 충분히 빠를 경우일지라도, 만일 디스플레이 패널내에 내장되어 있는 어떠한 수평스위치의 접속이 타이밍에 있어서 변경영역과 일치한다면 여전히 고스트현상은 발생한다. 그 첫째 조건은 수평화소의 수가 디스플레이 패널내에서 증가되고 수평전송 클럭신호의 주파수(fHCK)가 높다면 즉시로 유발되는 경향이 있다. 그리고 주파수(fHCK)에 따라서 유발되거나 유발되지 않는 두번째 조건은 주파수(fHCK)의 증가에 따라 더욱 발생되기 쉽게 해준다.
지금까지 알려진 종래의 어떠한 디스플레이 패널에 있어서도, 화소의 수가 상기 조건이 충족될 만큼 그렇게 많지 않았다. 즉, 주파수(fHCK)가 그렇게 높지 않았다.
그리고 디스플레이 패널내에 내장된 수평의 구동회로는 실질적으로 대부분의 경우에 고정된 주파수(fHCK)에서 작동되고, 그래서 수평구동회로가 한번 설정된 최적의 조건으로부터 이동되면서 상기 설명된 특정조건으로 배치되는 상태는 결코 발생되지 않는다. 그러나, 최근 광범위하게 개발된 초고정밀 디스플레이 패널의 어떤 것에 있어서도, 전술한 특정조건을 배제하고 여전히 특정마진을 보증하면서도 최적 조건을 발견하는 것은 지극히 어렵다. 다시 말해서, 디자인에 있어서 극도로 엄격한 특정화가 요구되었다. 그리고 16:9의 종횡비율 등을 포함하는 다양한 신호 표준규격의 화상을 멀티미디어에 대응해서 디스플레이함에 있어서, 디스플레이 패널 내의 수평전송클럭신호의 주파수는 변화된 방식으로 변경되어서 결과적으로 최적조건을 발견함에 있어서 더욱더 어려운 문제점을 초래하였다.
그러므로 본 발명의 목적은 동시 다중-화소샘플링에 있어서 수직의 스트리크 고스트의 발생을 방지할 수 있는 디스플레이장치를 제공하는 것이다.
본 발명의 일 양상에 따르면, 디스플레이장치는 디스플레이 패널과 비디오 드라이버와 타이밍발생기를 그 기본구성 내에 포함하여 이루어진다. 디스플레이 패널은 서로 직교하는 게이트라인과 데이터라인의 교차점에 배열된 화소를 가지며, 다수의 비디오신호를 동시에 샘플링하고 또한 샘플링된 비디오신호를 동시에 소정수의 데이터라인으로 분배하기 위한 구동회로를 가진다. 비디오 드라이버는 화소배열간격에 따라서 상대적으로 다수의 비디오신호를 사전에 지연함으로써, 디스플레이 패널로 비디오신호를 공급하는 타이밍을 조절한다. 타이밍발생기는 디스플레이 패널 내에 포함된 구동회로의 동시샘플링기간을 제어하며, 또한 비디오 드라이버에 의해 실행된 지연처리의 타이밍을 제어한다. 본 발명의 특정 필수조건으로써, 타이밍발생기는 동시샘플링기간을 선택적으로 스위칭할 수 있고 그러한 선택적 스위칭에 대응해서 비디오 드라이버의 지연처리타이밍을 제어할 수 있으므로, 디스플레이 패널로 입력될 비디오신호를 공급하는 타이밍을 동시샘플링기간에 대해서 최적화할 수 있게 된다. 더욱 특별하게, 비디오 드라이버는 비디오신호를 지연하는 처리를 실행하는 표본보류회로를 가진다. 이 경우에, 타이밍 발생기는 표본보류회로의 지연처리타이밍을 지시할 래치신호와 구동회로의 동시샘플링기간을 지시할 클럭신호를 모두 출력한다. 이러한 구성에서, 타이밍 발생기는 래치신호와 클럭신호 사이의 위상차이를 조정하여서 비디오신호 공급타이밍을 최적화한다.
본 발명의 또 다른 양상에 따르면, 디스플레이장치는 디스플레이 패널과 비디오드라이버와 타이밍발생기를 그 기본 구성 내에 포함하고 있다. 디스플레이 패널은 서로 직교하는 게이트라인과 데이터라인의 교차점에 배치된 화소를 가지며,다수의 비디오신호를 동시에 샘플링하고 또한 소정수의 데이터라인에 샘플링된 비디오 신호를 동시에 분배하기 위한 구동회로를 가진다. 비디오 드라이버는 화소배열간격에 따라서 다수의 비디오신호를 미리 지연하여서, 디스플레이 패널로 비디오신호를 공급하는 타이밍을 조정한다. 디스플레이 패널 내에 포함된 구동회로로 클럭 신호를 공급하는 동안 타이밍발생기는 동시샘플링의 타이밍을 제어하며, 또한 비디오 드라이버의 지연처리를 동시에 제어한다. 본 발명의 특정의 필수조건으로써, 비디오 드라이버에 의해 실행된 지연처리의 타이밍을 가변적으로 제어하며, 디스플레이 패널에 입력된 비디오신호를 공급하는 타이밍을 동시샘플링의 타이밍에 대해서 최적화한다. 예를 들어, 타이밍발생기는 비디오 드라이버내에 발생한 비디오-신호전송지연에 따라서 지연처리타이밍을 가변적으로 제어한다. 또는 타이밍발생기는 구동회로 내에 발생한 클럭-신호전송지연에 따라서 지연처리타이밍을 가변적으로 제어한다. 제기된 일 실시예에서, 비디오 드라이버는 비디오신호를 지연하는 처리를 실행할 표본보류회로를 가진다. 타이밍발생기는 표본보류회로의 지연처리 타이밍을 지시할 래치신호를 출력한다. 이러한 구성에서, 타이밍발생기는 래치신호와 클럭신호 사이의 위상차를 조정하여서, 비디오-신호공급타이밍을 최적화한다.
본 발명의 상기 언급된 한 양상에 있어서, 디스플레이장치는 다양한 서로다른 표준규격의 어떤 비디오신호에 대해서도 적절한 작동을 실행할 수 있다. 더욱 특별히, 타이밍발생기는 비디오신호의 표준규격에 따라서 소정기간의 수평전송 클럭신호를 디스플레이 패널로 공급하며, 비디오신호 표준규격에 따라서 동시샘플링기간을 선택적으로 스위칭한다. 더우기 타이밍발생기는 그러한 선택적 스위칭에 대응해서 비디오 드라이버의 지연처리타이밍을 제어하여, 입력비디오신호를 디스플레이 패널로 공급하는 타이밍을 최적화한다. 따라서, 수직의 스트리크 고스트현상의 발생을 억제할 수 있게 된다. 한편 본 발명의 두번째 양상에 있어서, 타이밍발생기는 비디오 드라이버에 의해 실행된 지연처리의 타이밍을 가변적으로 제어하고, 따라서 동시샘플링의 타이밍에 대해서 디스플레이 패널로의 비디오신호 공급타이밍을 최적화한다. 또한 타이밍발생기는 수평구동회로 내에 발생한 클럭-신호전송지연에 따라서 지연처리타이밍을 가변적으로 제어한다. 그러한 구성이기 때문에, 수직의 스트리크 고스트현상을 제거하는 것이 가능하게 된다.
상기 및 그 외의 형태와 본 발명의 장점은 예증이 되는 첨부도면을 참조하여 행해질 이하의 설명으로부터 명백하게 될 것이다.
이하 본 발명의 제기된 실시예가 첨부도면을 참조하여 상세히 설명될 것이다. 제 1도는 본 발명에 따르는 디스플레이장치의 기본구성을 나타내는 블록 다이아그램이다. 이 디스플레이장치는 디스플레이 패널(1)과 비디오 드라이버(2)와 타이밍 발생기(3)를 포함하고 있다. 디스플레이 패널(1)은 화소배열부와 외주의 구동회로부를 가진다. 화소배열부는 서로 직교하는 게이트라인(X)과 데이터라인(Y)의 교차점에 배치된 화소(11)를 포함한다. 각 화소(11)는 하나의 화소전극과 하나의 박막 트랜지스터의 세트로 이루어진다. 박막 트랜지스터의 게이트전극은 대응하는 게이트라인과 접속되며, 그 소스전극은 대응하는 데이터라인(Y)에, 또한 그 드레인전극은 대응하는 화소전극에 각각 접속된다. 도시되지는 않았지만, 계수전극은 소정의 간극을 통해 화소전극에 대향하도록 배치되며, 액정이 그 간극 내에 봉합된다. 외주 구동회로부는 수직구동회로(12)와 수평구동회로(13)로 나뉜다. 수직구동회로(12)는 각 게이트라인(X)에 접속되며 연속적으로 화소(11)의 한 라인을 선택한다. 더욱 특별히, 수직 구동회로(12)는 시프트레지스터를 포함하며, 수직전송 클럭신호(VCK)에 대응해서 연속적으로 수직개시펄스(VST)를 전송하며, 게이트펄스를 각 게이트라인(X)으로 출력한다. 한편, 수평구동회로(13)는 다수의 비디호신호(SIG1, SIG2, SIG3)를 동시에 샘플링하며, 상기 샘플링된 신호를 동시에 소정수(이 실시예에서는 3개)의 데이터라인(Y)으로 분배한다. 보다 구체적으로, 수평구동회로(13)는 입력버퍼(14)와 시프트레지스터(15)와 다수의 수평스위치(HSWn, HSWn+1, HSWn+2…)등을 포함한다. 각 수평스위치(HSW)는 3개의 데이터라인(Y)과 접속된다. 상술한 3개 비디오신호(SIG1, SIG2, SIG3)는 관련된 수평스위치(HSW)를 거쳐서 대응하는 3개의 데이터라인(Y)에서 동시에 샘플링된다. 시프트레지스터(15)는 버퍼(14)를 거쳐서 입력된 수평전송 클럭신호(HCK)에 대응해서 계속적으로 수평개시펄스(HST)를 전송하며, 샘플링펄스(φn, φn+1, φn+2…)등을 출력한다. 대응하는 수평 스위치(HSW)의 온/오프작동은 샘플링펄스 (φ)에 의해 제어되며, 전술한 동시샘플링이 실행된다. 상기설명으로부터 명백하게 되는 바와 같이, 수평전송 클럭신호(HCK)는 그러한 동시샘플링의 기간을 지시한다.
비디오 드라이버(2)는 디스플레이 패널(1)에 비디오신호를 공급하는 타이밍을 조정하기 위해서 화소(11)의 배열간격에 따라서 다수의 비디오신호(SIG1, SIG2, SIG3)를 상대적으로 미리 지연시킨다. 이 실시예에 사용된 비디오 드라이버(2)는아날로그 구조로 형성되며, 비디오신호를 지연하는 표본보류회로를 가진다. 표본보류회로는 3종류의 비디오신호(SIG1, SIG2, SIG3)를 위해 제공된 세개의 전위단 표본보류(S/H)단위(21, 22, 23)와 전위단 단위에 각각 접속된 세개의 후위단 S/H 단위(24, 25, 26)로 이루어진다. 전위단 S/H단위(21) 및 후위단 S/H단위(24)의 한쌍은 비디오신호(SIG1)에 상응하는 지연채널을 구성한다. 이와 유사하게, 전위단 S/H단위(22)및 후위단 S/H단위(25)의 한쌍은 비디오신호(SIG2)에 상응하는 지연채널을 구성하고, 전위단 S/H단위(23)및 후위단 S/H단위(26)의 한쌍은 비디오신호(SIG3)에 대응하는 지연채널을 구성한다. 후위단 S/H단위(24, 25, 26)는 서로 동시적으로 제어되는 반면, 전위단 S/H단위(21, 22, 23)가 서로 개별적으로 제어된다. 증폭기(AMP)는 각 지연채널의 출력단에 접속된다. 본 실시예에서, 단색 비디오신호(VIDEO)는 3개의 지연채널에 분배되며, 그후에 상대적으로 지연된 3개의 비디오신호(SIG1, SIG2, SIG3)를 출력한다. 입력 비디오신호(VIDEO)의 형식은 NTSC, NTSC WIDE, HD, VGA와 같은 다양한 표준규격중의 어느 것도 기초가 될 수 있다. 비록 단색 비디오신호가 본 실시예에서는 입력되지만, 3개의 기본색(R, G, B)으로 나뉘는 3종류의 비디오신호를 각각 지연채널에 입력하는 것도 또한 가능하다.
이러한 경우에, 디스플레이 패널(1)상의 영상표시는 완전한 색상으로 실현된다.
타이밍발생기(3)는 디스플레이 패널(1)내에 내장된 수평구동회로(13)의 동시샘플링기간을 제어하고, 또한 비디오 드라이버(2)에 의해 실행된 지연처리의 타이밍을 제어한다. 더욱 특별히, 타이밍발생기(3)는 외부 소스로부터 입력된 동기화신호(SYNC)에 대응하여 작동하며 상기 언급된 수평개시펄스(HST), 수평전송 클럭신호(HCK), 수직개시펄스(VST)와 수직전송 클럭신호(VCK)를 그 구동을 제어하기 위해 디스플레이 패널(1)에 공급한다. 타이밍발생기(3)는 또한 다수의 래치신호(SH1, SH2, SH3, SH4)를 비디오 드라이버(2)내의 표본보류회로로 공급한다. 이러한 래치신호는 표본보류회로 내에 내장된 지연채널의 프로세싱 타이밍을 지시하는 기능을 수행한다. 더욱 특별히, 래치신호(SH1)는 간헐적 샘플링 작동을 실행하기 위해 제 1전위단 S/H단위(21)를 우선 작동시키며, 그후에 래치신호(SH2)는 간헐적 샘플링작동을 실행하기 위해서 제 2전위단 S/H단위(22)를 작동시키며, 래치신호(SH3)는 계속적인 보류작동을 실행하기 위해서 제 3의 전위단 S/H단위를 작동시킨다. 계속적으로 래치신호(SH4)는 신호(SH2)에 이어서 다음으로 출력되어서 동시에 간헐적 샘플링작동을 실행하기 위해 3개의 후위단 S/H단위(24,25,26)를 작동시킨다.
본 발명의 하나의 특별한 필수조건은 타이밍발생기(3)가 동시샘플링기간을 선택적으로 스위칭할 수 있고 그러한 선택적 스위칭에 대응해서 비디오 드라이버(2)의 지연처리타이밍을 제어할 수 있고, 따라서 동시샘플링기간에 따르는 디스플레이 패널(1)로의 입력비디오신호(SIG1, SIG2, SIG3)의 공급타이밍을 최적화할 수 있게 되어서, 수직 스트리크 고스트의 제거를 실현할 수 있게 된다는데 있다. 더욱 특별하게, 타이밍발생기(3)는 표본보류회로의 지연처리타이밍을 지시하기 위해서 래치신호(SH1, SH2, SH3, SH4)를 출력하고 또한 수평구동회로(13)의 동시샘플링기간을 지시하기 위해서 수평전송 클럭신호(HCK)를 출력하고, 래치신호(SH4)와클럭신호(HCK)와의 사이에서 위상차이(ΔtDTG)를 조정하여서, 비디오신호(SIG1, SIG2, SIG3)의 공급 타이밍을 최적화한다. 동시샘플링기간에 대한 상기 언급된 선택적 스위칭은 비디오 드라이버(2)에 입력된 비디오신호(VIDEO)의 표준규격에 일치하여서 자동적으로 실행된다. 이러한 제어를 실행하기 위해서, 데이터복호기(4)는 타이밍발생기(3)에 접속되어 있다.
본 발명의 또 다른 필수조건은 타이밍발생기(3)가 비디오 드라이버(2)에 의해 실행된 지연처리의 타이밍을 가변적으로 제어할 수 있게 되어서 동시샘플링의 타이밍에 대하여 디스플레이 패널(1)로의 입력 비디오신호(SIG1, SIG2, SIG3)의 공급타이밍을 최적화하는데 있다. 예를 들어, 타이밍발생기(3)는 비디오 드라이버(2)내에 발생된 비디오-신호전송지연(ΔtDRGB)에 따라서 지연처리타이밍(ΔtDTG)을 가변적으로 제어한다. 이러한 예에 있어서, 상기 설명한 바와 같이 ΔtDTG는 타이밍발생기(3)의 출력시간에 래치신호(SH4)와 수평전송 클럭신호(HCK)사이의 위상차이를 나타내는 반면, ΔtDRGB는 비디오 드라이버(2)내에 내장된 증폭기(AMP)의 신호 처리에 있어서의 지연시간을 나타낸다. 또한, 타이밍발생기(3)는 수평구동회로(13)에 발생된 수평전송 클럭신호의 전송지연(ΔtDHSR)에 따라서 지연처리타이밍(ΔtDTG)을 가변적으로 제어한다. 이 예에 있어서, ΔtDHSR는 입력버퍼(14)와 시프트레지스터(15)의 펄스변환에서 발생된 지연시간을 나타낸다.
이제 제 2도를 참고로 하면, 제 1도에 나타난 디스플레이장치의 작동이 이하에 상세히 설명될 것이다. 설명에 있어서의 편의성을 위해서, 이 타이밍도표는 고스트의 제거를 위한 최적화제어를 실행하기 전의 상태를 나타낸다. 우선 하나의 화소에 백색으로 기록하기 위한 비디오신호(VIDEO)가 입력되었다고 가정한다. 여기서 디스플레이 패널은 보통 흑색모드에 있다고 가정한다. 래치신호(SH1)는 타이밍발생기(3)로부터 비디오 드라이버(2)에 입력되고, 제 1지연 채널의 전위단 S/H단위(21)는 간헐적 작동을 실행하여서, ①로 표시된 바와 같이, 비디오신호(VIDEO)의 백색준위를 샘플링하고 보류한다. 래치신호(SH1)가 다음 타이밍에 입력될 때, 비디오신호(VIDEO)의 흑색준위가 샘플링되고 보류되는 것이 후속된다. 제 1래치신호(SH1)가 출력된 후에, 래치신호(SH4)는 화소의 배열간격에 따라서 타이밍발생기(3)로부터 입력되어서, ②로 표시되는 백색준위 신호는 제 1지연채널의 후위단 S/H단위(24)로부터 출력된다. ①과 ②의 비교로부터 명백하게 되는 바와 같이, 비디오신호는 두 화소에 상응하는 양만큼 지연된다. 이와 유사하게, 제 2래치신호(SH2)의 출력으로부터 소정시간간격의 경과 후에 래치신호(SH4)가 출력되어서, 백색준위신호 ②는 흑색준위로 되돌아간다. 백색준위신호 ②가 증폭기(AMP)를 거쳐서 SIG1가 된 후에, 그것은 디스플레이 패널(1)로 공급된다. 이 경우에, 신호(SIG1)는 ΔtDRGB의 양만큼 지연된다. 그리고 또한 고정된 전이시간(A)이 신호(SIG1)가 백색준위로부터 흑색준위로 변환되기 위해 요구된다.
한편 수평전송 클럭신호(HCK)는 타이밍발생기(3)로부터 수평구동회로(13)로 입력된다. 이 신호(HCK)의 한 주기는 ΔtHCK로 표시된다. 도시되는 바와 같이, 두 개의 신호(SH4)와 (HCK)사이에는 위상차이 ΔtDTG가 존재한다. 이러한 위상차이는 조정가능한 파라미터(매개변수)이다. 클럭신호(HCK)에 대응해서 기능을 수행하는 시프트레지스터(15)는 잇따라 수평 개시펄스(HST)를 전송하고 샘플링펄스(φn, φn+1,…)등을 잇따라 출력한다. ΔtDHSR인 고정된 시간지연은 두 신호사이에서 발생된다. 제 1샘플링펄스(φn)에 대응해서, 비디오신호(SIG1)는 상응하는 데이터라인(Y)에 샘플링된다. 이 데이터라인(Y)의 전위는 Vn으로 표시되어 있다. 도시된 바와 같이, 스위치(HSWn)는 펄스(φn)의 입력시에 열리게 되며, 그 결과 비디오신호(SIG1)가 기록된다. 펄스(φn)의 하강시간에 기록된 전위(Vn)는 고정되어 다음의 전계까지 보류된다. 비디오신호(SIG1)가 펄스(φn)의 하강시간에 백색준위에 있기 때문에, 그것은 백색준위가 적절하게 기록되어, 상응하는 하나의 화소에 보류된다는 것을 의미한다. 다음 샘플링 펄스(φn+1)가 출력될 때, 스위치(HSWn+1)는 열리게 되어서 비디오신호(SIG1)는 상응하는 데이터라인(Y)으로 샘플링된다. 이 데이터라인(Y)의 전위는 Vn+1으로 표시되어 있다. 도시되는 바와 같이, 펄스(φn+1)의 하강시간은 비디오신호(SIG1)의 전이시간영역(A)과 겹쳐진다. 따라서, 흑색준위는 화소로 완전히 기록되지 못하여 에러(ΔV)가 발생된다. 제 2도에 설정된 조건하에서, 백색준위는 제 1화소내에서만 기록되며, 흑색준위는 잔존하는 화소내에 기록된다. 그러나, 에러(ΔV)의 발생에 의해서, 흑색준위 대신에 회색준위가 백색준위가 기록된 화소에 대해 3개의 도트마큼 전면에 위치한 화소에 기록된다. 이는 동시 다중-화소 샘플링에 있어서 수직 스트리크 고스트의 발생이 야기되는데 대한 원인이 된다.
제 2도의 타이밍 도표에 나타나는 바와 같이, 고스트 현상은 신호 처리단계에서 다양한 지연시간의 관계에 의존하여 발생된다. 고스트를 유발하는 조건은 샘플링 펄스(φ)가 디스플레이 패널(1)에 입력된 비디오신호(SIG)의 전이시간(A)내에서 하강된다는 데에 있다. 고스트를 유발하는 이 조건은 수학적으로 다음과 같이 표현된다.
상기 설명에 있어서, ΔtDRGB는 신호 프로세스 시스템에 있어서 표본보류회로로부터 스위치(HSW)까지의 지연시간을 나타내며, ΔtDHSR는 디스플레이 패널(1)의 수평 구동회로(13)내에서의 지연시간을 나타내며, ΔtDTG는 타이밍발생기(3)의 출력시간에 래치신호(SH4)에 대한 수평전송클럭신호(HCK)의 지연시간을 나타내며, ΔtHCK는 디스플레이 패널(1)의 수평전송주기(예로 1/fHCK)를 나타내며, A는 디스플레이 패널(1)에 입력된 비디오신호(SIG)의 전이시간을 각각 나타낸다. 또한, k는 k가 1일 때, 고스트가 다음의 샘플링 타이밍에서 발생하고 k가 2일 때, 고스트가 연이은 샘플링 타이밍에서 발생된다는 조건을 나타내는 정수이다.
본 발명의 특수한 필수조건은 전술의 조건식을 만족시키지 못하는 방식으로 그 상태에 따라 ΔtDTG의 의도적 변경을 달성하는 것이다. 제 1도를 다시 참고로 하면서 계속적인 설명이 이러한 점에 관하여 계속적으로 주어질 것이다. 타이밍발생기(3)는 래치신호의 위상ΔtDTG을 선택적으로 변경하기 위한 스위치가 장착되며, 이 스위치의 설정은 그 상태에 따라 변경된다. 스위치의 그러한 설정을 결정하기 위해 이용되는 데이터는 병렬데이터이어도 좋고 또는 이 실시예에서와 같이 마이크로컴퓨터용 인터페이스를 고려하여 데이터복호기(4)에 의해 직렬데이터의 변환을 통해 얻어진 데이터이어도 좋다. 우선, ΔtHCK(즉 수평전송 클럭신호의 주파수 fHCK)는 변경되는 반면, 전술한 조건식에 있어서의 ΔtDRGB와 A와 ΔtDHSR이 고정되는 상태가 존재하게 된다. 이 상태는 다양한 표준규격의 비디오신호(16:9의 종횡비율과 일치하는 비디오신호)를 디스플레이장치에 입력할 때 발생된다. 이 경우, ΔtDTG가 조정되어서 상기의 조건식이 어떠한 ΔtHCK의 변경에 의해 충족되는 것을 방지한다. 둘째로, 그 내부에서 ΔtDHSR이 변경되는 반면, 조건식에 있어서의 ΔtDRGB, A, ΔtHCK가 고정되는 또 다른 상태가 존재한다. 이 상태는 디스플레이 패널내의 수평구동회로가 상당한 불균등이 박막 트랜지스터와 같은 구성소자사이에 존재하는 구성을 가질 경우에 형성된다. 이러한 경우에는, ΔtDTG가 조정되어서 상기 조건식이 각 소자의 ΔtDHSR에 따라서 만족되지 않게 된다. 그리고, 셋째로, ΔtDRGB와 A가 변경되는 반면, 조건식에 있어서 ΔtDHSR와 ΔtDTG와 ΔtHCK가 고정되는 상태가 존재한다. 이 상태는 ΔtDRGB와 A의 값을 결정하는 비디오 드라이버(2)의 특성이 변경될 때 발생된다. 이러한 경우에, ΔtDRGB가 조정되어서 ΔtDRGB와 A의 변경에 의해 상기 조건식을 만족시킬 수 없게 된다.
상기 설명된 실시예에 있어서는, 3개의 화소의 타이밍을 조정하기 위한 아날로그 표본보류회로가 비디오 드라이버에 공급되어 있으며, 상기 조건식의 만족이 표본보류회로에 공급된 래치신호의 위상(ΔtDTG)을 제어함으로써 방지된다. 위상(ΔtDTG)을 제어한다는 것은 환언하면 디스플레이 패널로 공급된 비디오신호의 데이터변경점을 제어하는 것을 나타낸다. 그러므로, 만일 비디오신호의 데이터변경점이 제어가능하다면, 그 구성이 본 실시예의 구성과 상이할지라도 동일한 원리에 따르는 상기와 마찬가지로 동일한 효과를 달성하는 것이 가능하다. 예를 들어, 디지탈 신호가 그 비디오 드라이버 그 자체에서 처리되거나 그의 전단계에서 처리되는 경우에는, 본 실시예에서와 정확히 동일한 제어효과는 신호가 처리되는 메모리로부터의 독출을 제어하거나 또는 D-A변환기의 독출타이밍을 제어함으로써 달성될 수 있다. 이러한 제어의 일례는 참고를 위해 제 3도에 나타내었다. 다이아그램에서 나타나는 바와 같이, 본 디스플레이장치는 디스플레이 패널(1)과, 비디오 드라이버(2)와 타이밍발생기(3)를 가진다. 비디오 드라이버(2)는 디지탈처리를 위해 형성되고, 그것은 입력단에 위치된 A-D변환기(201)와, 출력단에 위치된 3-채널 D-A변환기(202)와, 메모리(203)와 프로세서(204)를 포함하고 있다. 타이밍발생기(3)는 D-A변환기(202)에 공급된 독출펄스(φREAD)의 위상을 제어함으로써 아나로그 비디오신호(AR, AG, AB)를 공급하는 타이밍을 최적화하여서, 수직 스트리크 고스트의 제거를 실현한다. D-A변환기(202)는 펄스(φREAD)에 대응해서 프로세서(204)로부터 출력된 디지탈 비디오신호(DR, DG, DB)를 연속적인 아날로그 비디오신호(AR, AG, AB)로 변환한다.
상기 설명된 바와 같이, 동시 다중-화소 샘플링방법을 채택하는 본 발명의 디스플레이장치에 따르면, 고스트 현상이 비디오 드라이버의 지연처리타이밍을 제어하고 디스플레이 패널에 입력비디오신호의 공급타이밍을 최적화함으로써 최대한으로 방지될 수 있으며, 따라서 화질의 저하를 막을 수 있게 된다. 어떠한 샘플링작동도 데이터의 변경동안에 어떠한 불안전한 영역에서 수행되지 않기 때문에, 디스플레이 패널내에서의 균일성의 저하를 방지하는 것이 가능하게 된다. 게다가, 어떠한 표준규격의 비디오신호(예로 NTSC, NTSCWIDE, HD혹은 VGA)의 입력에도 불구하고 화질의 저하 및 고스트 현상으로 비롯되는 균일성 저하를 모두 방지할 수 있는 우수한 시스템을 구성하는 것도 또한 가능하다.
본 발명이 그의 제기된 실시예들을 참조하여 상기와 같이 설명되었지만, 본 발명은 단지 그러한 실시예에만 한정되는 것이 아니며, 본 발명의 진의에서 벗어나지 않고 다양한 수정 및 변화가 그 기술내에 숙련된 기술자에게 명백하게 될 것이다.
그러므로, 본 발명의 범위는 오로지 첨부된 청구범위에 의해서만 결정될 것이다.
제 1도는 본 발명의 디스플레이장치의 기본 구조를 나타내는 구성도이다.
제 2도는 본 발명의 디스플레이장치의 작동을 설명하기 위한 타이밍 도표이다.
제 3도는 본 발명의 디스플레이장치의 또 다른 실시예 구조를 나타내는 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
1. 디스플레이 패널 2. 비디오 드라이버
3. 타이밍발생기 4. 데이터복호기
11. 화소 12. 수직구동회로
13. 수평구동회로 14. 입력버퍼
15. 시프트레지스터 21∼23. 전위단 표본보류(S/H)단위
24∼26. 후위단 표본보류(S/H)단위 201. A-D 변환기
202. D-A 변환기 203. 메모리
204. 프로세서 VCK. 구직전송클럭신호
VST. 수직개시펄스 HST. 수평개시펄스
HSW. 수평스위치 SH1∼SH4. 래치신호

Claims (12)

  1. 디스플레이 장치에 있어서,
    서로 직교하는 게이트라인과 데이터라인의 교차점에 배열된 화소와, 다수의 비디오신호를 동시에 샘플링하고 그 샘플링된 신호를 소정수의 데이터라인에 동시에 분배시키기 위한 구동회로와를 갖는 디스플레이 패널과,
    다수의 비디오신호를 화소의 배열간격에 따라서 상대적으로 미리 지연시킴으로써 상기 디스플레이 패널에 비디오신호를 공급하는 타이밍을 조정하기 위한 비디오 드라이버와,
    상기 디스플레이 패널에 포함된 구동회로의 동시샘플링기간을 제어하고 또한 상기 비디오 드라이버에 의해 실행된 지연처리의 타이밍을 제어하기 위한 것으로, 동시샘플링기간을 선택적으로 스위칭하고 상기 비디오 드라이버의 지연처리타이밍을 상기 동시샘플링기간에 대응하여 제어함으로써, 상기 동시샘플링기간에 대하여, 상기 디스플레이 패널에 대한 입력 비디오신호의 공급타이밍을 최적화하게 되는 타이밍발생기와,
    를 포함하여 구성된 것을 특징으로 하는 디스플레이장치.
  2. 제 1항에 있어서,
    상기 비디오 드라이버는 상기 비디오신호를 지연시키는 처리를 실행하기 위한 표본보류회로를 갖는 것을 특징으로 하는 디스플레이장치.
  3. 제 2항에 있어서,
    상기 타이밍발생기는 상기 표본보류회로의 지연처리 타이밍을 지시하기 위한 래치신호(latch signal)와 상기 구동회로의 동시샘플링기간을 지시하기 위한 클럭신호(clock signal)를 모두 출력하고, 상기 래치신호와 상기 클럭신호사이의 위상차를 조정함으로써 비디오신호의 공급타이밍을 최적화하게 되는 것을 특징으로 하여 구성된 디스플레이장치.
  4. 디스플레이 장치에 있어서,
    서로 직교하는 게이트라인과 데이터라인의 교차점에 배열된 화소와, 다수의 비디오신호를 동시에 샘플링하고 그 샘플링된 신호를 소정수의 데이터라인에 동시에 분배시키기 위한 구동회로와를 갖는 디스플레이 패널과,
    다수의 비디오신호를 화소의 배열간격에 따라서 지연시키고 상기 디스플레이 패널에 대한 비디오신호의 공급타이밍을 조정하기 위한 비디오 드라이버와,
    상기 디스플레이 패널에 포함된 구동회로에 클럭신호를 공급하는 동안 상기 동시샘플링기간을 제어하고 또한 상기 비디오 드라이버의 지연처리의 타이밍을 균일하게 제어하기 위한 것으로, 상기 비디오 드라이버의 지연처리타이밍을 가변적으로 제어함으로써, 상기 동시샘플링기간에 대하여, 상기 디스플레이 패널에 대한 입력 비디오신호의 공급타이밍을 최적화하게 되는 타이밍발생기와,
    를 포함하여 구성된 것을 특징으로 하는 디스플레이장치.
  5. 제 4항에 있어서,
    상기 타이밍발생기는 상기 비디오 드라이버에 발생한 비디오-신호전송지연에 따라서 지연처리타이밍을 가변적으로 제어하는 것을 특징으로 하는 디스플레이장치.
  6. 제 4항에 있어서,
    상기 타이밍발생기는 상기 구동회로에 발생한 클럭-신호전송지연에 따라서 지연처리타이밍을 가변적으로 제어하는 것을 특징으로 하는 디스플레이장치.
  7. 제 4항에 있어서,
    상기 비디오 드라이버는 비디오신호를 지연시키는 처리를 실행하기 위한 표본보류회로를 갖는 것을 특징으로 하는 디스플레이장치.
  8. 제 7항에 있어서,
    상기 타이밍발생기는 상기 표본보류회로의 지연처리타이밍을 지시하기 위해 래치신호를 출력하며 상기 래치신호와 상기 클럭신호사이의 위상차를 조정함으로써 비디오신호의 공급타이밍을 최적화하게 되는 것을 특징으로 하는 디스플레이장치.
  9. 디스플레이 패널내에 포함된 구동회로의 샘플링기간을 제어하고 또한 비디오드라이버에 의해 실행된 지연처리의 타이밍을 제어하기 위한 타이밍발생기에 있어서,
    다수의 비디오신호를 동시에 샘플링하는 동시샘플링모드에서 실행되는 상기 샘플링기간을 선택적으로 스위칭하기 위한 단(stage)과,
    선택적 스위칭에 대응하여 상기 비디오 드라이버의 지연처리타이밍을 제어함으로써 상기 동시샘플링기간에 대하여 상기 디스플레이 패널에 대한 입력비디오신호의 공급타이밍을 최적화하게 되는 수단과,
    를 포함하여 구성된 것을 특징으로 하는 타이밍발생기.
  10. 디스플레이 패널내에 포함된 구동회로에 클럭신호를 공급하는 동안 비디오 드라이버에 의해 실행된 지연처리를 제어하기 위한 타이밍발생기에 있어서,
    다수의 비디오신호를 동시에 샘플링하는 동시샘플링모드에서 실행되는 비디오신호샘플링의 타이밍을 제어하기 위한 수단과,
    상기 지연처리의 타이밍을 가변적으로 제어하기 위한 것으로, 상기 동시샘플링의 타이밍에 대하여 상기 디스플레이 패널에 대한 입력비디오신호의 공급타이밍을 최적화하기 위한 수단을 포함하는 가변제어수단과,
    를 포함하여 구성된 것을 특징으로 하는 타이밍발생기.
  11. 제 10항에 있어서,
    상기 가변제어수단은 상기 비디오드라이버에 발생한 비디오-신호전송지연에따라서 상기 지연처리의 타이밍을 제어하는 것을 특징으로 하는 타이밍발생기.
  12. 제 10항에 있어서,
    상기 가변제어수단은 상기 구동회로에 발생한 클럭-신호전송지연에 따라서 상기 지연처리의 타이밍을 제어하는 것을 특징으로 하는 타이밍발생기.
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