JP2000181414A - 表示駆動装置 - Google Patents
表示駆動装置Info
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- JP2000181414A JP2000181414A JP10359223A JP35922398A JP2000181414A JP 2000181414 A JP2000181414 A JP 2000181414A JP 10359223 A JP10359223 A JP 10359223A JP 35922398 A JP35922398 A JP 35922398A JP 2000181414 A JP2000181414 A JP 2000181414A
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Abstract
(57)【要約】
【課題】 複雑な制御なしに、画面の任意領域だけを表
示する特殊表示を容易に行う。 【解決手段】 信号ドライバ１０は、制御回路４ａから
のサンプリングスタート信号ＳＳＲＴをシフトレジスタ
４ｃにより転送し、これに従って、反転アンプ３から供
給されるＲＧＢ各色の輝度信号８をサンプルホールド回
路４ｅによりホールドして出力バッファブロック４ｆを
介して出力する。制御部４ａは、コントローラ２からの
メモリ信号ＭＥＭＯＲＹ１に従って、表示すべき領域に
対応するメモリレジスタブロック１０ａのビットを「Ｈ
ｉｇｈ」に設定する。シフトレジスタブロック４ｄで
は、上記メモリレジスタブロック１０ａの「Ｈｉｇｈ」
に設定されたメモリセルに対応するビット（信号ライ
ン）のみが有効となる。
示する特殊表示を容易に行う。 【解決手段】 信号ドライバ１０は、制御回路４ａから
のサンプリングスタート信号ＳＳＲＴをシフトレジスタ
４ｃにより転送し、これに従って、反転アンプ３から供
給されるＲＧＢ各色の輝度信号８をサンプルホールド回
路４ｅによりホールドして出力バッファブロック４ｆを
介して出力する。制御部４ａは、コントローラ２からの
メモリ信号ＭＥＭＯＲＹ１に従って、表示すべき領域に
対応するメモリレジスタブロック１０ａのビットを「Ｈ
ｉｇｈ」に設定する。シフトレジスタブロック４ｄで
は、上記メモリレジスタブロック１０ａの「Ｈｉｇｈ」
に設定されたメモリセルに対応するビット（信号ライ
ン）のみが有効となる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネルを
駆動する表示駆動装置に関する。
駆動する表示駆動装置に関する。
【０００２】
【従来の技術】図５は、従来のＴＦＴ液晶表示パネルを
駆動する表示駆動装置の一部構成を示すブロック図であ
る。図において、液晶表示パネル（ＬＣＤ）７は、マト
リクス状に形成された複数の走査ラインおよび複数の信
号ライン、該複数の走査ラインおよび複数の信号ライン
の各交点近傍に形成された、薄膜トランジスタ（ＴＦ
Ｔ）などのスイッチング素子と該スイッチング素子によ
りオン／オフされる液晶画素電極から構成されている。
駆動する表示駆動装置の一部構成を示すブロック図であ
る。図において、液晶表示パネル（ＬＣＤ）７は、マト
リクス状に形成された複数の走査ラインおよび複数の信
号ライン、該複数の走査ラインおよび複数の信号ライン
の各交点近傍に形成された、薄膜トランジスタ（ＴＦ
Ｔ）などのスイッチング素子と該スイッチング素子によ
りオン／オフされる液晶画素電極から構成されている。
【０００３】上記液晶表示パネルは、図示する信号ドラ
イバ４および走査ドライバ５によって表示駆動される。
信号ドライバ４は、図示しないコントローラからの水平
制御信号に従って、ＲＧＢ各色の輝度信号８を、ＬＣＤ
７の信号ラインに供給する。また、走査側ドライバ５
は、図示しないコントローラからの垂直制御信号に従っ
て、ＬＣＤ７の走査ラインに順次ゲートパルスを印加す
る。
イバ４および走査ドライバ５によって表示駆動される。
信号ドライバ４は、図示しないコントローラからの水平
制御信号に従って、ＲＧＢ各色の輝度信号８を、ＬＣＤ
７の信号ラインに供給する。また、走査側ドライバ５
は、図示しないコントローラからの垂直制御信号に従っ
て、ＬＣＤ７の走査ラインに順次ゲートパルスを印加す
る。
【０００４】ここで、図６は、上述した信号ドライバ４
の構成を示すブロック図である。図６において、信号ド
ライバ４は、制御回路４ａ、マルチプレクサ４ｂ、シフ
トレジスタブロック４ｃ、レベルシフタブロック４ｄ、
サンプルホールド回路４ｅ、出力バッファブロック４ｆ
から構成されている。制御回路４ａは、図示しないコン
トローラからの制御信号（ＭＰ／ＴＨ、ＭＰ／１．５、
ＭＯＤＥ、ＳＴＨ、ＣＬ、ＩＮＨ、ＲＥＳＥＴ）に従っ
て、マルチプレクサ４ｂに制御信号ＣＳを供給し、シフ
トレジスタ４ｃにスタート信号ＳＳＲＴ、ドットクロッ
クＤＣＫを供給し、サンプルホールド回路４ｅに水平切
替信号ＨＣＮＴを供給し、出力バッファブロック４ｆに
クリア信号ＣＬＲ、出力イネーブル信号ＯＥを供給す
る。
の構成を示すブロック図である。図６において、信号ド
ライバ４は、制御回路４ａ、マルチプレクサ４ｂ、シフ
トレジスタブロック４ｃ、レベルシフタブロック４ｄ、
サンプルホールド回路４ｅ、出力バッファブロック４ｆ
から構成されている。制御回路４ａは、図示しないコン
トローラからの制御信号（ＭＰ／ＴＨ、ＭＰ／１．５、
ＭＯＤＥ、ＳＴＨ、ＣＬ、ＩＮＨ、ＲＥＳＥＴ）に従っ
て、マルチプレクサ４ｂに制御信号ＣＳを供給し、シフ
トレジスタ４ｃにスタート信号ＳＳＲＴ、ドットクロッ
クＤＣＫを供給し、サンプルホールド回路４ｅに水平切
替信号ＨＣＮＴを供給し、出力バッファブロック４ｆに
クリア信号ＣＬＲ、出力イネーブル信号ＯＥを供給す
る。
【０００５】マルチプレクサ４ｂは、制御信号ＭＰ／Ｔ
Ｈ、ＭＰ／１．５に従って生成された制御信号ＣＳに従
って、ＲＧＢ各色の輝度信号１９に対してフィルタリン
グ処理を施してサンプルホールド回路４ｅに順次供給す
る。シフトレジスタブロック４ｃは、スタート信号ＳＳ
ＲＴをドットクロックＤＣＫに従って取り込むととも
に、順次転送し、レベルシフタブロック４ｄに供給す
る。レベルシフタブロック４ｄは、シフトレジスタブロ
ック４ｃの出力信号を信号処理系の信号レベルから駆動
系の信号レベルに変換して出力する。
Ｈ、ＭＰ／１．５に従って生成された制御信号ＣＳに従
って、ＲＧＢ各色の輝度信号１９に対してフィルタリン
グ処理を施してサンプルホールド回路４ｅに順次供給す
る。シフトレジスタブロック４ｃは、スタート信号ＳＳ
ＲＴをドットクロックＤＣＫに従って取り込むととも
に、順次転送し、レベルシフタブロック４ｄに供給す
る。レベルシフタブロック４ｄは、シフトレジスタブロ
ック４ｃの出力信号を信号処理系の信号レベルから駆動
系の信号レベルに変換して出力する。
【０００６】サンプルホールド回路４ｅは、レベルシフ
タブロックの出力に従ってＲ，Ｇ，Ｂ各色の輝度信号１
９を所定のタイミングでサンプリング及びホールドす
る。出力バッファブロック４ｆは、出力イネーブル信号
ＯＥに従って、サンプルホールド回路４ｅの出力信号を
ＬＣＤ７の複数の信号ラインに供給するとともに、クリ
ア信号ＣＬＲに従って、各水平走査期間の開始時に信号
ラインを接地（またはプルアップ）し、液晶容量に保持
されている電荷を放電（または充電）する。
タブロックの出力に従ってＲ，Ｇ，Ｂ各色の輝度信号１
９を所定のタイミングでサンプリング及びホールドす
る。出力バッファブロック４ｆは、出力イネーブル信号
ＯＥに従って、サンプルホールド回路４ｅの出力信号を
ＬＣＤ７の複数の信号ラインに供給するとともに、クリ
ア信号ＣＬＲに従って、各水平走査期間の開始時に信号
ラインを接地（またはプルアップ）し、液晶容量に保持
されている電荷を放電（または充電）する。
【０００７】次に、図７は、走査ドライバ５の構成を示
すブロック図である。図において、走査ドライバ５は、
制御回路５ａ、シフトレジスタブロック５ｂ、出力バッ
ファブロック５ｃから構成されている。制御回路５ａ
は、図示しないコントローラからの制御信号（ＭＯＤ
Ｅ、ＧＳＲＴ、ＧＰＣＫ）に従って、シフトレジスタブ
ロック５ｂにゲートスタート信号ＧＳＲＴとゲートクロ
ック信号ＧＰＣＫに基づいて生成した基準シフトタイミ
ング信号ＳＴＳを供給する。シフトレジスタブロック５
ｂは、基準シフトタイミング信号ＳＴＳに基づいて、順
次シフトパルス信号を生成して出力バッファブロック５
ｃに供給する。出力バッファブロック５ｃは、シフトレ
ジスタブロック５ｂの出力信号をＬＣＤ７の走査ライン
に印加し、複数の走査ラインを順次水平走査する。
すブロック図である。図において、走査ドライバ５は、
制御回路５ａ、シフトレジスタブロック５ｂ、出力バッ
ファブロック５ｃから構成されている。制御回路５ａ
は、図示しないコントローラからの制御信号（ＭＯＤ
Ｅ、ＧＳＲＴ、ＧＰＣＫ）に従って、シフトレジスタブ
ロック５ｂにゲートスタート信号ＧＳＲＴとゲートクロ
ック信号ＧＰＣＫに基づいて生成した基準シフトタイミ
ング信号ＳＴＳを供給する。シフトレジスタブロック５
ｂは、基準シフトタイミング信号ＳＴＳに基づいて、順
次シフトパルス信号を生成して出力バッファブロック５
ｃに供給する。出力バッファブロック５ｃは、シフトレ
ジスタブロック５ｂの出力信号をＬＣＤ７の走査ライン
に印加し、複数の走査ラインを順次水平走査する。
【０００８】上述した従来の表示駆動装置では、信号ド
ライバ４および走査ドライバ５のいずれにおいても、１
段のシフトレジスタブロック４ｃ，５ｂを備えているだ
けであり、信号ドライバ４は、ゲートスタート信号ＧＳ
ＲＴをシフトクロックに従ってシフトレジスタブロック
４ｃにより順次転送し、同様に、走査ドライバ５は、サ
ンプリングパルスをシフトレジスタブロック５ｂにより
順次転送していくことで、ＬＣＤ７を表示させる構成と
なっている。
ライバ４および走査ドライバ５のいずれにおいても、１
段のシフトレジスタブロック４ｃ，５ｂを備えているだ
けであり、信号ドライバ４は、ゲートスタート信号ＧＳ
ＲＴをシフトクロックに従ってシフトレジスタブロック
４ｃにより順次転送し、同様に、走査ドライバ５は、サ
ンプリングパルスをシフトレジスタブロック５ｂにより
順次転送していくことで、ＬＣＤ７を表示させる構成と
なっている。
【０００９】
【発明が解決しようとする課題】ところで、従来技術に
よる表示駆動装置では、信号ドライバ４においては、ゲ
ートスタート信号ＧＳＲＴが入力されると、走査ライン
を順次走査し、走査ドライバ５においては、サンプリン
グパルスを順次転送するだけであったため、ＬＣＤ７の
任意の領域だけに表示するようなレターボックス表示時
など、画面の中間領域のみに表示するような場合、ゲー
トスタート信号ＧＳＲＴを必要なところまでゲートクロ
ック信号ＧＰＣＫに従って空送りしたり、サンプリング
パルスの転送範囲を制限したりしなければならず、制御
が複雑になるという問題があった。
よる表示駆動装置では、信号ドライバ４においては、ゲ
ートスタート信号ＧＳＲＴが入力されると、走査ライン
を順次走査し、走査ドライバ５においては、サンプリン
グパルスを順次転送するだけであったため、ＬＣＤ７の
任意の領域だけに表示するようなレターボックス表示時
など、画面の中間領域のみに表示するような場合、ゲー
トスタート信号ＧＳＲＴを必要なところまでゲートクロ
ック信号ＧＰＣＫに従って空送りしたり、サンプリング
パルスの転送範囲を制限したりしなければならず、制御
が複雑になるという問題があった。
【００１０】そこで本発明は、複雑な制御なしに、画面
の任意領域だけを表示する特殊表示を容易に行うことが
できる表示駆動装置を提供することを目的とする。
の任意領域だけを表示する特殊表示を容易に行うことが
できる表示駆動装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的達成のため、請
求項１記載の発明による表示駆動装置は、複数の走査ラ
インと該複数の走査ラインに直交するように形成された
複数の信号ラインとに印加された駆動信号によりオン／
オフされるマトリクス状に配置された液晶画素を有する
液晶パネルに対して、所定のタイミングで、複数の走査
ラインに走査信号を供給し、前記複数の信号ラインに表
示データ信号を供給する表示駆動装置において、前記複
数の走査ラインまたは前記複数の信号ラインの双方、ま
たはいずれか一方のライン数に対応した段数を有するシ
フトレジスタにより出力タイミングパルスを転送するこ
とによって前記走査信号または表示データ信号の双方、
またはいずれか一方を供給するタイミングを決定出力タ
イミングパルス生成手段を備え、前記出力タイミングパ
ルス生成手段は、前記シフトレジスタにおける出力タイ
ミングパルスの転送範囲を制御する転送範囲制御手段を
具備することを特徴とする。
求項１記載の発明による表示駆動装置は、複数の走査ラ
インと該複数の走査ラインに直交するように形成された
複数の信号ラインとに印加された駆動信号によりオン／
オフされるマトリクス状に配置された液晶画素を有する
液晶パネルに対して、所定のタイミングで、複数の走査
ラインに走査信号を供給し、前記複数の信号ラインに表
示データ信号を供給する表示駆動装置において、前記複
数の走査ラインまたは前記複数の信号ラインの双方、ま
たはいずれか一方のライン数に対応した段数を有するシ
フトレジスタにより出力タイミングパルスを転送するこ
とによって前記走査信号または表示データ信号の双方、
またはいずれか一方を供給するタイミングを決定出力タ
イミングパルス生成手段を備え、前記出力タイミングパ
ルス生成手段は、前記シフトレジスタにおける出力タイ
ミングパルスの転送範囲を制御する転送範囲制御手段を
具備することを特徴とする。
【００１２】また、好ましい態様として、例えば請求項
２記載のように、請求項１記載の表示駆動装置におい
て、前記転送範囲制御手段は、前記シフトレジスタにお
ける前記出力タイミングパルスの転送迂回段を設定する
メモリセルを有するようにしてもよい。
２記載のように、請求項１記載の表示駆動装置におい
て、前記転送範囲制御手段は、前記シフトレジスタにお
ける前記出力タイミングパルスの転送迂回段を設定する
メモリセルを有するようにしてもよい。
【００１３】また、好ましい態様として、例えば請求項
３記載のように、請求項１記載の表示駆動装置におい
て、前記出力タイミングパルス生成手段は、前記複数の
走査ライン数に対応した段数を有するシフトレジスタを
有し、該シフトレジスタによって、前記複数の走査ライ
ンに供給される前記走査信号を供給するタイミングを決
定する走査タイミングパルスを順に転送するようにして
もよい。
３記載のように、請求項１記載の表示駆動装置におい
て、前記出力タイミングパルス生成手段は、前記複数の
走査ライン数に対応した段数を有するシフトレジスタを
有し、該シフトレジスタによって、前記複数の走査ライ
ンに供給される前記走査信号を供給するタイミングを決
定する走査タイミングパルスを順に転送するようにして
もよい。
【００１４】また、好ましい態様として、例えば請求項
４記載のように、請求項１記載の表示駆動装置におい
て、前記出力タイミングパルス生成手段は、前記複数の
信号ライン数に対応した段数を有するシフトレジスタを
有し、該シフトレジスタによって、前記複数の信号ライ
ンに供給される前記表示データ信号を供給するタイミン
グを決定するサンプリングタイミングパルスを順に転送
するようにしてもよい。
４記載のように、請求項１記載の表示駆動装置におい
て、前記出力タイミングパルス生成手段は、前記複数の
信号ライン数に対応した段数を有するシフトレジスタを
有し、該シフトレジスタによって、前記複数の信号ライ
ンに供給される前記表示データ信号を供給するタイミン
グを決定するサンプリングタイミングパルスを順に転送
するようにしてもよい。
【００１５】また、好ましい態様として、例えば請求項
５記載のように、請求項１記載の表示駆動装置におい
て、前記転送範囲制御手段は、複数のメモリセルを有
し、前記複数のメモリセルの各々の出力レベルに従っ
て、前記走査ラインに対応したシフトレジスタにおける
前記走査タイミングパルスの転送迂回段を設定するよう
にしてもよい。
５記載のように、請求項１記載の表示駆動装置におい
て、前記転送範囲制御手段は、複数のメモリセルを有
し、前記複数のメモリセルの各々の出力レベルに従っ
て、前記走査ラインに対応したシフトレジスタにおける
前記走査タイミングパルスの転送迂回段を設定するよう
にしてもよい。
【００１６】また、好ましい態様として、例えば請求項
６記載のように、請求項１記載の表示駆動装置におい
て、前記転送範囲制御手段は、複数のメモリセルを有
し、前記複数のメモリセルの各々の出力レベルに従っ
て、前記信号ラインに対応したシフトレジスタにおける
前記サンプリングタイミングパルスの転送迂回段を設定
するようにしてもよい。
６記載のように、請求項１記載の表示駆動装置におい
て、前記転送範囲制御手段は、複数のメモリセルを有
し、前記複数のメモリセルの各々の出力レベルに従っ
て、前記信号ラインに対応したシフトレジスタにおける
前記サンプリングタイミングパルスの転送迂回段を設定
するようにしてもよい。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 Ａ．第１実施形態 Ａ−１．第１実施形態の構成 図１は、本発明の実施形態による液晶表示装置の構成を
示すブロック図である。なお、図５に対応する部分には
同一の符号を付けて説明を省略する。図において、ＲＧ
Ｂデコーダ１は、ＲＧＢ各色の輝度信号と水平同期信号
Ｈ、垂直同期信号Ｖをコンポジットビデオ信号から生成
し、ＲＧＢ各色の輝度信号を反転アンプ３に出力し、水
平同期信号Ｈ、垂直同期信号Ｖおよびコンポジット同期
信号ＣＳＹをコントローラ２に出力する。
を参照して説明する。 Ａ．第１実施形態 Ａ−１．第１実施形態の構成 図１は、本発明の実施形態による液晶表示装置の構成を
示すブロック図である。なお、図５に対応する部分には
同一の符号を付けて説明を省略する。図において、ＲＧ
Ｂデコーダ１は、ＲＧＢ各色の輝度信号と水平同期信号
Ｈ、垂直同期信号Ｖをコンポジットビデオ信号から生成
し、ＲＧＢ各色の輝度信号を反転アンプ３に出力し、水
平同期信号Ｈ、垂直同期信号Ｖおよびコンポジット同期
信号ＣＳＹをコントローラ２に出力する。
【００１８】コントローラ２は、水平同期信号Ｈおよび
垂直同期信号Ｖ、コンポジット同期信号ＣＳＹに従っ
て、信号ドライバ１０に水平制御信号、走査側ドライバ
１１に垂直制御信号を供給し、反転アンプ３およびアン
プ６に極性反転信号ＦＲＰを供給する。また、本発明に
係り、コントローラ２は、ＬＣＤ７の任意の領域にだけ
映像を表示するためのメモリ信号ＭＥＭＯＲＹ１，ＭＥ
ＭＯＲＹ２を、それぞれ信号ドライバ１０および走査側
ドライバ１１に供給する。反転アンプ３は、コントロー
ラ２から供給される極性反転信号ＦＲＰに従ってＲＧＢ
各色の輝度信号の信号レベルを正または負の増幅率で増
幅して出力する。
垂直同期信号Ｖ、コンポジット同期信号ＣＳＹに従っ
て、信号ドライバ１０に水平制御信号、走査側ドライバ
１１に垂直制御信号を供給し、反転アンプ３およびアン
プ６に極性反転信号ＦＲＰを供給する。また、本発明に
係り、コントローラ２は、ＬＣＤ７の任意の領域にだけ
映像を表示するためのメモリ信号ＭＥＭＯＲＹ１，ＭＥ
ＭＯＲＹ２を、それぞれ信号ドライバ１０および走査側
ドライバ１１に供給する。反転アンプ３は、コントロー
ラ２から供給される極性反転信号ＦＲＰに従ってＲＧＢ
各色の輝度信号の信号レベルを正または負の増幅率で増
幅して出力する。
【００１９】信号ドライバ１０は、水平制御信号に従っ
て、反転アンプ３から供給されるＲＧＢ各色の輝度信号
８を、ＬＣＤ７の信号ラインに供給する。このとき、上
記メモリ信号ＭＥＭＯＲＹ１に従って予め設定された信
号ラインにのみ、ＲＧＢ各色の輝度信号８を供給する。
また、走査側ドライバ１１は、コントローラ２からの垂
直制御信号に従って、ＬＣＤ７の走査ラインに順次ゲー
トパルスを印加する。このとき、上記信号ドライバ１０
と同様に、上記メモリ信号ＭＥＭＯＲＹ２に従って予め
設定された、ＬＣＤ７の走査ラインにのみ、ゲートパル
スを供給する。アンプ６は、コントローラ２から供給さ
れる極性反転信号ＦＲＰに従って、ＬＣＤ７に印加する
共通電圧Ｖｃｏｍの極性を反転する。
て、反転アンプ３から供給されるＲＧＢ各色の輝度信号
８を、ＬＣＤ７の信号ラインに供給する。このとき、上
記メモリ信号ＭＥＭＯＲＹ１に従って予め設定された信
号ラインにのみ、ＲＧＢ各色の輝度信号８を供給する。
また、走査側ドライバ１１は、コントローラ２からの垂
直制御信号に従って、ＬＣＤ７の走査ラインに順次ゲー
トパルスを印加する。このとき、上記信号ドライバ１０
と同様に、上記メモリ信号ＭＥＭＯＲＹ２に従って予め
設定された、ＬＣＤ７の走査ラインにのみ、ゲートパル
スを供給する。アンプ６は、コントローラ２から供給さ
れる極性反転信号ＦＲＰに従って、ＬＣＤ７に印加する
共通電圧Ｖｃｏｍの極性を反転する。
【００２０】Ａ−２．信号ドライバの構成 ここで、本実施形態の動作にかかわる信号ドライバ４の
構成について説明する。図２は、信号ドライバ１０の構
成を示すブロック図である。なお、図７に対応する部分
には同一の符号を付けて説明を省略する。図において、
信号ドライバ１０は、制御回路４ａ、マルチプレクサ４
ｂ、メモリレジスタブロック１０ａ、シフトレジスタブ
ロック４ｃ、レベルシフトブロック４ｄ、サンプルホー
ルド回路４ｅおよび出力バッファフロック４ｆから構成
されている。本実施形態では、メモリレジスタブロック
１０ａが新たに付加されたもので、他の構成については
図７に示すものと同じである。また、メモリ信号ＭＥＭ
ＯＲＹ１以外の制御信号についても図７に示すものと同
じである。メモリレジスタブロック１０ａは、信号ライ
ン数分のメモリセルから構成されており、メモリセルの
状態からどの信号ラインを有効とするかを決める。制御
回路４ａは、コントローラ２からメモリ信号ＭＥＭＯＲ
Ｙ１に従って、上記メモリレジスタブロック１０ａのメ
モリセルの状態を設定する。
構成について説明する。図２は、信号ドライバ１０の構
成を示すブロック図である。なお、図７に対応する部分
には同一の符号を付けて説明を省略する。図において、
信号ドライバ１０は、制御回路４ａ、マルチプレクサ４
ｂ、メモリレジスタブロック１０ａ、シフトレジスタブ
ロック４ｃ、レベルシフトブロック４ｄ、サンプルホー
ルド回路４ｅおよび出力バッファフロック４ｆから構成
されている。本実施形態では、メモリレジスタブロック
１０ａが新たに付加されたもので、他の構成については
図７に示すものと同じである。また、メモリ信号ＭＥＭ
ＯＲＹ１以外の制御信号についても図７に示すものと同
じである。メモリレジスタブロック１０ａは、信号ライ
ン数分のメモリセルから構成されており、メモリセルの
状態からどの信号ラインを有効とするかを決める。制御
回路４ａは、コントローラ２からメモリ信号ＭＥＭＯＲ
Ｙ１に従って、上記メモリレジスタブロック１０ａのメ
モリセルの状態を設定する。
【００２１】信号ドライバ１０は、制御回路４ａからの
サンプリングスタート信号ＳＳＲＴをシフトレジスタ４
ｃにより転送し、これに従って、反転アンプ３から供給
されるＲＧＢ各色の輝度信号８をサンプルホールド回路
４ｅによりホールドして出力バッファブロック４ｆを介
して出力する。制御部４ａは、コントローラ２からのメ
モリ信号ＭＥＭＯＲＹ１に従って、表示すべき領域に対
応するメモリレジスタブロック１０ａのビットを「Ｈｉ
ｇｈ」に設定しておく。シフトレジスタブロック４ｄで
は、上記メモリレジスタブロック１０ａの「Ｈｉｇｈ」
に設定されたメモリセルに対応するビット（信号ライ
ン）のみが上記サンプリングスタート信号ＳＳＲＴの転
送に対して有効となる。
サンプリングスタート信号ＳＳＲＴをシフトレジスタ４
ｃにより転送し、これに従って、反転アンプ３から供給
されるＲＧＢ各色の輝度信号８をサンプルホールド回路
４ｅによりホールドして出力バッファブロック４ｆを介
して出力する。制御部４ａは、コントローラ２からのメ
モリ信号ＭＥＭＯＲＹ１に従って、表示すべき領域に対
応するメモリレジスタブロック１０ａのビットを「Ｈｉ
ｇｈ」に設定しておく。シフトレジスタブロック４ｄで
は、上記メモリレジスタブロック１０ａの「Ｈｉｇｈ」
に設定されたメモリセルに対応するビット（信号ライ
ン）のみが上記サンプリングスタート信号ＳＳＲＴの転
送に対して有効となる。
【００２２】Ａ−３．走査ドライバの構成 次に、図３は、走査ドライバの構成を示すブロック図で
ある。なお、図８に対応する部分には同一の符号を付け
て説明を省略する。図において、走査ドライバ１１は、
制御回路５ａ、メモリレジスタブロック１１ａ、シフト
レジスタブロック５ｂおよび出力バッファブロック５ｃ
から構成されている。本実施形態では、信号ドライバ１
０と同様に、メモリレジスタブロック１１ａが新たに付
加されたもので、他の構成については図８に示すものと
同じである。また、メモリ信号ＭＥＭＯＲＹ２以外の制
御信号についても図８に示すものと同じである。メモリ
レジスタブロック１１ａは、走査ライン数分のメモリセ
ルから構成されており、メモリセルの状態からどの走査
ラインを有効とするかを決める。制御回路５ａは、コン
トローラ２からメモリ信号ＭＥＭＯＲＹ２に従って、上
記メモリレジスタブロック１１ａのメモリセルの状態を
設定する。
ある。なお、図８に対応する部分には同一の符号を付け
て説明を省略する。図において、走査ドライバ１１は、
制御回路５ａ、メモリレジスタブロック１１ａ、シフト
レジスタブロック５ｂおよび出力バッファブロック５ｃ
から構成されている。本実施形態では、信号ドライバ１
０と同様に、メモリレジスタブロック１１ａが新たに付
加されたもので、他の構成については図８に示すものと
同じである。また、メモリ信号ＭＥＭＯＲＹ２以外の制
御信号についても図８に示すものと同じである。メモリ
レジスタブロック１１ａは、走査ライン数分のメモリセ
ルから構成されており、メモリセルの状態からどの走査
ラインを有効とするかを決める。制御回路５ａは、コン
トローラ２からメモリ信号ＭＥＭＯＲＹ２に従って、上
記メモリレジスタブロック１１ａのメモリセルの状態を
設定する。
【００２３】走査ドライバ１１は、制御回路５ａからの
基準シフトタイミング信号ＳＴＳをシフトレジスタブロ
ック５ｂにより転送し、順次シフトパルス信号を生成し
て出力バッファブロック５ｃを介して出力する。制御部
５ａは、コントローラ２からのメモリ信号ＭＥＭＯＲＹ
２に従って、表示すべき領域に対応するメモリレジスタ
ブロック１１ａのビットを「Ｈｉｇｈ」に設定してお
く。シフトレジスタブロック５ｂでは、上記メモリレジ
スタブロック１１ａの「Ｈｉｇｈ」に設定されたメモリ
セルに対応するビット（信号ライン）のみが前記シフト
タイミング信号ＳＴＳの転送に対して有効となる。
基準シフトタイミング信号ＳＴＳをシフトレジスタブロ
ック５ｂにより転送し、順次シフトパルス信号を生成し
て出力バッファブロック５ｃを介して出力する。制御部
５ａは、コントローラ２からのメモリ信号ＭＥＭＯＲＹ
２に従って、表示すべき領域に対応するメモリレジスタ
ブロック１１ａのビットを「Ｈｉｇｈ」に設定してお
く。シフトレジスタブロック５ｂでは、上記メモリレジ
スタブロック１１ａの「Ｈｉｇｈ」に設定されたメモリ
セルに対応するビット（信号ライン）のみが前記シフト
タイミング信号ＳＴＳの転送に対して有効となる。
【００２４】Ａ−４．メモリレジスタブロックおよびシ
フトレジスタブロックの構成 図４は、上述した信号ドライバ１０および走査ドライバ
１１のメモリレジスタブロック１０ａ（１１ａ）および
シフトレジスタブロック４ｃ（５ｂ）の構成を示す回路
図である。なお、以下の説明では、メモリレジスタブロ
ック１０ａ（１１ａ）およびシフトレジスタブロック４
ｃ（５ｂ）の構成が信号ドライバ１０および走査ドライ
バ１１でほぼ同じであるので、主に、信号ドライバ１０
について説明し、走査ドライバ１１については括弧内の
符号を参照すればよい。
フトレジスタブロックの構成 図４は、上述した信号ドライバ１０および走査ドライバ
１１のメモリレジスタブロック１０ａ（１１ａ）および
シフトレジスタブロック４ｃ（５ｂ）の構成を示す回路
図である。なお、以下の説明では、メモリレジスタブロ
ック１０ａ（１１ａ）およびシフトレジスタブロック４
ｃ（５ｂ）の構成が信号ドライバ１０および走査ドライ
バ１１でほぼ同じであるので、主に、信号ドライバ１０
について説明し、走査ドライバ１１については括弧内の
符号を参照すればよい。
【００２５】図において、メモリレジスタブロック１０
ａ（１１ａ）は、信号ライン数分（走査ライン数分）縦
列接続された１ビットのメモリセル１５−１〜１５−ｎ
から構成されており、各メモリセル１５−１〜１５−ｎ
においては、メモリ信号ＭＥＭＯＲＹ１（ＭＥＭＯＲＹ
２）により、垂直帰線期間に、表示すべき画素列（画素
行）に対応するメモリセルが「Ｈｉｇｈ」、表示しない
画素列（画素行）に対応するメモリセルが「Ｌｏｗ」に
設定されるようになっている。各メモリセル１５−１〜
１５−ｎに設定された状態（「Ｈｉｇｈ」または「Ｌｏ
ｗ」）は、シフトレジスタブロック４ｃ（５ｂ）の対応
するフリップフロップＦＦ１〜ＦＦｎの入力端に設けら
れているスイッチＳＷＡ１〜ＳＷＡｎ、およびフリップ
フロップＦＦ１〜ＦＦｎのバイパスに介挿されたスイッ
チＳＷＢ１〜ＳＷＢｎのオン／オフ制御信号として供給
されている。
ａ（１１ａ）は、信号ライン数分（走査ライン数分）縦
列接続された１ビットのメモリセル１５−１〜１５−ｎ
から構成されており、各メモリセル１５−１〜１５−ｎ
においては、メモリ信号ＭＥＭＯＲＹ１（ＭＥＭＯＲＹ
２）により、垂直帰線期間に、表示すべき画素列（画素
行）に対応するメモリセルが「Ｈｉｇｈ」、表示しない
画素列（画素行）に対応するメモリセルが「Ｌｏｗ」に
設定されるようになっている。各メモリセル１５−１〜
１５−ｎに設定された状態（「Ｈｉｇｈ」または「Ｌｏ
ｗ」）は、シフトレジスタブロック４ｃ（５ｂ）の対応
するフリップフロップＦＦ１〜ＦＦｎの入力端に設けら
れているスイッチＳＷＡ１〜ＳＷＡｎ、およびフリップ
フロップＦＦ１〜ＦＦｎのバイパスに介挿されたスイッ
チＳＷＢ１〜ＳＷＢｎのオン／オフ制御信号として供給
されている。
【００２６】また、シフトレジスタブロック４ｃ（５
ｂ）は、クロックＤＣＫに従って、スタート信号ＳＳＲ
Ｔ（基準シフトタイミング信号ＳＴＳ）を順次転送する
ための、縦列接続されたフリップフロップＦＦ１〜ＦＦ
ｎから構成されており、それぞれの入力端と前段のフリ
ップフロップの出力端の間には、スイッチＳＷＡ１〜Ｓ
ＷＡｎが介挿されているとともに、自フリップフロップ
の入力端と出力端とを接続するバイパスには、スイッチ
ＳＷＢ１〜ＳＷＢｎが介挿されている。
ｂ）は、クロックＤＣＫに従って、スタート信号ＳＳＲ
Ｔ（基準シフトタイミング信号ＳＴＳ）を順次転送する
ための、縦列接続されたフリップフロップＦＦ１〜ＦＦ
ｎから構成されており、それぞれの入力端と前段のフリ
ップフロップの出力端の間には、スイッチＳＷＡ１〜Ｓ
ＷＡｎが介挿されているとともに、自フリップフロップ
の入力端と出力端とを接続するバイパスには、スイッチ
ＳＷＢ１〜ＳＷＢｎが介挿されている。
【００２７】該スイッチＳＷＡ１〜ＳＷＡｎは、対応す
るメモリセルの出力が「Ｈｉｇｈ」となると、オン状態
となり、「Ｌｏｗ」となると、オフ状態となる。また、
スイッチＳＷＢ１〜ＳＷＢｎは、対応するメモリセルの
出力が「Ｈｉｇｈ」となると、オフ状態となり、「Ｌｏ
ｗ」となると、オン状態となる。すなわち、対応するメ
モリセルの出力が「Ｈｉｇｈ」の場合には、スイッチＳ
ＷＡ１〜ＳＷＡｎがオン状態、スイッチＳＷＢ１〜ＳＷ
Ｂｎがオフ状態となるので、フリップフロップＦＦ１〜
ＦＦｎは、前段からのスタート信号ＳＳＲＴ（基準シフ
トタイミング信号ＳＴＳ）をクロックＤＣＫに従って後
段へ出力する。これに対して、対応するメモリセルの出
力が「Ｌｏｗ」の場合には、スイッチＳＷＡ１〜ＳＷＡ
ｎがオフ状態、スイッチＳＷＢ１〜ＳＷＢｎがオン状態
となるので、前段からのスタート信号ＳＳＲＴ（基準シ
フトタイミング信号ＳＴＳ）は、対応するフリップフロ
ップをバイパス（迂回）し、次段のフリップフロップに
供給される。上記構成により、「Ｈｉｇｈ」を設定した
メモリセルに対応するフリップフロップのみにスタート
信号ＳＳＲＴ（基準シフトタイミング信号ＳＴＳ）が転
送され、それによって、対応する画素列にのみ表示信号
（画素行のみに走査信号）が供給されるので、表示領域
を任意に設定することが可能となる。
るメモリセルの出力が「Ｈｉｇｈ」となると、オン状態
となり、「Ｌｏｗ」となると、オフ状態となる。また、
スイッチＳＷＢ１〜ＳＷＢｎは、対応するメモリセルの
出力が「Ｈｉｇｈ」となると、オフ状態となり、「Ｌｏ
ｗ」となると、オン状態となる。すなわち、対応するメ
モリセルの出力が「Ｈｉｇｈ」の場合には、スイッチＳ
ＷＡ１〜ＳＷＡｎがオン状態、スイッチＳＷＢ１〜ＳＷ
Ｂｎがオフ状態となるので、フリップフロップＦＦ１〜
ＦＦｎは、前段からのスタート信号ＳＳＲＴ（基準シフ
トタイミング信号ＳＴＳ）をクロックＤＣＫに従って後
段へ出力する。これに対して、対応するメモリセルの出
力が「Ｌｏｗ」の場合には、スイッチＳＷＡ１〜ＳＷＡ
ｎがオフ状態、スイッチＳＷＢ１〜ＳＷＢｎがオン状態
となるので、前段からのスタート信号ＳＳＲＴ（基準シ
フトタイミング信号ＳＴＳ）は、対応するフリップフロ
ップをバイパス（迂回）し、次段のフリップフロップに
供給される。上記構成により、「Ｈｉｇｈ」を設定した
メモリセルに対応するフリップフロップのみにスタート
信号ＳＳＲＴ（基準シフトタイミング信号ＳＴＳ）が転
送され、それによって、対応する画素列にのみ表示信号
（画素行のみに走査信号）が供給されるので、表示領域
を任意に設定することが可能となる。
【００２８】Ｂ．実施形態の動作 次に、上述した実施形態の動作について説明する。ＬＣ
Ｄコントローラ２は、垂直帰線期間中に、所定のメモリ
信号ＭＥＭＯＲＹ１（ＭＥＭＯＲＹ２）を信号ドライバ
１０および走査側ドライバ１１に供給する。信号ドライ
バ１０および走査側ドライバ１１では、各々、制御回路
４ａ，５ａにより、メモリレジスタブロック１０ａ，１
１ａにおけるメモリセル１５−１〜１５−ｎに対して、
表示すべき画素列に対応するメモリセルを「Ｈｉｇ
ｈ」、表示しない画素列（画素行）に対応するメモリセ
ルを「Ｌｏｗ」に設定する。
Ｄコントローラ２は、垂直帰線期間中に、所定のメモリ
信号ＭＥＭＯＲＹ１（ＭＥＭＯＲＹ２）を信号ドライバ
１０および走査側ドライバ１１に供給する。信号ドライ
バ１０および走査側ドライバ１１では、各々、制御回路
４ａ，５ａにより、メモリレジスタブロック１０ａ，１
１ａにおけるメモリセル１５−１〜１５−ｎに対して、
表示すべき画素列に対応するメモリセルを「Ｈｉｇ
ｈ」、表示しない画素列（画素行）に対応するメモリセ
ルを「Ｌｏｗ」に設定する。
【００２９】シフトレジスタブロック４ｃ，５ｂでは、
「Ｈｉｇｈ」に設定されたメモリセルに対応するスイッ
チＳＷＡ１〜ＳＷＡｎがオン状態、スイッチＳＷＢ１〜
ＳＷＢｎがオフ状態となり、「Ｌｏｗ」に設定されたメ
モリセルに対応するスイッチＳＷＡ１〜ＳＷＡｎがオフ
状態、スイッチＳＷＢ１〜ＳＷＢｎがオン状態となる。
「Ｈｉｇｈ」に設定されたメモリセルに対応するスイッ
チＳＷＡ１〜ＳＷＡｎがオン状態、スイッチＳＷＢ１〜
ＳＷＢｎがオフ状態となり、「Ｌｏｗ」に設定されたメ
モリセルに対応するスイッチＳＷＡ１〜ＳＷＡｎがオフ
状態、スイッチＳＷＢ１〜ＳＷＢｎがオン状態となる。
【００３０】これにより、スイッチＳＷＡ１〜ＳＷＡｎ
がオン状態で、スイッチＳＷＢ１〜ＳＷＢｎがオフ状態
であるフリップフロップＦＦ１〜ＦＦｎには、前段のフ
リップフロップからの出力が供給され、スイッチＳＷＡ
１〜ＳＷＡｎがオフ状態で、スイッチＳＷＢ１〜ＳＷＢ
ｎがオン状態であるフリップフロップＦＦ１〜ＦＦｎに
は、前段のフリップフロップからの出力が供給されな
い。
がオン状態で、スイッチＳＷＢ１〜ＳＷＢｎがオフ状態
であるフリップフロップＦＦ１〜ＦＦｎには、前段のフ
リップフロップからの出力が供給され、スイッチＳＷＡ
１〜ＳＷＡｎがオフ状態で、スイッチＳＷＢ１〜ＳＷＢ
ｎがオン状態であるフリップフロップＦＦ１〜ＦＦｎに
は、前段のフリップフロップからの出力が供給されな
い。
【００３１】すなわち、信号ドライバ１０では、制御回
路４ａからのサンプリングスタート信号ＳＳＲＴをシフ
トレジスタ４ｃの有効なフリップフロップＦＦにより転
送し、これに従って、反転アンプ３から供給されるＲＧ
Ｂ各色の輝度信号８をサンプルホールド回路４ｅにより
ホールドして出力バッファブロック４ｆを介してＬＣＤ
７の信号ラインに出力する。また、走査ドライバ１１で
は、制御回路５ａからの基準シフトタイミング信号ＳＴ
Ｓをシフトレジスタブロック５ｂの有効なフリップフロ
ップＦＦにより転送し、順次シフトパルス信号を生成し
て出力バッファブロック５ｃを介してＬＣＤ７の走査ラ
インに出力する。
路４ａからのサンプリングスタート信号ＳＳＲＴをシフ
トレジスタ４ｃの有効なフリップフロップＦＦにより転
送し、これに従って、反転アンプ３から供給されるＲＧ
Ｂ各色の輝度信号８をサンプルホールド回路４ｅにより
ホールドして出力バッファブロック４ｆを介してＬＣＤ
７の信号ラインに出力する。また、走査ドライバ１１で
は、制御回路５ａからの基準シフトタイミング信号ＳＴ
Ｓをシフトレジスタブロック５ｂの有効なフリップフロ
ップＦＦにより転送し、順次シフトパルス信号を生成し
て出力バッファブロック５ｃを介してＬＣＤ７の走査ラ
インに出力する。
【００３２】したがって、「Ｈｉｇｈ」に設定したメモ
リセルに対応するＬＣＤ７の信号ラインのみにＲＧＢ各
色の輝度信号８が供給され、「Ｈｉｇｈ」に設定したメ
モリセルに対応するＬＣＤ７の走査ラインのみにシフト
パルス信号が供給される。ゆえに、ＬＣＤ７の任意の領
域だけに表示するようなレターボックス表示などを、複
雑な制御なしに容易に行うことが可能となる。また、１
つのドライバを種々の画素数のパネルの駆動に用いるこ
とが可能となる。なお、前記実施例において、転送範囲
制御手段におけるメモリセルの数は信号ライン数または
走査ライン数と同数であるとしたが、前記シフトレジス
タにおけるメモリセル１ビット当たりの出力タイミング
パルスの迂回段数を複数として、メモリセルの数と信号
ラインの数が異なるようにしてもよい。
リセルに対応するＬＣＤ７の信号ラインのみにＲＧＢ各
色の輝度信号８が供給され、「Ｈｉｇｈ」に設定したメ
モリセルに対応するＬＣＤ７の走査ラインのみにシフト
パルス信号が供給される。ゆえに、ＬＣＤ７の任意の領
域だけに表示するようなレターボックス表示などを、複
雑な制御なしに容易に行うことが可能となる。また、１
つのドライバを種々の画素数のパネルの駆動に用いるこ
とが可能となる。なお、前記実施例において、転送範囲
制御手段におけるメモリセルの数は信号ライン数または
走査ライン数と同数であるとしたが、前記シフトレジス
タにおけるメモリセル１ビット当たりの出力タイミング
パルスの迂回段数を複数として、メモリセルの数と信号
ラインの数が異なるようにしてもよい。
【００３３】
【発明の効果】請求項１記載の発明によれば、出力タイ
ミングパルス生成手段により、複数の走査ラインまたは
複数の信号ラインの双方、またはいずれか一方のライン
数に対応した段数を有するシフトレジスタによって、前
記走査信号または表示データ信号の双方、またはいずれ
か一方を供給するタイミングを決定する出力タイミング
パルスを順に転送する際、転送範囲制御手段により、前
記シフトレジスタにおける出力タイミングパルスの転送
範囲を制御するようにしたので、複雑な制御なしに、画
面の任意領域だけを表示する特殊表示を容易に行うこと
ができるという利点が得られる。
ミングパルス生成手段により、複数の走査ラインまたは
複数の信号ラインの双方、またはいずれか一方のライン
数に対応した段数を有するシフトレジスタによって、前
記走査信号または表示データ信号の双方、またはいずれ
か一方を供給するタイミングを決定する出力タイミング
パルスを順に転送する際、転送範囲制御手段により、前
記シフトレジスタにおける出力タイミングパルスの転送
範囲を制御するようにしたので、複雑な制御なしに、画
面の任意領域だけを表示する特殊表示を容易に行うこと
ができるという利点が得られる。
【００３４】また、請求項２記載の発明によれば、前記
転送範囲制御手段において、前記シフトレジスタにおけ
る前記出力タイミングパルスの転送迂回段を設定するメ
モリセルを有するようにしたので、複雑な制御なしに、
画面の任意領域だけを表示する特殊表示を容易に行うこ
とができるという利点が得られる。
転送範囲制御手段において、前記シフトレジスタにおけ
る前記出力タイミングパルスの転送迂回段を設定するメ
モリセルを有するようにしたので、複雑な制御なしに、
画面の任意領域だけを表示する特殊表示を容易に行うこ
とができるという利点が得られる。
【００３５】また、請求項３記載の発明によれば、前記
出力タイミングパルス生成手段によって、前記複数の走
査ライン数に対応した段数を有するシフトレジスタによ
って、前記複数の走査ラインに供給される前記走査信号
を供給するタイミングを決定する走査タイミングパルス
を順に転送するようにしたので、複雑な制御なしに、画
面の任意領域だけを表示する特殊表示を容易に行うこと
ができるという利点が得られる。
出力タイミングパルス生成手段によって、前記複数の走
査ライン数に対応した段数を有するシフトレジスタによ
って、前記複数の走査ラインに供給される前記走査信号
を供給するタイミングを決定する走査タイミングパルス
を順に転送するようにしたので、複雑な制御なしに、画
面の任意領域だけを表示する特殊表示を容易に行うこと
ができるという利点が得られる。
【００３６】また、請求項４記載の発明によれば、前記
出力タイミングパルス生成手段によって、前記複数の信
号ライン数に対応した段数を有するシフトレジスタによ
って、前記複数の信号ラインに供給される前記表示デー
タ信号を供給するタイミングを決定するサンプリングタ
イミングパルスを順に転送するようにしたので、複雑な
制御なしに、画面の任意領域だけを表示する特殊表示を
容易に行うことができるという利点が得られる。
出力タイミングパルス生成手段によって、前記複数の信
号ライン数に対応した段数を有するシフトレジスタによ
って、前記複数の信号ラインに供給される前記表示デー
タ信号を供給するタイミングを決定するサンプリングタ
イミングパルスを順に転送するようにしたので、複雑な
制御なしに、画面の任意領域だけを表示する特殊表示を
容易に行うことができるという利点が得られる。
【００３７】また、請求項５記載の発明によれば、前記
転送範囲制御手段により、複数のメモリセルの各々の出
力レベルに従って、前記走査ラインに対応したシフトレ
ジスタにおける前記走査タイミングパルスの転送迂回段
を設定するようにしたので、複雑な制御なしに、画面の
任意領域だけを表示する特殊表示を容易に行うことがで
きるという利点が得られる。
転送範囲制御手段により、複数のメモリセルの各々の出
力レベルに従って、前記走査ラインに対応したシフトレ
ジスタにおける前記走査タイミングパルスの転送迂回段
を設定するようにしたので、複雑な制御なしに、画面の
任意領域だけを表示する特殊表示を容易に行うことがで
きるという利点が得られる。
【００３８】また、請求項６記載の発明によれば、前記
転送範囲制御手段により、複数のメモリセルの各々の出
力レベルに従って、前記信号ラインに対応したシフトレ
ジスタにおける前記サンプリングタイミングパルスの転
送迂回段を設定するようにしたので、複雑な制御なし
に、画面の任意領域だけを表示する特殊表示を容易に行
うことができるという利点が得られる。
転送範囲制御手段により、複数のメモリセルの各々の出
力レベルに従って、前記信号ラインに対応したシフトレ
ジスタにおける前記サンプリングタイミングパルスの転
送迂回段を設定するようにしたので、複雑な制御なし
に、画面の任意領域だけを表示する特殊表示を容易に行
うことができるという利点が得られる。
【図１】本発明の実施形態による表示駆動装置の構成を
示すブロック図である。
示すブロック図である。
【図２】信号ドライバの略構成を示すブロック図であ
る。
る。
【図３】走査ドライバの略構成を示すブロック図であ
る。
る。
【図４】メモリレジスタブロックおよびシフトレジスタ
ブロックの構成を示す回路図である。
ブロックの構成を示す回路図である。
【図５】従来のＴＦＴ液晶表示パネルを駆動する表示駆
動装置の一部構成を示すブロック図である。
動装置の一部構成を示すブロック図である。
【図６】従来の表示駆動装置における信号ドライバの構
成を示すブロック図である。
成を示すブロック図である。
【図７】従来の表示駆動装置における走査ドライバの構
成を示すブロック図である。
成を示すブロック図である。
１ ＲＧＢデコーダ ２ コントローラ ３ 反転アンプ ４ｃ シフトレジスタブロック（シフトレジスタ、出力
タイミングパルス生成手段、サンプリングタイミングパ
ルス生成手段） ４ｅ サンプルホールド回路 ４ｆ 出力バッファブロック ５ｂ シフトレジスタブロック（シフトレジスタ、出力
タイミングパルス生成手段、走査タイミングパルス生成
手段） ５ｃ 出力バッファブロック ６ アンプ ７ ＬＣＤ １０ 信号ドライバ １１ 走査ドライバ １０ａ メモリレジスタブロック（転送範囲制御手段） １１ａ メモリレジスタブロック（転送範囲制御手段）
タイミングパルス生成手段、サンプリングタイミングパ
ルス生成手段） ４ｅ サンプルホールド回路 ４ｆ 出力バッファブロック ５ｂ シフトレジスタブロック（シフトレジスタ、出力
タイミングパルス生成手段、走査タイミングパルス生成
手段） ５ｃ 出力バッファブロック ６ アンプ ７ ＬＣＤ １０ 信号ドライバ １１ 走査ドライバ １０ａ メモリレジスタブロック（転送範囲制御手段） １１ａ メモリレジスタブロック（転送範囲制御手段）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA06 NC09 NC16 NC22 NC23 NC28 ND17 5C006 AA01 AA22 AF34 AF42 AF51 AF73 BB16 BC03 BC12 BF03 BF05 BF06 BF11 BF24 BF25 BF31 BF46 FA05 FA41 5C080 AA10 BB05 CC03 DD21 DD22 DD30 EE26 EE32 FF11 GG12 JJ02
Claims (6)
- 【請求項１】 複数の走査ラインと該複数の走査ライン
に直交するように形成された複数の信号ラインとに印加
された駆動信号によりオン／オフされるマトリクス状に
配置された液晶画素を有する液晶パネルに対して、所定
のタイミングで、複数の走査ラインに走査信号を供給
し、前記複数の信号ラインに表示データ信号を供給する
表示駆動装置において、 前記複数の走査ラインまたは前記複数の信号ラインの双
方、またはいずれか一方のライン数に対応した段数を有
するシフトレジスタにより出力タイミングパルスを転送
することによって前記走査信号または表示データ信号の
双方、またはいずれか一方を供給するタイミングを決定
出力タイミングパルス生成手段を備え、 前記出力タイミングパルス生成手段は、前記シフトレジ
スタにおける出力タイミングパルスの転送範囲を制御す
る転送範囲制御手段を具備することを特徴とする表示駆
動装置。 - 【請求項２】 前記転送範囲制御手段は、前記シフトレ
ジスタにおける前記出力タイミングパルスの転送迂回段
を設定するメモリセルを有することを特徴とする請求項
１記載の表示駆動装置。 - 【請求項３】 前記出力タイミングパルス生成手段は、
前記複数の走査ライン数に対応した段数を有するシフト
レジスタを有し、該シフトレジスタによって、前記複数
の走査ラインに供給される前記走査信号を供給するタイ
ミングを決定する走査タイミングパルスを順に転送する
ことを特徴とする請求項１記載の表示駆動装置。 - 【請求項４】 前記出力タイミングパルス生成手段は、
前記複数の信号ライン数に対応した段数を有するシフト
レジスタを有し、該シフトレジスタによって、前記複数
の信号ラインに供給される前記表示データ信号を供給す
るタイミングを決定するサンプリングタイミングパルス
を順に転送することを特徴とする請求項１記載の表示駆
動装置。 - 【請求項５】 前記転送範囲制御手段は、複数のメモリ
セルを有し、該複数のメモリセルの各々の出力レベルに
従って、前記走査ラインに対応したシフトレジスタにお
ける前記走査タイミングパルスの転送迂回段を設定する
ことを特徴とする請求項１記載の表示駆動装置。 - 【請求項６】 前記転送範囲制御手段は、複数のメモリ
セルを有し、該複数のメモリセルの各々の出力レベルに
従って、前記信号ラインに対応したシフトレジスタにお
ける前記サンプリングタイミングパルスの転送迂回段を
設定することを特徴とする請求項１記載の表示駆動装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359223A JP2000181414A (ja) | 1998-12-17 | 1998-12-17 | 表示駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359223A JP2000181414A (ja) | 1998-12-17 | 1998-12-17 | 表示駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000181414A true JP2000181414A (ja) | 2000-06-30 |
Family
ID=18463393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10359223A Pending JP2000181414A (ja) | 1998-12-17 | 1998-12-17 | 表示駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000181414A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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