JP2006085139A - 画像表示装置及びその駆動回路、及び画像出力装置 - Google Patents

Abstract

【課題】電圧階調と時間階調の組合せによる階調表示方法においても画素データの持つ階調数を表示可能とする画像出力装置を提供する。
【解決手段】ｎビットの画素データ生成手段、画素データに対して平均値を対応させるべく(ｎ−ｍ)個の時間階調フィールドデータを生成し順次出力する手段を備えた画像出力装置において、フィールドデータは、(ｍ＋1)ビットを有し、フィールドデータ生成手段は、ｎビット画素データの下位(ｎ−ｍ)ビットの値が”0”の場合は対応する(ｎ−ｍ)個のフィールドデータ全てをｎビット画素データの上位ｍビットと同じ値とし、ｎビット画素データの下位(ｎ−ｍ)ビットの値が”0”でない場合はその値に応じて(ｎ−ｍ)個のフィールドデータの各々を、ｎビット画素データの上位ｍビットと同じかあるいはそれに”1”を加えた値にする。
【選択図】図１８

Description

本発明は、供給される電圧値に応じた画像を表示する複数の画素を有する画像表示素子を備えた画像表示装置及びその駆動回路、さらに該画像表示素子に表示するための画像データを生成する画像出力装置に関する。

近年、コンピュータの処理能力の飛躍的増大により表示画像の益々の高解像度化が進んでおり、それに伴ってプロジェクターなどの画像表示装置においても、高解像度化の要求が高まってきている。しかしながら、例えばプロジェクターなどにおいては、画像を表示する空間光変調素子の解像度がその要求に追いついておらず、高解像度化を実現するための様々な技術が提案されている。その一例として光路シフト手段(「シフト」は「偏向」と同義語、以後同様)を有するプロジェクターが開示されている（例えば、特許文献１参照）。

特許文献１に開示された技術は、次の通りである。
空間光変調素子としての表示用液晶パネルからの投射光路中に、偏光方向制御用パネルと水晶板からなる光路シフト手段としての光路変調素子を設け、偏光方向制御用パネルを動作させることで水晶板に入射する光の偏光方向を変える。水晶板はその結晶軸が投射光の光軸に対して傾斜して配置されており、その傾斜方向に振動する偏光に対しては光路がシフトし、直交する偏光に対してはシフトを生じない。

１フレーム画像を２つあるいは４つのフィールド(サブフレームと同義語、以後同様)で構成し、フィールド毎に液晶パネル上で時分割表示するとともに、該表示に同期して偏光方向制御用パネルを動作させ、光路を画素の１ピッチ以下でシフトさせることで、液晶パネルの解像度よりも高い解像度の画像表示を行わせるものである。

さて、前述の従来技術（特許文献１）を含め多くのプロジェクターにおいては、投射画像を形成するために供給される電圧値に応じた画像を表示する複数の画素を有する空間光変調素子（画像表示素子）として液晶を用いた液晶表示素子（液晶表示パネル）が一般的に用いられている。液晶表示パネルでは、各画素に表示すべき画素データに対応した電圧を印加することにより画像を形成する。液晶表示パネルの構成例を図３３に示す。

図３３において、(P1,1)〜(Py,x)は各画素を表わしている。各画素は画素駆動トランジスタ及び保持容量を有し、全体としてアクティブマトリクス回路を構成している。ゲートドライバは、水平(x)方向１ライン単位で画素を順次選択する。ソースドライバは、選択ラインに同期して入力されるアナログ電圧のビデオデータを対応する各画素に出力する。選択されたラインの画素駆動トランジスタはゲートがOnしており、ソースドライバから出力されるビデオデータを保持容量に書き込む。

アクティブマトリクス回路、ソースドライバ及びゲートドライバが形成される回路基板と対向基板との間には液晶が挟まれており、書き込まれたビデオデータに基き各画素の光学状態が制御され、全体として画像が形成される。

多くの場合、画素データはデジタルデータとして生成され、各画素に印加される電圧は、デジタルの画素データをD/A変換器にてアナログ信号に変換することにより生成される。近年の画像の高解像度化に伴い、画素データ転送においては一層の高速化が進展している。そのための有効な手段として画素データをデジタルデータのまま表示パネルに転送し、回路基板上たとえばソースドライバにD/A変換器を内蔵してアナログ信号に変換する方法がある。

しかしながらD/A変換器は、デジタルデータのビット数の増加に応じて飛躍的に回路構成が複雑になり、歩留まりの低下や回路面積の増大などによって表示パネルが大型化及び高コスト化を招くという問題がある。近年、表示画像の高階調で高品位の画像を得るために8ビット以上の画素データが主流となっている。さらに、チラツキ等を抑えるために高いフレーム周波数で表示しようとすると一度に複数の画素に対して電圧を供給しなければならず、そのために複数のD/A変換器を用意しようとすると回路構成の一層の複雑化を招くことになる。

このため、D/A変換器の複雑化を抑制しつつ階調性能も保持するための方法として、電圧階調と時間階調を組み合わせた階調表示方法が提案されている（例えば、特許文献２参照）。特許文献２の提案は次の通りである。
外部から入力されるｎビットのデジタル画素データのうち、上位ｍビットを画素に印加するアナログ電圧を生成するための情報として用い、下位(ｎ−ｍ)ビットを時間階調の情報として用いる。具体的には１フレームを時間階調のため２^n-m個のサブフレームで構成し、各サブフレームにおいて各画素に供給される電圧を上位ｍビットから変換して生成する。従って、特許文献２の従来技術によれば、画素データのビット数よりも少ないビット数のD/A変換器ですむことになる。

D/A変換器の複雑化を抑制しつつ階調性能も保持するための別の方法として、アナログランプ波を用いた画素駆動電圧生成方法がある（例えば、特許文献３参照）。特許文献３の技術は次の通りである。
画像表示装置の駆動回路として、
(1)液晶表示素子の各画素に対応する画素データを生成する画像データ生成手段、
(2)所定の範囲で電圧値が周期的に変化する基準電圧としてのアナログランプ波を生成するアナログ電圧発生手段、
(3)前記アナログランプ波の電圧値に対応したｍビットのデジタル信号を生成するデジタル信号生成手段、
(4)各画素データと前記デジタル信号を比較するコンパレータ
を備え、画素データとデジタル信号が一致するタイミングに応じたアナログランプ波の電圧値を、対応する画素に供給することで所望の画像を表示させる。アナログランプ波としては画素データの階調数分のステップ数で電圧値が段階的に変化する波形が出力される。

特許文献３の従来技術によれば、１つのアナログ電圧によって複数画素、例えば1ライン分の画素データでも同時にアナログ電圧に変換することが可能となり、複数の画素に対して同時に電圧を供給する場合における回路規模の増大を抑制できる。

特許第２９３９８２６号 特開２０００−３１０９８０号公報 特許第３０４５２６６号

しかしながら、前記特許文献２においては、ｎビットの画素データの電圧階調に用いる上位ｍビットと時間階調に用いる下位(ｎ−ｍ)ビットをそれぞれ独立に処理し、電圧階調数もｍビット分しか持たないために、方式的に本来のｎビット分の階調数よりも少ない階調数しか表現できないという問題があった。例えばｎ＝８,ｍ＝６の場合、本来256階調を表現可能な画素データであるにもかかわらず実質的には253階調しか表現できない。

また、特許文献３のようなアナログランプ波を時間的にサンプリングして画素に供給すべき電圧を生成するような方式では、画素データの階調数が増加すると１周期期間内で基準電圧の変化するステップ数が増加するために、1ステップ当りの電圧出力時間が短くなって十分な電圧安定化時間が確保されず、画素データに対応した正確な電圧値が画素に供給できないという問題が発生する場合がある。

この問題は、高解像度化を実現するために光路シフト手段(「シフト」は「偏向」と同義語、以後同様)を有するプロジェクターや、小型で低コストを目的とした方式として、一つの空間光変調素子９４で赤(R)、緑(G)および青(B)の３色を順次表示することでカラー画像を表示する、いわゆるフィールドシーケンシャル方式のプロジェクターにおいては、特に顕著である。

なぜならこれらの方式は、１フレームを複数のサブフレームに分割して１サブフレーム毎に時分割表示するようにしているので、サブフレーム間の表示の切り替えを高速に行なわないと、前のサブフレームの画像が次のサブフレームに影響して、画像品質が劣化するという問題を引き起こす可能性があり、そのためにはアナログランプ波の１ステップ当りの電圧出力時間をより一層短縮することが必要となるからである。

本発明は上記の問題を解決するためになされたものであり、電圧階調と時間階調の組合せによる階調表示方法においても画素データの持つ階調数を表示することを可能とする画像出力装置（回路）を提供することを目的とする。また、本発明は、電圧階調と時間階調の組合せによる階調表示方法を用いて画素データの持つ階調数を表示し、高階調で高品質の画像表示が可能な駆動回路、これを用いた表示装置（投射型表示装置の形態を含む）を提供することを目的とする。

また、画像表示装置またはその駆動回路において、基準電圧を並列化することにより、本来の階調数をおとすことなく基準電圧の変化するステップ数を減らして、1ステップ当りの電圧出力安定時間を確保して、各画素に対して画素データに対応した電圧が正しく供給されるようにするようにする。

その他、上記の画像表示装置またはその駆動回路において、基準電圧発生手段を実現するための具体的な構成手段を提供することを目的とする。また、基準電圧発生手段においては、D/A変換器等の個別素子について特性バラツキがあり、複数の基準電圧がそれぞれ本来の電圧値に対して誤差を生じる可能性がある。ゆえに、上記画像表示装置またはその駆動回路において、このような問題点を解決し、全ての基準電圧に対して本来の電圧値を出力可能とする手段を提供することを目的とする。

その他、例えば、液晶を用いた画像表示素子などにおいては通常、供給される電圧値(V)に対する出射光強度T(液晶を用いた素子の場合、光透過率と同義語)の関係、即ち、V-T特性が非線形であるために、それを所望の特性に補正するための、いわゆるガンマ補正機能が必要となる。V-T特性の一例を図３４に示す。図３４をみてわかるとおり、液晶に与える電圧をゼロからV1,V2,…,と等間隔に変化させても、それに対応する光透過率T0,T1,…,は非線形に変化する。このような、画像表示装置またはその駆動回路において、画像表示素子の特性を補正して最適な階調表示特性が得られる手段を提供することを目的とする。画像表示装置においては、ガンマ補正の具体的な構成手段を提供することを目的とする。

更には、上述したような画像表示装置を用いて、低コストで且つ高い階調表示品質が得られるとともに、高解像の画像表示が可能な大画面の画像表示装置の提供、低コストで且つ高い階調表示品質が得られる大画面のカラー画像表示装置を提供を目的とする。

この目的を達成するために請求項1記載の発明は、複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段と、前記ｎビットの画素データに対して平均値を対応させるべく(ｎ−ｍ)個(但しｎ＞ｍ)の時間階調フィールドデータを生成し順次出力するフィールドデータ生成手段を備えた画像出力装置において、前記フィールドデータは、(ｍ＋１)ビットを有し、前記フィールドデータ生成手段は、前記ｎビット画素データの下位(ｎ−ｍ)ビットの値が”0”の場合は対応する前記(ｎ−ｍ)個のフィールドデータ全てを前記ｎビット画素データの上位ｍビットと同じ値とし、前記ｎビット画素データの下位(ｎ−ｍ)ビットの値が”0”でない場合はその値に応じて前記(ｎ−ｍ)個のフィールドデータの各々を、前記ｎビット画素データの上位ｍビットと同じかあるいはそれに”1”を加えた値にする構成としてある。

以上の構成を図示すると、例えば図４に示すようになる。このようにすれば、ｎビットの画素データに対応する(ｎ−ｍ)個(但しｎ＞ｍ)の時間階調フィールドデータを生成する画像出力装置において、フィールドデータを(ｍ＋１)ビットとし、ｎビット画素データの下位(ｎ−ｍ)ビットの値に応じて前記(ｎ−ｍ)個のフィールドデータの各々を設定するようにしたので、電圧階調と時間階調の組合せによる階調表示方法において、画素データの持つ本来の階調数を忠実に表現するためのフィールドデータ生成が実現される。

また、請求項２記載の発明は、複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段を含み構成された画像出力装置と、所定の範囲で電圧値が周期的に変化する基準電圧を生成する基準電圧発生手段と、前記画素データに対応した前記基準電圧の値を出力する画素電圧出力手段を備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、前記画像出力装置は、請求項１に記載の画像データ生成手段を含み構成され、前記基準電圧発生手段は、少なくともｍビット分＋１のステップ数で電圧値が周期的に変化する基準電圧を生成し、前記画素電圧出力手段は、基準電圧について前記フィールドデータの値に対応した電圧値を対応する前記画素に供給する構成としてある。

また、請求項３記載の発明は、請求項２に記載の画像表示装置の駆動回路において、
前記基準電圧発生手段は、周期的に値が変化する基準データが入力されて前記基準電圧を生成するための基準電圧データを出力する基準電圧データ生成手段と、前記基準電圧データが入力されて前記基準電圧を出力するD/A変換器を備えた構成としてある。

以上の構成を図示すると、例えば図１２に示すようになる。このようにすれば、周期的に値が変化する(ｎ＋１)ビットの基準電圧データ入力するD/A変換器を備えたので、値が周期的に変化する基準電圧を容易に生成できる。

また、請求項４記載の発明は、請求項２または請求項３に記載の画像表示装置の駆動回路において、前記基準電圧発生手段は、前記基準電圧の値を調整可能な電圧調整手段を設けた構成としてある。

以上の構成を図示すると、例えば図１４に示すようになる。このようにすれば、基準電圧発生手段に基準電圧の出力値を調整可能な電圧調整手段を設けたので、D/A変換器等の個別素子について特性バラツキがあっても本来の電圧値での出力を可能とし、容易に画質の劣化を防止できる。

また、請求項５記載の発明は、請求項２〜請求項４のいずれか１項に記載の画像表示装置の駆動回路において、前記基準電圧に対して、前記各画素の電圧-出射光強度特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えた構成としてある。

以上の構成を図示すると、例えば図１２に示すようになる。このようにすれば、前記基準電圧に対して、各画素の電圧・透過率特性に応じた画素データのガンマ補正を行わせるガンマ補正手段を備えたので、画像表示素子の特性を補正して最適な階調表示特性が得られるようになり、本来の高品位の画像表示が実現される。

また、請求項６記載の発明は、請求項５に記載の画像表示装置の駆動回路において、
前記ガンマ補正手段は、前記基準データを入力して前記基準電圧データとしてのガンマ補正データを出力する前記基準電圧データ生成手段としてのガンマ補正データ生成手段を備え、前記D/A変換器はそれぞれ対応する前記ガンマ補正データ生成手段から出力される前記ガンマ補正データをアナログ電圧に変換することにより、前記基準電圧に対して前記画素データのガンマ補正を行わせる構成としてある。

以上の構成を図示すると、例えば図１２に示すようになる。このようにすれば、請求項８、請求項９において、ガンマ補正手段は基準データに対応したガンマ補正データをガンマ補正データ記憶手段から読み出して対応するD/A変換器に入力するようにしたので、ガンマ補正を容易に実現できる。

また、請求項７記載の発明は、請求項２〜請求項６のいずれか１項に記載の画像表示装置の駆動回路において、前記画素電圧出力手段は、前記基準データを入力して前記フィールドデータと比較する比較手段を備え、前記画素電圧出力手段は、前記基準データと前記フィールドデータが一致するタイミングで前記基準電圧の出力を遮断するスイッチ手段を備えた構成としてある。基準データとフィールドデータを比較し、両者が一致するタイミングで前記基準電圧の画素への出力を遮断するようにしたので、画素電圧出力手段を容易に実現できる。

また、請求項８記載の発明は、複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段を含み構成された画像出力装置と、所定の範囲で電圧値が周期的に変化する基準電圧を生成する基準電圧発生手段と、前記画素データに対応した前記基準電圧の値を出力する画素電圧出力手段とを備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、前記基準電圧発生手段は、各々ｍビット(ｎ＞ｍ)のステップ数で電圧値が周期的に変化する2^n-mの基準電圧を生成し、前記画素電圧出力手段は、前記画素データの下位(ｎ−ｍ)ビットの値に応じて前記複数の基準電圧のうち1つを選択し、該選択された基準電圧について前記画素データの上位ｍビットの値に対応した電圧値を対応する前記画素に供給する構成としてある。

また、請求項９記載の発明は、複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段を含み構成された画像出力装置と、所定の範囲で電圧値が周期的に変化する基準電圧を生成する基準電圧発生手段と、前記画素データに対応した前記基準電圧の値を出力する画素電圧出力手段とを備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、前記画像出力装置は、請求項１に記載の画像データ生成手段を含み構成され、前記基準電圧発生手段は、各々ｍビット(ｎ＞ｍ)のステップ数で電圧値が周期的に変化する2^n-mの基準電圧を生成し、前記画素電圧出力手段は、前記画素データの下位(ｎ−ｍ)ビットの値に応じて前記複数の基準電圧のうち1つを選択し、該選択された基準電圧について前記画素データの上位ｍビットの値に対応した電圧値を対応する前記画素に供給する構成としてある。

また、請求項１０記載の発明は、請求項８または請求項９に記載の画像表示装置の駆動回路において、前記基準電圧発生手段は、それぞれ周期的に値が変化する第１の基準データを入力し、前記基準電圧を生成するためのデータを出力する2^n-m個の基準電圧データ生成手段と、それぞれ対応する基準電圧データ生成手段から出力される前記基準電圧データを入力して前記基準電圧を出力する2^n-m個のD/A変換器とを備えた構成としてある。

以上の構成を図示すると、例えば図２１に示すようになる。このようにすれば、周期的に値が変化するｎビットの基準データを下位(ｎ-ｍ)ビットの値に応じて分配し、所定のタイミングで各々対応する2^n-m個のD/A変換器に入力するようにしたので、2^n-m本のアナログの基準電圧を容易に生成可能な画像表示装置の駆動回路を実現できる。

また、請求項１１記載の発明は、請求項８〜請求項１０のいずれか１項に記載の画像表示装置の駆動回路において、前記基準電圧発生手段は、前記複数の基準電圧の値をそれぞれ個別に調整可能な電圧調整手段を設けた構成としてある。

以上の構成を図示すると、例えば図２３に示すようになる。このようにすれば、基準電圧発生手段に複数の基準電圧の出力値をそれぞれ個別に調整可能な電圧調整手段を設けたので、D/A変換器等の個別素子について特性バラツキがあっても全ての基準電圧に対して本来の電圧値での出力を可能とし、容易に画質の劣化を防止できる画像表示装置の駆動回路を実現できる。

また、請求項１２記載の発明は、請求項８〜請求項１１のいずれか１項に記載の画像表示装置の駆動回路において、前記複数の基準電圧に対して、前記各画素の電圧-出射光強度特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えた構成としてある。

以上の構成を図示すると、例えば図２１に示すようになる。このようにすれば、前記複数の基準電圧に対して、前記各画素の電圧・透過率特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えたので、画像表示素子の特性を補正して最適な階調表示特性が得られるようになり、本来の高品位の画像表示が実現可能な画像表示装置の駆動回路を実現できる。

また、請求項１３記載の発明は、請求項１２記載の画像表示装置の駆動回路において、
前記ガンマ補正手段は、それぞれ前記第１の基準データを入力して前記基準電圧データとしてのガンマ補正データを出力する2^n-m個の前記基準電圧データ生成手段としてのガンマ補正データ生成手段を備え、前記2^n-m個のD/A変換器はそれぞれ対応する前記ガンマ補正データ生成手段から出力されるガンマ補正データをアナログ電圧に変換することにより、前記複数の基準電圧に対して前記画素データのガンマ補正を行わせる構成としてある。

以上の構成を図示すると、例えば図２１に示すようになる。このようにすれば、請求項７記載の発明において、ガンマ補正手段は基準データに対応したガンマ補正データをガンマ補正データ記憶手段から読み出して対応するD/A変換器に入力するようにしたので、ガンマ補正を容易にした画像表示装置の駆動回路を実現できる。

また、請求項１４記載の発明は、請求項８〜請求項１３のいずれか１項に記載の画像表示装置の駆動回路において、前記画素電圧出力手段は、前記画素データの下位(ｎ−ｍ)ビットをデコードするデコード手段と、該デコード手段の出力に対応して前記複数の基準電圧のうち1つを選択して出力するスイッチ手段と、前記複数の基準電圧の電圧変化に対応して値が変化するｍビットの第２の基準データを入力し、前記第２の基準データと前記画素データの上位ｍビットを比較する比較手段とを備え、前記スイッチ手段は、前記第２の基準データと前記画素データの上位ｍビットが一致するタイミングで前記基準電圧の出力を遮断する構成としてある。

以上の構成を図示すると、例えば図１８，図１９に示すようになる。このようにすれば、画素データの下位ビットのデコード信号と、基準電圧の電圧変化に対応して値が変化する第２の基準データを生成して画素データの上位ビットと比較した結果に基いてスイッチ手段を制御し、画素データに対応する電圧を画素に対して出力するようにしたので、画素電圧出力手段を容易に実現した画像表示装置の駆動回路を実現できる。

また、請求項１５記載の発明は、複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段と、各々ｍビット(ｎ＞ｍ)のステップ数で電圧値が周期的に変化する2^n-mの基準電圧を生成する基準電圧発生手段と、前記画素データの下位(ｎ−ｍ)ビットの値に応じて前記複数の基準電圧のうち1つを選択し、該選択された基準電圧について前記画素データの上位ｍビットの値に対応した電圧値を出力する画素電圧出力手段とを備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、前記基準電圧発生手段は、それぞれ周期的に値が変化する第１の基準データを入力し、前記基準電圧を生成するための基準電圧データを出力する2個の基準電圧データ生成手段と、それぞれ対応する基準電圧データ生成手段から出力される前記基準電圧データを入力して前記基準電圧を出力する2個のD/A変換手段と、前記2個のD/A変換手段から出力される基準電圧の差電圧を分圧して結果的に2^n-mの基準電圧を出力する分圧手段とを備えた構成としてある。

以上の構成を図示すると、例えば図２５に示すようになる。このようにすれば、周期的に値が変化する基準電圧を時間的にサンプリングして画素に供給すべき電圧を生成する手段を備えた画像表示装置の駆動回路であって、基準電圧を並列化することにより、本来の階調数をおとすことなく基準電圧の変化するステップ数を減らし、1ステップ当りの電圧出力時間安定化させて各画素に対して画素データに対応した電圧が正しく供給されるようにした画像表示装置の駆動回路において、2つのD/A変換回路でそれ以上の数の基準電圧を生成するようにしたので、高階調で高品質の画像表示が低コストに実現される。

また、請求項１６記載の発明は、請求項１５記載の画像表示装置の駆動回路において、
前記基準電圧発生手段は、周期的に値が変化する第１の基準データを入力して前記基準電圧を生成するための基準電圧データを出力する基準電圧データ生成手段と、前記基準電圧データを入力して前記基準電圧を出力するD/A変換手段と、前記基準電圧の値が変化する直前の値を取り込んで保持／出力する基準電圧保持手段と、前記基準電圧と前記基準電圧保持手段の出力電圧との差電圧を分圧して結果的に2^n-mの基準電圧を出力する分圧手段とを備えた構成としてある。

以上の請求項１６記載の構成を図示すると、例えば図２７に示すようになる。このようにすれば、請求項１６記載の発明において、２つのサンプル＆ホールド回路を用いて一方に保持された電圧が出力されている期間中に他方に次の基準電圧値を取り込むようにしたので、基準電圧保持手段が簡単且つ低コストに実現される。

以上の構成を図示すると、例えば図２７に示すようになる。このようにすれば、究極的に1つのD/A変換回路で複数の基準電圧を生成するようにしたので、より一層の低コスト化が図られる。

また、請求項１７記載の発明は、請求項１６記載の画像表示装置の駆動回路において、
前記基準電圧保持手段は、第１及び第２のサンプル＆ホールド回路と、該第１及び第２のサンプル＆ホールド回路に保持された電圧のいずれか一方を出力するスイッチを備え、一方のサンプル＆ホールド回路に保持された電圧が出力されている期間中に他方のサンプル＆ホールド回路に入力中の前記基準電圧を取り込むようにする構成としてある。

また、請求項１８記載の発明は、請求項１７記載の画像表示装置の駆動回路において、
前記基準電圧は、第１の電圧値から第2^mの電圧値まで段階的に変化して再び前記第1の電圧に戻るのを周期的に繰り返し、前記基準電圧が前記第1の電圧に戻った直後に所定時間、前記基準電圧保持手段が前記第１または第２のサンプル＆ホールド回路に前記基準電圧の第1の電圧値を取り込むための期間を設けた構成としてある。

以上の請求項１８記載の構成を図示すると、例えば図２７に示すようになる。このようにすれば、請求項１８の発明において、基準電圧値の変化が一巡して初期値に戻ったとき、基準電圧保持手段に保持される電圧を初期化する期間を設けたので、複数の基準電圧の値を周期的に変化させながら出力する動作が簡単且つ誤りなく実現される。

また、請求項１９記載の発明は、請求項１５〜請求項１８のいずれか１項に記載の画像表示装置の駆動回路において、前記分圧手段は、前記差電圧を等分に分圧する構成としてある。

以上の構成を図示すると、例えば図２７に示すようになる。このようにすれば、上記の各画像表示装置の駆動回路において、分圧手段において、2個のD/A変換手段、または1個のD/A変換手段と基準電圧保持手段から出力される基準電圧の差電圧を等分に分圧するようにしたので、様々な表示特性の画像表示素子に柔軟に適用することができ、有用性の高いコストパフォーマンスに優れた画像表示素子が実現される。

また、請求項２０記載の発明は、請求項１５〜請求項１９のいずれか１項に記載の画像表示装置の駆動回路において、前記基準電圧発生手段は、各基準電圧の値をそれぞれ個別に調整可能な電圧調整手段を設けた構成としてある。

以上の構成を図示すると、例えば図２５に示すようになる。このようにすれば、上記各請求項記載の画像表示装置の駆動回路において、基準電圧発生手段に複数の基準電圧の出力値をそれぞれ個別に調整可能な電圧調整手段を設けたので、D/A変換器等の個別素子について特性バラツキがあっても全ての基準電圧に対して本来の電圧値での出力を可能とし、容易に画質の劣化を防止できる。

また、請求項２１記載の発明は、請求項１５〜請求項２０のいずれか１項に記載の画像表示装置の駆動回路において、前記基準電圧に対して、前記各画素の電圧-出射光強度特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えた構成としてある。

以上の構成を図示すると、例えば図２７に示すようになる。このようにすれば、上記各請求項記載の画像表示装置の駆動回路において、複数の基準電圧に対して、前記各画素の電圧・透過率特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えたので、画像表示素子１０の特性を補正して最適な階調表示特性が得られるようになり、本来の高品位の画像表示が実現される。

また、請求項２２記載の発明は、請求項１５〜請求項２１のいずれか１項に記載の画像表示装置の駆動回路において、前記分圧手段は、前記画素電圧出力手段と同一素子内部に構成されている構成としてある。

以上の構成を図示すると、例えば図２９に示すようになる。このようにすれば、画像表示装置の駆動回路において、分圧手段を画素電圧出力手段と同一の素子内部に構成するようにしたので、外部信号線数が削減され、小型低コスト化が図られる。

また、請求項２３記載の発明は、請求項２〜請求項２２のいずれか１項に記載の駆動回路と、各々供給される電圧値に応じた画像を表示する複数の画素を有する画像表示素子と、を備えた構成としてある。それぞれにおける駆動回路構成に対応して、当該駆動回路に起因した前述したような効果が得られる。

また、請求項２４記載の発明は、請求項２３に記載の画像表示装置において、
前記画像表示素子は、シリコンバックプレーン上に液晶層とそれを駆動する電極を含む表示部を形成したLCOS(Liquid Crystal On Silicon)である構成としてある。

以上の構成を図示すると、例えば図３０に示すようになる。このようにすれば、請求項２３に記載の画像表示装置において、画像表示素子としてシリコンバックプレーン上に液晶層とそれを駆動する電極を含む表示部を形成したLCOSを用いたので、シリコンバックプレーン上に高速動作が求められるシフトレジスタやコンパレータ（比較手段）などを構成することで、高速に画像データの書き込みが可能な画像表示装置が容易に実現される。

また、請求項２５記載の発明は、請求項２３または請求項２４に記載の画像表示装置と、該画像表示装置の前記画像表示素子を照明する光源および照明装置と、前記画像表示素子からの出射光を拡大して投射面上に投射する光学装置を備え、前記画素データに基き空間光変調された前記画像表示素子からの出射光を前記光学装置において拡大投射して前記投射面上に表示画像を形成する構成としてある。

以上の構成を図示すると、例えば図１に示すようになる。このように、請求項２３または請求項２４に記載の画像表示装置を用いて投射画像表示装置を構成するようにしたので、高い階調表示品質が得られる大画面の画像表示装置が低コストに実現される。

また、請求項２６記載の発明は、請求項２５に記載の投射型画像表示装置において、前記画像データ生成手段は、1フレーム分の表示画像を複数のサブフレーム画像に分割して１サブフレーム毎に順次時分割出力するサブフレーム画像データ生成手段を備え、１サブフレーム毎に時分割投射された画像パターンを前記投射面上で合成することで前記１フレーム分の画像を表示するようにした構成としてある。

以上の構成を図示すると、例えば図１に示すようになる。このようにすれば、１フレーム分の表示画像を複数のサブフレーム画像に分割して１サブフレーム毎に順次時分割表示するようにしたので、全体の構成部品点数が削減でき、一層低コストの投射画像表示装置が実現される。

また、請求項２７記載の発明は、請求項２４または請求項２５に記載の投射型画像表示装置において、
前記サブフレーム画像データ生成手段は、前記1フレーム分の表示画像から所定の規則に従って選択した画素配列を1サブフレームとして対応する画素データを出力し、前記光学装置は、前記画像表示素子からの出射光の光路を偏向する光路偏向手段を備え、前記画像表示素子において空間光変調された出射光の光路の偏向状態を前記サブフレームに対応して制御し前記投射面上に表示位置がずれている状態の画像を表示することで、前記画像表示素子の画素数よりも見かけ上多い画素数の画像を表示する構成としてある。

以上の構成を図示すると、例えば図１に示すようになる。このようにすれば、請求項２３または請求項２４に記載の投射画像表示装置において、光路偏向手段を備えて画像表示素子の画素数よりも見かけ上多い画素数の画像を表示するようにしたので、高い階調表示品質が得られるとともに高解像度の極めて高品質の投射画像表示装置が実現される。

また、請求項２８記載の発明は、請求項２４または請求項２５に記載の投射型画像表示装置において、前記サブフレーム画像データ生成手段は、前記1フレーム分の各色毎の表示画像を1サブフレームとして対応する画素データを出力し、前記照明装置は、前記光源からの光を所定の波長ごとの色に分離し該分離された色の照明光を順次前記画像表示素子に入射する色分離素子を備え、前記画像表示素子において前記入射光の色に対応するサブフレーム毎に空間光変調されて出射される光を前記投射面上で合成することでカラー画像を表示する構成としてある。

以上の構成を図示すると、例えば図３１に示すようになる。このようにすれば、請求項１６に記載の投射画像表示装置において、1フレームを各色毎に時分割表示するようにしたので、高精度にガンマ補正された高い階調表示品質が得られるとともに一層低コストのカラー投射画像表示装置が実現される。

請求項１記載の発明によれば、電圧階調と時間階調の組合せによる階調表示方法において画素データの持つ本来の階調数を忠実に表現するためのフィールドデータ生成が実現される。

請求項２記載の発明によれば、本来の階調数をおとすことなく、また複数の画素データを同時にD/A変換するようにしても回路規模の増大が抑えられ、高階調の画像を忠実に再現でき且つ低コストの画像表示装置が実現される。

請求項３記載の発明によれば、値が周期的に変化する基準電圧を容易に生成できる。請求項４記載の発明によれば、D/A変換器等の個別素子について特性バラツキがあっても本来の電圧値での出力を可能とし、容易に画質の劣化を防止できる。請求項５記載の発明によれば、画像表示素子の特性を補正して最適な階調表示特性が得られるようになり、本来の高品位の画像表示が実現される。請求項６記載の発明によれば、ガンマ補正を容易に実現できる。請求項７記載の発明によれば、画素電圧出力手段を容易に実現できる。

請求項８または請求項９記載の発明によれば、高階調の画像を忠実に再現できる高品位の画像表示装置の駆動回路が実現される。表示素子と組み合わせることで、高階調の画像を忠実に再現できる高品位の画像表示装置が実現される（請求項２３）。

請求項１０記載の発明によれば、2^n-m本のアナログの基準電圧を容易に生成可能な画像表示装置の駆動回路を実現できる。表示素子と組み合わせることで、2^n-m本のアナログの基準電圧を容易に生成可能な画像表示装置が実現される（請求項２３）。

請求項１１記載の発明によれば、D/A変換器等の個別素子について特性バラツキがあっても全ての基準電圧に対して本来の電圧値での出力を可能とし、容易に画質の劣化を防止できる画像表示装置の駆動回路を実現できる。表示素子と組み合わせることで、D/A変換器等の個別素子について特性バラツキがあっても全ての基準電圧に対して本来の電圧値での出力を可能とし、容易に画質の劣化を防止できる画像表示装置が実現される（請求項２３）。

請求項１２記載の発明によれば、画像表示素子１０の特性を補正して最適な階調表示特性が得られるようになり、本来の高品位の画像表示が実現可能な画像表示装置の駆動回路を実現できる。表示素子と組み合わせることで、画像表示素子１０の特性を補正して最適な階調表示特性が得られるようになり、本来の高品位の画像表示が実現可能な画像表示装置が実現される（請求項２３）。

請求項１３記載の発明によれば、ガンマ補正を容易にした画像表示装置の駆動回路を実現できる。表示素子と組み合わせることで、ガンマ補正を容易にした画像表示装置を実現できる（請求項２３）。

請求項１４記載の発明によれば、画素電圧出力手段を容易に実現した画像表示装置の駆動回路を実現できる。表示素子と組み合わせることで、画素電圧出力手段を容易に実現した画像表示装置を実現できる（請求項２３）。

請求項１５記載の発明によれば、高階調で高品質の画像表示が低コストに実現される。表示素子と組み合わせることで、高階調で高品質の画像表示装置を実現できる（請求項２３）。請求項１６記載の発明によれば、より一層の低コスト化が図られる。請求項１７記載の発明によれば、基準電圧保持手段が簡単且つ低コストに実現される。請求項１８記載の発明によれば、複数の基準電圧の値を周期的に変化させながら出力する動作が簡単且つ誤りなく実現される。また、請求項１９記載の発明によれば、様々な表示特性の画像表示素子に柔軟に適用することができ、有用性の高いコストパフォーマンスに優れた画像表示装置の駆動回路が実現される。

請求項２０記載の発明によれば、D/A変換器等の個別素子について特性バラツキがあっても全ての基準電圧に対して本来の電圧値での出力を可能とし、容易に画質の劣化を防止できる。表示素子と組み合わせることで、同様の長所を持った画像表示装置を実現できる（請求項２３）。

請求項２１記載の発明によれば、画像表示素子の特性を補正して最適な階調表示特性が得られるようになり、本来の高品位の画像表示が実現される。表示素子と組み合わせることで、同様な長所の画像表示装置を実現できる（請求項２３）。請求項２２記載の発明によれば、外部信号線数が削減され、小型低コスト化が図られる。表示素子と組み合わせることで、同様な長所の画像表示装置を実現できる（請求項２３）。

請求項２４記載の発明によれば、シリコンバックプレーン上に高速動作が求められるシフトレジスタやコンパレータなどを構成することで、高速に画像データの書き込みが可能な画像表示装置が容易に実現されるし、よりきめ細かいガンマ補正等もが容易に実現される。

請求項２５記載の発明によれば、高い階調表示品質が得られる大画面の画像表示装置が低コストに実現される。

請求項２６記載の発明によれば、全体の構成部品点数が削減でき、一層低コストの投射画像表示装置が実現される。

請求項２７記載の発明によれば、高い階調表示品質が得られるとともに高解像度の極めて高品質の投射画像表示装置が実現される。

請求項２８記載の発明によれば、高精度にガンマ補正された高い階調表示品質が得られるとともに一層低コストのカラー投射画像表示装置が実現される。

以下、本発明を投射型画像表示装置を例に実施の形態に基づいて図面を用いて説明する。

図１は、本発明に係る投射型画像表示装置９０の構成例を概略的に示したものである。図１において、インテグレータ光学系９１は、例えばフライアイレンズアレイで構成されており、光源９２からの光を均一化する。コンデンサレンズ９３は、照明光を画像表示装置１００を構成する一要素としての空間光変調素子９４に集光、照明するためのものである。ここで、空間光変調素子９４は、反射型液晶パネルとしている。

画像表示装置１００を構成する一要素としての表示制御回路９５は、図２（あるいは図１０、図１６、図１８、図２８）に示すような構成を有する駆動回路を備え、良好なガンマ補正機能を有する。画像表示素子１０を含み構成される空間光変調素子９４は、表示制御回路９５からの画像データに基き各画素に入射される照明光を変調する。空間光変調素子９４で空間光変調された照明光は、画像光として光路偏向素子９６に入射し、画像光が画素の配列方向に設定された量だけシフトされるように偏向される。光路偏向動作は、偏向素子駆動回路９７によって制御される。なお、偏光ビームスプリッター９８は、照明光と画像光を分離するためのものである。

光路偏向素子９６からの出射光は、投射レンズ９９で拡大されスクリーン１０１に投射される。光路偏向量は、画素ピッチの整数分の１であることが好ましい。画素の配列方向に対して２倍の画像増倍を行う場合は、画素ピッチの１／２にし、４倍の画素増倍を行う場合は、画素ピッチの１／４にすることが好ましい。

いずれの場合も、後で詳述するように、切り替えられる偏向方向の数に応じて画像フレームを時間的に分割した複数のサブフレームで構成し、各サブフレームごとに光路偏向素子９６を作用させ、光路偏向素子９６の作用状態に応じた表示位置に対応する画像情報を画像表示素子１０に表示させることで、見かけ上、高精細な画像を表示することが出来る。なお、本例ではLCOSのように反射型の画像表示素子１０を空間光変調素子９４として用いた構成を例に説明するが、透過型の画像表示素子１０を用いた構成例も可能である。

図２は、本発明に基く画像表示装置１００と、その駆動回路の構成例を概略的に示したものであり、図３は、その動作の一例を示すタイミングダイヤグラムである。

画像表示装置１００は、図２に示すように、画像データ生成回路（画像出力装置）２０と、信号線駆動回路３０と、デジタル信号生成回路４０と、基準電圧発生回路５０と、走査線駆動回路６０と、同期制御回路７０と、ＩＴＯ電圧発生回路８０とを含み構成されている駆動回路と、画像表示素子１０を備えてなる。信号線駆動回路３０は、シフトレジスタ３１と、ラッチ回路３２と、画素電圧出力回路３３とを備えてなる。

ここで、画像表示素子１０は画面垂直方向に走査線数ｍ、各走査線につき画素数ｎの解像度を有するものとする。なお、本実施形態では画像データのビット数ｎを4ビットとし、それを上位２ビットで電圧階調を行い、下位２ビットで時間階調を行うように動作する構成例について示しているが、本発明はその限りではない。例えば画像データを4ビットとし、それを上位3ビットで電圧階調を行い、下位1ビットで時間階調を行うように動作するような構成例も容易に考えられる。

図４は、本実施の形態における画像データ生成回路２０の構成例を概略的に示したものである。画像データ生成回路２０は、画像データ生成手段とフィールドデータ生成手段で構成され、サブフレーム画像データ生成機能（手段）を備えていて、1フレーム分の表示画像を複数のサブフレーム画像に分割して１サブフレーム毎に順次時分割出力する。信号DVIは、デジタル画像データ伝送規格の１つであるDVI規格にフォーマットされた入力画像信号である。デコーダ２１は、入力画像信号DVIをデコードしてｎビットの画素データDi(ｎ)と、その同期クロックWCK、及び水平／垂直同期信号HD/VDを出力する。

入力画像は、例えば図５に示すような水平方向M、垂直方向Nの画素数を有する画像であり、(x,y)は垂直方向y番目のラインのx番目の画素を表している。画素データは１ラインから順番にMラインまで、各ラインにおいては先頭(1,y)から順番に(N,y)まで順次入力される。

書き込み制御回路２２は、デコーダ２１から出力される同期クロックWCK及び水平／垂直同期信号HD/VDから書き込みアドレスWAと、それぞれサブフレームメモリ１（２３ａ）〜サブフレームメモリ４（２３d）の選択信号であるCS1〜CS4を生成出力する。

図６は、書き込み制御回路２２の動作を説明するための入出力信号のタイミングチャートを示したものである。書き込みアドレスWAは、水平アドレス部WA(x)と垂直アドレス部WA(y)から構成される。
図６(a)は、水平／垂直同期信号HD/VDと垂直アドレス部WA(y)の関係を示したものである。垂直同期信号VDは１フレーム分の画素データ入力の開始タイミングにおいて所定時間だけ”H”レベルになる信号であり、水平同期信号HDは１ライン分の画素データ入力の開始タイミングにおいて所定時間だけ”H”レベルになる信号である。書き込みアドレスWAの垂直アドレス部WA(y)は、水平同期信号の２周期ごとに値が１ずつ増加する。

図６(b)は、水平同期信号HD、書き込みアドレスWAの水平アドレス部WA(x)、同期クロックWCK及び選択信号CS1〜CS4の関係を示したものである。同期信号WCKは各入力画素データDi(ｍ)に同期して”H”レベルに遷移する。書き込みアドレスWAの水平アドレス部WA(x)は、同期信号WCKの２周期ごとに値が１ずつ増加する。

サブフレームメモリ１（２３ａ）の選択信号CS1は、入力画像の奇数番目のラインの先頭から奇数番目の画素データに対して”H”レベルになる。サブフレームメモリ２（２３ｂ）の選択信号CS2は、入力画像の奇数番目のラインの先頭から偶数番目の画素データに対して”H”レベルになる。サブフレームメモリ３（２３ｃ）の選択信号CS3は、入力画像の偶数番目のラインの先頭から奇数番目の画素データに対して”H”レベルになる。そしてサブフレームメモリ４（２３ｄ）の選択信号CS4は、入力画像の偶数番目のラインの先頭から偶数番目の画素データに対して”H”レベルになる。

サブフレームメモリ１〜４（２３ａ〜２３ｄ）は、入力画像１フレーム分を分割表示するための４つのサブフレーム１〜４をそれぞれ記憶するためのメモリであり、それぞれ選択信号CS1〜CS4が”H”のときに各入力画素データDi(ｍ)を書き込みアドレスWAに基いて記憶する。

サブフレーム１は、入力画像の奇数番目のラインに属し且つ各ラインの先頭から奇数番目の画素で構成される。サブフレーム２は、入力画像の奇数番目のラインに属し且つ各ラインの先頭から偶数番目の画素で構成される。サブフレーム３は、入力画像の偶数番目のラインに属し且つ各ラインの先頭から奇数番目の画素で構成される。そして、サブフレーム４は、入力画像の偶数番目のラインに属し、且つ各ラインの先頭から偶数番目の画素で構成される。各サブフレーム画像の画素配列を図７に示す。なお、本実施形態ではサブフレーム数を４としたがそれに限るものではない。また、サブフレームの画素配列についても同様である。

読み出し制御回路２４は、デコーダから出力される同期クロックWCK及び水平／垂直同期信号HD/VDから、読み出しアドレスRAと、それぞれサブフレームメモリ１〜４（２３ａ〜２３ｄ）の出力イネーブル信号であるOE1〜OE4と、各サブフレームを構成するフィールドのカウント値であるFCを生成出力する。OE1〜OE4は1つずつ所定のタイミングで順次”H”レベルになる。

サブフレームメモリ１〜４（２３ａ〜２３ｄ）は、それぞれ出力イネーブル信号OE1〜OE4が”L”レベルのときは、出力Di1(ｎ)〜Di4(ｎ)はハイインピーダンス状態になっており、OE1〜OE4が”H”レベルのとき書き込まれた画素データを読み出しアドレスRAに基いて順次読み出す。ここで、サブフレームメモリ１〜４（２３ａ〜２３ｄ）は、書き込みとは非同期に読み出しが可能なデュアルポート機能を持つメモリである。１つの出力イネーブル信号が”H”になっている期間中に対応するサブフレーム画素データは４回繰り返し読み出され、その都度フィールドのカウント値FCの値が更新される。

サブフレームメモリ１〜４（２３ａ〜２３ｄ）のいずれかから読み出された画素データの上位ｍビットDi(ｍ)は、そのまま選択回路２５に入力される一方、+1回路に入力されて１を加算され、ｍ+1ビットのデータDi(ｍ+1)+として出力される。Di(ｍ+1)+も選択回路２５に入力される。また、サブフレームメモリ１〜４（２３ａ〜２３ｄ）のいずれかより読み出された画素データの下位(ｎ-ｍ)ビットは判定回路２６に入力される。

判定回路２６は、画素データの下位(ｎ-ｍ)ビットとフィールドのカウント値FCの値に基き出力信号Sの状態を制御する。選択回路２５は、信号Sの値に基いて入力データDi(ｍ)かDi(ｍ+1)+のいずれか一方を選択して、(ｍ+1)ビットの出力画素データDo(ｍ+1)として出力する。

図８に、下位(ｎ−ｍ)が２ビットの場合の各フィールドごとの画素データ出力例を示す。また、図９に、画素データのビット数ｎを４、その上位ビット数ｍを２とした場合の出力画素データDo(ｍ＋1)の値の具体例を示す。

図２における画像データ生成回路（画像出力装置）２０は、例えば上述したような構成を含み、１水平走査期間につき１走査線分のフィールドデータとして出力画素データDo(ｍ＋1)を出力する。ここでDo(ｍ＋1)は、例えばL(1≦L≦M)番目の走査線上に位置する画素をP1,L,P2,L,…,PN,Lとすると、それぞれの画素に対応する画素データD1,L,D2,L,…,DN,Lであり、同期信号HCKに同期して順次シフトレジスタ３１に出力される。なお、１水平走査期間とは、水平同期信号HDの１周期期間をさす。

シフトレジスタ３１は、D1,L,D2,L,…,DN,Lを同期信号HCKに基いて順次取り込む。ラッチ回路３２は、システムクロックSCKで水平同期信号HDの立ち上がりを検知すると、1走査線分の全画素データであるシフトレジスタ３１の全出力を一斉に取り込み、画素電圧出力回路３３に出力する。

デジタル信号生成回路４０は、制御信号CEM及び後述する基準電圧としてのアナログランプ波の同期信号CCKを出力する。制御信号CEMは、システムクロックSCKで水平同期信号HDの立ち上がりを検知すると”H”になり、アナログランプ波が最大電圧値に到達した後の同期クロックCCKの立ち上がりに同期して”L”に遷移する。

基準電圧発生回路５０は、同期信号CCKに同期して電圧値が段階的に変化するアナログランプ波ARMPを生成し出力する。ARMPは、４ビットの画素データの上位２ビット分に対応した８ステップの電圧値に”1”を加えた９ステップの電圧値V0〜V8を有する。

画素電圧出力回路３３は、ラッチ回路３２から出力される各画素データの各々について、制御信号CEMが”H”レベルの間に画像表示素子１０の対応する画素に対して、フィールドデータの値に対応するARMPの電圧値を同期信号CCKに同期して出力する。

走査線駆動回路６０は、１水平走査期間ごとに走査線駆動信号R1〜RNを順次”H”にして走査線を1つずつ選択する。具体的にはR1〜RNは、水平同期信号HDの立上り遷移に同期して順次”H”になり、いったん”H”になった信号は制御信号CEMが”L”に遷移するのと同期して”L”に戻る。

画像表示素子１０は、各画素にトランジスタが配置され、選択された走査線に接続されたトランジスタは、対応する走査線駆動信号が”H”の期間のみゲートがONして画素電圧出力回路３３からのアナログランプ電圧ARMPを対応する画素に供給する。したがって各画素には、そのフィールドデータに対応した電圧値が書き込まれ保持されることになる。

画像表示素子１０の各画素は、トランジスタを通して供給された電圧が印加される画素電極と、それと対向して共通のコモン電圧Vcomが印加されるITO電極と、これらの電極間に挟持され、両電極間の電圧差で光の透過あるいは反射量を制御する液晶を備えた構成になっている。

図１０は、本実施形態の画像表示装置とその駆動回路の別の構成例１００Ａを概略的に示したものであり、図１１はその動作の一例を示すタイミングダイヤグラムである。先の図２と図１０との違いは、デジタル信号生成回路４０Ａから信号DRMPが出力されているのと、コンパレータ３４とアナログスイッチ３５による画素電圧出力回路（図２では３３）の具体的構成例が示されている点である。

デジタル信号生成回路４０Ａは、制御信号CEN及び同期信号CCKとともに、アナログランプ波の電圧値に対応して値が変化する４ビットの基準データDRMPを出力する。制御信号CENは、システムクロックSCKで水平同期信号HDの立ち上がりを検知すると”H”になり、基準データDRMPの値が“8”から”0”に遷移した後の同期クロックCCKの立ち上がりに同期して”L”に遷移する（“8”及び”0”は10進数標記、以後同様）。

図２０は、デジタル信号生成回路４０Ａの構成例を示したものである。図２０において、DFFは、水平同期信号HDの”H”レベルをシステムクロックSCKの立ち上がりで検知すると出力Qを”H”にする。この出力Qの”H”レベルはOR回路によって保持される。カウンタは、DFFのQ出力が”H”になるとシステムクロックSCKの立ち上がり遷移のカウントを開始する。DR0〜DR4はその５ビットの出力であり、DR4がMSBでDR0がLSBとなる。DR1〜DR3は前記基準データDRMPとして、またDR0は同期信号CCKとして前述の画素電圧出力回路３３に出力される。

カウンタのカウント値が”16”に達してDR4が”H”になると、それが反転(”L”)されてAND回路を通してDFFのD入力に伝えられる。DFFは、それをSCKの立ち上がりで検知すると、出力Qを”L”にする。カウンタは、DFFのQ出力が”L”になると、クリアされてカウント値は”0”(全ての出力が”L”)なる。

コンパレータ３４は、ラッチ回路３２から出力される各画素データの各々について、制御信号CENが”H”レベルのとき、フィールドデータDo(ｍ＋1)を基準データDRMPと比較する（上位3ビットを基準データDRMPと比較する。）。コンパレータ３４はまた、各画素データに対応する出力S1〜Sｎを有し、DRMPと値の一致するフィールドデータに対応する出力を、同期信号CCKの立ち上がり遷移に同期して”H”レベルから”L”レベルに遷移させ、それを保持する。

図１１において信号G0〜G8はそれぞれ、基準データDRMPの値の”0”〜“8”と一致する画素データに対応するコンパレータ出力S1〜Sｎのタイミング波形を示している。制御信号CEMが”L”レベルになると全ての出力は”H”レベルに戻る。

アナログスイッチ３５は、コンパレータ出力S1〜Sｎを入力し、それぞれの値が”H”レベルのとき画像表示素子１０の対応する画素に対して選択されたアナログランプ波を出力し、”L”レベルのときは遮断する。

図１２は、本実施形態における基準電圧発生回路５０の構成例を概略的に示したものである。前述のデジタル信号生成回路４０Ａ（図１０参照）からの基準データDRMPはガンマデータメモリ５１に入力される。これは基準データDRMPに対してガンマ補正された値が記憶されている。即ち、基準データDRMPを読み出しアドレスとし、その読み出された出力であるGDRがガンマ補正後のデータとなる。D/A変換器５２は、ガンマデータメモリ５１から読み出されたガンマ補正データGDRを入力し、アナログ信号DAに変換して出力する。DAは増幅器（Amp）５３にて適正な電圧値に調整され、アナログランプ波ARMPとして出力される。

図１３は、ガンマ補正を施されたアナログランプ波の波形例を示したものであり、このような電圧波形にすることにより、図３４にV-T特性を示した画像表示素子のV-T特性を最適な階調表示特性に適正化（線形化）することができる。

図１４は、上記基準電圧発生回路４０Ａにおける増幅器Amp（５３）（図１２参照）の構成例を示した図である。プリアンプ回路５３ａは、D/A変換器５２（図１２参照）からの出力DAを抵抗R3で電圧信号に変換する。ここでDAは電流信号としている。変換された電圧信号は、オペアンプOP1、抵抗R1及びVR2で適当なレベルに増幅される(出力V1)。ここでVR2は、出力電圧ARMPを適当な電圧幅に調整するための可変抵抗である。

加算回路５３bは、プリアンプ回路５３ａからの出力電圧V1と、画像表示素子１０の全画素に共通に印加されるコモン電圧Vcomをアナログ的に加算して出力する。即ち、
R4=R5=R6、R8=2・R7
とすると、出力電圧V2として、
V2=V1+Vcom
が得られる。

一方、反転加算回路５３ｃは、コモン電圧からV1を引いた電圧V3を出力する。即ち、
R9=R10=R11=R12
とすると、出力電圧V3として、
V3=Vcom-V1
が得られる。

アナログスイッチ５３ｄは、図２あるいは図１０の同期制御回路７０からの制御信号S2に基いて、加算回路５３ｂからの出力電圧V2と反転加算回路５３ｃからの出力電圧V3を所定の周期、例えば１フレーム毎に交互に選択してアナログランプ波ARMPとして出力する。すなわち、これによって画像表示素子１０が液晶を用いた素子である場合には、液晶を交流駆動して動作信頼性を確保することができる。図１５は交流化されたアナログランプ波の波形例を示したものである。

図１６に、本発明の第２の実施の形態である画像表示装置１００Ｂを示す。図１７は、その動作の一例を示すタイミングダイヤグラムである。この画像表示装置１００Ｂは、図２の画像表示装置１００とは、基準電圧発生回路５０Ａのみ構成が異なっている。

基準電圧発生回路５０Ａは、同期信号CCKに同期して電圧値が段階的に変化するアナログランプ波ARMP1及びARMP2を生成し出力する。ARMP1は、４ビットの画素データに対応する電圧値のうち最下位ビットが”0”の電圧値を持ち、ARMP2は、４ビットの画素データに対応する電圧値のうち最下位ビットの値が”1”の電圧値を持つ。

画素電圧出力回路３３は、ラッチ回路３２から出力される各画素データの各々について、制御信号CENが”H”レベルになると、最下位ビットの値に基いてARMP1とARMP2のいずれかを選択して画像表示素子１０の対応する画素に対して出力を開始し、画素データの上位3ビットの値に対応する同期信号CCKの立ち上がりのタイミングで出力を遮断する。

その他の部分の構成動作は、図２の場合と略同様である。すなわち、走査線駆動回路６０は、１水平走査期間ごとに走査線駆動信号R1〜RNを順次”H”にして走査線を1つずつ選択する。具体的にはR1〜RNは、水平同期信号HDの立上り遷移に同期して順次”H”になり、いったん”H”になった信号は、制御信号CENが”L”に遷移するのと同期して”L”に戻る。

画像表示素子１０は、各画素にトランジスタが配置され、選択された走査線に接続されたトランジスタは対応する走査線駆動信号が”H”の期間のみゲートがONして、画素電圧出力回路３３からのアナログランプ電圧ARMP1またはARMP2をそれぞれ対応する画素に供給する。したがって各画素には、その画素データに対応した電圧値が書き込まれ保持されることになる。

画像表示素子１０の各画素は、トランジスタを通して供給された電圧が印加される画素電極と、それと対向して共通のコモン電圧Vcomが印加されるITO電極と、これらの電極間に挟持され、両電極間の電圧差で光の透過あるいは反射量を制御する液晶を備えた構成になっている。

図１８は、本発明に基く画像表示装置とその駆動回路の別の構成例を概略的に示したものであり、図１９は、その動作の一例を示すタイミングダイヤグラムである。
図１６と図１８の違いは、デジタル信号生成回路４０Ａから信号DRMPが出力されているのと、コンパレータ３４とアナログスイッチ３５による画素電圧出力回路３３（図１参照）の具体的構成例が示されている点である。

デジタル信号生成回路４０Ａは、制御信号CEN及び同期信号CCKとともに、アナログランプ波の電圧値に対応して値が変化する3ビットの基準データDRMPを出力する。制御信号CENは、システムクロックSCKで水平同期信号HDの立ち上がりを検知すると”H”になり、基準データDRMPの値が”7”から”0”に遷移した後の同期クロックCCKの立ち上がりに同期して”L”に遷移する。

図２０は、デジタル信号生成回路４０Ａの構成例を示したものである。図２０において、DFFは、水平同期信号HDの”H”レベルをシステムクロックSCKの立ち上がりで検知すると出力Qを”H”にする。この出力Qの”H”レベルはOR回路によって保持される。カウンタは、DFFのQ出力が”H”になるとシステムクロックSCKの立ち上がり遷移のカウントを開始する。DR0〜DR4はその５ビットの出力であり、DR4がMSBでDR0がLSBとなる。DR1〜DR3は前記基準データDRMPとして、またDR0は同期信号CCKとして前述の画素電圧出力回路３３に出力される。

カウンタのカウント値が”16”に達してDR4が”H”になると、それが反転(”L”)されてAND回路を通してDFFのD入力に伝えられる。DFFは、それをSCKの立ち上がりで検知すると、出力Qを”L”にする。カウンタは、DFFのQ出力が”L”になると、クリアされてカウント値は”0”(全ての出力が”L”)なる。

図１８において、コンパレータ３４は、ラッチ回路３２から出力される各画素データの各々について、制御信号CENが”H”レベルのとき、上位3ビットを基準データDRMPと比較する。コンパレータ３４はまた、各画素データに対応する出力S1〜SMを有し、DRMPと値の一致する画素データに対応する出力を、同期信号CCKの立ち上がり遷移に同期して”H”レベルから”L”レベルに遷移させ、それを保持する。

図１９において、信号G0〜G15はそれぞれ、基準データDRMPの値の”0”〜”7”と一致する画素データに対応するコンパレータ出力S1〜SMのタイミング波形を示している。制御信号CENが”L”レベルになると、全ての出力は”H”レベルに戻る。

アナログスイッチ３５は、コンパレータ出力S1〜SM及び各画素データの最下位ビットD01〜D0Mを入力し、最下位ビットの値に基いてARMP1とARMP2のいずれかを選択し、コンパレータ出力が”H”レベルのとき画像表示素子１０の対応する画素に対して選択されたアナログランプ波を出力し、”L”レベルのときは遮断する。

図２１は、本発明に基く基準電圧発生回路５０の構成例を概略的に示したものである。前述のデジタル信号生成回路４０Ａからの基準データDRMPは、ガンマデータメモリ１及び２に同時に入力される。これらは、基準データDRMPに対してガンマ補正された値が記憶されている。

即ち、基準データDRMPを読み出しアドレスとし、その読み出し出力であるGDR1及びGDR2がガンマ補正後のデータとなる。ここでガンマデータメモリ１（５１Ａ）及びガンマデータメモリ２（５１Ｂ）はそれぞれ、下位1ビットが”0”及び”1”の画素データに対してガンマ補正されたデータが記憶されている。

D/A変換器１（５２Ａ）及び２（５２Ｂ）はそれぞれ、ガンマデータメモリ１及び２から読み出されたガンマ補正データGDR1及びGDR2を入力し、アナログ信号DA1及びDA2に変換して出力する。DA1及びDA2はそれぞれ増幅器A1（５３Ａ）及びA2（５３Ｂ）にて適正な電圧値に調整され、アナログランプ波ARMP1及びARMP2として出力される。

図２２は、ガンマ補正を施されたアナログランプ波の波形例を示したものであり、このような電圧波形にすることにより図３４に示した画像表示素子１０のV-T特性を線形化して最適な階調表示特性に適正化することができる。

図２３は、図２１における増幅器A1の構成例を示したものである。なお、ここではA1についてのみ示しているが、増幅器A2についても全く同様であり説明を省略する。

プリアンプ回路５３ａは、D/A変換器１（５２Ａ、図２１参照）からの出力DA1を抵抗R3で電圧信号に変換する。ここでDA1は、電流信号としている。変換された電圧信号は、オペアンプOP1、抵抗R1及びVR2で適当なレベルに増幅される(出力V1)。ここでVR2は、出力電圧ARMP1を適当な電圧幅に調整するための可変抵抗である。

加算回路５３bは、プリアンプ回路５３ａからの出力電圧V1と、画像表示素子１０の全画素に共通に印加されるコモン電圧Vcomをアナログ的に加算して出力する。即ち、
R4=R5=R6、R8=2・R7
とすると、出力電圧V2として、
V2=V1+Vcom
が得られる。

一方、反転加算回路５３ｃは、コモン電圧からV1を引いた電圧V3を出力する。即ち、
R9=R10=R11=R12
とすると、出力電圧V3として、
V3=Vcom-V1
が得られる。

アナログスイッチ３５は、図１６あるいは図１８の同期制御回路７０からの制御信号S2に基いて加算回路５３ｂからの出力電圧V2と反転加算回路５３ｃからの出力電圧V3を所定の周期、例えば１フレーム毎に交互に選択してアナログランプ波ARMP1として出力する。即ち、これによって画像表示素子１０が液晶を用いた素子である場合には、液晶を交流駆動して動作信頼性を確保することができる。図２４は、交流化されたアナログランプ波の波形例を示したものである。

以上説明した第２の実施形態グループは、電圧値が周期的に変化するアナログランプ波を生成し、表示すべき画素データに対応する電圧値を対応する画素に供給することで、所望の画像を表示させる方式の画像表示装置またはその駆動回路において、ｎビットの画素データに対して、アナログランプ波として各々ｍビット(ｎ＞ｍ)のステップ数で電圧値が周期的に変化する2^n-mのランプ波を生成し、画素データの下位(ｎ−ｍ)ビットの値に応じて前記2^n-mのランプ波のうちの1つを選択し、該選択されたランプ波について前記画素データの上位ｍビットの値に対応した電圧値を対応する前記画素に供給するようにすることで、本来の階調数をおとすことなくアナログランプ波の変化するステップ数を減らし、1ステップ当りの電圧出力時間を安定化させて各画素に対して画素データに対応した電圧が正しく供給されるようにして、高階調の画像を忠実に再現できる高品位の画像表示装置が実現しようとするものである。

次に、前記第２の実施の形態グループにおいて、幾つかの点を更に改良した例を示す。まず、以下の第３の実施の形態グループの目的を箇条書きにする。

(1)前記第２の実施の形態グループにおいては、2^n-mのアナログランプ波を生成するために同数のD/A変換回路(D/A変換器及びその周辺回路)を備える必要があった。
例えば、n=8, m=6とすると、４つのD/A変換回路が必要になる。D/A変換回路の数が増えることは回路規模が増大するばかりでなく、互いの出力電圧値の整合を図るための調整コストも増加するなどの点においても高コスト化の要因になる可能性があった。

そこで、第３の実施の形態グループは、最小限のD/A変換回路で前記第１の実施の形態グループ同等の階調性能が得られる、高階調で高品質且つ低コストの画像表示が可能な表示装置またはその駆動回路を提供することを目的とする。

(2)前記(1)を実現した画像表示装置またはその駆動回路において、基準電圧保持手段を実現するための具体的な構成手段を提供することを目的とする。

(3)前記(2)を実現した画像表示装置またはその駆動回路において、基準電圧保持出力の具体的な制御方法を提供することを目的とする。
(4)前記(1)〜(3)を実現した画像表示装置またはその駆動回路において、分圧手段の具体的な構成手段を提供することを目的とする。

(5)基準電圧発生手段においては、D/A変換器や増幅器等の個別素子について特性バラツキがあり、複数の基準電圧がそれぞれ本来の電圧値に対して誤差を生じる可能性がある。前記(1)〜(4)を実現した画像表示装置またはその駆動回路において、このような問題点を解決し、全ての基準電圧に対して本来の電圧値を出力可能とする手段を提供することを目的とする。

(6)例えば、液晶を用いた画像表示素子などにおいては、通常、供給される電圧値(V)に対する出射光強度T(液晶を用いた素子の場合、光透過率と同義語)の関係、即ち、V-T特性が非線形であるために、それを所望の特性に補正するための、いわゆるガンマ補正機能が必要なる。

V-T特性の一例が、前記図３４である。図３４をみてわかるとおり、液晶に与える電圧をゼロからV1,V2,…,と等間隔に変化させてもそれに対応する光透過率T0,T1,…,は非線形に変化する。
そこで、前記(1)〜(5)を実現した画像表示装置またはその駆動回路において、画像表示素子の特性を補正して最適な階調表示特性が得られる手段を提供することを目的とする。

以下、第３の実施の形態グループの各実施の形態を説明する。
図２５は、本発明に基く画像表示装置またはその駆動回路における基準電圧発生手段の構成例を概略的に示したものであり、図２６は、その出力である基準電圧としてのアナログランプ波形の一例を示したものである。なお、ここで、画素データは5ビットとし、アナログランプ波はその上位3ビットのステップ数で変化するものが2^5-3=4並列に出力されているものとしているが、この限りではない。

DRMPは、前述第２の実施の形態グループにも記載されているとおりアナログランプ波の電圧値に対応して値が変化する3ビットの基準データであり、ガンマデータメモリ11及び12に同時に入力される。これらのメモリには、基準データDRMPに対してガンマ補正された基準電圧データ値が記憶されている。

即ち、基準データDRMPを読み出しアドレスとし、その読み出し出力であるGDR11及びGDR12がガンマ補正後のデータとなる。ここで、ガンマデータメモリ11及び12には、下位2ビットの値が”0”及び”3”の画素データに対してガンマ補正されたデータが交互に記憶されている。D/A変換器11及び12はそれぞれ、ガンマデータメモリ11及び12から読み出された基準電圧データGDR11及びGDR12を入力し、アナログ信号DA11及びDA12に変換して出力する。

DA11及びDA12はそれぞれ増幅器A11及びA12にて適正な電圧値に調整され、アナログランプ波ARMP11及びARMP14として出力される。アナログランプ波ARMP11とARMP14の差電圧は抵抗値がRの複数の抵抗から構成される分圧回路５４にて分圧され、アナログランプ波ARMP12及びARMP13が生成され、結果として4つのアナログランプ波ARMP11〜ARMP14が出力される。

図２７は、本発明に基く画像表示装置またはその駆動回路における基準電圧発生手段の別の構成例を概略的に示したものであり、図２８はその出力である基準電圧としてのアナログランプ波形の一例を図２７中の制御信号S3に対応させて示したものである。なお、ここでも、画素データは5ビットとし、アナログランプ波はその上位3ビットのステップ数で変化するものが2^5-3=4並列に出力されているものとしているが、この限りではない。

ガンマデータメモリ20は、基準データDRMPを読み出しアドレスとし、ガンマ補正された基準電圧データGDR20を出力する。ここで、ガンマデータメモリ20には、下位2ビットの値が”0”の画素データに対してガンマ補正されたデータが記憶されている。D/A変換器20は、ガンマデータメモリ20から読み出された基準電圧データGDR20を入力し、アナログ信号DA20に変換して出力する。DA20は、増幅器A20にて適正な電圧値に調整され、アナログランプ波ARMP0として出力される。

サンプルホールド回路５５を構成するアナログスイッチ１は入力されるアナログランプ波ARMP0を、例えば制御信号S3が”L”レベルのときにはキャパシタC1に書き込み、制御信号S3が”H”レベルのときにはキャパシタC2に書き込む。C1、C2に書き込まれた電圧は、それぞれ、バッファアンプA21及びA22を通してアナログスイッチ２に入力される。

アナログスイッチ２は、制御信号S3が”L”レベルのときにはキャパシタC2に書き込まれた電圧を、制御信号S3が”H”レベルのときにはキャパシタC1に書き込まれた電圧をアナログランプ波ARMP14として出力する。

アナログランプ波ARMP0とARMP14の差電圧は抵抗値がRの複数の抵抗から構成される分圧回路５４Ａにて分圧され、アナログランプ波ARMP11〜ARMP13が生成され、結果として4つのアナログランプ波ARMP11〜ARMP14が出力される。

なお、図２８において、Thはアナログランプ波の繰り返し周期であり、ARMP0は時間Trtのうちに初期状態に戻る。サンプルホールド回路５５は、ARMP0の初期状態を時間Trtに続く時間Tiniのうちに取り込み、アナログランプ波の出力を初期状態に戻す。

図２９は、本発明に基く画像表示装置とその駆動回路の構成例を前記第２の実施の形態グループに記載の図１８をもとに概略的に示したものである。本図と前記図１８の違いは、信号線駆動回路３０Ｂ内部に分圧回路３６が構成されている点と、基準電圧発生回路５０として例えば図２５の回路から分圧回路５４を除いた点である。

また、アナログスイッチ３５は、コンパレータ出力S1〜SM及び各画素データの下位２ビットD01〜D0Mを入力し、その値に基いてARMP11〜ARMP14のいずれか1つを選択し、コンパレータ出力が”H”レベルのとき画像表示素子１０の対応する画素に対して選択されたアナログランプ波を出力し、”L”レベルのときは遮断する。

なお、基準電圧発生回路５０としては図２７に記載の回路から分圧回路５４Ａを除いた構成としてもよい。その場合は、図２９において基準電圧発生回路５０から出力されるのはアナログランプ波ARMP11の替わりのARMP0とARMP12になる。

図３０は、本発明に基く画像表示装置における画像表示素子１０の一例として、シリコンバックプレーン上に液晶層とそれを駆動する電極を含む表示部を形成したLCOSの構成例を模式的に示したものである。

即ち、LCOS１０は、液晶を封入する上下基板のうち一方にシリコン基板が用いられている。シリコン基板を用いているために通常の半導体デバイスと同様の微細加工プロセスが使用でき、画素トランジスタだけでなく、これまで図示した各表示装置（図２、図１０、…）におけるシフトレジスタ、ラッチ回路、コンパレータ、アナログスイッチ、走査線駆動回路なども同一基板上に構成することができ、小型で低コストの駆動回路が実現できる。

図３１は、本発明に基く第２の投射型画像表示装置９０Ａの構成例を概略的に示したものである。光源９２より出射した照明光は、集光レンズ１０２によって絞られ、その焦点位置付近に配置された回転色分離円盤１０３に入射される。

回転色分離円盤１０３は、図３２に示すように、所定の波長域ごとに３分割した赤色透過領域R、緑色透過領域G及び青色透過領域Bに分かれており、照射光を所定の波長域を持つ光束に色分離する。各々の領域は多層の誘電体薄膜などよりなるフィルターで構成されている。

この回転色分離円盤１０３は、モータ１０３ａの回転軸１０３ｂを中心に回転され、後述する表示画像データ出力に同期して照明光を、入射位置の波長域に対応する色だけを透過して空間光変調素子９４に入射させる。ここでも空間光変調素子９４は、反射型画像表示素子１０としている。

表示制御回路９５は、これまで図示した各表示装置（図２、図１０、…）に示すような構成を有する駆動回路を備え、良好なガンマ補正処理を施された画像データをRGB各色ごとに順次出力する。空間光変調素子９４は、表示制御回路９５からの表示画像データに基き各画素に入射される照明光を変調する。

空間光変調素子９４で空間光変調された照明光は、画像光として出射され、投射レンズ９９でスクリーン１０１面上に拡大投射される。なお、偏光ビームスプリッター９８は、照明光と画像光を分離するためのである。また、本例においてもLCOSのように反射型の画像表示素子を空間光変調素子として用いた構成を例に説明したが、透過型の画像表示素子を用いた構成例も可能である。

本発明に基く第１の投射型画像表示装置９０の構成例を概略的に示したブロック図である。 本発明の実施形態の画像表示装置とその駆動回路の構成例を概略的に示した図である。 同実施形態の動作の一例を示すタイミングダイヤグラムである。 本発明の実施形態の画像出力装置の構成例を概略的に示した図である。 同実施形態における、入力画像の画素構成を示す図である。 同実施形態における、書き込み制御回路の動作を説明するための入出力信号のタイミングチャートであって、 (a)は水平／垂直同期信号HD/VDと垂直アドレス部WA(y)の関係を示した図、 (b)は水平同期信号HD、書き込みアドレスWAの水平アドレス部WA(x)、同期クロックWCK及び選択信号CS1〜CS4の関係を示した図である。 同実施形態における、各サブフレーム画像の画素配列を示す図である。 同実施形態における、下位(ｎ-ｍ)が２ビットの場合の各フィールドごとの画素データ出力例を示す図である。 同実施形態における、画素データのビット数ｎ＝４、その上位ビット数ｍ＝２の場合の出力画素データDo(ｍ+1)の値の具体例を示す図である。 本発明の実施の形態の画像表示装置とその駆動回路の別の構成例を概略的に示した図である。 同実施形態の動作の一例を示すタイミングダイヤグラムである。 本発明の実施の形態の基準電圧発生回路の構成例を概略的に示した図である。 同四の実施形態における、ガンマ補正を施されたアナログランプ波の波形例を示した図である。 本発明の実施の形態を示す図であって、実施形態における増幅器Ampの構成例を示した図である。 同実施形態における、交流化されたアナログランプ波の波形例を示した図である。 本発明の実施の形態における画像表示装置とその駆動回路の構成例を概略的に示したブロック図である。 図１６のブロック図の動作の一例を示すタイミングダイヤグラムである。 本発明の実施の形態における画像表示装置とその駆動回路の構成例を概略的に示したブロック図である。 図１８のブロック図の動作の一例を示すタイミングダイヤグラムである。 図１６におけるデジタル信号生成回路４０の構成例を概略的に示したブロック図である。 図１６における基準電圧発生回路５０の構成例を概略的に示したブロック図である。 ガンマ補正を施されたアナログランプ波の波形例を示した図である。 図２１における増幅器A1の構成例を示したブロック図である。 交流化されたアナログランプ波の波形例を示した図である。 本発明の実施の形態２−１における基準電圧発生手段の構成例を概略的に示したブロック図である。 図２５の出力である基準電圧としてのアナログランプ波形の一例を示した図である。 図２５に示した基準電圧発生手段の別の構成例を概略的に示したブロック図である。 図２７の出力である基準電圧としてのアナログランプ波形の一例を図１７中の制御信号S3に対応させて示した図である。 本発明の実施の形態２−３における画像表示装置とその駆動回路の構成例を示すブロック図である。 図２等における画像表示装置における画像表示素子１０の一例として、シリコンバックプレーン上に液晶層とそれを駆動する電極を含む表示部を形成したLCOSの構成例を模式的に示した図である。 本発明に基く第２の投射型画像表示装置９０Ａの構成例を概略的に示したブロック図である。 図３１における回転色分離円盤１０３が、所定の波長域ごとに３分割した赤色透過領域Ｒ、緑色透過領域Ｇ及び青色透過領域Ｂに分かれている状態を示す図である。 従来の液晶表示パネルの構成例を示す図である。 ガンマ補正機能の必要性を説明するための、液晶を用いた画像表示素子の、供給される電圧値（Ｖ）に対する光透過率（Ｔ）の関係を示すＶ−Ｔ特性の一例を示す図である。

符号の説明

１０ 画像表示素子（LCOS）
２０ 画像データ生成回路（画像出力装置）
２１ デコーダ
２２ 書き込み制御回路
２３ａ〜２３d サブフレームメモリ１〜サブフレームメモリ４
２４ 読み出し制御回路
２５ 選択回路
２６ 判定回路
３０，３０Ａ，３０Ｂ 信号線駆動回路
３１ シフトレジスタ
３２ ラッチ回路
３３ 画素電圧出力回路
３４ コンパレータ
３５ アナログスイッチ
３６ 分圧回路
４０，４０Ａ デジタル信号生成回路
５０ 基準電圧発生回路
５１ ガンマデータメモリ
５２ D/A変換器
５３ 増幅器（アンプ）
５３ａ プリアンプ回路
５３b 加算回路
５３ｃ 反転加算回路
５３ｄ アナログスイッチ
５４，５４Ａ 分圧回路
５５ サンプルホールド回路
６０ 走査線駆動回路
７０ 同期制御回路
８０ ＩＴＯ電圧発生回路
９０ 第１の投射型画像表示装置
９０Ａ 第２の投射型画像表示装置
９１ インテグレータ光学系
９２ 光源
９３ コンデンサレンズ
９４ 空間光変調素子
９５ 表示制御回路
９６ 光路偏向素子
９７ 偏向素子駆動回路
９８ 偏光ビームスプリッター
９９ 投射レンズ
１００，１００Ａ，１００Ｂ，１００Ｃ 画像表示装置
１０１ スクリーン
１０２ 集光レンズ
１０３ 回転色分離円盤
１０３ａ モータ
１０３ｂ 回転軸

Claims (28)

1. 複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段と、前記ｎビットの画素データに対して平均値を対応させるべく(ｎ−ｍ)個(但しｎ＞ｍ)の時間階調フィールドデータを生成し順次出力するフィールドデータ生成手段を備えた画像出力装置において、
   前記フィールドデータは、(ｍ＋１)ビットを有し、
   前記フィールドデータ生成手段は、前記ｎビット画素データの下位(ｎ−ｍ)ビットの値が”0”の場合は対応する前記(ｎ−ｍ)個のフィールドデータ全てを前記ｎビット画素データの上位ｍビットと同じ値とし、前記ｎビット画素データの下位(ｎ−ｍ)ビットの値が”0”でない場合はその値に応じて前記(ｎ−ｍ)個のフィールドデータの各々を、前記ｎビット画素データの上位ｍビットと同じかあるいはそれに”1”を加えた値にすることを特徴とする画像出力装置。
2. 複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段を含み構成された画像出力装置と、所定の範囲で電圧値が周期的に変化する基準電圧を生成する基準電圧発生手段と、前記画素データに対応した前記基準電圧の値を出力する画素電圧出力手段を備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、
   前記画像出力装置は、請求項１に記載の画像データ生成手段を含み構成され、
   前記基準電圧発生手段は、少なくともｍビット分＋１のステップ数で電圧値が周期的に変化する基準電圧を生成し、前記画素電圧出力手段は、基準電圧について前記フィールドデータの値に対応した電圧値を対応する前記画素に供給することを特徴とする画像表示装置の駆動回路。
3. 請求項２に記載の画像表示装置の駆動回路において、
   前記基準電圧発生手段は、周期的に値が変化する基準データが入力されて前記基準電圧を生成するための基準電圧データを出力する基準電圧データ生成手段と、前記基準電圧データが入力されて前記基準電圧を出力するD/A変換器を備えたことを特徴とする画像表示装置の駆動回路。
4. 請求項２または請求項３に記載の画像表示装置の駆動回路において、
   前記基準電圧発生手段は、前記基準電圧の値を調整可能な電圧調整手段を設けたことを特徴とする画像表示装置の駆動回路。
5. 請求項２〜請求項４のいずれか1項に記載の画像表示装置の駆動回路において、
   前記基準電圧に対して、前記各画素の電圧-出射光強度特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えたことを特徴とする画像表示装置の駆動回路。
6. 請求項５に記載の画像表示装置の駆動回路において、
   前記ガンマ補正手段は、前記基準データを入力して前記基準電圧データとしてのガンマ補正データを出力する前記基準電圧データ生成手段としてのガンマ補正データ生成手段を備え、前記D/A変換器はそれぞれ対応する前記ガンマ補正データ生成手段から出力される前記ガンマ補正データをアナログ電圧に変換することにより、前記基準電圧に対して前記画素データのガンマ補正を行わせることを特徴とする画像表示装置の駆動回路。
7. 請求項２〜請求項６のいずれか１項に記載の画像表示装置の駆動回路において、
   前記画素電圧出力手段は、前記基準データを入力して前記フィールドデータと比較する比較手段を備え、前記画素電圧出力手段は、前記基準データと前記フィールドデータが一致するタイミングで前記基準電圧の出力を遮断するスイッチ手段を備えたことを特徴とする画像表示装置の駆動回路。
8. 複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段を含み構成された画像出力装置と、所定の範囲で電圧値が周期的に変化する基準電圧を生成する基準電圧発生手段と、前記画素データに対応した前記基準電圧の値を出力する画素電圧出力手段とを備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、
   前記基準電圧発生手段は、各々ｍビット(ｎ＞ｍ)のステップ数で電圧値が周期的に変化する2^n-mの基準電圧を生成し、前記画素電圧出力手段は、前記画素データの下位(ｎ−ｍ)ビットの値に応じて前記複数の基準電圧のうち1つを選択し、該選択された基準電圧について前記画素データの上位ｍビットの値に対応した電圧値を対応する前記画素に供給することを特徴とする画像表示装置の駆動回路。
9. 複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段を含み構成された画像出力装置と、所定の範囲で電圧値が周期的に変化する基準電圧を生成する基準電圧発生手段と、前記画素データに対応した前記基準電圧の値を出力する画素電圧出力手段とを備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、
   前記画像出力装置は、請求項１に記載の画像データ生成手段を含み構成され、
   前記基準電圧発生手段は、各々ｍビット(ｎ＞ｍ)のステップ数で電圧値が周期的に変化する2^n-mの基準電圧を生成し、前記画素電圧出力手段は、前記画素データの下位(ｎ−ｍ)ビットの値に応じて前記複数の基準電圧のうち1つを選択し、該選択された基準電圧について前記画素データの上位ｍビットの値に対応した電圧値を対応する前記画素に供給することを特徴とする画像表示装置の駆動回路。
10. 請求項８または請求項９に記載の画像表示装置の駆動回路において、
    前記基準電圧発生手段は、それぞれ周期的に値が変化する第１の基準データを入力し、
    前記基準電圧を生成するためのデータを出力する2^n-m個の基準電圧データ生成手段と、
    それぞれ対応する基準電圧データ生成手段から出力される前記基準電圧データを入力して前記基準電圧を出力する2^n-m個のD/A変換器とを備えたことを特徴とする画像表示装置の駆動回路。
11. 請求項８〜請求項１０のいずれか１項に記載の画像表示装置の駆動回路において、
    前記基準電圧発生手段は、前記複数の基準電圧の値をそれぞれ個別に調整可能な電圧調整手段を設けたことを特徴とする画像表示装置の駆動回路。
12. 請求項８〜請求項１１のいずれか１項に記載の画像表示装置の駆動回路において、
    前記複数の基準電圧に対して、前記各画素の電圧-出射光強度特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えたことを特徴とする画像表示装置の駆動回路。
13. 請求項１２記載の画像表示装置の駆動回路において、
    前記ガンマ補正手段は、それぞれ前記第１の基準データを入力して前記基準電圧データとしてのガンマ補正データを出力する2^n-m個の前記基準電圧データ生成手段としてのガンマ補正データ生成手段を備え、前記2^n-m個のD/A変換器はそれぞれ対応する前記ガンマ補正データ生成手段から出力されるガンマ補正データをアナログ電圧に変換することにより、前記複数の基準電圧に対して前記画素データのガンマ補正を行わせることを特徴とする画像表示装置の駆動回路。
14. 請求項８〜請求項１３のいずれか１項に記載の画像表示装置の駆動回路において、
    前記画素電圧出力手段は、前記画素データの下位(ｎ−ｍ)ビットをデコードするデコード手段と、該デコード手段の出力に対応して前記複数の基準電圧のうち1つを選択して出力するスイッチ手段と、前記複数の基準電圧の電圧変化に対応して値が変化するｍビットの第２の基準データを入力し、前記第２の基準データと前記画素データの上位ｍビットを比較する比較手段とを備え、
    前記スイッチ手段は、前記第２の基準データと前記画素データの上位ｍビットが一致するタイミングで前記基準電圧の出力を遮断することを特徴とする画像表示装置の駆動回路。
15. 複数の画素の各々に対応するｎビットの画素データを生成する画像データ生成手段と、
    各々ｍビット(ｎ＞ｍ)のステップ数で電圧値が周期的に変化する2^n-mの基準電圧を生成する基準電圧発生手段と、前記画素データの下位(ｎ−ｍ)ビットの値に応じて前記複数の基準電圧のうち1つを選択し、該選択された基準電圧について前記画素データの上位ｍビットの値に対応した電圧値を出力する画素電圧出力手段とを備え、該画素電圧出力手段からの出力電圧を対応する前記画素に供給することで所望の画像を表示させる画像表示装置の駆動回路において、
    前記基準電圧発生手段は、それぞれ周期的に値が変化する第１の基準データを入力し、
    前記基準電圧を生成するための基準電圧データを出力する2個の基準電圧データ生成手段と、それぞれ対応する基準電圧データ生成手段から出力される前記基準電圧データを入力して前記基準電圧を出力する2個のD/A変換手段と、前記2個のD/A変換手段から出力される基準電圧の差電圧を分圧して結果的に2^n-mの基準電圧を出力する分圧手段とを備えたことを特徴とする画像表示装置の駆動回路。
16. 請求項１５記載の画像表示装置の駆動回路において、
    前記基準電圧発生手段は、周期的に値が変化する第１の基準データを入力して前記基準電圧を生成するための基準電圧データを出力する基準電圧データ生成手段と、前記基準電圧データを入力して前記基準電圧を出力するD/A変換手段と、前記基準電圧の値が変化する直前の値を取り込んで保持／出力する基準電圧保持手段と、前記基準電圧と前記基準電圧保持手段の出力電圧との差電圧を分圧して結果的に2^n-mの基準電圧を出力する分圧手段とを備えたことを特徴とする画像表示装置の駆動回路。
17. 請求項１６記載の画像表示装置の駆動回路において、
    前記基準電圧保持手段は、第１及び第２のサンプル＆ホールド回路と、該第１及び第２のサンプル＆ホールド回路に保持された電圧のいずれか一方を出力するスイッチを備え、一方のサンプル＆ホールド回路に保持された電圧が出力されている期間中に他方のサンプル＆ホールド回路に入力中の前記基準電圧を取り込むようにすることを特徴とする画像表示装置の駆動回路。
18. 請求項１７記載の画像表示装置の駆動回路において、
    前記基準電圧は、第１の電圧値から第2^mの電圧値まで段階的に変化して再び前記第1の電圧に戻るのを周期的に繰り返し、前記基準電圧が前記第1の電圧に戻った直後に所定時間、前記基準電圧保持手段が前記第１または第２のサンプル＆ホールド回路に前記基準電圧の第1の電圧値を取り込むための期間を設けたことを特徴とする画像表示装置の駆動回路。
19. 請求項１５〜請求項１８のいずれか１項に記載の画像表示装置の駆動回路において、
    前記分圧手段は、前記差電圧を等分に分圧することを特徴とする画像表示装置の駆動回路。
20. 請求項１５〜請求項１９のいずれか１項に記載の画像表示装置の駆動回路において、
    前記基準電圧発生手段は、各基準電圧の値をそれぞれ個別に調整可能な電圧調整手段を設けたことを特徴とする画像表示装置の駆動回路。
21. 請求項１５〜請求項２０のいずれか１項に記載の画像表示装置の駆動回路において、
    前記基準電圧に対して、前記各画素の電圧-出射光強度特性に応じた前記画素データのガンマ補正を行わせるガンマ補正手段を備えたことを特徴とする画像表示装置の駆動回路。
22. 請求項１５〜請求項２１のいずれか１項に記載の画像表示装置の駆動回路において、
    前記分圧手段は、前記画素電圧出力手段と同一素子内部に構成されていることを特徴とする画像表示装置の駆動回路。
23. 請求項２〜請求項２２のいずれか１項に記載の駆動回路と、各々供給される電圧値に応じた画像を表示する複数の画素を有する画像表示素子と、を備えたことを特徴とする画像表示装置。
24. 請求項２３に記載の画像表示装置において、
    前記画像表示素子は、シリコンバックプレーン上に液晶層とそれを駆動する電極を含む表示部を形成したLCOS(Liquid Crystal On Silicon)であることを特徴とする画像表示装置。
25. 請求項２３または請求項２４に記載の画像表示装置と、
    該画像表示装置の前記画像表示素子を照明する光源および照明装置と、
    前記画像表示素子からの出射光を拡大して投射面上に投射する光学装置を備え、
    前記画素データに基き空間光変調された前記画像表示素子からの出射光を前記光学装置において拡大投射して前記投射面上に表示画像を形成することを特徴とする投射型画像表示装置。
26. 請求項２５に記載の投射型画像表示装置において、
    前記画像データ生成手段は、1フレーム分の表示画像を複数のサブフレーム画像に分割して１サブフレーム毎に順次時分割出力するサブフレーム画像データ生成手段を備え、
    １サブフレーム毎に時分割投射された画像パターンを前記投射面上で合成することで前記１フレーム分の画像を表示するようにしたことを特徴とする投射型画像表示装置。
27. 請求項２６に記載の投射型画像表示装置において、
    前記サブフレーム画像データ生成手段は、前記1フレーム分の表示画像から所定の規則に従って選択した画素配列を1サブフレームとして対応する画素データを出力し、前記光学装置は、前記画像表示素子からの出射光の光路を偏向する光路偏向手段を備え、
    前記画像表示素子において空間光変調された出射光の光路の偏向状態を前記サブフレームに対応して制御し前記投射面上に表示位置がずれている状態の画像を表示することで、前記画像表示素子の画素数よりも見かけ上多い画素数の画像を表示することを特徴とする投射型画像表示装置。
28. 請求項２６に記載の投射型画像表示装置において、
    前記サブフレーム画像データ生成手段は、前記1フレーム分の各色毎の表示画像を1サブフレームとして対応する画素データを出力し、前記照明装置は、前記光源からの光を所定の波長ごとの色に分離し該分離された色の照明光を順次前記画像表示素子に入射する色分離素子を備え、
    前記画像表示素子において前記入射光の色に対応するサブフレーム毎に空間光変調されて出射される光を前記投射面上で合成することでカラー画像を表示することを特徴とする投射型画像表示装置。
    

Images