JP2708111B2 - クロック発生回路 - Google Patents
クロック発生回路Info
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- JP2708111B2 JP2708111B2 JP2338969A JP33896990A JP2708111B2 JP 2708111 B2 JP2708111 B2 JP 2708111B2 JP 2338969 A JP2338969 A JP 2338969A JP 33896990 A JP33896990 A JP 33896990A JP 2708111 B2 JP2708111 B2 JP 2708111B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えば液晶表示装置等に用いられるクロッ
ク発生回路に関するものである。
ク発生回路に関するものである。
従来の技術 従来、例えば赤色，緑色，青色用の各液晶表示パネル
で変調された赤色，緑色，青色光を合成してスクリーン
上に拡大投射することでカラー映像を再現する液晶表示
装置（液晶プロジェクター）は第４図に示すような回路
構成になっており（ここでは、説明の都合上赤色用の液
晶表示パネルについてのみ示す）、（１）は水平，垂直
方向に複数の画素がマトリクス状に配列されたTFTアク
ティブマトリクス方式の液晶表示パネルで、該液晶表示
パネル（１）は入射された赤色光を映像信号（この場
合、三原色信号中の赤色信号）に応じて変調するライト
バルブとして働くようになっている。具体的に、この液
晶表示パネル（１）は第１の絶縁基板（図示せず）側に
複数の信号電極（２），走査電極（３）,TFT（４）並び
に画素電極（５）をマトリクス状に形成すると共に（第
５図参照）、第２の絶縁基板（図示せず）側に共通電極
（６）を形成し、共通電極（６）と各画素電極（５）と
の間に介在する液晶層とで構成される各画素による表示
を、各信号電極（２）と走査電極（３）とによる線順次
走査によって行なわせるようにしている。ここで、
（７）は各画素と並列に設けられた補助容量で、各TFT
（４）はそのソースが信号電極（２）側に、ドレインが
画素電極（５）側に、またゲートが走査電極（３）側に
夫々接続されており、例えば１行目の走査電極（３）に
走査電圧が印加されると、それに接続された１行目の各
TFT（４）が夫々導通状態となって１行目の各画素電極
（５）に各信号電極（２）が夫々接続され、１行目の各
画素に信号電圧（即ち、映像信号）が夫々印加されるこ
とになる。従って、このような印加動作を１行目から順
次各行毎に水平周期で繰り返すことで液晶表示パネル
（１）にて１フィールド分の映像信号を表示することが
出来、更にこの印加動作をフィールド単位で、即ち垂直
周期で繰り返すことにより、映像が再現されることにな
る。
で変調された赤色，緑色，青色光を合成してスクリーン
上に拡大投射することでカラー映像を再現する液晶表示
装置（液晶プロジェクター）は第４図に示すような回路
構成になっており（ここでは、説明の都合上赤色用の液
晶表示パネルについてのみ示す）、（１）は水平，垂直
方向に複数の画素がマトリクス状に配列されたTFTアク
ティブマトリクス方式の液晶表示パネルで、該液晶表示
パネル（１）は入射された赤色光を映像信号（この場
合、三原色信号中の赤色信号）に応じて変調するライト
バルブとして働くようになっている。具体的に、この液
晶表示パネル（１）は第１の絶縁基板（図示せず）側に
複数の信号電極（２），走査電極（３）,TFT（４）並び
に画素電極（５）をマトリクス状に形成すると共に（第
５図参照）、第２の絶縁基板（図示せず）側に共通電極
（６）を形成し、共通電極（６）と各画素電極（５）と
の間に介在する液晶層とで構成される各画素による表示
を、各信号電極（２）と走査電極（３）とによる線順次
走査によって行なわせるようにしている。ここで、
（７）は各画素と並列に設けられた補助容量で、各TFT
（４）はそのソースが信号電極（２）側に、ドレインが
画素電極（５）側に、またゲートが走査電極（３）側に
夫々接続されており、例えば１行目の走査電極（３）に
走査電圧が印加されると、それに接続された１行目の各
TFT（４）が夫々導通状態となって１行目の各画素電極
（５）に各信号電極（２）が夫々接続され、１行目の各
画素に信号電圧（即ち、映像信号）が夫々印加されるこ
とになる。従って、このような印加動作を１行目から順
次各行毎に水平周期で繰り返すことで液晶表示パネル
（１）にて１フィールド分の映像信号を表示することが
出来、更にこの印加動作をフィールド単位で、即ち垂直
周期で繰り返すことにより、映像が再現されることにな
る。
（８）（９）並びに（10）（11）は液晶表示パネル
（１）の左右並びに上下に夫々配された左側，右側垂直
走査用駆動回路並びに上側，下側水平走査用駆動回路
で、左側，右側垂直走査用駆動回路（８）（９）は各走
査電極（３）に１行毎交互に走査電圧を印加し、上側，
下側水平走査用駆動回路（10）（11）は各信号電極
（２）に１列毎（１画素毎）交互に映像信号を印加する
ようになっている。具体的に、上側，下側水平走査用駆
動回路（10）（11）は水平系クロックであるサンプリン
グスタートクロックSPDU,SPDLに基づいて作動されサン
プリングクロックCLDU,CLDLのタイミングで各信号電極
（２）に１画素毎、交互に映像信号を順次出力し、左
側，右側垂直走査用駆動回路（８）（９）は垂直系クロ
ックであるサンプリングスタートクロックSPSL,SPSRに
基づいて作動されサンプリング（取り込み）クロックCL
SL,CLSRのタイミングで各走査電極（３）に１行毎交互
に走査電圧を順次出力して１行単位の映像信号を取り込
むようになっている。尚、液晶表示パネル（１）に供給
される映像信号は第６図に示すようにその極性が水平周
期毎に反転されるものとする。
（１）の左右並びに上下に夫々配された左側，右側垂直
走査用駆動回路並びに上側，下側水平走査用駆動回路
で、左側，右側垂直走査用駆動回路（８）（９）は各走
査電極（３）に１行毎交互に走査電圧を印加し、上側，
下側水平走査用駆動回路（10）（11）は各信号電極
（２）に１列毎（１画素毎）交互に映像信号を印加する
ようになっている。具体的に、上側，下側水平走査用駆
動回路（10）（11）は水平系クロックであるサンプリン
グスタートクロックSPDU,SPDLに基づいて作動されサン
プリングクロックCLDU,CLDLのタイミングで各信号電極
（２）に１画素毎、交互に映像信号を順次出力し、左
側，右側垂直走査用駆動回路（８）（９）は垂直系クロ
ックであるサンプリングスタートクロックSPSL,SPSRに
基づいて作動されサンプリング（取り込み）クロックCL
SL,CLSRのタイミングで各走査電極（３）に１行毎交互
に走査電圧を順次出力して１行単位の映像信号を取り込
むようになっている。尚、液晶表示パネル（１）に供給
される映像信号は第６図に示すようにその極性が水平周
期毎に反転されるものとする。
（12）は映像信号（この場合、三原色信号中の赤色信
号）が入力される映像入力端子、（13）は入力された映
像信号をシステム系クロックADCKによりサンプリングし
てアナログ信号からデジタル信号に変換するA/Dコンバ
ータ、（14）はA/Dコンバータ（13）からのデジタル信
号をシステム系クロックSSCKに基づいてデジタル信号処
理する信号処理回路、（15）（16）は処理された信号を
夫々システム系クロックHUCK,HLCKのタイミングで交互
にラッチして上側，下側水平走査用駆動回路（10）（1
1）に夫々供給される上側，下側の映像信号として分割
する上側，下側ラッチ回路、（17）（18）はラッチ回路
（15）（16）からの信号を夫々システム系クロックHUC
K,HLCKのタイミングで元のアナログ信号に変換する上
側，下側D/Aコンバータ、（19）（20）は変換されたア
ナログ信号を液晶表示パネル（１）の駆動に必要なレベ
ルにして上側，下側水平走査用駆動回路（10）（11）に
夫々出力する上側，下側駆動回路である。
号）が入力される映像入力端子、（13）は入力された映
像信号をシステム系クロックADCKによりサンプリングし
てアナログ信号からデジタル信号に変換するA/Dコンバ
ータ、（14）はA/Dコンバータ（13）からのデジタル信
号をシステム系クロックSSCKに基づいてデジタル信号処
理する信号処理回路、（15）（16）は処理された信号を
夫々システム系クロックHUCK,HLCKのタイミングで交互
にラッチして上側，下側水平走査用駆動回路（10）（1
1）に夫々供給される上側，下側の映像信号として分割
する上側，下側ラッチ回路、（17）（18）はラッチ回路
（15）（16）からの信号を夫々システム系クロックHUC
K,HLCKのタイミングで元のアナログ信号に変換する上
側，下側D/Aコンバータ、（19）（20）は変換されたア
ナログ信号を液晶表示パネル（１）の駆動に必要なレベ
ルにして上側，下側水平走査用駆動回路（10）（11）に
夫々出力する上側，下側駆動回路である。
（21）は垂直同期信号VDが入力される垂直同期入力端
子、（22）は水平同期信号HDが入力される水平同期入力
端子、（23）は電圧制御発振器（以下、「VCO」とい
う）（24）と，分周器（25）と，位相比較器（26）とに
より構成される位相同期回路（以下、「PLL（PHASE LOC
KED LOOP）」という）で、該PLL回路（23）はVCO（24）
の発振出力周波数fVCOを1/Nの周波数fHPLに分周した分
周器（25）の分周出力と水平同期信号HDとを位相比較器
（26）で位相比較した後、その位相比較器（26）から位
相差に応じて出力される差信号電圧を制御電圧としてVC
O（24）に供給してその発振出力を制御し、位相差がな
くなるまでこの動作を繰り返すことで水平同期信号HDに
位相同期したＮ逓倍の発振出力を得るようにしている。
（27）は発振出力と、水平基準信号HPLとしての分周出
力と、垂直同期信号VDに基づいて液晶表示パネル（１）
の駆動に必要な水平系クロック（CLDU,CLDL,SPDU,SPD
L），垂直系クロック（CLSL,CLSR,SPSL,SPSR），システ
ム系クロック（ADCK,SSCK,HUCK,HLCK）を生成して出力
するクロック発生回路で、その水平系クロックは第７図
に示すようにVCO（24）の発振出力（同図（ｃ）参照）
を水平同期信号HD（同図（ａ）参照）に位相同期した水
平基準信号HPL（同図（ｂ）参照）に基づいたタイミン
グでカウントダウンして作られ、同図（ｄ）（ｅ）に示
す上側，下側のサンプリングクロックCLDU,CLDLは上
側，下側水平走査用駆動回路（10）（11）が１画素毎交
互に映像信号を出力するよう互いに180°位相がシフト
されており、また同図（ｆ）（ｇ）に示すサンプリング
スタートクロックSPDU,SPDLはサンプリングクロックの
半クロック分（１画素分）位相がシフトされており、こ
れら各クロックは総て水平同期信号HDに位相同期してい
る。また、垂直系クロックは第８図に示すように水平基
準信号HPL（同図（ｂ）参照）を垂直同期信号VD（同図
（ａ）参照）に基づいたタイミングでカウントダウンし
て作られ、同図（ｃ）（ｄ）に示す左側，右側の取り込
みクロックCLSL,CLSRは左側，右側垂直走査用駆動回路
（８）（９）が１行毎交互に映像信号を取り込むよう互
いに180°位相がシフトされており、また同図（ｅ）
（ｆ）に示すサンプリングスタートパルスSPSL,SPSRは
取り込みクロックの半クロック分（１行分）位相がシフ
トされており、これら各クロックは結果的に総て水平同
期信号HDに位相同期している。そして、システム系クロ
ックは第９図に示すようになり、同図（ａ）〜（ｄ）は
夫々クロックADCK,SSCK,HUCK,HLCKを示している。
子、（22）は水平同期信号HDが入力される水平同期入力
端子、（23）は電圧制御発振器（以下、「VCO」とい
う）（24）と，分周器（25）と，位相比較器（26）とに
より構成される位相同期回路（以下、「PLL（PHASE LOC
KED LOOP）」という）で、該PLL回路（23）はVCO（24）
の発振出力周波数fVCOを1/Nの周波数fHPLに分周した分
周器（25）の分周出力と水平同期信号HDとを位相比較器
（26）で位相比較した後、その位相比較器（26）から位
相差に応じて出力される差信号電圧を制御電圧としてVC
O（24）に供給してその発振出力を制御し、位相差がな
くなるまでこの動作を繰り返すことで水平同期信号HDに
位相同期したＮ逓倍の発振出力を得るようにしている。
（27）は発振出力と、水平基準信号HPLとしての分周出
力と、垂直同期信号VDに基づいて液晶表示パネル（１）
の駆動に必要な水平系クロック（CLDU,CLDL,SPDU,SPD
L），垂直系クロック（CLSL,CLSR,SPSL,SPSR），システ
ム系クロック（ADCK,SSCK,HUCK,HLCK）を生成して出力
するクロック発生回路で、その水平系クロックは第７図
に示すようにVCO（24）の発振出力（同図（ｃ）参照）
を水平同期信号HD（同図（ａ）参照）に位相同期した水
平基準信号HPL（同図（ｂ）参照）に基づいたタイミン
グでカウントダウンして作られ、同図（ｄ）（ｅ）に示
す上側，下側のサンプリングクロックCLDU,CLDLは上
側，下側水平走査用駆動回路（10）（11）が１画素毎交
互に映像信号を出力するよう互いに180°位相がシフト
されており、また同図（ｆ）（ｇ）に示すサンプリング
スタートクロックSPDU,SPDLはサンプリングクロックの
半クロック分（１画素分）位相がシフトされており、こ
れら各クロックは総て水平同期信号HDに位相同期してい
る。また、垂直系クロックは第８図に示すように水平基
準信号HPL（同図（ｂ）参照）を垂直同期信号VD（同図
（ａ）参照）に基づいたタイミングでカウントダウンし
て作られ、同図（ｃ）（ｄ）に示す左側，右側の取り込
みクロックCLSL,CLSRは左側，右側垂直走査用駆動回路
（８）（９）が１行毎交互に映像信号を取り込むよう互
いに180°位相がシフトされており、また同図（ｅ）
（ｆ）に示すサンプリングスタートパルスSPSL,SPSRは
取り込みクロックの半クロック分（１行分）位相がシフ
トされており、これら各クロックは結果的に総て水平同
期信号HDに位相同期している。そして、システム系クロ
ックは第９図に示すようになり、同図（ａ）〜（ｄ）は
夫々クロックADCK,SSCK,HUCK,HLCKを示している。
具体的に、クロック発生回路（27）は第10図のような
構成で各種クロックを生成して出力するようになってお
り、先ずVCO（24）からの発振出力は水平系ダウンカウ
ンター（28）により水平基準信号HPLに基づいたタイミ
ングでダウンカウントされ、次段の水平系カウンター
（29）を駆動する。そして、水平系カウンター（29）は
水平基準信号HPLに基づいたタイミングでカウント出力
し、その出力は水平系デコーダ（30）により論理デコー
ドされ第７図（ｄ）〜（ｇ）のような水平系クロックと
して出力される。同様に、水平基準信号HPLは垂直系ダ
ウンカウンター（31）により垂直同期信号VDに基づいた
タイミングでダウンカウントされ、次段の垂直系カウン
ター（32）を駆動する。そして、垂直系カウンター（3
2）は垂直同期信号VDに基づいたタイミングでカウント
出力し、その出力は垂直系デコーダ（33）により論理デ
コードされ第８図（ｃ）〜（ｆ）のような垂直系クロッ
クとして出力される。そして、システム系クロック発生
回路（34）はVCO（24）の発振出力と水平基準信号HPLと
垂直同期信号VDと共に、水平，垂直系ダウンカウンター
（28）（31）の出力を受けて第９図のようなシステム系
クロックを出力するようになっている。
構成で各種クロックを生成して出力するようになってお
り、先ずVCO（24）からの発振出力は水平系ダウンカウ
ンター（28）により水平基準信号HPLに基づいたタイミ
ングでダウンカウントされ、次段の水平系カウンター
（29）を駆動する。そして、水平系カウンター（29）は
水平基準信号HPLに基づいたタイミングでカウント出力
し、その出力は水平系デコーダ（30）により論理デコー
ドされ第７図（ｄ）〜（ｇ）のような水平系クロックと
して出力される。同様に、水平基準信号HPLは垂直系ダ
ウンカウンター（31）により垂直同期信号VDに基づいた
タイミングでダウンカウントされ、次段の垂直系カウン
ター（32）を駆動する。そして、垂直系カウンター（3
2）は垂直同期信号VDに基づいたタイミングでカウント
出力し、その出力は垂直系デコーダ（33）により論理デ
コードされ第８図（ｃ）〜（ｆ）のような垂直系クロッ
クとして出力される。そして、システム系クロック発生
回路（34）はVCO（24）の発振出力と水平基準信号HPLと
垂直同期信号VDと共に、水平，垂直系ダウンカウンター
（28）（31）の出力を受けて第９図のようなシステム系
クロックを出力するようになっている。
発明が解決しようとする課題 ところが、このような従来構成のクロック発生回路で
は、水平系，垂直系共に大規模なカウンター回路とデコ
ーダー回路を必要とするためその回路構成が複雑にな
り、またそれら回路は汎用ロジック回路等で構成される
ため、この場合液晶表示パネルの駆動に供するクロック
仕様の変更、或いは走査線数やVCO周波数の変更に伴な
って各クロックの変更を行なうには回路構成の大幅な変
更が必要で、実際上は不可能であった。更に、斯るクロ
ック発生回路では映像信号に対する各クロックの位相
が、水平系は水平基準信号により、垂直系は垂直同期信
号により夫々固定され、その位相調整を行なうことが出
来なかった。
は、水平系，垂直系共に大規模なカウンター回路とデコ
ーダー回路を必要とするためその回路構成が複雑にな
り、またそれら回路は汎用ロジック回路等で構成される
ため、この場合液晶表示パネルの駆動に供するクロック
仕様の変更、或いは走査線数やVCO周波数の変更に伴な
って各クロックの変更を行なうには回路構成の大幅な変
更が必要で、実際上は不可能であった。更に、斯るクロ
ック発生回路では映像信号に対する各クロックの位相
が、水平系は水平基準信号により、垂直系は垂直同期信
号により夫々固定され、その位相調整を行なうことが出
来なかった。
本発明はこのような点に鑑み成されたものであって、
各クロックの変更がその回路構成を変更することなく容
易に行なえ、またその位相調整も容易に行なえるクロッ
ク発生回路を提供することを目的とする。
各クロックの変更がその回路構成を変更することなく容
易に行なえ、またその位相調整も容易に行なえるクロッ
ク発生回路を提供することを目的とする。
課題を解決するための手段 上記した目的を達成するため本発明では、各種クロッ
クを生成して出力するクロック発生回路において、出力
される各種クロックに対応したクロックデータが記憶さ
れた記憶手段と、該記憶手段に記憶されたクロックデー
タを読み出すためのアドレスクロックを出力するアドレ
ス手段とで構成し、前記アドレス手段をアドレスクロッ
クを発生するアドレスカウンターとして、このアドレス
カウンターのリセットパルス位相を変化させることで出
力される各種クロックの位相を可変させる可変手段を設
けたものである。そして、液晶表示装置に用いる際には
前記記憶手段を液晶表示バネルの駆動に用いられる水
平，垂直系クロックに夫々対応した水平，垂直クロック
データが記憶された水平，垂直メモリで、前記アドレス
手段を、水平，垂直メモリに夫々記憶された水平，垂直
クロックデータを読み出すため水平，垂直同期信号に同
期した水平，垂直アドレスクロックを出力する水平，垂
直アドレスカウンタとしたものである。
クを生成して出力するクロック発生回路において、出力
される各種クロックに対応したクロックデータが記憶さ
れた記憶手段と、該記憶手段に記憶されたクロックデー
タを読み出すためのアドレスクロックを出力するアドレ
ス手段とで構成し、前記アドレス手段をアドレスクロッ
クを発生するアドレスカウンターとして、このアドレス
カウンターのリセットパルス位相を変化させることで出
力される各種クロックの位相を可変させる可変手段を設
けたものである。そして、液晶表示装置に用いる際には
前記記憶手段を液晶表示バネルの駆動に用いられる水
平，垂直系クロックに夫々対応した水平，垂直クロック
データが記憶された水平，垂直メモリで、前記アドレス
手段を、水平，垂直メモリに夫々記憶された水平，垂直
クロックデータを読み出すため水平，垂直同期信号に同
期した水平，垂直アドレスクロックを出力する水平，垂
直アドレスカウンタとしたものである。
作用 このような構成のクロック発生回路では、記憶手段に
記憶されたクロックデータをアドレス手段からのアドレ
スクロックにて読み出すことで各種クロックの出力が行
なえ、更に可変手段によりアドレス手段であるアドレス
カウンターのリセットパルス位相を変化させることで、
出力される各種クロックの位相の可変が行なえることに
なる。従って、液晶表示装置のクロック発生回路として
用いた際には、そのクロック仕様の変更等に伴なうクロ
ックの変更やその位相調整が容易に行なえることにな
る。
記憶されたクロックデータをアドレス手段からのアドレ
スクロックにて読み出すことで各種クロックの出力が行
なえ、更に可変手段によりアドレス手段であるアドレス
カウンターのリセットパルス位相を変化させることで、
出力される各種クロックの位相の可変が行なえることに
なる。従って、液晶表示装置のクロック発生回路として
用いた際には、そのクロック仕様の変更等に伴なうクロ
ックの変更やその位相調整が容易に行なえることにな
る。
実施例 以下、本発明のクロック発生回路について図面と共に
説明する。
説明する。
第１図における（35）は前記したVCO（24）からの発
振出力（第２図（ｃ）参照）をダウンカウントしてクロ
ックCLKH（第２図（ｄ）参照）を出力するダウンカウン
ターで、このクロックCLKHが水平系クロックの分解能を
決定することになる。（36）は映像信号に対する水平系
クロックの位相をシフトするための水平シフトデータが
制御回路（マイクロコンピュータ）（37）により書き込
まれる水平位相レジスタ、（38）は水平位相レジスタ
（36）の水平シフトデータを水平同期信号HD（第２図
（ａ）参照）と位相同期した水平基準信号HPL（第２図
（ｂ）参照）の立ち上りからダウンカウントを開始しそ
のカウント値が零になった時にBORROWである水平リセッ
トパルスHRT（第２図（ｅ）参照）を出力する水平リセ
ット回路で、その水平リセットパルスHRTは水平位相レ
ジスタ（36）の水平シフトデータに応じてクロックCLKH
の分解能でシフトされることになり、第２図（ｅ）に示
すHPがシフト量である。（39）はクロックCLKHをカウン
トアップして水平アドレスクロックH0,H1,H2からHnまで
（第２図（ｆ）（ｇ）（ｈ）から（ｉ）まで）を出力す
る水平アドレスカウンター（この場合、同期カウンタ
ー）で、該水平アドレスカウンター（39）から出力され
る水平アドレスクロックH0〜Hnは水平リセットパルスHR
Tにより位相制御されることになる。（40）は制御回路
（37）から出力されるアドレスバス切換信号により通常
は端子ｂ−ｃ間がONとなって端子ｂに供給される水平ア
ドレスクロックH0〜Hnを端子ｃより後述する水平メモリ
に供給するアドレスバス切換回路、（41）は記憶された
水平クロックデータが水平アドレスクロックH0〜Hnによ
り読み出される水平メモリ、（42）は制御回路（37）か
ら出力されるデータバス切換信号により通常は端子ｄ−
ｅ間がOFF,端子ｆ−ｇ間がONとなっているデータバス切
換回路で、該データバス切換回路（42）は端子ｆ−ｇよ
り水平メモリ（41）から読み出された水平クロックデー
タを水平系クロックとして出力するようになっている。
振出力（第２図（ｃ）参照）をダウンカウントしてクロ
ックCLKH（第２図（ｄ）参照）を出力するダウンカウン
ターで、このクロックCLKHが水平系クロックの分解能を
決定することになる。（36）は映像信号に対する水平系
クロックの位相をシフトするための水平シフトデータが
制御回路（マイクロコンピュータ）（37）により書き込
まれる水平位相レジスタ、（38）は水平位相レジスタ
（36）の水平シフトデータを水平同期信号HD（第２図
（ａ）参照）と位相同期した水平基準信号HPL（第２図
（ｂ）参照）の立ち上りからダウンカウントを開始しそ
のカウント値が零になった時にBORROWである水平リセッ
トパルスHRT（第２図（ｅ）参照）を出力する水平リセ
ット回路で、その水平リセットパルスHRTは水平位相レ
ジスタ（36）の水平シフトデータに応じてクロックCLKH
の分解能でシフトされることになり、第２図（ｅ）に示
すHPがシフト量である。（39）はクロックCLKHをカウン
トアップして水平アドレスクロックH0,H1,H2からHnまで
（第２図（ｆ）（ｇ）（ｈ）から（ｉ）まで）を出力す
る水平アドレスカウンター（この場合、同期カウンタ
ー）で、該水平アドレスカウンター（39）から出力され
る水平アドレスクロックH0〜Hnは水平リセットパルスHR
Tにより位相制御されることになる。（40）は制御回路
（37）から出力されるアドレスバス切換信号により通常
は端子ｂ−ｃ間がONとなって端子ｂに供給される水平ア
ドレスクロックH0〜Hnを端子ｃより後述する水平メモリ
に供給するアドレスバス切換回路、（41）は記憶された
水平クロックデータが水平アドレスクロックH0〜Hnによ
り読み出される水平メモリ、（42）は制御回路（37）か
ら出力されるデータバス切換信号により通常は端子ｄ−
ｅ間がOFF,端子ｆ−ｇ間がONとなっているデータバス切
換回路で、該データバス切換回路（42）は端子ｆ−ｇよ
り水平メモリ（41）から読み出された水平クロックデー
タを水平系クロックとして出力するようになっている。
具体的に、水平メモリ（41）は水平リセットパルスHR
Tがアクティブになる時をアドレス・０とし順次1,2,3〜
ｍ（ｍは１水平期間における水平メモリ（41）の最大ア
ドレス値）とアドレッシングされてアドレスクロックH0
〜Hnにより読み出されるため、例えば水平メモリ（41）
が出力端D0〜D3よりの4bit出力構成であればそのアドレ
ス・０に0001B（ＢはBinary），アドレス・１に0010B,
アドレス・２に0001Bとなるようなバイナリーデータを
順次書き込み、水平アドレスクロックH0〜Hnで順次読み
出せば第２図（ｊ）〜（ｍ）に示すように４チャンネル
のクロックを出力させることが出来る。即ち、上側，下
側のサンプリングクロックCLCU,CLDLを出力端D0,D1から
第２図（ｊ）（ｈ）に示すように、また上側，下側のサ
ンプリングスタートクロックSPDU,SPDLを出力端D2,D3か
ら第２図（ｌ）（ｍ）に示すように出力させることが出
来る。
Tがアクティブになる時をアドレス・０とし順次1,2,3〜
ｍ（ｍは１水平期間における水平メモリ（41）の最大ア
ドレス値）とアドレッシングされてアドレスクロックH0
〜Hnにより読み出されるため、例えば水平メモリ（41）
が出力端D0〜D3よりの4bit出力構成であればそのアドレ
ス・０に0001B（ＢはBinary），アドレス・１に0010B,
アドレス・２に0001Bとなるようなバイナリーデータを
順次書き込み、水平アドレスクロックH0〜Hnで順次読み
出せば第２図（ｊ）〜（ｍ）に示すように４チャンネル
のクロックを出力させることが出来る。即ち、上側，下
側のサンプリングクロックCLCU,CLDLを出力端D0,D1から
第２図（ｊ）（ｈ）に示すように、また上側，下側のサ
ンプリングスタートクロックSPDU,SPDLを出力端D2,D3か
ら第２図（ｌ）（ｍ）に示すように出力させることが出
来る。
（43）は映像信号に対する垂直系クロックの位相をシ
フトするための垂直シフトデータが制御回路（37）によ
り書き込まれる垂直位相レジスタ、（44）は垂直位相レ
ジスタ（43）の垂直シフトデータを垂直同期信号VD（第
３図（ａ）参照）の立ち上りからダウンカウントを開始
しそのカウント値が零になった時にBORROWである垂直リ
セットパルスVRT（第３図（ｃ）参照）を出力する垂直
リセット回路で、その垂直リセットパルスVRTは垂直位
相レジスタ（43）の垂直シフトデータに応じて水平基準
信号HPL（第３図（ｂ）参照）の分解能でシフトされる
ことになり、第３図（ｃ）に示すVPがシフト量である。
（45）は水平基準信号HPLをカウントアップして垂直ア
ドレスクロックV0,V1,V2，からVnまで（第３図（ｄ）
（ｅ）（ｆ）から（ｇ）まで）を出力する垂直アドレス
カウンター（この場合、同期カウンター）で、該垂直ア
ドレスカウンター（45）から出力される垂直アドレスク
ロックV0〜Vnは垂直リセットパルスVRTにより位相制御
されることになる。（46）は制御回路（37）から出力さ
れるアドレスバス切換信号により通常は端子ｉ−ｊ間が
ONとなって端子ｉに供給される垂直アドレスクロックV0
〜Vnを端子ｊより後述する垂直メモリに供給するアドレ
スバス切換回路、（47）は記憶された垂直クロックデー
タが垂直アドレスクロックV0〜Vnにより読み出される垂
直メモリ、（48）は制御回路（37）から出力されるデー
タバス切換信号により通常は端子ｋ−ｌ間がOFF,端子ｍ
−ｎ間がONとなっているデータバス切換回路で、該デー
タバス切換回路（48）は端子ｍ−ｎより垂直メモリ（4
7）から読み出された垂直クロックデータを垂直系クロ
ックとして出力するようになっている。
フトするための垂直シフトデータが制御回路（37）によ
り書き込まれる垂直位相レジスタ、（44）は垂直位相レ
ジスタ（43）の垂直シフトデータを垂直同期信号VD（第
３図（ａ）参照）の立ち上りからダウンカウントを開始
しそのカウント値が零になった時にBORROWである垂直リ
セットパルスVRT（第３図（ｃ）参照）を出力する垂直
リセット回路で、その垂直リセットパルスVRTは垂直位
相レジスタ（43）の垂直シフトデータに応じて水平基準
信号HPL（第３図（ｂ）参照）の分解能でシフトされる
ことになり、第３図（ｃ）に示すVPがシフト量である。
（45）は水平基準信号HPLをカウントアップして垂直ア
ドレスクロックV0,V1,V2，からVnまで（第３図（ｄ）
（ｅ）（ｆ）から（ｇ）まで）を出力する垂直アドレス
カウンター（この場合、同期カウンター）で、該垂直ア
ドレスカウンター（45）から出力される垂直アドレスク
ロックV0〜Vnは垂直リセットパルスVRTにより位相制御
されることになる。（46）は制御回路（37）から出力さ
れるアドレスバス切換信号により通常は端子ｉ−ｊ間が
ONとなって端子ｉに供給される垂直アドレスクロックV0
〜Vnを端子ｊより後述する垂直メモリに供給するアドレ
スバス切換回路、（47）は記憶された垂直クロックデー
タが垂直アドレスクロックV0〜Vnにより読み出される垂
直メモリ、（48）は制御回路（37）から出力されるデー
タバス切換信号により通常は端子ｋ−ｌ間がOFF,端子ｍ
−ｎ間がONとなっているデータバス切換回路で、該デー
タバス切換回路（48）は端子ｍ−ｎより垂直メモリ（4
7）から読み出された垂直クロックデータを垂直系クロ
ックとして出力するようになっている。
具体的に、垂直メモリ（47）は垂直リセットパルスVR
Tがアクティブになる時をアドレス・０とし順次1,2,3〜
ｍ（ｍは１垂直期間における垂直メモリ（47）の最大ア
ドレス値）とアドレッシングされてアドレスクロックV0
〜Vmにより読み出されるため、例えば垂直メモリ（47）
が出力端D0〜D3よりの4bit出力構成であればそのアドレ
ス・０に0001B（ＢはBinary），アドレス・１に0010B,
アドレス・２に0001Bとなるようなバイナリーデータを
順次書き込み、垂直アドレスクロックV0〜Vmで順次読み
出せば第３図（ｈ）〜（ｋ）に示すように４チャンネル
のクロックを出力させることが出来る。即ち、左側，右
側の取り込みクロックCLSL,CLSRを出力端D0,D1から第３
図（ｈ）（ｉ）に示すように、また左側，右側のサンプ
リングスタートクロックSPSL,SPSRを出力端D2,D3から第
３図（ｊ）（ｋ）に示すように出力させることが出来
る。
Tがアクティブになる時をアドレス・０とし順次1,2,3〜
ｍ（ｍは１垂直期間における垂直メモリ（47）の最大ア
ドレス値）とアドレッシングされてアドレスクロックV0
〜Vmにより読み出されるため、例えば垂直メモリ（47）
が出力端D0〜D3よりの4bit出力構成であればそのアドレ
ス・０に0001B（ＢはBinary），アドレス・１に0010B,
アドレス・２に0001Bとなるようなバイナリーデータを
順次書き込み、垂直アドレスクロックV0〜Vmで順次読み
出せば第３図（ｈ）〜（ｋ）に示すように４チャンネル
のクロックを出力させることが出来る。即ち、左側，右
側の取り込みクロックCLSL,CLSRを出力端D0,D1から第３
図（ｈ）（ｉ）に示すように、また左側，右側のサンプ
リングスタートクロックSPSL,SPSRを出力端D2,D3から第
３図（ｊ）（ｋ）に示すように出力させることが出来
る。
そして、（49）は書き換え用の水平，垂直シフトデー
タ並びに水平，垂直クロックデータが記憶された補助メ
モリで、該補助メモリ（49）は制御回路（37）によりそ
のアドレス，データバスを通じて位相調整時には水平，
垂直シフトデータが読み出されて水平，垂直位相レジス
タ（36）（43）へ転送，書き込みされ、クロックの変更
時には水平，垂直クロックデータが読み出されて水平，
垂直メモリ（41）（47）へ転送，書き込みされるように
なっている。例えば、クロック使用の変更等に伴ないそ
のクロックに対応するクロックテータを水平メモリ（4
1）へ書き込む場合には、制御回路（37）より出力され
るアドレス，データバス切換信号によりアドレスバ切換
回路（40）の端子ａ−ｃ間がON,データバス切換回路（4
2）の端子ｄ−ｅ間がON,f−ｇ間がOFFとなって、制御回
路（37）のアドレス，データバスが水平メモリ（41）に
接続され、補助メモリ（49）に記憶された書き換え用の
水平クロックデータが水平メモリ（41）へ転送，書き込
みされることになる。同様に、補助メモリ（49）から書
き換え用の垂直クロックデータを垂直メモリ（47）へ書
き込む場合には、制御回路（37）より出力されるアドレ
ス，データバス切換信号により、アドレスバス切換回路
（46）の端子ｈ−ｊ間がON,データバス切換回路（48）
の端子ｋ−ｌ間がON,m−ｎ間がOFFとなり、制御回路（3
7）のアドレス，データバスが垂直メモリ（47）に接続
され、補助メモリ（49）に記憶された書き換え用の垂直
クロックデータが垂直メモリ（47）へ転送，書き込みさ
れることになる。
タ並びに水平，垂直クロックデータが記憶された補助メ
モリで、該補助メモリ（49）は制御回路（37）によりそ
のアドレス，データバスを通じて位相調整時には水平，
垂直シフトデータが読み出されて水平，垂直位相レジス
タ（36）（43）へ転送，書き込みされ、クロックの変更
時には水平，垂直クロックデータが読み出されて水平，
垂直メモリ（41）（47）へ転送，書き込みされるように
なっている。例えば、クロック使用の変更等に伴ないそ
のクロックに対応するクロックテータを水平メモリ（4
1）へ書き込む場合には、制御回路（37）より出力され
るアドレス，データバス切換信号によりアドレスバ切換
回路（40）の端子ａ−ｃ間がON,データバス切換回路（4
2）の端子ｄ−ｅ間がON,f−ｇ間がOFFとなって、制御回
路（37）のアドレス，データバスが水平メモリ（41）に
接続され、補助メモリ（49）に記憶された書き換え用の
水平クロックデータが水平メモリ（41）へ転送，書き込
みされることになる。同様に、補助メモリ（49）から書
き換え用の垂直クロックデータを垂直メモリ（47）へ書
き込む場合には、制御回路（37）より出力されるアドレ
ス，データバス切換信号により、アドレスバス切換回路
（46）の端子ｈ−ｊ間がON,データバス切換回路（48）
の端子ｋ−ｌ間がON,m−ｎ間がOFFとなり、制御回路（3
7）のアドレス，データバスが垂直メモリ（47）に接続
され、補助メモリ（49）に記憶された書き換え用の垂直
クロックデータが垂直メモリ（47）へ転送，書き込みさ
れることになる。
尚、（50）は垂直同期信号VD,クロックCLKHと共に水
平，垂直リセットパルスHRT,VRTを受けてシステム系ク
ロック（ADCK,SSCK,HUCK,HLCK）を生成して出力するシ
ステム系クロック発生回路で、このシステム系クロック
も同様に位相シフトされることになる。
平，垂直リセットパルスHRT,VRTを受けてシステム系ク
ロック（ADCK,SSCK,HUCK,HLCK）を生成して出力するシ
ステム系クロック発生回路で、このシステム系クロック
も同様に位相シフトされることになる。
以上、本実施例では水平，垂直メモリとも４チャンネ
ルのクロックを出力する場合について説明したが、例え
ば８チャンネル或いは16チャンネルであっても良く、そ
の場合各チャンネルに応じて水平，垂直メモリのアドレ
スに書き込まれるデータとその出力構成を変更すれば良
い。また、本実施例ではアドレスバス切換回路とデータ
バス切換回路を模式的に端子構造で表わしているが、実
際はバス構造になっているものとする。
ルのクロックを出力する場合について説明したが、例え
ば８チャンネル或いは16チャンネルであっても良く、そ
の場合各チャンネルに応じて水平，垂直メモリのアドレ
スに書き込まれるデータとその出力構成を変更すれば良
い。また、本実施例ではアドレスバス切換回路とデータ
バス切換回路を模式的に端子構造で表わしているが、実
際はバス構造になっているものとする。
発明の効果 上述した如く本発明のクロック発生回路に依れば、記
憶手段に記憶されたクロックデータをアドレス手段から
のアドレスクロックにて読み出すことで各種クロックを
出力するようにしているので、その回路構成が簡単にな
り、また各種クロックの位相調整を記憶手段に記憶され
たクロックデータの書き換えや、アドレス手段であるア
ドレスカウンターのリセットパルス位相の可変で容易に
行なわせることが出来る。従って、液晶表示パネルの駆
動に各種クロックを使用する液晶表示装置のクロック発
生回路として用いた際には、そのクロック使用の変更或
いは走査線数やVCO周波数の変更に柔軟に対応させるこ
とが出来る。
憶手段に記憶されたクロックデータをアドレス手段から
のアドレスクロックにて読み出すことで各種クロックを
出力するようにしているので、その回路構成が簡単にな
り、また各種クロックの位相調整を記憶手段に記憶され
たクロックデータの書き換えや、アドレス手段であるア
ドレスカウンターのリセットパルス位相の可変で容易に
行なわせることが出来る。従って、液晶表示パネルの駆
動に各種クロックを使用する液晶表示装置のクロック発
生回路として用いた際には、そのクロック使用の変更或
いは走査線数やVCO周波数の変更に柔軟に対応させるこ
とが出来る。
第１図は本発明クロック発生回路の構成例を示す図、第
２図はその水平系クロックの生成過程を説明するための
タイミングチャート、第３図はその垂直系クロックの生
成過程を説明するためのタイミングチャート、第４図は
従来の液晶表示装置の回路構成例を示す図、第５図はそ
の液晶表示パネルの等価回路を示す図、第６図はその液
晶表示パネルに供給される映像信号の極性を説明するた
めの図、第７図はその水平系クロックの生成過程を説明
するためのタイミングチャート、第８図はその垂直系ク
ロックの生成過程を説明するためのタイミングチャー
ト、第９図はそのシステム系クロックの生成過程を説明
するためのタイミングチャート、第10図はそのクロック
発生回路の構成例を示す図である。 （37）……制御回路，（39）……水平アドレスカウンタ
ー，（40）……アドレスバス切換回路，（41）……水平
メモリ，（42）……データバス切換回路，（45）……垂
直アドレスカウンター，（46）……アドレスバス切換回
路，（47）……垂直メモリ，（48）……データバス切換
回路，（49）……補助メモリ，（50）……システム系ク
ロック発生回路。
２図はその水平系クロックの生成過程を説明するための
タイミングチャート、第３図はその垂直系クロックの生
成過程を説明するためのタイミングチャート、第４図は
従来の液晶表示装置の回路構成例を示す図、第５図はそ
の液晶表示パネルの等価回路を示す図、第６図はその液
晶表示パネルに供給される映像信号の極性を説明するた
めの図、第７図はその水平系クロックの生成過程を説明
するためのタイミングチャート、第８図はその垂直系ク
ロックの生成過程を説明するためのタイミングチャー
ト、第９図はそのシステム系クロックの生成過程を説明
するためのタイミングチャート、第10図はそのクロック
発生回路の構成例を示す図である。 （37）……制御回路，（39）……水平アドレスカウンタ
ー，（40）……アドレスバス切換回路，（41）……水平
メモリ，（42）……データバス切換回路，（45）……垂
直アドレスカウンター，（46）……アドレスバス切換回
路，（47）……垂直メモリ，（48）……データバス切換
回路，（49）……補助メモリ，（50）……システム系ク
ロック発生回路。
Claims (2)
- 【請求項１】出力される各種クロックに対応したクロッ
クデータが記憶された記憶手段と、該記憶手段に記憶さ
れたクロックデータを読み出すためのアドレスクロック
を出力するアドレス手段とを備えるクロック発生回路に
おいて、 前記アドレス手段はアドレスクロックを発生するアドレ
スカウンターであり、このアドレスカウンターのリセッ
トパルス位相を変化させることで出力される各種クロッ
クの位相を可変させる可変手段を設けたことを特徴とす
るクロック発生回路。 - 【請求項２】出力される各種クロックに対応したクロッ
クデータが記憶された記憶手段と、該記憶手段に記憶さ
れたクロックデータを読み出すためのアドレスクロック
を出力するアドレス手段とを備えるクロック発生回路に
おいて、 前記記憶手段は液晶表示パネルの駆動に用いられる水
平、垂直系クロックに夫々対応した水平、垂直クロック
データが記憶された水平、垂直メモリで、前記アドレス
手段は水平、垂直メモリに夫々記憶された水平、垂直ク
ロックデータを読み出すため水平、垂直同期信号に同期
した水平、垂直アドレスクロックを出力する水平、垂直
アドレスカウンタであり、液晶表示装置に設けられるこ
とを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338969A JP2708111B2 (ja) | 1990-11-30 | 1990-11-30 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338969A JP2708111B2 (ja) | 1990-11-30 | 1990-11-30 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04205511A JPH04205511A (ja) | 1992-07-27 |
| JP2708111B2 true JP2708111B2 (ja) | 1998-02-04 |
Family
ID=18323039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338969A Expired - Fee Related JP2708111B2 (ja) | 1990-11-30 | 1990-11-30 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708111B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129920A (ja) * | 1987-11-13 | 1989-05-23 | Nkk Corp | 酸素ランス |
-
1990
- 1990-11-30 JP JP2338969A patent/JP2708111B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04205511A (ja) | 1992-07-27 |
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