JPH1063219A

JPH1063219A - 表示装置及びその駆動方法

Info

Publication number: JPH1063219A
Application number: JP21749296A
Authority: JP
Inventors: Tsutomu Kai; 勉甲斐; Masanori Nakamura; 昌則中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-08-19
Filing date: 1996-08-19
Publication date: 1998-03-06

Abstract

(57)【要約】【課題】高精細のパネルで高解像度の表示と低解像度
の表示が行え、低解像度の表示を行う場合には水平方向
に拡大を行っても綺麗な表示が行えるようにすることを
目的とする。【解決手段】マトリクス状に配置された画素を有する
表示部と、映像信号に同期した第１のクロック（ＣＬＫ
１）でサンプリングし、このサンプリングで得られた映
像データに表示部の画素数に応じた第２のクロック（Ｃ
ＬＫ２）に依存した処理を施して出力する第１の回路
（１２）と、前記第１及び第２のクロックを出力する第
２の回路（１６）とを有する表示装置の構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶パネルのような
マトリクス状に配置された画素を有する表示装置及びそ
の駆動方法に関する。近年、コンピュータから出力され
る映像信号は高精細、高画質の方向に進んでおり、表示
装置もより高精細、高画質にする必要がある。そのた
め、液晶パネルのようなマトリクス構成の表示装置はよ
り多くの画素を必要とされ、更にコンピュータから出力
される信号は１モードに限定されず、複数種類の表示モ
ードを持つものが一般的であり、表示装置はそれらの表
示モードに対応する必要がある。

【０００２】

【従来の技術】コンピュータから送られてくる映像信号
は一般的に画素数が決まっており、６４０×４８０（Ｖ
ＧＡ）、８００×６００（ＳＶＧＡ）、１０２４×７６
８（ＸＧＡ）が多く使用されている。そのため、低画質
である６４０×４８０のパネルで８００×６００もしく
は１０２４×７６８を表示させる場合、画面の一部分を
表示したり、圧縮した画像を表示することになる。よっ
て、高精細の表示を高画質に表示するためにはそれ以上
の画素が必要となる。各モードをマルチに高画質に表示
する場合、１０２４×７６８のパネルで８００×６００
もしくは６４０×４８０を表示しなければならない。

【０００３】１０２４×７６８のパネルで８００×６０
０又は６４０×４８０を画素１に対し信号１で表示する
と画面に対し小さく表示される。特に投写型の表示装置
においては、画面が小さくなると同じ大きさで投写した
場合には画面が暗くなる。直視型においても画面が小さ
くなるため見にくい。できることなら、拡大表示を行っ
たほうがより明るく見やすい表示となる。

【０００４】拡大表示は、水平方向及び垂直方向の両方
を拡大するのが一般的である。このうち、水平方向の拡
大は一般的に、アナログ映像信号をドットクロック以上
の周波数でサンプリングすることで、任意の拡大を行っ
ていた。図１３に、上記従来の水平方向の拡大を示す。
実線で示すアナログ映像信号を、その周波数の少なくと
も２倍の周波数のサンプリングクロックでサンプリング
することで、ディジタル映像信号を得る。通常は映像信
号のピークをサンプリングするようにサンプリングクロ
ックの周波数を決定する。拡大表示を行う場合には、サ
ンプリング周波数を高くして、サンプル数を多くする。
このようなサンプリングクロックは、一般にＰＬＬ（Ｐ
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路で映像信号か
らクロック成分を抽出することで生成する。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の拡大方法では、以下の問題点がある。拡大表示のた
めにサンプリング周波数を高くすると、図１３に示すよ
うに映像信号のピークをサンプリングすることができな
くなり、サンプリング後の映像信号は点線で示すように
なってしまう。これに起因して、縦１ライン置きや市松
模様等の表示を行うと周波数によっては干渉縞が現われ
る場合がある。また、ＰＬＬ回路を用いたサンプリング
クロックの再生においては、クロックと位相比較信号の
ジッタにより中間調で画面がちらついて見えることがあ
り、綺麗に表示が行えない場合がある。

【０００６】従って本発明は、上記従来技術の問題点を
解決し、高精細のパネルで高解像度の表示と低解像度の
表示が行え、低解像度の表示を行う場合には水平方向に
拡大を行っても綺麗な表示が行えるようにすることを目
的とする。

【０００７】

【課題を解決するための手段】請求項１に記載の発明
は、マトリクス状に配置された画素を有する表示部（１
０）と、映像信号に同期した第１のクロック（ＣＬＫ
１）で映像信号をサンプリングし、このサンプリングで
得られた映像データに表示部の画素数に応じた第２のク
ロック（ＣＬＫ２）に依存した処理を施して出力する第
１の回路（１２）と、前記第１及び第２のクロックを出
力する第２の回路（１６）とを有する表示装置である。

【０００８】請求項２に記載の発明は、請求項１におい
て、前記第１の回路（１２）は、アナログの映像信号を
シリアルなディジタル信号に変換するＡ／Ｄ変換器（２
１）と、このディジタルデータをパラレルデータに変換
するシリアル／パラレル変換器（２２）と、変換された
パラレルデータをラッチするラッチ回路（２３）と、ラ
ッチされたパラレルデータを選択するマルチプレクス回
路（２４）とを有し、前記Ａ／Ｄ変換器とシリアル／パ
ラレル変換器は前記第１のクロック（ＣＬＫ１）に従っ
て動作し、前記マルチプレクス回路は前記第２のクロッ
ク（ＣＬＫ２）に従って動作することを特徴とする表示
装置である。

【０００９】請求項３に記載の発明は、請求項２におい
て、前記第２の回路（１６）は、映像信号に同期した前
記第１のクロックを発生する第１の発振回路（２７）
と、表示部の画素数に応じた第２のクロックを発生する
第２の発振回路（２８）と、第２のクロックをカウント
して前記パラレルデータを選択するための信号をマルチ
プレクサに出力するカウンタ（３０）と、拡大率に従い
カウンタを制御する制御回路（２９）とを有することを
特徴とする表示装置である。

【００１０】請求項４に記載の発明は、請求項３におい
て、前記制御回路（２９）は、拡大率に応じて前記カウ
ンタが第２のクロックをカウントする動作を停止させる
（ＥＮ）ことを特徴とする表示装置である。請求項５に
記載の発明は、請求項３又は４において、前記第２の回
路（１６）は更に、映像信号の水平同期信号（／ＨＳ）
及び垂直同期信号（／ＶＳ）を入力して拡大率を判断
し、判断した拡大率（Ｍ０、Ｍ１）に対応する信号を前
記制御回路に出力する回路を有することを特徴とする表
示装置である。

【００１１】請求項６に記載の発明は、請求項１におい
て、前記第１の回路は、アナログの映像信号をシリアル
なディジタル信号に変換するＡ／Ｄ変換器（２１）と、
このディジタルデータをパラレルデータを所定ビット毎
に記憶するフレームメモリ（４１）とを有し、前記Ａ／
Ｄ変換器及びフレームメモリへの書き込み動作は前記第
１のクロック（ＣＬＫ１）に従い、フレームメモリから
の読み出し動作は前記第２のクロック（ＣＬＫ２）に従
うことを特徴とする表示装置である。

【００１２】請求項７に記載の発明は、請求項６におい
て、前記第２の回路（１６）は、映像信号に同期した前
記第１のクロックを発生する第１の発振回路（２７）
と、表示部の画素数に応じた第２のクロックを発生する
第２の発振回路（２８）と、拡大率に従い第２のクロッ
クをカウントしてフレームメモリからデータを読み出す
ためのアドレスを生成するアドレスカウンタ（４２）と
を有することを特徴とする表示装置である。

【００１３】請求項８に記載の発明は、請求項７におい
て、前記アドレスカウンタは、拡大率（Ｍ０、Ｍ１）に
応じた所定のタイミングでカウント動作を停止すること
を特徴とする表示装置である。請求項９に記載の発明
は、請求項７又は８において、前記第２の回路は更に、
映像信号の水平同期信号及び垂直同期信号を入力して拡
大率を判断し、判断した拡大率に対応する信号を前記ア
ドレスカウンタ（４２）に出力する回路（２６）を有す
ることを特徴とする表示装置である。

【００１４】請求項１０に記載の発明は、マトリクス状
に配置された画素からなる表示部を備える表示装置の駆
動方法であって、映像信号に同期した第１のクロックで
映像信号をサンプリングし、サンプリングにより得られ
た映像データを表示部の画素数に応じた第２のクロック
により表示部に表示することを特徴とする表示装置の駆
動方法である。

【００１５】

【発明の実施の形態】まず、本発明の原理について、図
１を参照して説明する。図１は、１０２４×７６８のパ
ネルでの駆動を説明するための図である。図１の
（ａ）、（ｂ）、（ｃ）の各図において、”１”、”
２”、・・・とあるのは画素データを示し、併せてサン
プリングクロックと制御クロックを図示してある。ま
た、（ｂ）と（ｃ）には、拡大後の画素データを示して
ある。

【００１６】１０２４×７６８のパネルで８００×６０
０を表示する場合、１．２５倍すると１０００×７５
０、６４０×４８０を１．５倍すると９６０×７２０の
表示となる。よって、８００×６００の表示は、水平方
向に拡大するには４データに１回同じ信号を表示するこ
とで１．２５倍されることになる。６４０×４８０も同
じように２データに１回同じデータを表示することで
１．５倍される。図１（ｂ）、（ｃ）に示すように、水
平方向に拡大表示を行う場合に映像信号に同期したサン
プリングクロック（後述のクロックＣＬＫ１）でサンプ
リングしたデータをパネルの画素に合わせた制御クロッ
ク（後述のクロックＣＬＫ２）により複数ドットに１回
の割合で同じデータを表示するようにして拡大表示を行
う。よって、高精細のパネルで高精細及び中精細の表示
が行え、複数種類の表示出力をもつコンピュータ画面を
表示する場合に各表示モードにあわせて拡大表示を行う
ことができる。

【００１７】図２は、本発明の一実施の形態による液晶
表示装置のブロック図である。図示する液晶表示装置
は、液晶パネル１０、映像信号処理回路１２、データド
ライバ１４、制御信号発生回路１６及び走査ドライバ１
８を有する。映像信号処理回路１２は外部より映像信号
を受け取り、後述する信号処理を行い書き込み信号を出
力する。制御信号発生回路１６は、水平同期信号／ＨＳ
及び垂直同期信号／ＶＳを受け取り、後述する信号処理
を行って、映像信号処理回路１２を制御するための制御
信号及びデータドライバ１４及び走査ドライバ１８を制
御するための制御信号を発生する。データドライバ１４
は、映像信号処理回路１２からの１列分の書き込み信号
をラッチして、制御信号発生回路１６からの制御信号に
基づいてラッチした書き込み信号を液晶パネル１０に出
力する。走査ドライバ１８は、制御信号発生回路１６か
らの制御信号に同期して１行ごとに液晶パネル１０を走
査する。液晶パネル１０は、例えば１０２４×７６８の
画素構成である。

【００１８】図３は、図２に示す映像信号処理回路１２
及び制御信号発生回路１６の第１の実施の形態による構
成を示すブロック図である。映像信号処理回路１２は、
Ａ／Ｄ変換器２１、複数の１ビット分の処理回路２
０₁、２０₂及びＤ／Ａ変換器２５を有する。Ａ／Ｄ変
換器２１が入力する映像信号ＤＡＴＡ−ＩＮをｎビット
のディジタル信号に変換する場合、ｎ個の同一の１ビッ
ト処理回路２０₁〜２０_nが設けられる。

【００１９】Ａ／Ｄ変換器２１はアナログ映像信号をｎ
ビットのディジタル信号に変換し、各ビット毎に対応す
る１ビット処理回路２０₁〜２０_nに出力する。このＡ
／Ｄ変換のサンプリングのタイミングは、後述する制御
信号発生回路１６が発生する制御信号で指示される。

【００２０】１ビット処理回路２０₁はシリアル／パラ
レル変換器（Ｓ／Ｐ）２２、ラッチ回路（ＦＦ）２３、
及びマルチプレクス回路（ＭＭ）２４とを有する。シリ
アル／パラレル変換器２２は、図示する構成の場合、１
ビットの画素データを４ビット入力し、これを４ビット
のパラレルデータに変換する。このシリアル／パラレル
変換動作のタイミングは、制御信号発生回路１６が発生
する制御信号で指示される。ラッチ回路２３は、シリア
ル／パラレル変換器２２が出力するパラレルデータをラ
ッチする。マルチプレクス回路２４は、４ビットのパラ
レルデータの１つをシーケンシャルに選択し、Ｄ／Ａ変
換器２４に出力する。マルチプレクス回路２４の選択動
作は、後述する制御信号発生回路１６からの制御信号で
規定される。Ｄ／Ａ変換器２５は、１ビット処理回路２
０₁〜２０_nから受け取ったｎビットの画素データをア
ナログ信号に変換し、変換して得られたアナログ信号を
書き込み信号（ＤＡＴＡ−ＯＵＴ）として出力する。

【００２１】制御信号発生回路１６は、マイクロコンピ
ュータ等で構成される表示モード判定回路２６、第１の
ＰＬＬ回路（ＰＬＬ１）２７、第２のＰＬＬ回路（ＰＬ
Ｌ２）２８、イネーブル制御回路２９、カウンタ回路３
０及びドライバ制御信号発生回路３１とを有する。この
制御信号発生回路１６は、ｎ個の１ビット処理回路２０
₁〜２０_nに共通に設けられている。

【００２２】表示モード判定回路２６は、水平同期信号
／ＨＳ及び垂直同期信号／ＶＳを入力し、これらに含ま
れる同期パルスを検知して、表示モードを特定する。図
４は、水平同期信号／ＨＳ及び垂直同期信号／ＶＳのパ
ルス周期と表示モードとの関係を示す図である。表示モ
ード判定回路２６は、検出した表示モードに応じた２ビ
ットのモード信号Ｍ０、Ｍ１を出力する。例えば、表示
モードとＭ０、Ｍ１との関係は次のようである。

【００２３】Ｍ０＝１、Ｍ１＝１ＸＧＡモードＭ０＝０、Ｍ１＝１ＳＶＧＡモードＭ０＝１、Ｍ１＝０ＶＧＡモードＭ０＝０、Ｍ１＝０ＶＧＡモード上記モード信号Ｍ０、Ｍ１は２つのＰＬＬ回路２７、２
８とイネーブル制御回路２９に出力される。

【００２４】第１のＰＬＬ回路２７は、水平同期信号／
ＨＳを入力して、入力する映像信号に同期した第１のク
ロックＣＬＫ１を生成する。図５は、第１のＰＬＬ回路
２７の構成を示す図である。なお、第２のＰＬＬ回路２
７も構成部品は図５に示すもので構成されている。第１
のＰＬＬ回路２７は、位相比較回路３２、チャージポン
プ回路３３、ローパスフィルタ３４、ＶＣＯ（電圧制御
発振器）３５及び分周回路３６を有する。分周回路３６
はＶＣＯ３５が出力するクロックをＮで分周して、分周
した信号を位相比較器３２に出力する。この分周数Ｎ
は、上記モード信号Ｍ０、Ｍ１の値で決定される。すな
わち、表示モードに応じた分周数Ｎを設定することで、
発振周波数を表示モードに応じて可変する。位相比較器
３２の出力はチャージポンプ回路３３で積分され、ロー
パスフィルタ３４を介してＶＣＯ３５に出力される。第
２のＰＬＬ回路２８は、水平同期信号／ＨＳを入力し
て、液晶パネル１０の画素数に応じた第２のクロックＣ
ＬＫ２を生成する。第２のＰＬＬ回路２８も図５に示す
構成である。液晶パネル１０の画素数に応じた第２のク
ロックＣＬＫ２も表示モードに応じて可変する。この第
２のクロックＣＬＫ２は、イネーブル制御回路２９及び
カウンタ回路３０に出力される。

【００２５】イネーブル制御回路２９は、第２のクロッ
クＣＬＫ２を入力し、モード信号Ｍ０、Ｍ１の値に応じ
てイネーブル信号ＥＮをカウンタ３０のイネーブル端子
ＥＮに出力する。後述するように、表示が１倍の場合に
は、イネーブル信号ＥＮは第１の所定のレベル（ハイレ
ベル）に固定され、カウンタ３０をイネーブル状態に保
持し続ける。表示が１．２５倍や１．５倍等の拡大表示
の場合には、クロックＣＬＫ２が所定数毎に第２の所定
レベル（ローレベル）に変化し、カウンタ３０をディス
エーブル状態、すなわちカウント動作を停止させる。

【００２６】カウンタ３０は、イネーブル信号ＥＮによ
りイネーブル状態とされている時に、第２のクロックＣ
ＬＫ２をカウントして、２ビットのカウント値（制御信
号）ＱＡ、ＱＢを出力する。ＱＡはＱＢよりも２倍の速
度で変化する。マルチプレクス回路２４は４ビットを１
ビットにマルチプレクスするので、２ビットの制御信号
ＱＡ、ＱＢが必要である。

【００２７】ドライバ制御信号発生回路３１は、水平同
期信号／ＨＳ及び垂直同期信号／ＶＳを入力して、デー
タドライバ１４及び走査ドライバ１８を制御するドライ
バ制御信号を出力する。なお、ドライバ制御信号発生回
路３１自体は公知であり、本発明の特徴に直接関係しな
いので、その詳細の説明は省略する。

【００２８】ここで、イネーブル制御回路２９の構成を
図６を参照して説明する。イネーブル制御回路２９は、
２ビットカウンタ３６、デコーダ３７、３８及びＡＮＤ
ゲート３９とを有する。２ビットカウンタ３６は第２の
クロックＣＬＫ２をカウントしてカウント値Ｑ０、Ｑ１
を出力し、また水平同期信号／ＨＳでクリアされる。出
力Ｑ０はデコーダ３７、３８の入力Ａ０に与えられ、Ｑ
１はデコーダ３７の入力Ａ１に与えられる。また、デコ
ーダ３８の入力Ａ１は電源電圧＋５Ｖに固定されてい
る。モード信号Ｍ０はデコーダ３７、３８の入力Ａ２に
与えられ、モード信号Ｍ１はデコーダ３７、３８の入力
Ａ３に与えられる。デコーダ３７、３８の出力／ＹはＡ
ＮＤゲート３９に与えられ、ＡＮＤゲート３９の出力が
イネーブル信号ＥＮとなる。

【００２９】デコーダ３７、３８は、モード信号Ｍ０＝
Ｍ１＝１の時、すなわちＸＧＡの場合にはカウンタ３６
の出力にかかわらず１を出力する。また、例えばＭ０＝
０、Ｍ１＝１の時、すなわちＳＶＧＡの場合には、デコ
ーダ３７、３８はカウンタ３６が４をカウントする毎に
出力／Ｙを０に設定する。この場合には、イネーブル信
号ＥＮは、４ビット毎に０に変化する。

【００３０】図７は、上記第１の実施の形態による図３
の構成の動作を示すタイミング図である。より詳細に
は、図７（ａ）は表示率が１倍の場合（ＸＧＡ）、図７
（ｂ）は表示率が１．２５倍の場合（ＳＶＧＡ）、図７
（ｃ）は表示率が１．５倍の場合（ＶＧＡ）の動作をそ
れぞれ示す。

【００３１】図７（ａ）の場合にはモード信号Ｍ０＝Ｍ
１＝１なので、イネーブル制御回路２９が出力するイネ
ーブル信号ＥＮは１に保持されたままである。従って、
カウンタ３０はカウント動作を停止することなく動作し
続け、マルチプレクス回路２４はラッチ回路２３が出力
する映像信号ＯＵＴ１を１ビットずつシーケンシャルに
出力する（ＯＵＴ２）。図７（ｂ）の場合にはモード信
号Ｍ０＝０、Ｍ１＝１なので、イネーブル制御回路２９
が出力するイネーブル信号ＥＮは第２のクロックＣＬＫ
２を４つカウントする毎にローレベル（０）に変化す
る。これを受けてカウンタ３０は動作を停止するので、
マルチプレクス回路２４は引き続き同一のデータを選択
する。例えば、図７（ｂ）に示す出力ＯＵＴ２におい
て、データ１、５、９がそれぞれ２回続けて出力されて
いる。この結果、１０２４×７６８のパネルで、８００
×６００を１．２５倍して表示することができる。

【００３２】図７（ｃ）の場合にはモード信号Ｍ０＝０
（又は１）、Ｍ１＝０なので、イネーブル制御回路２９
が出力するイネーブル信号ＥＮは第２のクロックＣＬＫ
２を２つカウントする毎にローレベル（０）に変化す
る。これを受けてカウンタ３０は動作を停止するので、
マルチプレクス回路２４は引き続き同一のデータを選択
する。例えば、図７（ｃ）に示す出力ＯＵＴ２におい
て、データ１、３、５、７、９、１１がそれぞれ２回続
けて出力されている。この結果、１０２４×７６８のパ
ネルで、６４０×４８０を１．５倍して表示することが
できる。

【００３３】なお、上記第１の実施の形態において、各
１ビット処理回路２０₁〜２０_nのシリアル／パラレル
変換器２２、ラッチ回路２３及びマルチプレクス回路２
４をそれぞれ８ビット構成にすれば、１．１２５倍の倍
数で拡大表示が行える。すなわち、このビット数を適宜
選択することで、任意の数の倍数で拡大表示が行える。

【００３４】次に、本発明の第２の実施の形態を説明す
る。図８は、本発明の第２の実施の形態による映像信号
処理回路１２及び制御信号発生回路１６の構成を示すブ
ロック図である。なお、図８において、前述した構成要
素と同一のものには同一の参照番号を付けてある。映像
信号処理回路１２はフレームメモリ４１を有し、Ａ／Ｄ
変換器２１で得られた８ビットの映像データを記憶す
る。また、Ｄ／Ａ変換器４１は１画面分の容量を持つフ
レームメモリ４１から８ビット毎に読み出された映像デ
ータをアナログ信号に変換して、書き込み信号を出力す
る。

【００３５】制御信号発生回路１６は、前述したモード
判定回路２６、第１のＰＬＬ回路２７、第２のＰＬＬ回
路２８、ドライバ制御信号発生回路３１に加え、アドレ
スカウンタ４２を有する。アドレスカウンタ４２は第２
のクロックＣＬＫ２とモード信号Ｍ０、Ｍ１を入力し、
フレームメモリ４１のアドレスＡＤＤを発生する。

【００３６】第２の実施の形態は、Ａ／Ｄ変換及びフレ
ームメモリ４１の書き込みは映像信号に同期した第１の
クロックＣＬＫ１を使用し、フレームメモリ４１の読み
出しは表示の拡大率に応じたクロックＣＬＫ２に依存す
る。フレームメモリ４１は例えば２ポートメモリで、ア
ドレスカウンタ４２が出力するアドレスＡＤＤは読み出
しアドレスＡＤＤである。書き込みアドレスは図示を省
略するアドレスカウンタで第１のクロックＣＬＫ１をカ
ウントすることで生成される。

【００３７】図９は、図８に示す第２の実施の形態の動
作を示すタイミング図である。図９（ａ）はフレームメ
モリ４１への映像データの書き込み動作を示す。第１の
クロック信号ＣＬＫ１を受けて書き込みアドレス発生用
のアドレスカウンタが出力するアドレス値は、シーケン
シャルに１つずつインクリメントしていく。

【００３８】図９（ｂ）は、拡大率１倍の読み出し動作
を示す。アドレスカウンタ４２が出力するアドレスＡＤ
Ｄは１つずつシーケンシャルにインクリメントしてい
く。よって、フレームメモリ４１に書き込まれた映像デ
ータが８ビットずつ順番に読み出される。

【００３９】図９（ｃ）は、拡大率１．２５倍の時の読
み出し動作を示す。アドレスカウンタ４２が出力するア
ドレスＡＤＤは、第２のクロックＣＬＫを４つカウント
する毎に同一のアドレス値を含む。図９（ｃ）の例で
は、アドレス１、５、９が２回続けて出力されている。
よって、第２のクロックＣＬＫ２のクロック４つ毎に同
一の８ビットの映像データが２回連続して出力される。

【００４０】図９（ｄ）は、拡大率１．５倍の時の読み
出し動作を示す。アドレスカウンタ４２が出力するアド
レスＡＤＤは、第２のクロックＣＬＫを２つカウントす
る毎に同一のアドレス値を含む。図９（ｃ）の例では、
アドレス１、３、５、７が２回続けて出力されている。
よって、第２のクロックＣＬＫ２のクロック２つ毎に同
一の８ビットの映像データが２回連続して出力される。

【００４１】以上のようにして、拡大率によりアドレス
カウンタ４２の動作クロックＣＬＫ２と読み出し時のア
ドレス制御により、水平方向の拡大を行う。図１０は、
図８に示すアドレスカウンタ４２の構成を示すブロック
図である。図１０において、前述した構成要素と同一の
ものには同一の参照番号を付けてある。図１０に示す構
成は、図６に示す構成に、カウンタ４４を付加したもの
に相当する。ただし、デコーダ３７、３８の入力構成が
多少異なる。カウンタ４４は、イネーブル信号ＥＮによ
りイネーブル状態とされている間は、第２のクロックＣ
ＬＫ２をカウントする。また、垂直同期信号／ＶＳを受
けて、クリアされる。イネーブル信号ＥＮは前述したよ
うに生成されるので、拡大率１．２５倍の場合には第２
のクロックＣＬＫ２の４クロックに１回、１．５倍の場
合には２回に１回の割合で、カウンタ４４はカウント動
作を停止する。

【００４２】次に、本発明の第３の実施の形態を説明す
る。第３の実施の形態は、拡大率１．２倍の表示が可能
な液晶表示装置である。１．２倍の拡大表示を可能とす
るために、映像信号処理回路１２の１ビット処理回路２
０Ａ₁〜２０Ａ_nは、５ビット構成のシリアル／パラレ
ル変換器２２Ａ、ラッチ回路２３Ａ、マルチプレクス回
路２４Ａ₁を有する。また、これに応じて、制御信号発
生回路１６の制御回路２９Ａとカウンタ回路３０Ａは、
前述の制御回路２９とカウンタ回路３０とは異なる構成
を有する。制御回路２９Ａは１．２倍の拡大表示がモー
ド信号Ｍ０、Ｍ１で指定されている場合には、第２のク
ロックＣＬＫ２の５クロック毎にイネーブル信号をロー
レベルに設定して、カウンタ回路３０Ａの動作を停止さ
せる。カウンタ回路３０Ａは、１ビット処理回路２０Ａ
₁〜２０Ａ_nの内部が５ビット構成であることに対応し
て、３ビットのカウンタ値ＱＡ、ＱＢ、ＱＣを出力す
る。なお、１．２倍の拡大率を指示するモード信号Ｍ
０、Ｍ１の値は、例えばＭ０＝Ｍ１＝０とする。

【００４３】図１２は、１．２倍の拡大率が指定されて
いる場合の図１１に示す第３の実施の形態の動作を示す
タイミング図である。図示するように、第２のクロック
ＣＬＫ２の５クロック毎にイネーブル信号がローレベル
に設定され、カウンタ３０Ａの動作は停止される。よっ
て、映像データ１、６、１１は２回連続して出力され
る。

【００４４】以上説明したように、第１ないし第３の実
施の形態によれば、水平方向に拡大表示を行う場合に、
映像信号に同期した第１のクロックＣＬＫ１でサンプリ
ングしたデータを、パネルの画素数に合わせた第２のク
ロックＣＬＫ２により、複数ドットに１回の割合で同じ
データを表示するようにして拡大表示を行い、画素数の
大きいパネルで低解像度の信号を表示しても品質を損な
うことなく表示を行う。よって、高精細なパネルで高精
細及び中精細の表示が行え、複数種類の表示出力をもつ
コンピュータ画面を表示する場合に各表示モードに合わ
せて拡大表示を行うことができ、液晶のようなマトリク
ス状に構成された表示装置の性能向上に寄与するところ
が大きい。

【００４５】

【発明の効果】以上説明したように、請求項１ないし請
求項１０に記載の発明によれば、水平方向に拡大表示を
行う場合に、映像信号に同期した第１のクロック（ＣＬ
Ｋ１）でサンプリングしたデータを、映像データに表示
部の画素数に応じた第２のクロックに依存した処理、す
なわちパネルの画素数に合わせた第２のクロック（ＣＬ
Ｋ２）により、複数ドットに１回の割合で同じデータを
表示するようにして拡大表示を行い、画素数の大きいパ
ネルで低解像度の信号を表示しても品質を損なうことな
く表示を行う。よって、高精細なパネルで高精細及び中
精細の表示が行え、複数種類の表示出力をもつコンピュ
ータ画面を表示する場合に各表示モードに合わせて拡大
表示を行うことができ、液晶のようなマトリクス状に構
成された表示装置の性能向上に寄与するところが大き
い。

【図面の簡単な説明】

【図１】本発明の原理を説明するための図である。

【図２】本発明の一実施の形態による液晶表示装置の全
体構成を示すブロック図である。

【図３】本発明の第１の実施の形態による映像信号処理
回路及び制御信号発生回路の構成を示すブロック図であ
る。

【図４】同期信号と表示モードとの関係を示す図であ
る。

【図５】図３に示す第１及び第２のＰＬＬ回路の構成を
示すブロック図である。

【図６】図３に示す制御回路の構成を示すブロック図で
ある。

【図７】第３に示す構成の動作を示すタイミング図であ
る。

【図８】本発明の第２の実施の形態を示すブロック図で
ある。

【図９】図８に示す構成の動作を示すタイミング図であ
る。

【図１０】図８に示すアドレスカウンタの構成を示すブ
ロック図である。

【図１１】本発明の第３の実施の形態を示すブロック図
である。

【図１２】図１１に示す構成の動作を示すタイミング図
である。

【図１３】従来技術を説明するための図である。

【符号の説明】

１０液晶パネル１２映像信号処理回路１４データドライバ１６制御信号発生回路１８走査ドライバ２０₁、２０₂ １ビット分の処理回路２１Ａ／Ｄ変換器２２シリアル／パラレル変換器２３ラッチ回路２４マルチプレクス回路２５Ｄ／Ａ変換器２６モード判定回路２７第１のＰＬＬ回路２８第２のＰＬＬ回路２９制御回路３０カウンタ４１フレームメモリ４２アドレスカウンタ

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された画素を有する
表示部と、映像信号に同期した第１のクロックで映像信号をサンプ
リングし、このサンプリングで得られた映像データに表
示部の画素数に応じた第２のクロックに依存した処理を
施して出力する第１の回路と、前記第１及び第２のクロックを出力する第２の回路とを
有することを特徴とする表示装置。
【請求項２】前記第１の回路は、アナログの映像信号
をシリアルなディジタル信号に変換するＡ／Ｄ変換器
と、このディジタルデータをパラレルデータに変換する
シリアル／パラレル変換器と、変換されたパラレルデー
タをラッチするラッチ回路と、ラッチされたパラレルデ
ータを選択するマルチプレクス回路とを有し、前記Ａ／Ｄ変換器とシリアル／パラレル変換器は前記第
１のクロックに従って動作し、前記マルチプレクス回路
は前記第２のクロックに従って動作することを特徴とす
る請求項１記載の表示装置。
【請求項３】前記第２の回路は、映像信号に同期した
前記第１のクロックを発生する第１の発振回路と、表示
部の画素数に応じた第２のクロックを発生する第２の発
振回路と、第２のクロックをカウントして前記パラレル
データを選択するための信号をマルチプレクサに出力す
るカウンタと、拡大率に従いカウンタを制御する制御回
路とを有することを特徴とする請求項２記載の表示装
置。
【請求項４】前記制御回路は、拡大率に応じて前記カ
ウンタが第２のクロックをカウントする動作を停止させ
ることを特徴とする請求項３記載の表示装置。
【請求項５】前記第２の回路は更に、映像信号の水平
同期信号及び垂直同期信号を入力して拡大率を判断し、
判断した拡大率に対応する信号を前記制御回路に出力す
る回路を有することを特徴とする請求項３又は４記載の
表示装置。
【請求項６】前記第１の回路は、アナログの映像信号
をシリアルなディジタル信号に変換するＡ／Ｄ変換器
と、このディジタルデータをパラレルデータを所定ビッ
ト毎に記憶するフレームメモリとを有し、前記Ａ／Ｄ変換器及びフレームメモリへの書き込み動作
は前記第１のクロックに従い、フレームメモリからの読
み出し動作は前記第２のクロックに従うことを特徴とす
る請求項１記載の表示装置。
【請求項７】前記第２の回路は、映像信号に同期した
前記第１のクロックを発生する第１の発振回路と、表示
部の画素数に応じた第２のクロックを発生する第２の発
振回路と、拡大率に従い第２のクロックをカウントして
フレームメモリからデータを読み出すためのアドレスを
生成するアドレスカウンタとを有することを特徴とする
請求項６記載の表示装置。
【請求項８】前記アドレスカウンタは、拡大率に応じ
た所定のタイミングでカウント動作を停止することを特
徴とする請求項７記載の表示装置。
【請求項９】前記第２の回路は更に、映像信号の水平
同期信号及び垂直同期信号を入力して拡大率を判断し、
判断した拡大率に対応する信号を前記アドレスカウンタ
に出力する回路を有することを特徴とする請求項７又は
８記載の表示装置。
【請求項１０】マトリクス状に配置された画素からな
る表示部を備える表示装置の駆動方法であって、映像信号に同期した第１のクロックで映像信号をサンプ
リングし、サンプリングにより得られた映像データを表
示部の画素数に応じた第２のクロックにより表示部に表
示することを特徴とする表示装置の駆動方法。