JPH0713522A - マトリクス表示制御装置 - Google Patents

マトリクス表示制御装置

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JPH0713522A
JPH0713522A JP15230493A JP15230493A JPH0713522A JP H0713522 A JPH0713522 A JP H0713522A JP 15230493 A JP15230493 A JP 15230493A JP 15230493 A JP15230493 A JP 15230493A JP H0713522 A JPH0713522 A JP H0713522A
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JP
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analog
signal
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matrix display
analog display
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JP15230493A
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English (en)
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宏之 ▲真▼野
Hiroyuki Mano
Tetsuya Suzuki
哲也 鈴木
Tsutomu Furuhashi
勉 古橋
Shigehiko Kasai
成彦 笠井
Yasuto Uchida
靖人 内田
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Hitachi Image Information Systems Inc
Hitachi Ltd
Hitachi Advanced Digital Inc
Original Assignee
Hitachi Image Information Systems Inc
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 水平同期信号と垂直同期信号を含んだ高速な
RGBアナログ表示信号を入力し、液晶表示装置などの
マトリクス表示装置に表示を行うマトリクス表示制御装
置を安価に提供する。 【構成】 アナログ表示信号を出力する情報処理装置と
ともに使用するマトリクス表示装置において、前記アナ
ログ表示信号に対応した水平同期信号に基づいて、前記
アナログ表示信号1ドットに周波数、位相ともに同期し
たクロックを発生するクロック発生手段10と、該クロ
ックを基にして前記アナログ表示信号の複数ドット分を
並列化した後、該並列化したアナログ表示信号をデジタ
ル信号に変換するアナログデジタル変換手段4,5,6
と、該変換により得られたデジタル信号に基づいて前記
マトリクス表示装置の表示制御を行う制御手段9とを備
えた。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、パーソナルコンピュー
タ(パソコン)、ワークステーション、ワードプロセッ
サ(ワープロ)等のアナログ表示信号をマトリクス表示
装置に表示可能とするマトリクス表示制御装置に関す
る。
【0002】
【従来の技術】パソコン、ワークステーション、ワープ
ロ等ではアプリケーションに合わせた装置および回路基
板を接続可能な機種として、拡張スロットを豊富に持つ
デスクトップタイプの機種がある。デスクトップタイプ
の機種の表示装置はCRT(陰極線管)表示装置が一般
的であり、したがってデスクトップタイプの機種が出力
する表示信号はCRT表示装置に必要な水平同期信号、
垂直同期信号と、赤(R)、緑(G)、青(B)の各色
の輝度を電圧レベルで表わしたアナログ表示信号だけで
ある。
【0003】前記デスクトップタイプの機種が出力する
CRT用の表示信号を用いてマトリクス表示装置に表示
を行わせる装置としては、特開平2−245793号に
開示の方式がある。この方式は、デスクトップタイプの
機種が出力するアナログ表示信号をアナログデジタル変
換回路(以下、A/D変換回路と略記)によってデジタ
ル化し、1ドットの周期に同期したラッチ信号によって
保持し、マトリクス表示装置に表示をさせるものであ
る。
【0004】しかし、表示装置の高解像度化、フレーム
周波数を速くすることによる高品質化から、1ドット当
たりの周波数が高くなってきており、この従来技術で
は、パソコン表示の主流である640ドット×480ラ
イン表示でも30MHz/ドット、ワークステーション
表示に至っては60MHz/ドット程度の高速なアナロ
グ/デジタル変換回路が必要となっている。
【0005】
【発明が解決しようとする課題】上記従来技術は、高速
なアナログ/デジタル変換回路を必要とするため、高価
格となってしまい、コストの点で問題があった。
【0006】さらに、CRTでは一つのCRTで複数の
表示解像度を表示可能であることが一般的であるのに対
し(この機能をマルチスキャン機能という)、前記従来
技術ではこの点に考慮されていなかった。
【0007】そこで、本発明の目的は、低速なアナログ
/デジタル変換回路を用い、アナログ表示信号を表示可
能な低価格マトリクス表示制御装置を提供することにあ
る。
【0008】さらに本発明の目的は、マルチスキャン機
能を実現可能なマトリクス表示制御装置を提供すること
にある。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるマトリクス表示装置は、アナログ表示
信号を出力する情報処理装置とともに使用するマトリク
ス表示装置において、前記アナログ表示信号に対応した
水平同期信号に基づいて、前記アナログ表示信号1ドッ
トに周波数、位相ともに同期したクロックを発生するク
ロック発生手段と、該クロックを基にして前記アナログ
表示信号の複数ドット分を並列化した後、該並列化した
アナログ表示信号をデジタル信号に変換するアナログデ
ジタル変換手段と、該変換により得られたデジタル信号
に基づいて前記マトリクス表示装置の表示制御を行う制
御手段とを備えたものである。
【0010】さらに本発明の他のマトリクス表示装置
は、アナログ表示信号を出力する情報処理装置とともに
使用するマトリクス表示装置において、前記アナログ表
示信号に対応した水平同期信号に基づいて、1水平期間
内に前記マトリクス表示装置の水平方向の解像度分に相
当するクロックを発生するクロック発生手段と、該クロ
ックを基にして、前記アナログ表示信号を並列化した
後、該並列化したアナログ表示信号をデジタル信号に変
換するアナログデジタル変換手段と、該変換により得ら
れたデジタル信号に基づいて、前記情報処理装置と水平
解像度の異なるアナログ表示信号を表示するよう前記マ
トリクス表示装置の表示制御を行う制御手段とを備えた
ものである。
【0011】
【作用】本発明マトリクス表示装置は、アナログ表示信
号をA/D変換部でnドットに並列化するので、アナロ
グデジタル変換回路はアナログ表示信号の1/nの周波
数の変換速度となり、低速で安価なA/D変換回路を用
いて実現することができる。
【0012】また、アナログ表示信号の1水平期間にマ
トリクス表示装置の水平方向の解像度分のデータをデジ
タル変換して表示するので、マトリクス表示装置の水平
方向の解像度を最大として、任意の表示解像度を有する
アナログ表示信号を一つのマトリクス表示装置に表示可
能である。
【0013】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。本実施例では、マトリクス表示装置として液晶表示
装置を用いて説明する。
【0014】図1は本発明の一実施例のブロック図であ
る。同図において、1は赤色アナログ表示信号、2は緑
色アナログ表示信号、3は青色アナログ表示信号、4、
5、6は本発明で特徴的なA/D変換部、7は水平同期
信号、8は垂直同期信号、9は液晶コントローラ部、1
0はクロック発生部、11、12はデータドライバ、1
3は走査ドライバ、14は液晶電源回路部、15は液晶
パネルである。データドライバ11、12と、走査ドラ
イバ13、液晶電源回路14、液晶パネル15を合わせ
てLCD16と称する。また、本実施例では、クロック
発生部10は、水平同期信号7に従って、アナログ表示
信号1ドットに周波数、位相ともに同期したドットクロ
ック(後述する図2の36)を生成するものとする。
【0015】図1の各部の動作を説明する。赤色、緑
色、青色アナログ表示信号1、2、3と、水平および垂
直同期信号7、8は、CRT表示装置で必要な入力信号
と同じものである。クロック発生部10は、水平同期信
号7を受けて、ドットクロックを、A/D変換部4、
5、6および液晶コントローラ部9へ出力する。A/D
変換部4、5、6は、それぞれ赤色アナログ表示信号
1、緑色アナログ表示信号2、青色アナログ表示信号3
を受けて、各々のアナログ表示信号をnドットに並列化
して、nドット同時にアナログ/デジタル変換を行い、
液晶コントローラ部9へ出力する。液晶コントローラ部
9は、デジタル化された表示データをデータドライバ1
1、12のデータ形式、および速度に対応して変換し
て、この変換された表示データをデータドライバ11、
12へ出力するとともに、走査ドライバ13、液晶電源
回路14へ制御信号を出力する。液晶電源回路部14は
液晶に印加する階調電圧や液晶パネル15の基準電圧を
生成する。液晶ドライバ11、12と、走査ドライバ1
3、液晶電源回路部14によって、液晶パネル15の表
示を行なう。
【0016】このように、高速なアナログ表示信号をA
/D変換部4、5、6でそれぞれnドットに並列化する
ことにより、安価で、低速なA/D変換回路を用いて、
アナログ表示信号をデジタル量に変換することができ
る。
【0017】次に、本発明で特徴的なA/D変換部4、
5、6について、図2、図3を用いて説明する。図2、
図3で図1と同じものには同一番号を付した。また、赤
色アナログ表示信号1、緑色アナログ表示信号2、青色
アナログ表示信号3に対応したA/D変換部4、5、6
は同じ動作をするので、以降の説明では赤色アナログ表
示信号1を代表としてアナログ表示信号と称し、これに
ついて説明するものとする。さらに本実施例では、アナ
ログ表示信号を4ドットに並列化するものとする。
【0018】図2はA/D変換部4のブロック図であ
る。17、18、19、20はアナログ表示信号保持回
路、21、22、23、24は増幅回路、25、26、
27、28はA/D変換回路、29は同期化回路、30
はフェーズロックループ(PLL)回路、31はタイミ
ング調整回路、32、33、34、35はサンプルクロ
ック、36はドットクロック、37、38、39、40
はサンプルデータ、41、42、43、44は変換クロ
ック、45、46、47、48は変換データ、49はラ
ッチクロックである。
【0019】PLL回路30は水平同期信号7からアナ
ログ表示信号1の1ドットに周波数、位相ともに同期し
たドットクロック36を生成し、タイミング調整回路3
1へ出力する。タイミング調整回路31は、ドットクロ
ック36を基にして、図3に示すようなサンプルクロッ
ク32、33、34、35と、変換クロック41、4
2、43、44、およびラッチクロック49を生成す
る。タイミング調整回路31は、サンプルクロック32
をアナログ表示信号保持回路17へ出力し、その他それ
ぞれサンプルクロック33をアナログ表示信号保持回路
18へ、サンプルクロック34をアナログ表示信号保持
回路19へ、サンプルクロック35をアナログ表示信号
保持回路20へ出力する。アナログ表示信号保持回路1
7は、サンプルクロック32の”High”期間にアナ
ログ表示信号1をサンプルホールドし、アナログ表示信
号保持回路18はサンプルクロック33の”High”
期間に、アナログ表示信号保持回路19はサンプルクロ
ック34の”High”期間に、アナログ表示信号保持
回路20はサンプルクロック35の”High”期間に
それぞれアナログ表示信号1をサンプルホールドする。
このようにして、それぞれのアナログ表示信号保持回路
17、18、19、20は4ドットの期間サンプルした
データを保持することになる。アナログ表示信号保持回
路17、18、19、20の出力は、増幅回路21、2
2、23、24に出力される。増幅回路21、22、2
3、24は、次段のA/D変換回路25、26、27、
28に合った信号レベルにレベルシフトおよび増幅した
サンプルデータ37、38、39、40をA/D変換回
路25、26、27、28へ出力する。A/D変換回路
25は、変換クロック41のタイミングパルスで、アナ
ログ信号であるサンプルデータ37をデジタルデータに
変換し、変換データ45を出力する。同様にA/D変換
回路26、27、28も、変換クロック42、43、4
4に同期して入力したサンプルデータ38、39、40
をデジタルデータに変換し、変換データ46、47、4
8を出力する。
【0020】図3に、図2の各部の信号のタイミングを
示す。本実施例では、図3に示すように変換クロック4
1と変換クロック42を同じタイミング信号とし、変換
クロック43と変換クロック44を同じタイミング信号
とした。したがって変換データ45と変換データ46も
図3に示すように同一タイミングでの変化となり、変換
データ47と変換データ48も同一タイミングでの変化
となる。変換クロック44の次のドットクロック36の
タイミングでラッチクロック49のパルスが出力され、
同期化回路29は変換データ45、46、47、48を
ラッチし、同期化して液晶コントローラ9へ出力する。
液晶コントローラ9は、図1で説明したようにLCD1
6が必要とするタイミングで、デジタル化された表示デ
ータと制御信号とを出力し、LCD16に表示を行う。
図2に示した各回路は、前記説明した動作を繰り返す。
それぞれのアナログ表示信号保持回路17、18、1
9、20が次にアナログ表示データをサンプルホールド
するのは、図3に示すように、それぞれ前回サンプルホ
ールドしたドットクロック36の4ドットクロック後で
ある。
【0021】本実施例では、アナログ表示信号保持回
路、増幅回路、A/D変換回路を一つのアナログ色信号
に対してそれぞれ4個持つことで4つに並列化し、これ
によって一つのA/D変換回路のアナログ入力の速度を
ドットクロック36の速度の1/4の速度に低減するこ
とができ、安価で、低速なA/D変換回路を使用するこ
とを可能としている。
【0022】次に、図4を用いて、アナログ表示信号保
持回路17、18、19、20と、増幅回路21、2
2、23、24の具体的な回路例について説明する。ア
ナログ表示信号保持回路17、18、19、20の回路
構成は同一であるので、アナログ表示信号保持回路17
を代表として説明する。また増幅回路21、22、2
3、24の回路構成も同一であり、増幅回路21を代表
として説明する。
【0023】図4において、図1、図2と同じものには
同一番号を付した。50はスイッチ回路、51は蓄積容
量である。サンプルクロック32が”High”になる
ことによってスイッチ回路50が低インピーダンス状態
(すなわちon状態)となり、入力信号であるアナログ
表示信号を蓄積容量51に保持する。増幅回路21は2
段のバイポーラトランジスタで構成した増幅回路で、最
終段はA/D変換回路25の入力容量に対し、電荷を高
速に出し入れできるようにNPNとPNPトランジスタ
で構成している。増幅回路21は、蓄積容量51に保持
された電圧値を常に増幅し、次段のA/D変換回路25
にサンプルデータ37を出力する。
【0024】図5はA/D変換回路21の具体例であ
る。図5ではA/D変換回路21として、日立製8ビッ
トフラッシュタイプA/D変換回路HA19209を用
いた例を示している。図2と同じものには同一番号を付
した。52は基準電圧ハイレベル生成回路、53は基準
電圧ローレベル生成回路、54はHA19209であ
る。基準電圧ハイレベル生成回路52、基準電圧ローレ
ベル生成回路53ともに抵抗55、58と、オペレーシ
ョナルアンプ56、59と、トランジスタ57、60で
構成している。基準電圧ハイレベル生成回路52、基準
電圧ローレベル生成回路53の動作は、オペレーショナ
ルアンプ56、59の帰還回路によって、抵抗55、5
8で決められた電圧値が基準電圧ハイレベルおよび基準
電圧ローレベルとしてA/D変換回路54に加えられ
る。A/D変換回路54は、本実施例ではその分解能は
8ビットである。したがってA/D変換回路54は、基
準電圧ハイレベルと基準電圧ローレベルの間を256分
割し、入力したサンプルデータ37が256分割した電
圧のどの範囲にあるかを調べ、その範囲に対応したデジ
タルデータを生成し、それを変換データ46として同期
化回路29へ出力する。
【0025】同期化回路29は、図3のタイミングチャ
ートで示したように、位相の異なる変換データ45、4
6と変換データ47、48とをラッチクロック49で同
期化し、液晶コントローラ部9へ出力するものであり、
汎用TTLである8ビットラッチ回路74374を用い
ることで容易に実現できる。変換データ45、46、4
7、48の下位ビットにはノイズやA/D変換回路2
5、26、27、28の周波数特性による変換誤差を含
んでいるので、同期化回路29で上位数ビットのみをラ
ッチして液晶コントローラ部9へ出力するようにしても
よい。
【0026】次にPLL回路30の具体的な構成例を図
6、図7、図8を用いて説明する。
【0027】図6はPLL回路30の具体的な実施例で
ある。61は位相比較器、62はループフィルタ、63
はオペレーショナルアンプ、64は電圧制御発振器(Vol
tageControlled Oscillator)、65は位相補正部、66
は分周器、67は位相比較パルス、68はVCO制御電
圧、69は分周器出力である。このPLL回路30は、
ループフィルタ62の電荷の漏れを防止するためのオペ
レーショナルアンプ63が付いていることと位相補正部
65が付いていることを除けば、一般的なPLL回路と
同じである。
【0028】図7は、水平同期信号7と、位相比較器6
1の出力である位相比較パルス67と、オペレーショナ
ルアンプ63の出力であるVCO制御電圧68と、分周
器66の出力信号69の関係を示している。本実施例で
は、水平同期信号7からドットクロック36を再生する
ものとして、図6、図7により、PLL回路30の動作
を説明する。分周器66の分周比Nは、式(1)で決定
される。
【0029】 N=(ドットクロック36の周波数)/(水平同期信号7の周波数) (1) したがって、電圧制御発振器64がドットクロック36
の周波数を出力していれば、水平同期信号7と分周器出
力69とは同じ周波数となる。位相比較器61は、水平
同期信号7と、電圧制御発振器64の出力周波数を1/
Nする分周器66の分周器出力69とを入力する。図7
に示すように、位相比較器61は、入力する2つの信号
の立ち上がりエッジを比較して、水平同期信号7の立ち
上がりが速ければプラス方向の位相比較パルス67をル
ープフィルタ62へ出力し、分周器66の出力信号69
の立ち上がりエッジで位相比較器61の出力をハイイン
ピーダンスとする。逆に分周器出力69の立ち上がりエ
ッジが速ければマイナス方向の位相比較パルス67をル
ープフィルタ62へ出力し、水平同期信号7の立ち上が
りエッジで位相比較器61の出力をハイインピーダンス
にする。ループフィルタ62は、プラス方向の位相比較
パルス67で電荷を蓄積して出力電圧値を次第に高く
し、逆にマイナス方向の位相比較パルス67ではループ
フィルタ62から電荷を抜いて出力電圧値を低くする。
ループフィルタ62の出力は1倍の増幅度のオペレーシ
ョナルアンプ63へ入力され、図7に示すようにVCO
制御電圧68となって、電圧制御発振器64へ入力され
る。電圧制御発振器64は、入力した電圧値によって出
力の周波数を変化する回路であり、一般的にその入力電
圧と出力周波数の関係は図8のようになっている。した
がってループフィルタ62の出力電圧によって電圧制御
発振器64の出力周波数をコントロールできる。すなわ
ち、水平同期信号7に比べ分周器出力69のパルスが遅
い場合、プラス方向の位相比較パルス67によってルー
プフィルタ62の出力電圧が高くなり、電圧制御発振器
64の入力も同じく高くなるので、電圧制御発振器64
の出力周波数は速くなって、水平同期信号7との位相差
をなくすように働く。逆に、水平同期信号7に比べ分周
器出力69のパルスが速い場合、マイナス方向の位相比
較パルス67によってループフィルタ62の出力電圧が
低くなり、電圧制御発振器64の入力も同じく低くなる
ので、電圧制御発振器64の出力周波数は遅くなって、
水平同期信号7との位相差をなくすように働く。
【0030】以上説明したように、PLL回路30は水
平同期信号7に位相の合った、水平同期信号7のN倍の
周波数であるドットクロック36を再生することができ
る。位相補正部65は、水平同期信号7とアナログ表示
信号1との潜在的な位相のずれから発生する再生したド
ットクロック36とアナログ表示信号1との位相を微調
整するためのもので、1段以上の非反転回路(または反
転回路)の接続で実現できる。このような回路として
は、TTL信号であれば、例えば汎用TTLである74
04を用い、7404の伝播遅延時間を利用することが
できる。
【0031】図9にはループフィルタ62の具体例とオ
ペレーショナルアンプ63を示している。図6と同じも
のには同一番号を付した。本実施例では、ループフィル
タ62としてラグリードフィルタを用いている。さらに
水平同期信号7からドットクロックを再生する場合、分
周比Nはパソコンで640以上、ワークステーションで
用いられる高解像度のものでは1280にもなるので、
位相比較器61での比較周期が長くなってしまう。ルー
プフィルタ62の電荷の漏れによる電圧変動は再生する
ドットクロック36の周波数変動になるので、極力抑え
る必要がある。そこでラグリードフィルタの蓄積電荷の
漏れ防止をするために、オペレーショナルアンプ63と
しては入力インピーダンスの高いMOSトランジスタを
入力段に採用しているオペレーショナルアンプ日立製H
A17082を用いた。これによって、再生したドット
クロック36の変動を1ns以下に抑えることが可能で
ある。
【0032】次に液晶コントローラ部9の具体例を図1
0を用いて説明する。図10は液晶コントローラ部9の
1つの具体例である。図1と同じものには同一番号を付
した。70は書き込み制御部、71は読み出し制御部、
72は赤色並列データ、73は緑色並列データ、74は
青色並列データ、75は赤色メモリ、76は緑色メモ
リ、77は青色メモリ、78は液晶制御信号発生部、7
9は液晶制御信号、80は液晶表示データ、81は書き
込み制御信号、82は読み出し制御信号、83は読み出
し発振器、84は読み出しクロック、85は先頭指示信
号、86は読み出し位置記憶回路である。液晶コントロ
ーラ部9の主たる働きは、LCD16に必要な制御信号
を発生することと、表示データをLCD16に適した表
示データ速度に変換することである。
【0033】赤色メモリ75、緑色メモリ76、青色メ
モリ77の構成を説明する。赤色メモリ75、緑色メモ
リ76、青色メモリ77の各メモリは、A/D変換した
データを入力する速度を、LCD16に出力するのに適
した速度に変換するいわゆる周波数変換を行うためのも
のである。一例として、フレーム周波数70Hz、水平
方向640ドット、垂直方向480ライン、4096色
(赤、青、緑それぞれ4ビット情報)、帰線期間なしの
入力アナログ表示信号に対し、フレーム周波数60H
z、水平方向640ドット、垂直方向480ライン、4
096色(赤、青、緑それぞれ4ビットの情報)、帰線
期間なしを表示可能なLCD16を用いる場合について
説明する。赤色メモリ75、緑色メモリ76、青色メモ
リ77の各々は、1フレーム分(640×480×4ビ
ット)のメモリを有し、読出しと書き込みを独立で行え
るデュアルポートメモリを用いる。これによって、入力
はフレーム周波数70Hzで赤色メモリ75、緑色メモ
リ76、青色メモリ77へ書き込みを行い、LCD16
への出力はフレーム周波数60Hzで、それぞれ独立で
行う。入力の速度と出力の速度の違いから、赤色メモリ
75、緑色メモリ76、青色メモリ77のフレームメモ
リには、前後2フレーム分のデータが混在し、LCD1
6へ出力されることになる。しかし、人間の目の反応速
度は200ms程度と遅いことから、2フレーム分の表
示データがLCD16上に混在して表示されていても、
人間の目には認識できず、違和感は発生しない。また、
本実施例では、帰線期間がない場合について述べたが、
帰線期間が存在する場合でも同様であり、帰線期間を含
めたフレームメモリを赤色メモリ75、緑色メモリ7
6、青色メモリ77に用いればよい。
【0034】図10を用いて動作を説明する。前述のよ
うに本実施例では、書き込みと読み出しを非同期に行う
ことができるデュアルポートのメモリを用いた例につい
て説明する。垂直同期信号8によって書き込み制御部7
0は赤色メモリ75、緑色メモリ76、青色メモリ77
の書き込み先頭アドレスを設定する。そしてラッチクロ
ック49を基にして書き込み制御信号81を生成し、同
期化回路29が出力するラッチクロック49にて同期化
された赤色並列データ72、緑色並列データ73、青色
並列データ74を、それぞれ赤色メモリ75、緑色メモ
リ76、青色メモリ77へ順次書き込む。読み出し発振
器83は、LCD16が必要とする速度で表示データの
読み出しや液晶制御信号を生成するために基準となる読
み出しクロック84を生成する。液晶制御信号発生部7
8は、読み出しクロック84を受けて、LCD16に必
要な液晶制御信号79を生成する。読み出し位置記憶回
路86は、水平同期信号7から、実際に表示すべきデー
タが出力されるまでの水平帰線期間中に、赤色メモリ7
5、緑色メモリ76、青色メモリ77に書き込まれるデ
ータ数をあらかじめ記憶している。読み出し制御部71
は、液晶制御信号発生部78が出力する制御信号の中か
らLCD16の先頭表示データ読み出しを示す先頭指示
信号85を受けて、読み出し位置記憶回路86が保持し
ている値分だけ、赤色メモリ74、緑色メモリ75、青
色メモリ76の読み出しアドレスを進め、先頭アドレス
を設定する。そして読み出し発振器83が発生する読み
出しクロック84にしたがって、順次読み出しを行う。
読み出し位置記憶回路86としては、レジスタ、もしく
は記憶手段によってあらかじめ設定する形式でも、ある
いはボリュームとエンコーダの構成でユーザが設定する
形式でもよい。このように、赤色メモリ75、緑色メモ
リ76、青色メモリ77にデュアルポートのメモリを用
いることにより、アナログ表示信号をデジタル変換した
表示データの書き込みとLCD16への読み出しとを独
立して行い、表示データの速度変換を実現している。
【0035】図1から図10を用いて説明したように、
本発明の実施例により、1ドット当りの周波数が高いア
ナログ表示信号や水平および垂直同期信号を入力して
も、アナログ表示信号を並列化することにより、変換速
度が低速かつ安価なA/D変換回路を用いてマトリクス
表示装置に表示可能である。
【0036】次に、本発明の第2の実施例を図11に示
す。図11は本実施例のブロック図である。図2と同じ
ものには同一番号を付した。90は増幅回路である。図
2と違う点は、図2において、アナログ表示信号保持回
路17、18、19、20それぞれに対して接続してい
た増幅回路21、22、23、24を一つにした増幅回
路90を、アナログ表示信号保持回路17、18、1
9、20の前段に配置したことである。図11の実施例
の動作は増幅回路90以外は図2で説明したものと同じ
である。入力したアナログ表示信号1は、高速であるた
め高帯域な増幅回路90でA/D変換回路25、26、
27、28に必要な電圧値にレベルシフト、および増幅
される。アナログ表示信号保持回路17、18、19、
20は前記レベルシフトおよび増幅された信号をサンプ
ルホールドして保持し、並列化する。A/D変換回路2
5、26、27、28は、変換クロック41、42、4
3、44によってアナログ表示信号保持回路17、1
8、19、20が出力するアナログ量をデジタル量に変
換し、同期化回路29へ出力する。同期化回路29は、
A/D変換回路25、26、27、28が出力したデジ
タル量をラッチクロック49にて同期化し、液晶コント
ローラ部9に出力し、液晶コントローラ部9にてLCD
16に表示を行う。図2において、増幅回路21、2
2、23、24はアナログ表示信号保持回路17、1
8、19、20によって並列化し、低速となった後であ
るから、部品点数は増加するものの高帯域な増幅回路を
必要としない利点があった。一方、図11の実施例で
は、高帯域な増幅回路を必要とするものの部品点数を少
なくできる利点がある。
【0037】次に、マトリクス表示装置においてマルチ
スキャン機能を実現する実施例を他の図を用いて説明す
る。以降の説明ではマトリクス表示装置の横方向、つま
り水平方向のマルチスキャン機能について説明する。こ
こでLCD16の水平方向の解像度はワークステーショ
ンで用いられる1120ドットであるとし、表示すべき
アナログ表示信号の水平方向の解像度は、パソコンで主
流である640ドットであるとして説明する。また、説
明を明瞭にするため、水平の帰線期間はない場合を例に
して説明する。
【0038】図12は、図1の実施例においてマルチス
キャン機能を実現した場合のタイミングチャートを示し
ている。前記説明してきた実施例において、PLL回路
30が1水平期間にLCD16の水平解像度である11
20ドット分のドットクロック36を発生し、入力され
た水平640ドットのアナログ表示信号1を1120ド
ット分の表示データに変換するので、マルチスキャン機
能を容易に実現してLCD16に表示することが可能で
ある。
【0039】マルチスキャン機能を実現するもう一つの
実施例を図13、14を用いて説明する。図13は水平
方向のマルチスキャン機能を実現するもう1つの実施例
のブロック図である。91は本発明で特徴的な波形平滑
回路である。他の構成は図2の実施例と同じである。
【0040】図14に図13の各信号のタイミングチャ
ートを示す。本実施例の動作を図13、図14で説明す
る。PLL回路30は、パソコン表示の水平同期信号7
を受けて、水平同期信号7の1120倍の周波数である
ドットクロック36を発生する。すなわち、パソコンの
水平解像度640ドットの期間を1120ドット分に分
けてデータサンプリングすることになる。アナログ表示
信号保持回路17、18、19、20、増幅回路21、
22、23、24、A/D変換回路25、26、27、
28の動作は図2、図3で説明しとおりである。本実施
例で特徴的なのは、波形平滑回路91である。先の実施
例では詳述しなかったが、アナログ表示信号1は、輝度
レベルを電圧値として表わしており、したがって図14
に示すように多値の電圧値で構成された階段波形とな
る。1水平期間に640ドット分の表示情報を1120
ドット分サンプリングすると、アンプリングのクロック
には多少のジッタが伴うことによりアナログ表示信号1
のエッジ近傍の変換データがライン毎に異なるおそれが
あり、縦線(例えば縦ケイ線)の表示で問題が生じる
(例えば、ラインごとに輝度変化が生じる)。波形平滑
回路91はアナログ表示信号1のエッジ部分をなめらか
な変化にすることで、ラインごとの輝度変化を緩和す
る。波形平滑回路91以降の回路動作は、図2、図3を
用いて説明した通りであり、ここでは説明を省略する。
【0041】図15は、前記図11の実施例に対して、
波形平滑回路91を付加した例である。図11、図13
と同じものには同一番号を付した。波形平滑回路91の
動作は図13で説明したものと同じであり、そのほかの
回路部分の動作は図11で説明した通りであるので、こ
こでは説明を省略する。
【0042】図16も、波形平滑回路91を用いたマル
チスキャン機能を実現するもう1つの実施例のブロック
図である。構成回路は図増幅回と90と波形平滑回路9
1の位置が逆転した以外、図15と同じである。
【0043】図17には波形平滑回路91の具体例を示
した。波形平滑回路91はコンデンサと抵抗で構成した
フィルタ回路で容易に実現可能である。
【0044】次に水平帰線期間を考慮した場合について
説明する。図18は水平帰線期間のタイミングチャート
を示している。7は水平同期信号、100、101は水
平帰線期間、102は表示期間、103は1水平期間で
ある。本実施例で表示すべき640ドットのアナログ表
示信号は表示期間102の期間の信号である。マルチス
キャン機能を実現するには、この表示期間102の間で
LCD16の水平解像度である1120ドットのデータ
を得る。したがって1水平期間103のドット数は、1
120ドットに、水平帰線期間100、101に相当す
るドット数を加算したドット数とする必要がある。これ
は、PLL回路30が水平同期信号の(1120+水平
帰線期間100、101に相当するドット数)倍のドッ
トクロック36を発生するようにして、図12から図1
7まで説明してきた本発明の実施例を適用することで実
現できる。
【0045】そこで図19は、前記動作を司る水平帰線
期間を考慮した場合のPLL回路30に含まれる分周器
66の具体例を示している。図6と同じものには同一番
号を付した。PLL回路30において、水平同期信号7
の何倍の周波数のドットクロック36を出力するかは、
この分周器66が決定している。104はボリューム、
105はエンコーダ回路、106は水平解像度記憶回
路、107は加算回路、108は分周回路、109は表
示ドット数、110は帰線期間ドット数である。本実施
例で水平解像度記憶回路106は“1120”を記憶し
ており、したがって表示ドット数109は1120であ
る。ボリューム104は帰線期間ドット数を設定するも
ので、ユーザが設定する。ボリューム104の値をエン
コーダ回路105はデジタル量に変換して帰線期間ドッ
ト数110を加算回路107へ出力する。加算回路10
7は、帰線期間ドット数110と表示ドット数109を
加算してその結果を分周回路108へ出力する。分周回
路108は加算回路107の出力値にしたがってドット
クロック36(実際にはVCO出力)を分周し、分周器
出力69を位相比較器61へ出力する。その他のPLL
回路30の動作は、図6を用いて説明したものと同じで
ある。
【0046】以上説明したように、図19に示した分周
器66をPLL回路30に用いることにより、水平帰線
期間100、101があっても640ドットの水平解像
度を持つアナログ表示信号を1120ドット分デジタル
表示データに変換することができ、マルチスキャン機能
を実現できる。液晶コントローラ部29における読み出
し開始位置の制御については、図10を用いて説明した
とおりであり、ここでは説明を省略する。また図19で
は、水平帰線期間に相当するドット数をボリュームにて
設定することで説明したが、これに限定するものではな
く、複数種類の水平帰線期間に相当するドット数のデー
タを記憶する手段を設け、選択して使用する方式でもよ
い。
【0047】これまで説明してきた本発明の実施例で
は、マトリクス表示装置として液晶パネルを用いて説明
したが、本発明で液晶コントロール部9に当たる部分を
それぞれのマトリクス表示装置のコントロール部と置き
換えることによって、各マトリクス表示装置に対応でき
る。
【0048】また本発明の説明で、アナログ表示信号
と、水平、垂直同期信号を分離した信号を入力すること
で説明してきたが、アナログ表示信号に同期信号を重畳
した表示信号であっても、アナログ表示信号から同期信
号を分離する回路を図1のブロック図の前に付加するこ
とで、本発明を使用できる。
【0049】また前記実施例では、4ドットを並列化す
ることとして説明してきたが、安価なA/D変換回路を
使用できるようにすることが目的であり、4ドットの並
列化に限定するものではない。
【0050】さらに、本発明はデスクトップ型のパーソ
ナルコンピュータやワークステーションのみならず、マ
トリクス表示装置が一体となったノート型やラップトッ
プ型のものにも適用可能である。
【0051】
【発明の効果】以上説明したように本発明によれば、ア
ナログ表示信号をnドットに並列化することで、A/D
変換回路への入力信号を元のアナログ表示信号の周波数
の1/Nの周波数にすることができるので、安価な低速
A/D変換回路を使用することができ、システムの低コ
スト化に効果がある。
【0052】またコンデンサと抵抗程度の極わずかな回
路の付加で水平方向のマルチスキャン機能を実現するこ
とができ、安価に高機能かできる効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図
【図2】図1のA/D変換部のブロック図
【図3】実施例のタイミングチャート
【図4】図2のアナログ表示信号保持回路と増幅回路の
具体例を示す回路図
【図5】図2のA/D変換回路の具体例を示す回路図
【図6】図2のPLL回路の具体例を示す回路図
【図7】図6のLPFとVCO制御電圧の説明図
【図8】図6の電圧制御形発振器の入出力特性を示すグ
ラフ
【図9】図6のループフィルタの具体例を示す回路図
【図10】図1の液晶コントローラ部の具体例を示すブ
ロック図
【図11】本発明の他の実施例のブロック図
【図12】マルチスキャン機能のタイミングチャート
【図13】マルチスキャン機能の実施例のブロック図
【図14】波形平滑回路を用いたタイミングチャート
【図15】波形平滑回路を用いたもう一つの実施例のブ
ロック図
【図16】波形平滑回路を用いたもう一つの実施例のブ
ロック図
【図17】波形平滑回路の具体例を示す回路図
【図18】水平帰線期間のタイミングチャート
【図19】水平帰線期間を考慮した場合の分周器の具体
例を示すブロック図
【符号の説明】
1:赤色アナログ表示信号、2:緑色アナログ表示信
号、3:青色アナログ表示信号、4、5、6:A/D変
換部、7:水平同期信号、8:垂直同期信号、9:液晶
コントローラ部、10:クロック発生部、11、12:
データドライバ、13:走査ドライバ、14:液晶電源
回路部、15:液晶パネル、16:LCD
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 哲也 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 古橋 勉 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 笠井 成彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 内田 靖人 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】アナログ表示信号を出力する情報処理装置
    とともに使用するマトリクス表示装置において、 前記アナログ表示信号に対応した水平同期信号に基づい
    て、前記アナログ表示信号1ドットに周波数、位相とも
    に同期したクロックを発生するクロック発生手段と、 該クロックを基にして前記アナログ表示信号の複数ドッ
    ト分を並列化した後、該並列化したアナログ表示信号を
    デジタル信号に変換するアナログデジタル変換手段と、 該変換により得られたデジタル信号に基づいて前記マト
    リクス表示装置の表示制御を行う制御手段と、 を備えたことを特徴とするマトリクス表示制御装置。
  2. 【請求項2】前記アナログデジタル変換手段は、並列化
    する数をnとするとき、前記アナログ表示信号を順次時
    系列に保持するn個のアナログ表示信号保持手段と、該
    保持されたアナログ表示信号をそれぞれ増幅するn個の
    増幅手段と、該増幅されたアナログ表示信号をそれぞれ
    デジタル信号に変換するn個のアナログデジタル変換回
    路と、該変換されたデジタル信号を同期化する一つの同
    期化手段により構成される請求項1記載のマトリクス表
    示制御装置。
  3. 【請求項3】前記アナログデジタル変換手段は、並列化
    する数をnとするとき、前記アナログ表示信号を増幅す
    る一つの増幅回路と、該増幅されたアナログ表示信号を
    順次時系列に保持するn個のアナログ表示信号保持手段
    と、該保持されたアナログ表示信号をそれぞれデジタル
    信号に変換するn個のアナログデジタル変換回路と、該
    変換されたデジタル信号を同期化する一つの同期化手段
    により構成される請求項1記載のマトリクス表示制御装
    置。
  4. 【請求項4】前記アナログデジタル変換手段を、赤色、
    緑色、青色それぞれに対して用意し、カラー表示を行う
    請求項1、2または3記載のマトリクス表示制御装置。
  5. 【請求項5】前記マトリクス表示装置が液晶表示装置で
    ある請求項1〜4のいずれかに記載のマトリクス表示制
    御装置。
  6. 【請求項6】アナログ表示信号を出力する情報処理装置
    とともに使用するマトリクス表示装置において、 前記アナログ表示信号に対応した水平同期信号に基づい
    て、1水平期間内に前記マトリクス表示装置の水平方向
    の解像度分に相当するクロックを発生するクロック発生
    手段と、 該クロックを基にして、前記アナログ表示信号を並列化
    した後、該並列化したアナログ表示信号をデジタル信号
    に変換するアナログデジタル変換手段と、 該変換により得られたデジタル信号に基づいて、前記情
    報処理装置と水平解像度の異なるアナログ表示信号を表
    示するよう前記マトリクス表示装置の表示制御を行う制
    御手段と、 を備えたことを特徴とするマトリクス表示制御装置。
  7. 【請求項7】前記アナログデジタル変換手段は、並列化
    する数をnとするとき、前記アナログ表示信号を順次時
    系列に保持するn個のアナログ表示信号保持手段と、該
    保持されたアナログ表示信号をそれぞれ増幅するn個の
    増幅手段と、該増幅されたアナログ表示信号をそれぞれ
    デジタル信号に変換するn個のアナログデジタル変換回
    路と、該変換されたデジタル信号を同期化する一つの同
    期化手段により構成される請求項6記載のマトリクス表
    示制御装置。
  8. 【請求項8】前記アナログデジタル変換手段は、並列化
    する数をnとするとき、前記アナログ表示信号を増幅す
    る一つの増幅回路と、該増幅されたアナログ表示信号を
    順次時系列に保持するn個のアナログ表示信号保持手段
    と、該保持されたアナログ表示信号をそれぞれデジタル
    信号に変換するn個のアナログデジタル変換回路と、該
    変換されたデジタル信号を同期化する一つの同期化手段
    により構成される請求項6記載のマトリクス表示制御装
    置。
  9. 【請求項9】前記アナログデジタル変換手段を、赤色、
    緑色、青色それぞれに対して用意し、カラー表示を行う
    請求項6〜8のいずれかに記載のマトリクス表示制御装
    置。
  10. 【請求項10】前記マトリクス表示装置が液晶表示装置
    である請求項6〜9のいずれかに記載のマトリクス表示
    制御装置。
  11. 【請求項11】前記アナログデジタル変換手段の前段
    に、アナログ表示信号の変化を滑らかにする波形平滑手
    段を設けたことを特徴とする請求項6〜10のいずれか
    に記載のマトリクス表示制御装置。
  12. 【請求項12】前記アナログデジタル変換手段と前記波
    形平滑手段とを赤色、緑色、青色それぞれに対して用意
    し、カラー表示を行う請求項11記載のマトリクス表示
    制御装置。
  13. 【請求項13】該マトリクス表示装置は液晶表示装置で
    ある請求項6〜12のいずれかに記載のマトリクス表示
    制御装置。
  14. 【請求項14】前記クロック発生手段は、前記マトリク
    ス表示装置の水平方向の解像度に相当する数を設定する
    手段を有することを特徴とする請求項6記載のマトリク
    ス表示制御装置。
  15. 【請求項15】前記水平方向の解像度に相当する数に
    は、前記情報処理装置の水平帰線期間のドット数を含む
    ことを特徴とする請求項14記載のマトリクス表示制御
    装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000065565A1 (en) * 1999-04-23 2000-11-02 Opti, Inc. High resolution display controller with reduced working frequency requirement for the display data handling circuitry
USRE40201E1 (en) 1996-04-17 2008-04-01 Samsung Electronics Co., Ltd. Video signal converting apparatus and display device having the same

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