JPH0713522A - マトリクス表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 水平同期信号と垂直同期信号を含んだ高速な
ＲＧＢアナログ表示信号を入力し、液晶表示装置などの
マトリクス表示装置に表示を行うマトリクス表示制御装
置を安価に提供する。 【構成】 アナログ表示信号を出力する情報処理装置と
ともに使用するマトリクス表示装置において、前記アナ
ログ表示信号に対応した水平同期信号に基づいて、前記
アナログ表示信号１ドットに周波数、位相ともに同期し
たクロックを発生するクロック発生手段１０と、該クロ
ックを基にして前記アナログ表示信号の複数ドット分を
並列化した後、該並列化したアナログ表示信号をデジタ
ル信号に変換するアナログデジタル変換手段４，５，６
と、該変換により得られたデジタル信号に基づいて前記
マトリクス表示装置の表示制御を行う制御手段９とを備
えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ（パソコン）、ワークステーション、ワードプロセッ
サ（ワープロ）等のアナログ表示信号をマトリクス表示
装置に表示可能とするマトリクス表示制御装置に関す
る。

【０００２】

【従来の技術】パソコン、ワークステーション、ワープ
ロ等ではアプリケーションに合わせた装置および回路基
板を接続可能な機種として、拡張スロットを豊富に持つ
デスクトップタイプの機種がある。デスクトップタイプ
の機種の表示装置はＣＲＴ（陰極線管）表示装置が一般
的であり、したがってデスクトップタイプの機種が出力
する表示信号はＣＲＴ表示装置に必要な水平同期信号、
垂直同期信号と、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色
の輝度を電圧レベルで表わしたアナログ表示信号だけで
ある。

【０００３】前記デスクトップタイプの機種が出力する
ＣＲＴ用の表示信号を用いてマトリクス表示装置に表示
を行わせる装置としては、特開平２−２４５７９３号に
開示の方式がある。この方式は、デスクトップタイプの
機種が出力するアナログ表示信号をアナログデジタル変
換回路（以下、Ａ／Ｄ変換回路と略記）によってデジタ
ル化し、１ドットの周期に同期したラッチ信号によって
保持し、マトリクス表示装置に表示をさせるものであ
る。

【０００４】しかし、表示装置の高解像度化、フレーム
周波数を速くすることによる高品質化から、１ドット当
たりの周波数が高くなってきており、この従来技術で
は、パソコン表示の主流である６４０ドット×４８０ラ
イン表示でも３０ＭＨｚ／ドット、ワークステーション
表示に至っては６０ＭＨｚ／ドット程度の高速なアナロ
グ／デジタル変換回路が必要となっている。

【０００５】

【発明が解決しようとする課題】上記従来技術は、高速
なアナログ／デジタル変換回路を必要とするため、高価
格となってしまい、コストの点で問題があった。

【０００６】さらに、ＣＲＴでは一つのＣＲＴで複数の
表示解像度を表示可能であることが一般的であるのに対
し（この機能をマルチスキャン機能という）、前記従来
技術ではこの点に考慮されていなかった。

【０００７】そこで、本発明の目的は、低速なアナログ
／デジタル変換回路を用い、アナログ表示信号を表示可
能な低価格マトリクス表示制御装置を提供することにあ
る。

【０００８】さらに本発明の目的は、マルチスキャン機
能を実現可能なマトリクス表示制御装置を提供すること
にある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるマトリクス表示装置は、アナログ表示
信号を出力する情報処理装置とともに使用するマトリク
ス表示装置において、前記アナログ表示信号に対応した
水平同期信号に基づいて、前記アナログ表示信号１ドッ
トに周波数、位相ともに同期したクロックを発生するク
ロック発生手段と、該クロックを基にして前記アナログ
表示信号の複数ドット分を並列化した後、該並列化した
アナログ表示信号をデジタル信号に変換するアナログデ
ジタル変換手段と、該変換により得られたデジタル信号
に基づいて前記マトリクス表示装置の表示制御を行う制
御手段とを備えたものである。

【００１０】さらに本発明の他のマトリクス表示装置
は、アナログ表示信号を出力する情報処理装置とともに
使用するマトリクス表示装置において、前記アナログ表
示信号に対応した水平同期信号に基づいて、１水平期間
内に前記マトリクス表示装置の水平方向の解像度分に相
当するクロックを発生するクロック発生手段と、該クロ
ックを基にして、前記アナログ表示信号を並列化した
後、該並列化したアナログ表示信号をデジタル信号に変
換するアナログデジタル変換手段と、該変換により得ら
れたデジタル信号に基づいて、前記情報処理装置と水平
解像度の異なるアナログ表示信号を表示するよう前記マ
トリクス表示装置の表示制御を行う制御手段とを備えた
ものである。

【００１１】

【作用】本発明マトリクス表示装置は、アナログ表示信
号をＡ／Ｄ変換部でｎドットに並列化するので、アナロ
グデジタル変換回路はアナログ表示信号の１／ｎの周波
数の変換速度となり、低速で安価なＡ／Ｄ変換回路を用
いて実現することができる。

【００１２】また、アナログ表示信号の１水平期間にマ
トリクス表示装置の水平方向の解像度分のデータをデジ
タル変換して表示するので、マトリクス表示装置の水平
方向の解像度を最大として、任意の表示解像度を有する
アナログ表示信号を一つのマトリクス表示装置に表示可
能である。

【００１３】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。本実施例では、マトリクス表示装置として液晶表示
装置を用いて説明する。

【００１４】図１は本発明の一実施例のブロック図であ
る。同図において、１は赤色アナログ表示信号、２は緑
色アナログ表示信号、３は青色アナログ表示信号、４、
５、６は本発明で特徴的なＡ／Ｄ変換部、７は水平同期
信号、８は垂直同期信号、９は液晶コントローラ部、１
０はクロック発生部、１１、１２はデータドライバ、１
３は走査ドライバ、１４は液晶電源回路部、１５は液晶
パネルである。データドライバ１１、１２と、走査ドラ
イバ１３、液晶電源回路１４、液晶パネル１５を合わせ
てＬＣＤ１６と称する。また、本実施例では、クロック
発生部１０は、水平同期信号７に従って、アナログ表示
信号１ドットに周波数、位相ともに同期したドットクロ
ック（後述する図２の３６）を生成するものとする。

【００１５】図１の各部の動作を説明する。赤色、緑
色、青色アナログ表示信号１、２、３と、水平および垂
直同期信号７、８は、ＣＲＴ表示装置で必要な入力信号
と同じものである。クロック発生部１０は、水平同期信
号７を受けて、ドットクロックを、Ａ／Ｄ変換部４、
５、６および液晶コントローラ部９へ出力する。Ａ／Ｄ
変換部４、５、６は、それぞれ赤色アナログ表示信号
１、緑色アナログ表示信号２、青色アナログ表示信号３
を受けて、各々のアナログ表示信号をｎドットに並列化
して、ｎドット同時にアナログ／デジタル変換を行い、
液晶コントローラ部９へ出力する。液晶コントローラ部
９は、デジタル化された表示データをデータドライバ１
１、１２のデータ形式、および速度に対応して変換し
て、この変換された表示データをデータドライバ１１、
１２へ出力するとともに、走査ドライバ１３、液晶電源
回路１４へ制御信号を出力する。液晶電源回路部１４は
液晶に印加する階調電圧や液晶パネル１５の基準電圧を
生成する。液晶ドライバ１１、１２と、走査ドライバ１
３、液晶電源回路部１４によって、液晶パネル１５の表
示を行なう。

【００１６】このように、高速なアナログ表示信号をＡ
／Ｄ変換部４、５、６でそれぞれｎドットに並列化する
ことにより、安価で、低速なＡ／Ｄ変換回路を用いて、
アナログ表示信号をデジタル量に変換することができ
る。

【００１７】次に、本発明で特徴的なＡ／Ｄ変換部４、
５、６について、図２、図３を用いて説明する。図２、
図３で図１と同じものには同一番号を付した。また、赤
色アナログ表示信号１、緑色アナログ表示信号２、青色
アナログ表示信号３に対応したＡ／Ｄ変換部４、５、６
は同じ動作をするので、以降の説明では赤色アナログ表
示信号１を代表としてアナログ表示信号と称し、これに
ついて説明するものとする。さらに本実施例では、アナ
ログ表示信号を４ドットに並列化するものとする。

【００１８】図２はＡ／Ｄ変換部４のブロック図であ
る。１７、１８、１９、２０はアナログ表示信号保持回
路、２１、２２、２３、２４は増幅回路、２５、２６、
２７、２８はＡ／Ｄ変換回路、２９は同期化回路、３０
はフェーズロックループ（ＰＬＬ）回路、３１はタイミ
ング調整回路、３２、３３、３４、３５はサンプルクロ
ック、３６はドットクロック、３７、３８、３９、４０
はサンプルデータ、４１、４２、４３、４４は変換クロ
ック、４５、４６、４７、４８は変換データ、４９はラ
ッチクロックである。

【００１９】ＰＬＬ回路３０は水平同期信号７からアナ
ログ表示信号１の１ドットに周波数、位相ともに同期し
たドットクロック３６を生成し、タイミング調整回路３
１へ出力する。タイミング調整回路３１は、ドットクロ
ック３６を基にして、図３に示すようなサンプルクロッ
ク３２、３３、３４、３５と、変換クロック４１、４
２、４３、４４、およびラッチクロック４９を生成す
る。タイミング調整回路３１は、サンプルクロック３２
をアナログ表示信号保持回路１７へ出力し、その他それ
ぞれサンプルクロック３３をアナログ表示信号保持回路
１８へ、サンプルクロック３４をアナログ表示信号保持
回路１９へ、サンプルクロック３５をアナログ表示信号
保持回路２０へ出力する。アナログ表示信号保持回路１
７は、サンプルクロック３２の”Ｈｉｇｈ”期間にアナ
ログ表示信号１をサンプルホールドし、アナログ表示信
号保持回路１８はサンプルクロック３３の”Ｈｉｇｈ”
期間に、アナログ表示信号保持回路１９はサンプルクロ
ック３４の”Ｈｉｇｈ”期間に、アナログ表示信号保持
回路２０はサンプルクロック３５の”Ｈｉｇｈ”期間に
それぞれアナログ表示信号１をサンプルホールドする。
このようにして、それぞれのアナログ表示信号保持回路
１７、１８、１９、２０は４ドットの期間サンプルした
データを保持することになる。アナログ表示信号保持回
路１７、１８、１９、２０の出力は、増幅回路２１、２
２、２３、２４に出力される。増幅回路２１、２２、２
３、２４は、次段のＡ／Ｄ変換回路２５、２６、２７、
２８に合った信号レベルにレベルシフトおよび増幅した
サンプルデータ３７、３８、３９、４０をＡ／Ｄ変換回
路２５、２６、２７、２８へ出力する。Ａ／Ｄ変換回路
２５は、変換クロック４１のタイミングパルスで、アナ
ログ信号であるサンプルデータ３７をデジタルデータに
変換し、変換データ４５を出力する。同様にＡ／Ｄ変換
回路２６、２７、２８も、変換クロック４２、４３、４
４に同期して入力したサンプルデータ３８、３９、４０
をデジタルデータに変換し、変換データ４６、４７、４
８を出力する。

【００２０】図３に、図２の各部の信号のタイミングを
示す。本実施例では、図３に示すように変換クロック４
１と変換クロック４２を同じタイミング信号とし、変換
クロック４３と変換クロック４４を同じタイミング信号
とした。したがって変換データ４５と変換データ４６も
図３に示すように同一タイミングでの変化となり、変換
データ４７と変換データ４８も同一タイミングでの変化
となる。変換クロック４４の次のドットクロック３６の
タイミングでラッチクロック４９のパルスが出力され、
同期化回路２９は変換データ４５、４６、４７、４８を
ラッチし、同期化して液晶コントローラ９へ出力する。
液晶コントローラ９は、図１で説明したようにＬＣＤ１
６が必要とするタイミングで、デジタル化された表示デ
ータと制御信号とを出力し、ＬＣＤ１６に表示を行う。
図２に示した各回路は、前記説明した動作を繰り返す。
それぞれのアナログ表示信号保持回路１７、１８、１
９、２０が次にアナログ表示データをサンプルホールド
するのは、図３に示すように、それぞれ前回サンプルホ
ールドしたドットクロック３６の４ドットクロック後で
ある。

【００２１】本実施例では、アナログ表示信号保持回
路、増幅回路、Ａ／Ｄ変換回路を一つのアナログ色信号
に対してそれぞれ４個持つことで４つに並列化し、これ
によって一つのＡ／Ｄ変換回路のアナログ入力の速度を
ドットクロック３６の速度の１／４の速度に低減するこ
とができ、安価で、低速なＡ／Ｄ変換回路を使用するこ
とを可能としている。

【００２２】次に、図４を用いて、アナログ表示信号保
持回路１７、１８、１９、２０と、増幅回路２１、２
２、２３、２４の具体的な回路例について説明する。ア
ナログ表示信号保持回路１７、１８、１９、２０の回路
構成は同一であるので、アナログ表示信号保持回路１７
を代表として説明する。また増幅回路２１、２２、２
３、２４の回路構成も同一であり、増幅回路２１を代表
として説明する。

【００２３】図４において、図１、図２と同じものには
同一番号を付した。５０はスイッチ回路、５１は蓄積容
量である。サンプルクロック３２が”Ｈｉｇｈ”になる
ことによってスイッチ回路５０が低インピーダンス状態
（すなわちｏｎ状態）となり、入力信号であるアナログ
表示信号を蓄積容量５１に保持する。増幅回路２１は２
段のバイポーラトランジスタで構成した増幅回路で、最
終段はＡ／Ｄ変換回路２５の入力容量に対し、電荷を高
速に出し入れできるようにＮＰＮとＰＮＰトランジスタ
で構成している。増幅回路２１は、蓄積容量５１に保持
された電圧値を常に増幅し、次段のＡ／Ｄ変換回路２５
にサンプルデータ３７を出力する。

【００２４】図５はＡ／Ｄ変換回路２１の具体例であ
る。図５ではＡ／Ｄ変換回路２１として、日立製８ビッ
トフラッシュタイプＡ／Ｄ変換回路ＨＡ１９２０９を用
いた例を示している。図２と同じものには同一番号を付
した。５２は基準電圧ハイレベル生成回路、５３は基準
電圧ローレベル生成回路、５４はＨＡ１９２０９であ
る。基準電圧ハイレベル生成回路５２、基準電圧ローレ
ベル生成回路５３ともに抵抗５５、５８と、オペレーシ
ョナルアンプ５６、５９と、トランジスタ５７、６０で
構成している。基準電圧ハイレベル生成回路５２、基準
電圧ローレベル生成回路５３の動作は、オペレーショナ
ルアンプ５６、５９の帰還回路によって、抵抗５５、５
８で決められた電圧値が基準電圧ハイレベルおよび基準
電圧ローレベルとしてＡ／Ｄ変換回路５４に加えられ
る。Ａ／Ｄ変換回路５４は、本実施例ではその分解能は
８ビットである。したがってＡ／Ｄ変換回路５４は、基
準電圧ハイレベルと基準電圧ローレベルの間を２５６分
割し、入力したサンプルデータ３７が２５６分割した電
圧のどの範囲にあるかを調べ、その範囲に対応したデジ
タルデータを生成し、それを変換データ４６として同期
化回路２９へ出力する。

【００２５】同期化回路２９は、図３のタイミングチャ
ートで示したように、位相の異なる変換データ４５、４
６と変換データ４７、４８とをラッチクロック４９で同
期化し、液晶コントローラ部９へ出力するものであり、
汎用ＴＴＬである８ビットラッチ回路７４３７４を用い
ることで容易に実現できる。変換データ４５、４６、４
７、４８の下位ビットにはノイズやＡ／Ｄ変換回路２
５、２６、２７、２８の周波数特性による変換誤差を含
んでいるので、同期化回路２９で上位数ビットのみをラ
ッチして液晶コントローラ部９へ出力するようにしても
よい。

【００２６】次にＰＬＬ回路３０の具体的な構成例を図
６、図７、図８を用いて説明する。

【００２７】図６はＰＬＬ回路３０の具体的な実施例で
ある。６１は位相比較器、６２はループフィルタ、６３
はオペレーショナルアンプ、６４は電圧制御発振器(Vol
tageControlled Oscillator)、６５は位相補正部、６６
は分周器、６７は位相比較パルス、６８はＶＣＯ制御電
圧、６９は分周器出力である。このＰＬＬ回路３０は、
ループフィルタ６２の電荷の漏れを防止するためのオペ
レーショナルアンプ６３が付いていることと位相補正部
６５が付いていることを除けば、一般的なＰＬＬ回路と
同じである。

【００２８】図７は、水平同期信号７と、位相比較器６
１の出力である位相比較パルス６７と、オペレーショナ
ルアンプ６３の出力であるＶＣＯ制御電圧６８と、分周
器６６の出力信号６９の関係を示している。本実施例で
は、水平同期信号７からドットクロック３６を再生する
ものとして、図６、図７により、ＰＬＬ回路３０の動作
を説明する。分周器６６の分周比Ｎは、式（１）で決定
される。

【００２９】 Ｎ＝（ドットクロック３６の周波数）／（水平同期信号７の周波数） （１） したがって、電圧制御発振器６４がドットクロック３６
の周波数を出力していれば、水平同期信号７と分周器出
力６９とは同じ周波数となる。位相比較器６１は、水平
同期信号７と、電圧制御発振器６４の出力周波数を１／
Ｎする分周器６６の分周器出力６９とを入力する。図７
に示すように、位相比較器６１は、入力する２つの信号
の立ち上がりエッジを比較して、水平同期信号７の立ち
上がりが速ければプラス方向の位相比較パルス６７をル
ープフィルタ６２へ出力し、分周器６６の出力信号６９
の立ち上がりエッジで位相比較器６１の出力をハイイン
ピーダンスとする。逆に分周器出力６９の立ち上がりエ
ッジが速ければマイナス方向の位相比較パルス６７をル
ープフィルタ６２へ出力し、水平同期信号７の立ち上が
りエッジで位相比較器６１の出力をハイインピーダンス
にする。ループフィルタ６２は、プラス方向の位相比較
パルス６７で電荷を蓄積して出力電圧値を次第に高く
し、逆にマイナス方向の位相比較パルス６７ではループ
フィルタ６２から電荷を抜いて出力電圧値を低くする。
ループフィルタ６２の出力は１倍の増幅度のオペレーシ
ョナルアンプ６３へ入力され、図７に示すようにＶＣＯ
制御電圧６８となって、電圧制御発振器６４へ入力され
る。電圧制御発振器６４は、入力した電圧値によって出
力の周波数を変化する回路であり、一般的にその入力電
圧と出力周波数の関係は図８のようになっている。した
がってループフィルタ６２の出力電圧によって電圧制御
発振器６４の出力周波数をコントロールできる。すなわ
ち、水平同期信号７に比べ分周器出力６９のパルスが遅
い場合、プラス方向の位相比較パルス６７によってルー
プフィルタ６２の出力電圧が高くなり、電圧制御発振器
６４の入力も同じく高くなるので、電圧制御発振器６４
の出力周波数は速くなって、水平同期信号７との位相差
をなくすように働く。逆に、水平同期信号７に比べ分周
器出力６９のパルスが速い場合、マイナス方向の位相比
較パルス６７によってループフィルタ６２の出力電圧が
低くなり、電圧制御発振器６４の入力も同じく低くなる
ので、電圧制御発振器６４の出力周波数は遅くなって、
水平同期信号７との位相差をなくすように働く。

【００３０】以上説明したように、ＰＬＬ回路３０は水
平同期信号７に位相の合った、水平同期信号７のＮ倍の
周波数であるドットクロック３６を再生することができ
る。位相補正部６５は、水平同期信号７とアナログ表示
信号１との潜在的な位相のずれから発生する再生したド
ットクロック３６とアナログ表示信号１との位相を微調
整するためのもので、１段以上の非反転回路（または反
転回路）の接続で実現できる。このような回路として
は、ＴＴＬ信号であれば、例えば汎用ＴＴＬである７４
０４を用い、７４０４の伝播遅延時間を利用することが
できる。

【００３１】図９にはループフィルタ６２の具体例とオ
ペレーショナルアンプ６３を示している。図６と同じも
のには同一番号を付した。本実施例では、ループフィル
タ６２としてラグリードフィルタを用いている。さらに
水平同期信号７からドットクロックを再生する場合、分
周比Ｎはパソコンで６４０以上、ワークステーションで
用いられる高解像度のものでは１２８０にもなるので、
位相比較器６１での比較周期が長くなってしまう。ルー
プフィルタ６２の電荷の漏れによる電圧変動は再生する
ドットクロック３６の周波数変動になるので、極力抑え
る必要がある。そこでラグリードフィルタの蓄積電荷の
漏れ防止をするために、オペレーショナルアンプ６３と
しては入力インピーダンスの高いＭＯＳトランジスタを
入力段に採用しているオペレーショナルアンプ日立製Ｈ
Ａ１７０８２を用いた。これによって、再生したドット
クロック３６の変動を１ｎｓ以下に抑えることが可能で
ある。

【００３２】次に液晶コントローラ部９の具体例を図１
０を用いて説明する。図１０は液晶コントローラ部９の
１つの具体例である。図１と同じものには同一番号を付
した。７０は書き込み制御部、７１は読み出し制御部、
７２は赤色並列データ、７３は緑色並列データ、７４は
青色並列データ、７５は赤色メモリ、７６は緑色メモ
リ、７７は青色メモリ、７８は液晶制御信号発生部、７
９は液晶制御信号、８０は液晶表示データ、８１は書き
込み制御信号、８２は読み出し制御信号、８３は読み出
し発振器、８４は読み出しクロック、８５は先頭指示信
号、８６は読み出し位置記憶回路である。液晶コントロ
ーラ部９の主たる働きは、ＬＣＤ１６に必要な制御信号
を発生することと、表示データをＬＣＤ１６に適した表
示データ速度に変換することである。

【００３３】赤色メモリ７５、緑色メモリ７６、青色メ
モリ７７の構成を説明する。赤色メモリ７５、緑色メモ
リ７６、青色メモリ７７の各メモリは、Ａ／Ｄ変換した
データを入力する速度を、ＬＣＤ１６に出力するのに適
した速度に変換するいわゆる周波数変換を行うためのも
のである。一例として、フレーム周波数７０Ｈｚ、水平
方向６４０ドット、垂直方向４８０ライン、４０９６色
（赤、青、緑それぞれ４ビット情報）、帰線期間なしの
入力アナログ表示信号に対し、フレーム周波数６０Ｈ
ｚ、水平方向６４０ドット、垂直方向４８０ライン、４
０９６色（赤、青、緑それぞれ４ビットの情報）、帰線
期間なしを表示可能なＬＣＤ１６を用いる場合について
説明する。赤色メモリ７５、緑色メモリ７６、青色メモ
リ７７の各々は、１フレーム分（６４０×４８０×４ビ
ット）のメモリを有し、読出しと書き込みを独立で行え
るデュアルポートメモリを用いる。これによって、入力
はフレーム周波数７０Ｈｚで赤色メモリ７５、緑色メモ
リ７６、青色メモリ７７へ書き込みを行い、ＬＣＤ１６
への出力はフレーム周波数６０Ｈｚで、それぞれ独立で
行う。入力の速度と出力の速度の違いから、赤色メモリ
７５、緑色メモリ７６、青色メモリ７７のフレームメモ
リには、前後２フレーム分のデータが混在し、ＬＣＤ１
６へ出力されることになる。しかし、人間の目の反応速
度は２００ｍｓ程度と遅いことから、２フレーム分の表
示データがＬＣＤ１６上に混在して表示されていても、
人間の目には認識できず、違和感は発生しない。また、
本実施例では、帰線期間がない場合について述べたが、
帰線期間が存在する場合でも同様であり、帰線期間を含
めたフレームメモリを赤色メモリ７５、緑色メモリ７
６、青色メモリ７７に用いればよい。

【００３４】図１０を用いて動作を説明する。前述のよ
うに本実施例では、書き込みと読み出しを非同期に行う
ことができるデュアルポートのメモリを用いた例につい
て説明する。垂直同期信号８によって書き込み制御部７
０は赤色メモリ７５、緑色メモリ７６、青色メモリ７７
の書き込み先頭アドレスを設定する。そしてラッチクロ
ック４９を基にして書き込み制御信号８１を生成し、同
期化回路２９が出力するラッチクロック４９にて同期化
された赤色並列データ７２、緑色並列データ７３、青色
並列データ７４を、それぞれ赤色メモリ７５、緑色メモ
リ７６、青色メモリ７７へ順次書き込む。読み出し発振
器８３は、ＬＣＤ１６が必要とする速度で表示データの
読み出しや液晶制御信号を生成するために基準となる読
み出しクロック８４を生成する。液晶制御信号発生部７
８は、読み出しクロック８４を受けて、ＬＣＤ１６に必
要な液晶制御信号７９を生成する。読み出し位置記憶回
路８６は、水平同期信号７から、実際に表示すべきデー
タが出力されるまでの水平帰線期間中に、赤色メモリ７
５、緑色メモリ７６、青色メモリ７７に書き込まれるデ
ータ数をあらかじめ記憶している。読み出し制御部７１
は、液晶制御信号発生部７８が出力する制御信号の中か
らＬＣＤ１６の先頭表示データ読み出しを示す先頭指示
信号８５を受けて、読み出し位置記憶回路８６が保持し
ている値分だけ、赤色メモリ７４、緑色メモリ７５、青
色メモリ７６の読み出しアドレスを進め、先頭アドレス
を設定する。そして読み出し発振器８３が発生する読み
出しクロック８４にしたがって、順次読み出しを行う。
読み出し位置記憶回路８６としては、レジスタ、もしく
は記憶手段によってあらかじめ設定する形式でも、ある
いはボリュームとエンコーダの構成でユーザが設定する
形式でもよい。このように、赤色メモリ７５、緑色メモ
リ７６、青色メモリ７７にデュアルポートのメモリを用
いることにより、アナログ表示信号をデジタル変換した
表示データの書き込みとＬＣＤ１６への読み出しとを独
立して行い、表示データの速度変換を実現している。

【００３５】図１から図１０を用いて説明したように、
本発明の実施例により、１ドット当りの周波数が高いア
ナログ表示信号や水平および垂直同期信号を入力して
も、アナログ表示信号を並列化することにより、変換速
度が低速かつ安価なＡ／Ｄ変換回路を用いてマトリクス
表示装置に表示可能である。

【００３６】次に、本発明の第２の実施例を図１１に示
す。図１１は本実施例のブロック図である。図２と同じ
ものには同一番号を付した。９０は増幅回路である。図
２と違う点は、図２において、アナログ表示信号保持回
路１７、１８、１９、２０それぞれに対して接続してい
た増幅回路２１、２２、２３、２４を一つにした増幅回
路９０を、アナログ表示信号保持回路１７、１８、１
９、２０の前段に配置したことである。図１１の実施例
の動作は増幅回路９０以外は図２で説明したものと同じ
である。入力したアナログ表示信号１は、高速であるた
め高帯域な増幅回路９０でＡ／Ｄ変換回路２５、２６、
２７、２８に必要な電圧値にレベルシフト、および増幅
される。アナログ表示信号保持回路１７、１８、１９、
２０は前記レベルシフトおよび増幅された信号をサンプ
ルホールドして保持し、並列化する。Ａ／Ｄ変換回路２
５、２６、２７、２８は、変換クロック４１、４２、４
３、４４によってアナログ表示信号保持回路１７、１
８、１９、２０が出力するアナログ量をデジタル量に変
換し、同期化回路２９へ出力する。同期化回路２９は、
Ａ／Ｄ変換回路２５、２６、２７、２８が出力したデジ
タル量をラッチクロック４９にて同期化し、液晶コント
ローラ部９に出力し、液晶コントローラ部９にてＬＣＤ
１６に表示を行う。図２において、増幅回路２１、２
２、２３、２４はアナログ表示信号保持回路１７、１
８、１９、２０によって並列化し、低速となった後であ
るから、部品点数は増加するものの高帯域な増幅回路を
必要としない利点があった。一方、図１１の実施例で
は、高帯域な増幅回路を必要とするものの部品点数を少
なくできる利点がある。

【００３７】次に、マトリクス表示装置においてマルチ
スキャン機能を実現する実施例を他の図を用いて説明す
る。以降の説明ではマトリクス表示装置の横方向、つま
り水平方向のマルチスキャン機能について説明する。こ
こでＬＣＤ１６の水平方向の解像度はワークステーショ
ンで用いられる１１２０ドットであるとし、表示すべき
アナログ表示信号の水平方向の解像度は、パソコンで主
流である６４０ドットであるとして説明する。また、説
明を明瞭にするため、水平の帰線期間はない場合を例に
して説明する。

【００３８】図１２は、図１の実施例においてマルチス
キャン機能を実現した場合のタイミングチャートを示し
ている。前記説明してきた実施例において、ＰＬＬ回路
３０が１水平期間にＬＣＤ１６の水平解像度である１１
２０ドット分のドットクロック３６を発生し、入力され
た水平６４０ドットのアナログ表示信号１を１１２０ド
ット分の表示データに変換するので、マルチスキャン機
能を容易に実現してＬＣＤ１６に表示することが可能で
ある。

【００３９】マルチスキャン機能を実現するもう一つの
実施例を図１３、１４を用いて説明する。図１３は水平
方向のマルチスキャン機能を実現するもう１つの実施例
のブロック図である。９１は本発明で特徴的な波形平滑
回路である。他の構成は図２の実施例と同じである。

【００４０】図１４に図１３の各信号のタイミングチャ
ートを示す。本実施例の動作を図１３、図１４で説明す
る。ＰＬＬ回路３０は、パソコン表示の水平同期信号７
を受けて、水平同期信号７の１１２０倍の周波数である
ドットクロック３６を発生する。すなわち、パソコンの
水平解像度６４０ドットの期間を１１２０ドット分に分
けてデータサンプリングすることになる。アナログ表示
信号保持回路１７、１８、１９、２０、増幅回路２１、
２２、２３、２４、Ａ／Ｄ変換回路２５、２６、２７、
２８の動作は図２、図３で説明しとおりである。本実施
例で特徴的なのは、波形平滑回路９１である。先の実施
例では詳述しなかったが、アナログ表示信号１は、輝度
レベルを電圧値として表わしており、したがって図１４
に示すように多値の電圧値で構成された階段波形とな
る。１水平期間に６４０ドット分の表示情報を１１２０
ドット分サンプリングすると、アンプリングのクロック
には多少のジッタが伴うことによりアナログ表示信号１
のエッジ近傍の変換データがライン毎に異なるおそれが
あり、縦線（例えば縦ケイ線）の表示で問題が生じる
（例えば、ラインごとに輝度変化が生じる）。波形平滑
回路９１はアナログ表示信号１のエッジ部分をなめらか
な変化にすることで、ラインごとの輝度変化を緩和す
る。波形平滑回路９１以降の回路動作は、図２、図３を
用いて説明した通りであり、ここでは説明を省略する。

【００４１】図１５は、前記図１１の実施例に対して、
波形平滑回路９１を付加した例である。図１１、図１３
と同じものには同一番号を付した。波形平滑回路９１の
動作は図１３で説明したものと同じであり、そのほかの
回路部分の動作は図１１で説明した通りであるので、こ
こでは説明を省略する。

【００４２】図１６も、波形平滑回路９１を用いたマル
チスキャン機能を実現するもう１つの実施例のブロック
図である。構成回路は図増幅回と９０と波形平滑回路９
１の位置が逆転した以外、図１５と同じである。

【００４３】図１７には波形平滑回路９１の具体例を示
した。波形平滑回路９１はコンデンサと抵抗で構成した
フィルタ回路で容易に実現可能である。

【００４４】次に水平帰線期間を考慮した場合について
説明する。図１８は水平帰線期間のタイミングチャート
を示している。７は水平同期信号、１００、１０１は水
平帰線期間、１０２は表示期間、１０３は１水平期間で
ある。本実施例で表示すべき６４０ドットのアナログ表
示信号は表示期間１０２の期間の信号である。マルチス
キャン機能を実現するには、この表示期間１０２の間で
ＬＣＤ１６の水平解像度である１１２０ドットのデータ
を得る。したがって１水平期間１０３のドット数は、１
１２０ドットに、水平帰線期間１００、１０１に相当す
るドット数を加算したドット数とする必要がある。これ
は、ＰＬＬ回路３０が水平同期信号の（１１２０＋水平
帰線期間１００、１０１に相当するドット数）倍のドッ
トクロック３６を発生するようにして、図１２から図１
７まで説明してきた本発明の実施例を適用することで実
現できる。

【００４５】そこで図１９は、前記動作を司る水平帰線
期間を考慮した場合のＰＬＬ回路３０に含まれる分周器
６６の具体例を示している。図６と同じものには同一番
号を付した。ＰＬＬ回路３０において、水平同期信号７
の何倍の周波数のドットクロック３６を出力するかは、
この分周器６６が決定している。１０４はボリューム、
１０５はエンコーダ回路、１０６は水平解像度記憶回
路、１０７は加算回路、１０８は分周回路、１０９は表
示ドット数、１１０は帰線期間ドット数である。本実施
例で水平解像度記憶回路１０６は“１１２０”を記憶し
ており、したがって表示ドット数１０９は１１２０であ
る。ボリューム１０４は帰線期間ドット数を設定するも
ので、ユーザが設定する。ボリューム１０４の値をエン
コーダ回路１０５はデジタル量に変換して帰線期間ドッ
ト数１１０を加算回路１０７へ出力する。加算回路１０
７は、帰線期間ドット数１１０と表示ドット数１０９を
加算してその結果を分周回路１０８へ出力する。分周回
路１０８は加算回路１０７の出力値にしたがってドット
クロック３６（実際にはＶＣＯ出力）を分周し、分周器
出力６９を位相比較器６１へ出力する。その他のＰＬＬ
回路３０の動作は、図６を用いて説明したものと同じで
ある。

【００４６】以上説明したように、図１９に示した分周
器６６をＰＬＬ回路３０に用いることにより、水平帰線
期間１００、１０１があっても６４０ドットの水平解像
度を持つアナログ表示信号を１１２０ドット分デジタル
表示データに変換することができ、マルチスキャン機能
を実現できる。液晶コントローラ部２９における読み出
し開始位置の制御については、図１０を用いて説明した
とおりであり、ここでは説明を省略する。また図１９で
は、水平帰線期間に相当するドット数をボリュームにて
設定することで説明したが、これに限定するものではな
く、複数種類の水平帰線期間に相当するドット数のデー
タを記憶する手段を設け、選択して使用する方式でもよ
い。

【００４７】これまで説明してきた本発明の実施例で
は、マトリクス表示装置として液晶パネルを用いて説明
したが、本発明で液晶コントロール部９に当たる部分を
それぞれのマトリクス表示装置のコントロール部と置き
換えることによって、各マトリクス表示装置に対応でき
る。

【００４８】また本発明の説明で、アナログ表示信号
と、水平、垂直同期信号を分離した信号を入力すること
で説明してきたが、アナログ表示信号に同期信号を重畳
した表示信号であっても、アナログ表示信号から同期信
号を分離する回路を図１のブロック図の前に付加するこ
とで、本発明を使用できる。

【００４９】また前記実施例では、４ドットを並列化す
ることとして説明してきたが、安価なＡ／Ｄ変換回路を
使用できるようにすることが目的であり、４ドットの並
列化に限定するものではない。

【００５０】さらに、本発明はデスクトップ型のパーソ
ナルコンピュータやワークステーションのみならず、マ
トリクス表示装置が一体となったノート型やラップトッ
プ型のものにも適用可能である。

【００５１】

【発明の効果】以上説明したように本発明によれば、ア
ナログ表示信号をｎドットに並列化することで、Ａ／Ｄ
変換回路への入力信号を元のアナログ表示信号の周波数
の１／Ｎの周波数にすることができるので、安価な低速
Ａ／Ｄ変換回路を使用することができ、システムの低コ
スト化に効果がある。

【００５２】またコンデンサと抵抗程度の極わずかな回
路の付加で水平方向のマルチスキャン機能を実現するこ
とができ、安価に高機能かできる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図

【図２】図１のＡ／Ｄ変換部のブロック図

【図３】実施例のタイミングチャート

【図４】図２のアナログ表示信号保持回路と増幅回路の
具体例を示す回路図

【図５】図２のＡ／Ｄ変換回路の具体例を示す回路図

【図６】図２のＰＬＬ回路の具体例を示す回路図

【図７】図６のＬＰＦとＶＣＯ制御電圧の説明図

【図８】図６の電圧制御形発振器の入出力特性を示すグ
ラフ

【図９】図６のループフィルタの具体例を示す回路図

【図１０】図１の液晶コントローラ部の具体例を示すブ
ロック図

【図１１】本発明の他の実施例のブロック図

【図１２】マルチスキャン機能のタイミングチャート

【図１３】マルチスキャン機能の実施例のブロック図

【図１４】波形平滑回路を用いたタイミングチャート

【図１５】波形平滑回路を用いたもう一つの実施例のブ
ロック図

【図１６】波形平滑回路を用いたもう一つの実施例のブ
ロック図

【図１７】波形平滑回路の具体例を示す回路図

【図１８】水平帰線期間のタイミングチャート

【図１９】水平帰線期間を考慮した場合の分周器の具体
例を示すブロック図

【符号の説明】

１：赤色アナログ表示信号、２：緑色アナログ表示信
号、３：青色アナログ表示信号、４、５、６：Ａ／Ｄ変
換部、７：水平同期信号、８：垂直同期信号、９：液晶
コントローラ部、１０：クロック発生部、１１、１２：
データドライバ、１３：走査ドライバ、１４：液晶電源
回路部、１５：液晶パネル、１６：ＬＣＤ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 哲也 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 古橋 勉 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 笠井 成彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 内田 靖人 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内

Claims (15)

【特許請求の範囲】
1. 【請求項１】アナログ表示信号を出力する情報処理装置
   とともに使用するマトリクス表示装置において、 前記アナログ表示信号に対応した水平同期信号に基づい
   て、前記アナログ表示信号１ドットに周波数、位相とも
   に同期したクロックを発生するクロック発生手段と、 該クロックを基にして前記アナログ表示信号の複数ドッ
   ト分を並列化した後、該並列化したアナログ表示信号を
   デジタル信号に変換するアナログデジタル変換手段と、 該変換により得られたデジタル信号に基づいて前記マト
   リクス表示装置の表示制御を行う制御手段と、 を備えたことを特徴とするマトリクス表示制御装置。
2. 【請求項２】前記アナログデジタル変換手段は、並列化
   する数をｎとするとき、前記アナログ表示信号を順次時
   系列に保持するｎ個のアナログ表示信号保持手段と、該
   保持されたアナログ表示信号をそれぞれ増幅するｎ個の
   増幅手段と、該増幅されたアナログ表示信号をそれぞれ
   デジタル信号に変換するｎ個のアナログデジタル変換回
   路と、該変換されたデジタル信号を同期化する一つの同
   期化手段により構成される請求項１記載のマトリクス表
   示制御装置。
3. 【請求項３】前記アナログデジタル変換手段は、並列化
   する数をｎとするとき、前記アナログ表示信号を増幅す
   る一つの増幅回路と、該増幅されたアナログ表示信号を
   順次時系列に保持するｎ個のアナログ表示信号保持手段
   と、該保持されたアナログ表示信号をそれぞれデジタル
   信号に変換するｎ個のアナログデジタル変換回路と、該
   変換されたデジタル信号を同期化する一つの同期化手段
   により構成される請求項１記載のマトリクス表示制御装
   置。
4. 【請求項４】前記アナログデジタル変換手段を、赤色、
   緑色、青色それぞれに対して用意し、カラー表示を行う
   請求項１、２または３記載のマトリクス表示制御装置。
5. 【請求項５】前記マトリクス表示装置が液晶表示装置で
   ある請求項１〜４のいずれかに記載のマトリクス表示制
   御装置。
6. 【請求項６】アナログ表示信号を出力する情報処理装置
   とともに使用するマトリクス表示装置において、 前記アナログ表示信号に対応した水平同期信号に基づい
   て、１水平期間内に前記マトリクス表示装置の水平方向
   の解像度分に相当するクロックを発生するクロック発生
   手段と、 該クロックを基にして、前記アナログ表示信号を並列化
   した後、該並列化したアナログ表示信号をデジタル信号
   に変換するアナログデジタル変換手段と、 該変換により得られたデジタル信号に基づいて、前記情
   報処理装置と水平解像度の異なるアナログ表示信号を表
   示するよう前記マトリクス表示装置の表示制御を行う制
   御手段と、 を備えたことを特徴とするマトリクス表示制御装置。
7. 【請求項７】前記アナログデジタル変換手段は、並列化
   する数をｎとするとき、前記アナログ表示信号を順次時
   系列に保持するｎ個のアナログ表示信号保持手段と、該
   保持されたアナログ表示信号をそれぞれ増幅するｎ個の
   増幅手段と、該増幅されたアナログ表示信号をそれぞれ
   デジタル信号に変換するｎ個のアナログデジタル変換回
   路と、該変換されたデジタル信号を同期化する一つの同
   期化手段により構成される請求項６記載のマトリクス表
   示制御装置。
8. 【請求項８】前記アナログデジタル変換手段は、並列化
   する数をｎとするとき、前記アナログ表示信号を増幅す
   る一つの増幅回路と、該増幅されたアナログ表示信号を
   順次時系列に保持するｎ個のアナログ表示信号保持手段
   と、該保持されたアナログ表示信号をそれぞれデジタル
   信号に変換するｎ個のアナログデジタル変換回路と、該
   変換されたデジタル信号を同期化する一つの同期化手段
   により構成される請求項６記載のマトリクス表示制御装
   置。
9. 【請求項９】前記アナログデジタル変換手段を、赤色、
   緑色、青色それぞれに対して用意し、カラー表示を行う
   請求項６〜８のいずれかに記載のマトリクス表示制御装
   置。
10. 【請求項１０】前記マトリクス表示装置が液晶表示装置
    である請求項６〜９のいずれかに記載のマトリクス表示
    制御装置。
11. 【請求項１１】前記アナログデジタル変換手段の前段
    に、アナログ表示信号の変化を滑らかにする波形平滑手
    段を設けたことを特徴とする請求項６〜１０のいずれか
    に記載のマトリクス表示制御装置。
12. 【請求項１２】前記アナログデジタル変換手段と前記波
    形平滑手段とを赤色、緑色、青色それぞれに対して用意
    し、カラー表示を行う請求項１１記載のマトリクス表示
    制御装置。
13. 【請求項１３】該マトリクス表示装置は液晶表示装置で
    ある請求項６〜１２のいずれかに記載のマトリクス表示
    制御装置。
14. 【請求項１４】前記クロック発生手段は、前記マトリク
    ス表示装置の水平方向の解像度に相当する数を設定する
    手段を有することを特徴とする請求項６記載のマトリク
    ス表示制御装置。
15. 【請求項１５】前記水平方向の解像度に相当する数に
    は、前記情報処理装置の水平帰線期間のドット数を含む
    ことを特徴とする請求項１４記載のマトリクス表示制御
    装置。