JPS61233779A - デジタルディスプレイ装置 - Google Patents
デジタルディスプレイ装置Info
- Publication number
- JPS61233779A JPS61233779A JP60075746A JP7574685A JPS61233779A JP S61233779 A JPS61233779 A JP S61233779A JP 60075746 A JP60075746 A JP 60075746A JP 7574685 A JP7574685 A JP 7574685A JP S61233779 A JPS61233779 A JP S61233779A
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- JP
- Japan
- Prior art keywords
- clock
- data
- parallel
- frequency
- parallel data
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- Granted
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル方式のディスプレイ装置に関し特
に制御ユニットと表示ユニットとのインタフェースに関
する。
に制御ユニットと表示ユニットとのインタフェースに関
する。
従来、この種のディスプレイ装置では、表示のためのデ
ジタル信号を作り出す制御ユニットと、そのデジタル信
号を受けてＣＲＴ上に表示するための表示ユニットとの
間のインタフェース信号の形式は、１ビツトのシリアル
ビデオデータとなっていた。
ジタル信号を作り出す制御ユニットと、そのデジタル信
号を受けてＣＲＴ上に表示するための表示ユニットとの
間のインタフェース信号の形式は、１ビツトのシリアル
ビデオデータとなっていた。
このディスプレイの高解度化およびチラッキ防止のため
のりフレッシュレイト高周波化に伴い、前述のシリアル
ビデオデータの周波数は急激に上がってくる。たとえば
、２０００ドツトＸ２０００ドツト程度のディスプレイ
装置ではその周波数が２００ＭＨｚにもなり、シリアル
ビデオデータをインタフェース信号とするには次のよう
な問題がある。すなわち、インタフェース信号が２００
ＭＨｚと極めて高周波であるので、表示ユニットと制御
ユニットとの距離を簡単に伸はすことか出来表い。また
、高周波のシリアルビデオデータを形成するために、制
御ユニットでは、一般に広く使用されてｉるＴＴＬ系ロ
ジックと異った電圧体系をもつＥＣＬ系ロジック等を用
意しなければならず、そのため電源電圧も複数用意しな
ければならない等の問題があり、制御ユニットが複雑と
なる。また、高周波のシリアルビデオデータ線をのばす
ことは、装置の輻射ノイズが大となるという問題も生ず
る。
のりフレッシュレイト高周波化に伴い、前述のシリアル
ビデオデータの周波数は急激に上がってくる。たとえば
、２０００ドツトＸ２０００ドツト程度のディスプレイ
装置ではその周波数が２００ＭＨｚにもなり、シリアル
ビデオデータをインタフェース信号とするには次のよう
な問題がある。すなわち、インタフェース信号が２００
ＭＨｚと極めて高周波であるので、表示ユニットと制御
ユニットとの距離を簡単に伸はすことか出来表い。また
、高周波のシリアルビデオデータを形成するために、制
御ユニットでは、一般に広く使用されてｉるＴＴＬ系ロ
ジックと異った電圧体系をもつＥＣＬ系ロジック等を用
意しなければならず、そのため電源電圧も複数用意しな
ければならない等の問題があり、制御ユニットが複雑と
なる。また、高周波のシリアルビデオデータ線をのばす
ことは、装置の輻射ノイズが大となるという問題も生ず
る。
本発明の目的は、このような問題を解決し、インタフェ
ースの信号を低周波を用いることにより、ＴＴＬロジッ
ク系で容易に構成でき、輻射ノイズも少くしたディジタ
ルディスプレイ装置を提供することにある。
ースの信号を低周波を用いることにより、ＴＴＬロジッ
ク系で容易に構成でき、輻射ノイズも少くしたディジタ
ルディスプレイ装置を提供することにある。
本発明のディジタルディスプレイ装置は、表示すべきｎ
ビ、ト並列なパラレルデータとこのパラレルデータをサ
ンプリングするための表示ドツト周波数の１ ／ ｎの
周波数を持つキャラクタクロックとを出力する制御ユニ
ｙトと；前記キャラクタクロックを入力して前記パラレ
ルデータをロードするためのロードクロックおよび前記
キャラクタクロックのｎ倍の周波数を持つシフトクロ、
りとを発生するクロックジェネレータと、前記ロードク
ロックで前記パラレルデータをパラレルロードし、前記
シフトクロックで前記パラレルデーｐｔパラレルからシ
リアルに変換して表示すべきシリアルデータを出力する
Ｐ／Ｓ変換回路と、前記シリアルデータを表示する表示
部とを含む表示ユニ、トとを含み構成される。
ビ、ト並列なパラレルデータとこのパラレルデータをサ
ンプリングするための表示ドツト周波数の１ ／ ｎの
周波数を持つキャラクタクロックとを出力する制御ユニ
ｙトと；前記キャラクタクロックを入力して前記パラレ
ルデータをロードするためのロードクロックおよび前記
キャラクタクロックのｎ倍の周波数を持つシフトクロ、
りとを発生するクロックジェネレータと、前記ロードク
ロックで前記パラレルデータをパラレルロードし、前記
シフトクロックで前記パラレルデーｐｔパラレルからシ
リアルに変換して表示すべきシリアルデータを出力する
Ｐ／Ｓ変換回路と、前記シリアルデータを表示する表示
部とを含む表示ユニ、トとを含み構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。最
初に全体の構成を説明すると、本実施例のシステムは、
全体が表示ユニツ）Ａと、制御ユニットＢとにわけられ
る。この制御ユニツ）Ｂは、ＣＰｔＪ１２で全体が制御
され、このＣＰＴＪ１２から、出ているＣＰＵＢＹＳｌ
ｌにはプログラム、データ等が書込まれているメモリ１
０がつながっている。また、表示のためのドツトデータ
を蓄わえておくＶＲＡＭ６は、書込み回路８を介してＣ
ＰＵＢ１７８１１に接続され、アドレスジェネレータフ
の出力により、アドレッシングされる。このアドレスジ
ェネレータ７はＣＰＵＢ１７Ｓ１１とタイミング回路９
とに接続され、タイミング回路９はキャラクタクロック
１６ 、 Ｈｓｙｎｃ （水平同期信号）１７ 、Ｖｓ
ｙｎｃ（垂直同期信号）１８も発生する。
初に全体の構成を説明すると、本実施例のシステムは、
全体が表示ユニツ）Ａと、制御ユニットＢとにわけられ
る。この制御ユニツ）Ｂは、ＣＰｔＪ１２で全体が制御
され、このＣＰＴＪ１２から、出ているＣＰＵＢＹＳｌ
ｌにはプログラム、データ等が書込まれているメモリ１
０がつながっている。また、表示のためのドツトデータ
を蓄わえておくＶＲＡＭ６は、書込み回路８を介してＣ
ＰＵＢ１７８１１に接続され、アドレスジェネレータフ
の出力により、アドレッシングされる。このアドレスジ
ェネレータ７はＣＰＵＢ１７Ｓ１１とタイミング回路９
とに接続され、タイミング回路９はキャラクタクロック
１６ 、 Ｈｓｙｎｃ （水平同期信号）１７ 、Ｖｓ
ｙｎｃ（垂直同期信号）１８も発生する。
表示ユニットＡは、ＶＲＡＭ６から出力されるパラレル
データ１９を受取るＰ／Ｓ（並列直列）変換回路４と、
その出力のシリアルデータ１３を受けてＣＢ’ｉ”Ｉｔ
−駆動するためＶｉｄｅｏ（ビデオ）回路３と、キャラ
クタクロック１６をうけてＰ／Ｓ変換回＆！ｉ４を動作
させるためのシフトクロック、１４と、ロードクロック
１５とを発生するクロックシｘ ネＬ／ −夕５と、Ｈ
ｓｙｎｃ１７．Ｖｓｙｎｃ１８に受けてＣＲＴＩを駆動
する偏向回路２と、ＣＲ，Ｔ１とから構成されている。
データ１９を受取るＰ／Ｓ（並列直列）変換回路４と、
その出力のシリアルデータ１３を受けてＣＢ’ｉ”Ｉｔ
−駆動するためＶｉｄｅｏ（ビデオ）回路３と、キャラ
クタクロック１６をうけてＰ／Ｓ変換回＆！ｉ４を動作
させるためのシフトクロック、１４と、ロードクロック
１５とを発生するクロックシｘ ネＬ／ −夕５と、Ｈ
ｓｙｎｃ１７．Ｖｓｙｎｃ１８に受けてＣＲＴＩを駆動
する偏向回路２と、ＣＲ，Ｔ１とから構成されている。
この実施例の動作は次の通りである。ここでは、いわゆ
る、Ｂｉｔｍａｐ方式の表示例で説明する。
る、Ｂｉｔｍａｐ方式の表示例で説明する。
ＣＲＴＩ上に表示されるドツトパタンは、ＶＲＡＭ６の
中に、表示ｌドツトがｌ ｂｉｔとして蓄えられている
。このドツトパタンは、ＣＰＴＪ１２がメそり１０中に
あるプログラムデータを参照して、書込み回路８を通じ
てＶＲＡＭ６上に書込む。このＶＲＡＭ６の内容は、Ｃ
Ｒ’ｌ’ｌｌ上に表示するために、たとえば、６０回／
秒の割合でくりかえし読出され、（リフレッシュ動作）
、この動作は、タイミング回路９が行う。タイミング回
路９から出力される表示用読出しアドレスは、アドレス
ジェネレータ７を介してＶＲＡＭ６に供給され、表示用
の画面データであるパラレルデータ１９が次々と出力さ
れる。
中に、表示ｌドツトがｌ ｂｉｔとして蓄えられている
。このドツトパタンは、ＣＰＴＪ１２がメそり１０中に
あるプログラムデータを参照して、書込み回路８を通じ
てＶＲＡＭ６上に書込む。このＶＲＡＭ６の内容は、Ｃ
Ｒ’ｌ’ｌｌ上に表示するために、たとえば、６０回／
秒の割合でくりかえし読出され、（リフレッシュ動作）
、この動作は、タイミング回路９が行う。タイミング回
路９から出力される表示用読出しアドレスは、アドレス
ジェネレータ７を介してＶＲＡＭ６に供給され、表示用
の画面データであるパラレルデータ１９が次々と出力さ
れる。
ここで、パラレルデータ１９のビット幅をｎであるとす
ると、パラレルデータ１９の読出しサイクルは、最終的
なＣＲＴＩにあたえるビデオ信号のドツトレードｆのｌ
／ ｎである。タイミング回路９は、周波数ｆ／ｎの
キャラクタクロック １６゜水平同期信号であるＨｓｙ
ｎｃｌ ７ 、垂直同期信号であるＶｓｙｎｃｌ８も出
力する。
ると、パラレルデータ１９の読出しサイクルは、最終的
なＣＲＴＩにあたえるビデオ信号のドツトレードｆのｌ
／ ｎである。タイミング回路９は、周波数ｆ／ｎの
キャラクタクロック １６゜水平同期信号であるＨｓｙ
ｎｃｌ ７ 、垂直同期信号であるＶｓｙｎｃｌ８も出
力する。
これら、キャラクタクロック１６とパラレルデータ１９
のタイミング関係は、第２図のタイミングチャートに示
される。表示ユ＝ ｙ ） Ａ４！１３では、クロック
ジェネレータ８がキャラクタクロック１６からＰ／８変
換回路４を動作させる次めのシフトクロ、り１４及び、
ロードクロ、り１５を形成するが、この回路については
後で説明する。
のタイミング関係は、第２図のタイミングチャートに示
される。表示ユ＝ ｙ ） Ａ４！１３では、クロック
ジェネレータ８がキャラクタクロック１６からＰ／８変
換回路４を動作させる次めのシフトクロ、り１４及び、
ロードクロ、り１５を形成するが、この回路については
後で説明する。
Ｐ／８変換回路４は、ロードクロック１５とシフトクロ
ック１４とによってパラレルデータ１９をサンプリング
し、シリアルシフトしてシリアルデータ１３に変換する
。このシリアルデータ１３は、ｖｉｄｅｏ回路３に与え
られ、ビデオ信号としてＣＲＴＩ上を光らせ、画像を表
示する。Ｈｓｙｎｃｌ ７ 、Ｖｓｙｎｃｌ ８は、偏
向回路２に与えられ、ＣＲＴＩの電子ビームをスキャン
ニングする。
ック１４とによってパラレルデータ１９をサンプリング
し、シリアルシフトしてシリアルデータ１３に変換する
。このシリアルデータ１３は、ｖｉｄｅｏ回路３に与え
られ、ビデオ信号としてＣＲＴＩ上を光らせ、画像を表
示する。Ｈｓｙｎｃｌ ７ 、Ｖｓｙｎｃｌ ８は、偏
向回路２に与えられ、ＣＲＴＩの電子ビームをスキャン
ニングする。
第２図は第１図のタイミング関係を示し、ここでは、ｎ
＝８の場合のパラレルデータ１９．キャラクタクロック
１６．シフトクロ、り１５．ロードクロ、り１５のタイ
ミング関係が示されている。
＝８の場合のパラレルデータ１９．キャラクタクロック
１６．シフトクロ、り１５．ロードクロ、り１５のタイ
ミング関係が示されている。
最終的な表示用ビデオ信号のドツトレートをｆとすると
、シフトクロック１４０周波数はｆ、キャラクタクロッ
ク１６．ロードクロック１５０周波数はｆ／８．パラレ
ルデータ１９のドツトレードもｆ／８となる。また、キ
ャラクタクロック１６の位相は、パラレルデータ１９の
変化点に一致しており、ロードクロック１５０位相もキ
ャラクタクロック１６と合っている。また、シフトクロ
ック１４０位相も、合致している必要がある。
、シフトクロック１４０周波数はｆ、キャラクタクロッ
ク１６．ロードクロック１５０周波数はｆ／８．パラレ
ルデータ１９のドツトレードもｆ／８となる。また、キ
ャラクタクロック１６の位相は、パラレルデータ１９の
変化点に一致しており、ロードクロック１５０位相もキ
ャラクタクロック１６と合っている。また、シフトクロ
ック１４０位相も、合致している必要がある。
クロ、クジエネレータ５は、キャラクタクロック１６を
入力として、ロードクロック１５．シフトクロック１４
を出力するが、これは、良く知られて−るＰＬＬ回路を
使用することによって第３図のように容易に構成できる
。
入力として、ロードクロック１５．シフトクロック１４
を出力するが、これは、良く知られて−るＰＬＬ回路を
使用することによって第３図のように容易に構成できる
。
第３図においては、Ｘｔａｌ ＶＦＯ（水晶制御の電
圧制御発振器）２１が、シフトクロック１４を出力して
いる。この出力は１／８カウンタ２２でカウントダクン
されロードクロック１５を作成する。このロードクロ、
り１５と、入力されるキャラクタクロック１６との位相
がフェーズコンパレータ２３で位相比較され、この位相
がずれている場合は誤差パルス２５が出力される。この
誤差信号は積分回路２４で積分され、誤差電圧２６とし
て、ＸｔａｌＶＦＯ２１に供給されてシフトクロ。
圧制御発振器）２１が、シフトクロック１４を出力して
いる。この出力は１／８カウンタ２２でカウントダクン
されロードクロック１５を作成する。このロードクロ、
り１５と、入力されるキャラクタクロック１６との位相
がフェーズコンパレータ２３で位相比較され、この位相
がずれている場合は誤差パルス２５が出力される。この
誤差信号は積分回路２４で積分され、誤差電圧２６とし
て、ＸｔａｌＶＦＯ２１に供給されてシフトクロ。
り１４．ロードクロック１５の位相が修正される。
Ｐ／Ｓ変換回路４及びクロ、クジエネレータ５のような
回路は、高解像度ディスプレイの場合、ＥＣＬ素子等を
使って実現されるが、表示ユニ。
回路は、高解像度ディスプレイの場合、ＥＣＬ素子等を
使って実現されるが、表示ユニ。
トＡ内には他にもアナログ回路等があり、他種の電圧を
使用していることが多いので、制御ユニ。
使用していることが多いので、制御ユニ。
トＢ内にこれらの回路を置くよりも対応しやすく、゛ま
た、高速で動かなければいけない部分を一個所に集めて
構成することもできる。
た、高速で動かなければいけない部分を一個所に集めて
構成することもできる。
以上説明したように、本発明は、表示ユニット。
制御ユニット間のインタフェースをパラレル化し、表示
ユニ、ト内に、ビデオ周波数のクロックを発生させるク
ロックジェネレータと、パラレルデータをシリアルデー
タに変換するＰ／８変換回路を持たせることにより、イ
ンタフェースＭが長くとられ、制御ユニ、ト傷が簡単な
構成になり、インタフェース信号による輻射ノイズが少
いという効果がある。
ユニ、ト内に、ビデオ周波数のクロックを発生させるク
ロックジェネレータと、パラレルデータをシリアルデー
タに変換するＰ／８変換回路を持たせることにより、イ
ンタフェースＭが長くとられ、制御ユニ、ト傷が簡単な
構成になり、インタフェース信号による輻射ノイズが少
いという効果がある。
第１図は本発明の一実施例を示すプロ、り図、第２図は
第１図のｎ ＝ １３とした場合のタイミングチャート
、第３図は第１図のクロ、クジエネレータの一例を示す
ブロック図である。図において人・・・・・・表示５−
ｓ−ｙ ）、Ｂ・・・・・・制御ユニ、ト、１・・・・
・・ＣＲＴ、２・・・・・・偏向回路、３・・・・・・
ビデオ回路、４・・・・・・Ｐ／８ （並直列）変換回
路、５・・・・・・クロ。 クジエネレータ、６・・・・・・ＶＲＡＭ、７・・・・
・・アドレスジェネレータ、８・・・・・・書込回路、
９・・・・・・タイミング回路、ＩＯ・・・・・・メモ
リ、１１・・・・・・ＣＰＵバス、１２・・・・・・Ｃ
ＰＵ、１３・・・・・・シリアルデータ、１４シフトク
ロツク、１５・・・・・・ロードクロック、１６・・・
・・・キャラクタクロック、１７・・・・・・Ｈｓｙｎ
ｃ、８−−−−−−Ｖ ５ｙｎｃ 、 １９−・・・・
・パラレルデータ、 ２１−・・Ｘｔａｊ ＶＦｏ、
２２・・・・・・ｈカクンタ、２３・・・・・・フェー
ズコンパレータ、２４・・・・・・積分回路、２５・・
・・・・誤差パルス、２６・・・・・・誤差電圧、であ
る。 ５７ｆ４ｒＪＪ７ Ｄ−ＦりＤｌ葛３図
第１図のｎ ＝ １３とした場合のタイミングチャート
、第３図は第１図のクロ、クジエネレータの一例を示す
ブロック図である。図において人・・・・・・表示５−
ｓ−ｙ ）、Ｂ・・・・・・制御ユニ、ト、１・・・・
・・ＣＲＴ、２・・・・・・偏向回路、３・・・・・・
ビデオ回路、４・・・・・・Ｐ／８ （並直列）変換回
路、５・・・・・・クロ。 クジエネレータ、６・・・・・・ＶＲＡＭ、７・・・・
・・アドレスジェネレータ、８・・・・・・書込回路、
９・・・・・・タイミング回路、ＩＯ・・・・・・メモ
リ、１１・・・・・・ＣＰＵバス、１２・・・・・・Ｃ
ＰＵ、１３・・・・・・シリアルデータ、１４シフトク
ロツク、１５・・・・・・ロードクロック、１６・・・
・・・キャラクタクロック、１７・・・・・・Ｈｓｙｎ
ｃ、８−−−−−−Ｖ ５ｙｎｃ 、 １９−・・・・
・パラレルデータ、 ２１−・・Ｘｔａｊ ＶＦｏ、
２２・・・・・・ｈカクンタ、２３・・・・・・フェー
ズコンパレータ、２４・・・・・・積分回路、２５・・
・・・・誤差パルス、２６・・・・・・誤差電圧、であ
る。 ５７ｆ４ｒＪＪ７ Ｄ−ＦりＤｌ葛３図
Claims (1)
- 表示すべきｎビット並列なパラレルデータと、このパラ
レルデータをサンプリングするための表示ドット周波数
の１／ｎの周波数を持つキャラクタクロックとを出力す
る制御ユニットと；前記キャラクタクロックを入力して
前記パラレルデータをロードするためのロードクロック
および前記キャラクタクロックのｎ倍の周波数を持つシ
フトクロックとを発生するクロックジェネレータと、前
記ロードクロックで前記パラレルデータをパラレルロー
ドし、前記シフトクロックで前記パラレルデータを、パ
ラレルからシリアルに変換して表示すべきシリアルデー
タを出力するＰ／Ｓ変換回路と、前記シリアルデータを
表示する表示部とを含む表示ユニットとを有することを
特徴とするデジタルディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075746A JPS61233779A (ja) | 1985-04-10 | 1985-04-10 | デジタルディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075746A JPS61233779A (ja) | 1985-04-10 | 1985-04-10 | デジタルディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61233779A true JPS61233779A (ja) | 1986-10-18 |
| JPH0453316B2 JPH0453316B2 (ja) | 1992-08-26 |
Family
ID=13585142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075746A Granted JPS61233779A (ja) | 1985-04-10 | 1985-04-10 | デジタルディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61233779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413193A (en) * | 1987-07-06 | 1989-01-18 | Sharp Kk | Drive circuit of el display device |
-
1985
- 1985-04-10 JP JP60075746A patent/JPS61233779A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413193A (en) * | 1987-07-06 | 1989-01-18 | Sharp Kk | Drive circuit of el display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453316B2 (ja) | 1992-08-26 |
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