JP2824518B2 - パラレル／シリアル変換回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パラレル／シリアル変換回路に関し、例
えば、文字等のキャラクタをCRT（陰極線管）の表示画
面上に表示させるための画素信号を形成するものに利用
して有効な技術に関するものである。

〔従来の技術〕

シフトレジスタを用いたパラレル／シリアル変換回路
については、日刊工業新聞社、昭和43年10月15日発行
『データ伝送回路』頁88〜頁89がある。このパラレル／
シリアル変換回路では、ビットカウンタを有し、スター
ト・ストップを含む符号ビットを計測し、並列（パラレ
ル）→直列（シリアル）変換を制御している。

〔発明が解決しようとする課題〕

上記シフトレジスタを用いたパラレル／シリアル変換
回路は、CRTの表示画面に文字等のキャラクタを表示さ
せる場合のようにラスタタイミングに同期して連続的な
シリアルデータ（画素データ）を形成するように考えら
たものではない。それ故、上記画素データのような連続
的なシリアルデータを形成するためには、ビットタイム
クロックよりも高速な転送タイミングクロックが必要に
なる等の問題を有する。

この発明の目的は、簡単な構成により、連続的なパラ
レル／シリアル変換動作を実現したパラレル／シリアル
変換回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願の代表的な実施形態によるパラレル／シリアル変
換回路は、 ロードパルス（LP）に応答して複数ビットの入力デー
タをパラレルに格納し、該格納された複数ビットの入力
データ（A7…A0）をシフトクロック（SK）に応答してシ
リアルにシフトすることによってシリアル出力データ
（A7…A1）を出力する格納転送手段と、 上記ロードパルス（LP）に応答して上記格納転送手段
に格納された上記複数ビットの上記入力データ（A7…A
0）のうち、上記シフトクロック（SK）に応答して最後
にシリアル出力されるべきビットデータ（A0）を上記シ
フトクロック（SK）に応答して記憶する記憶手段と、 一方の入力に上記格納転送手段からの上記シリアル出
力データ（A7…A1）が供給され、他方の上記記憶手段に
記憶された上記ビットデータ（A0）が供給され、該一方
の入力と該他方の入力とのいずれかのデータを選択して
出力する選択手段と、 上記シフトクロック（SK）を発生し、上記ロードパル
ス（LP）に応答して上記格納転送手段が複数ビット（B7
…B0）の上記入力データをパラレルに格納する際に上記
シフトクロック（SK）の発生を停止するシフトクロック
発生手段とを具備してなり、 上記ロードパルス（LP）に応答して上記格納転送手段
が上記複数ビットの上記入力データ（B7…B0）をパラレ
ルに格納する際に、上記選択手段は上記他方の入力に供
給される上記記憶手段に記憶された上記ビットデータ
（A0）を選択して出力し、 上記ロードパルス（LP）に応答する上記格納転送手段
への上記複数ビットの上記入力データ（B7…B0）のパラ
レル格納が完了すると、上記選択手段は上記一方の入力
に供給される上記格納選択手段からの上記シリアル出力
データ（B7…B1）を選択して出力することを特徴とす
る。

〔作 用〕

本願の代表的な実施形態によれば、格納転送手段に最
初に格納された複数ビットの入力データ（A7…A0）のう
ち最後にシリアルに出力されるべきビットデータ（A0）
を記憶手段が記憶しているので、ロードパルス（LP）に
応答して次に格納転送手段に複数ビット（B7…B0）の上
記入力データをパラレルに格納する際に、記憶手段が記
憶された最終シリアル出力のビットデータ（A0）が選択
手段から出力されるので、簡単な回路によって連続的な
パラレル／シリアル変換動作を実現することができる。

〔実施例〕

第１図には、この発明に係るパレラル／シリアル変換
回路の一実施例のブロック図が示されている。同図の各
回路ブロックは、特に制限されないが、公知の半導体集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上において形成される。

パラレルデータラッチは、シリアル変換すべき複数ビ
ットの単位のパラレルデータを一時的に保持するバッフ
ァメモリであり、後述するようなキャラクタROM（リー
ド・オンリー・メモリ）からCRTのラスタスキャンタイ
ミングに同期して連続して読み出された文字等に対応し
たドッドパターンからなるパラレルデータを保持する。

シフトレジスタは、上記パラレルデータラッチを通し
てパラレルデータがセット（ロード）され、シフトクロ
ックSKによりシリアル転送を行い、最下位ビットから順
にデータをシリアル出力する。この実施例では、連続的
なパラレル／シリアル転送動作を行われるために、次の
回路が付加される。上記のように連続的なパラレル／シ
リアル変換動作を行わせるためには、最後にシリアル出
力される最上位ビットの出力動作と、次に出力すべきパ
ラレルデータのロードタイミングとが重なってしまう。
そこで、この実施例では、最上位ビットを退避させるラ
ッチ回路を設ける。すなわち、上記パラレルデータチラ
ッチからパラレルデータがシフトレジスタにロードされ
るとき、最上位ビットを上記退避ラッチに転送して、上
記入力データのロードによる最上位ビットの消滅を防止
する。

このような動作のために、シフトレジスタのシフトク
ロックSKは、図示しないクロック発生回路により形成さ
れるクロック（ドットクロック）CLKのように連続的に
発生させられるのではなく、クロック停止回路により上
記最上位ビットの出力タイミングではシフトクロックSK
が停止させられることに対応して間欠的なシフト動作を
行うようにされる。

クロック停止回路は、上記クロックCLKを受け、タイ
ミング発生回路により形成されるタイミング信号によ
り、上記最上位ビットの出力に相当するタイミングのみ
シフトクロックSKの発生を停止させ、他は上記クロック
CLKに対応したシフトクロックSKをシフトレジスタ及び
退避ラッチに伝える。上記最上位ビットより１つ前のビ
ットが出力させられた後は、次のシフトクロックが１個
だけ停止させられる。この間にタイミング発生回路から
ロードパルスLPが発生され、パラレルデータラッチの保
持された次にシリアル出力されるべきパラレルデータが
シフトレジスタにセット（ロード）される。

なお、回路制御を単純化するために、退避ラッチにも
シフトクロックSKが供給されることにより、シフトレジ
スタから出力部のビットは、出力されるとともに退避チ
ッチにも転送される。ただし、退避ラッチに保持される
記憶情報は、上記最上位ビットを除く他のビットについ
ては次のビットが入力されることによりそれ１つ前に転
送されたビットが自動的に消滅し、最後には上記のよう
に退避すべき最上位ビットが残ることになる。

この実施例では、上記シフトレジスタの出力信号と退
避ラッチの保持信号とはマルチプレクサを介して出力ラ
ッチに伝えられる。すなわち、マルチプレクサは、最下
位ビットから最上位ビットを除く各ビットの出力のとき
にはシフトレジスタ側に切り替えられ、それぞれのビッ
トを出力ラッチに伝える。そして、マルチプレクサは、
最上位ビットの出力タイミングでは退避ラッチ側に切り
替えられ、そこに保持された最上位ビットが出力ラッチ
に伝えられる。

出力ラッチにもクロックCLKが供給され、上記シフト
レジスタのシフト動作の同期して動作させられる。出力
ラッチは、上記シフトレジスタ又は退避ラッチから供給
されたビットを１クロックだけ遅れて出力させる。

なお、タイミング発生回路は、水晶発振回路等から構
成され、デューティが約50％の矩形波を形成する。この
クロックの周波数により、１画素の水平方向の大きさ、
言い換えるならば、表示する文字等の水平方向の解像度
が決められる。

上記実施例のパラレル／シリアル変換回路の動作を、
第２図に示したタイミング図を参照してより詳細に説明
する。

同図においては、その動作の理解を容易にするめため
にパラレルデータは８ビットからなり、前に出力される
データはA0からA7までの８ビットデータであり、それに
引き続いて入力されるデータはB0からB7の８ビットデー
タをパラレル／シリアル変換する例が示されている。こ
こで、A0,B0がそれぞれ最上位ビットであり、A7,B7がそ
れぞれ最下位ビットである。

シフトクロックSKにより、シフトレジスタの出力部
に、最上位ビットA0より１つ前のビットA1がシフトされ
と、そのシフト動作と同時に退避ラッチに上記ビットA1
が転送される。

次のシフトクロックの立ち上がりエッジに同期して、
上記ビットA1はシフトレジスタから出力され、上記出力
部には最上位ビットA0がシフトされる。このシフト動作
と同時に最上位ビットA0は退避ラッチにも転送される。
これにより、退避ラッチには、上記ビットA1に代えて最
上位ビットA0が保持される。

上記シフトクロックの立ち下がりタイミングに同期し
てロードパルスLPがロウレベルに変化させられる。この
ロードパルスLPのロウレベルに同期して、上記パラレル
データラッチから次に出力すべき８ビットのデータB0〜
B7がパラレルにロードされる。これにより、シフトレジ
スタの出力部には、上記シフトされた最上位ビットA0が
消滅し、次のデータの最下位ビットB7が保持されること
になる。

上記ロードパルスLPのロウレベルにより、次のシスト
クロックSKが１クロック分停止させられる。これによ
り、シフトレジスタには上記ロードによる８ビットのデ
ータB0〜B7を保持したままである。そして、最上位ビッ
トA0の出力タイミングでは、マルチプレクサを退避ラッ
チ側に切り替え、退避ラッチに退避された最上位ビット
A0を出力ラッチ回路に伝える。

以後、マルチプレクサを再びシフトレジスタ側に切り
替えて、シフトクロックSKを再び発生させることによ
り、上記ロードされたビットB7〜B1が順に出力される。

上記の動作から出力ラッチに着目すると、クロックCL
Kに同期して、シフトレジスタのシフト動作に１ビット
（１クロック）遅れて、上記データA7〜A0、B7〜B0の順
に連続したシリアルデータが出力されることになる。

この実施例では、ビットタイムクロック（シフトクロ
ック）だけを用い、上記のような退避ラッチ、マルチプ
レクサ及びクロック停止回路等の簡単な回路を付加する
だけで、連続したパラレル／シリアル変換動作を行わせ
ることができる。

第３図には、この発明に係るパラレル／シリアル変換
回路が用いられるキャラクタジェネレータの一実施例の
概略ブロック図が示されている。

マイクロプロセッサMPUは、表示すべきキャラクタと
そのアドレスを発生し、フレームメモリとしてのRAMに
書き込む。このフレームメモリのアドレスは、表示画面
上のアドレスに対応させられ、文字等のキャラクタは、
一定のコードにより表現されている。

上記フレームメモリは、タイミング発生回路により形
成されるラスタスキャンタイミングに同期したアドレス
信号により順次読み出される。上記のようにRAMには、
コード情報が記憶されているから、それをROMアドレス
発生回路によりアドレス信号とし、キャクタROMの読み
出しを行う。キャラクタROMは、上記コード情報とタイ
ミング発生回路により形成されたラスタアドレスにより
読み出しが行われ、ラスタに分解された文字等を構成す
る複数からなるドットパターンを発生させる。

パラレル／シリアル（P/S）変換回路は、キャラクタR
OMから出力されるドットパターンデータをパラレルに受
けてそれを上記１つのドットを決めるクロックに同期し
てシリアルな画素データに変換して、CRT画面上に表示
示すべき画素信号を形成する。

この実施例のようなキャラクタジェネレータでは、CR
Tのラスタスキャンタイミングに同期して、連続的に文
字又は登録図形等に対応した画素信号を形成する必要が
ある。それ故、シリアル変換出力を連続して行う必要が
あるから、前記第１図の実施例のようなパラレル／シリ
アル変換回路が好適なものとなる。

上記の実施例から得られる作用効果葉、下記の通りで
ある。すなわち、 （１）パラレル／シリアル変換動作を行うシフトレジス
タに対して、最上位ビットを退避させる記憶手段を設
け、上記最上位ビットを適当なタイミングで上記記憶手
段に退避させるととともに、シフトレジスタから最上位
ビットより１つ前のビットが出力された後に次の入力デ
ータをパラレルにセットし、最後に出力される最上位ビ
ットを上記記憶手段から出力させることにより、連続的
なパラレルシリアル変換動作を実現することができると
いう効果が得られる。

（２）上記（１）においては、１ビットの退避ラッチ、
マルチプレクサ及びクロック停止回路といったような簡
単な回路の付加により、上記連続的なパラレル／シリア
ル変換動作を実現できるという効果が得られる。

（３）上記（１）においては、ビットタイムクロックの
ように比較的周波数の低いクロックのみで動作させるこ
とができるから、CMOSプロセスのようにさほど高速動作
が期待できない半導体プロセスを用いて回路を構成する
ことができるという効果が得られる。

（４）上記（３）により、キャクタディスプレイにあっ
ては、大容量のRAMやROMを必要とするものであるから、
CMOSプロセスが不可欠であり、これらの内蔵させること
が容易となるという効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、パラレルデー
タをシフトレジスタにロードするタイミングで退避ラッ
チに最後にシリアルすべきビットを書き込むようにする
ものであってもよい。このように退避ラッチに最後に出
力すべきビットを書き込むタイミングは種々の実施形態
を採ることができる。また、前記実施例の説明において
パラレルデータは画素信号であり、数値を表すものでな
いから前記実施例のように便宜的に最下位ビットや最上
位ビットと呼びものである。したがって、数値等のデー
タをパラレル／シリアルに変換する場合には、そのデー
タの配列に従って最上位ビットや最下位ビットが決めら
れるものである。また、パラレルデータラッチは、省略
するものであってもよい。すなわち、前記実施例のキャ
ラクタROMの出力を直接にシフトレジスタに入力する構
成を採るものであってもよい。

この発明は、前記キャラクタジェネレータの他、パラ
レル／シリアル変換回路として広く利用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、パラレル／シリアル変換動作を行うシフ
トレジスタに対して、最上位ビットを退避させる記憶手
段を設け、上記最上位ビットを適当なタイミングで上記
記憶手段に退避させるとともに、シフトレジスタから最
上位ビットより１つ前のビットが出力された後に次の入
力データをパラレルにセットし、最後に出力される最上
位ビット上記記憶手段から出力させることにより、簡単
な構成により連続的なパラレル／シリアル変換動作を実
現することができる。

【図面の簡単な説明】

第１図は、この発明に係るパラレル／シリアル変換回路
の一実施例を示すブロック図、 第２図は、その動作を説明するためのタイミング図、 第３図は、上記パラレル／シリアル変換回路が用いられ
るキャラクタジェネレータの一実施例のを示す概略ブロ
ック図である。 CLK……クロック（ドットクロック）、SK……シトフク
ロック、LP……ロードパルス

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ロードパルスに応答して複数ビットの入力
   データをパラレルに格納し該格納された複数ビットの入
   力データをシフトクロックに応答してシリアルにシフト
   することによってシリアル出力データを出力する格納転
   送手段と、 上記ロードパルスに応答して上記格納転送手段に格納さ
   れた上記複数ビットの上記入力データのうち、上記シフ
   トクロックに応答して最後にシリアル出力されるべきビ
   ットデータを上記シフトクロックに応答して記憶する記
   憶手段と、 一方の入力に上記格納転送手段からの上記シリアル出力
   データが供給され、他方の入力に上記記憶手段に記憶さ
   れた上記ビットデータが供給され、該一方の入力と該他
   方の入力とのいずれかのデータを選択して出力する選択
   手段と、 上記シフトクロックを発生し、上記ロードパルスに応答
   して上記格納転送手段が複数ビットの上記入力データを
   パラレルに格納する際に上記シフトクロックの発生を停
   止するシフトクロック発生手段とを具備してなり、 上記ロードパルスに応答して上記格納転送手段が上記複
   数ビットの上記入力データをパラレルに格納する際に、
   上記選択手段は上記他方の入力に供給される上記記憶手
   段に記憶された上記ビットデータを選択して出力し、 上記ロードパルスに応答する上記格納転送手段への上記
   複数ビットの上記入力データのパラレル格納が完了する
   と、上記選択手段は上記一方の入力に供給される上記格
   納選択手段からの上記シリアル出力データを選択して出
   力することを特徴とするパラレル／シリアル変換回路。
2. 【請求項２】上記選択手段の出力には出力ラッチ手段が
   接続され、該出力ラッチ手段はほぼ一定周期のクロック
   信号に応答して上記選択手段の選択出力をラッチし、上
   記クロック信号の１クロック遅延して上記シリアル出力
   データを出力することを特徴とする請求項１記載のパラ
   レル／シリアル変換回路。
3. 【請求項３】上記シリアル出力データの各ビットのデー
   タは、表示装置の走査タイミングに同期して表示すべき
   画素信号であることを特徴とする請求項１又は請求項２
   に記載のパラレル／シリアル変換回路。