JPS62269989A

JPS62269989A - 表示制御装置

Info

Publication number: JPS62269989A
Application number: JP62030971A
Authority: JP
Inventors: 浜田　達蔵
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-02-13
Filing date: 1987-02-13
Publication date: 1987-11-24
Also published as: KR900008594B1; US4924410A; KR870008248A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔産業上の利用分野〕本発明は、複数台の表示装置を同時に制御する表示制御
装置に関する。

〔従来の技術〕

従来、例えば特開昭５７−２５０３５号公報に記載され
ているように、一つの文字発生器（キャラクタジェネレ
ータ）を時分割制御によって複数台の表示装置で共用す
ることにより、複数台の表示装置を同時に制御する表示
制御装置が知られているにの種の表示制御装置によれば
、原理的には、１組のパターン発生機構（キャラクタジ
ェネレータ、グラフィックパターンジェネレータあるい
はベクトルジェネレータ等を総称して、以下、パターン
発生機構と言う）で多数の表示装置の制御が可能である
が、良質な表示画面を得るには、実用上、１組のパター
ン発生機構では高々２台程度の表示装置を同時に制御で
きるのが限度であった。

第４図は、１台のパターン発生機構で、同時に２台の表
示装置を制御する従来の表示制御装置の一例を示す図で
ある。

第４図において、表示制御装置は、回線４１の入出力情
報を制御する回線制御部４３、キーボード４２ａ、４２
ｂからの入力情報を制御するキーボード制御部４４、表
示装置４７ａ、４７ｂに−対−に対応して設けられ、各
表示装置の表示情報を文字コードで記憶する画面メモリ
４６ａ、４６ｂ、各画面メモリ４６ａ、４６ｂの表示情
報を各表示装置４７ａ、４７ｂの走査タイミングに同期
して読出し制御するリフレッシュメモリアドレスカウン
タ４８、各画面メモリ４６ａ、４６ｂで記憶する表示情
報を文字パターンに変換するパターン発生機構４９．パ
ターン発生機構４９から読出された文字パターンデータ
を並列−直列変換して表示装置４７ａ、４７ｂに送出す
る並列−直列変換回路！５０ａ、５０ｂ、および上記に
示す各回路を制御するマイクロプロセッサ４５より構成
される。この種の従来の表示制御装置の動作については
、公知であるので動作の詳細については省略する。

〔発明が解決しようとする問題点〕

上記従来技術で示される表示制御装置において、まず、
−組のパターン発生機構で３台以上の表示装置を制御す
る場合の問題点について述べる。

第５図は、パターン発生機［４９を時分割で制御すると
きのタイミングチャートである。第５図は、表示装置を
２台制御する場合のタイミングチャートを示しており、
表示装［４６ａの表示データは一文字表示時間Ｔの■タ
イミングで画面メモリ４６ａの表示情報を読出し、その
表示情報を入力として、パターン発生機構４９で該当表
示装・報に対応する文字パターンを読出す。画面メモリ
４６ａおよびパターン発生機構４９をアクセスするには
時間ｔを要すことを示している。同様に、表示装＠４６
ｂの表示データは、−文字表示時間Ｔの■の゛タイミン
グで起動し、同様に文字パターンを読出す。

上記の様になっているため、−文字表示時間Ｔをｎ回に
時分割することにより、ｎ台の表示装置を制御すること
ができることになる。ニーで、表示装置に一般的なＣＲ
Ｔ表示装置を、また、画面メモリ４６ａ、４６ｂおよび
パターン発生機構４９に、例えば各々ＲＡ　ＭおよびＲ
ＯＭを使用した場合を考えると、一文字表示時間Ｔは＝４７０ｎＳＲＡＭ、ＲＯＭのアクセス時間を、各々１５０ｎｓ、８
Ｑｎｓとすると時間ｔは＝１５０＋８０＝２３０ｎｓ次に、Ｔ＞ｎｔであるから、・’−ｎ＜２即ち、一般的には、−組のパターン発生機構では、表示
装置を２台程度しか制御できない。したがって、従来の
表示制御装置では、１組のパターン発生機構で制御でき
る表示装置はせいぜい２台程度であり、表示装置の台数
が増えると、複数のパターン発生機構を必要としていた
のである。

一方、表示装置に表示する情報は、英数、仮名文字のよ
うなものから漢字、グラフ等のように益々高精細なもの
になってきており、これに従って当然ながらパターン発
生機構も複雑で高価になってきている。

本発明の目的は、表示内容がより高精細な漢字、グラフ
等と高度化するにつれ、複雑かつ高価になるパターン発
生機構を、必要最少限の１組でもって、しかも表示画面
を劣化させることなく、複数台の表示万装置の制御を可
能とする表示制御装置を提供することにある。

〔問題点を解決するための手段〕

本発明の目的は、複数台の表示装置を制御する表示制御
装置において、通信回線（あるいは入力装置）から入力
されたデータを制御するための回線制御部（あるいは、
入力装置制御部）と、マイクロプロセッサのデータバス
を経由して、回線制御部（あるいは、入力装置制御部）
に接続される一組のパターン発生機構と、パターン発生
機構の出力端子に接続される複数のビットマツプリフレ
ッシュメモリを設け、この複数のビットマツプリフレッ
シュメモリに、対応する複数の表示装置を接続すること
により達成される。

〔作　用〕

通信回線あるいは入力装置から表示制御装置へデータが
入力されると、入力データをそのま＼あるいはマイクロ
プロセッサで編集処理した上で、１文字単位毎あるいは
任意の単位毎にパターン発生機構により文字あるいはグ
ラフに対応するドツト情報に変換した後、該当ビットマ
ツプリフレッシュメモリに展開する。このビットマツプ
リフレッシュメモリのドツト情報は、ＣＲＴあるいは液
晶等の表示媒体およびその制御回路で構成される該当表
示装置に対応した周期で繰り返し読み出され、該当表示
装置に表示される。したがって、表示装置が複数台とな
っても、パターン発生機構は一つでよく、しかも表示画
面の繰り返し周波数が低下してフリッカ（画面のチラッ
キ）等が出るようなこともない。

〔実施例〕

以下、図面を参照して本発明の一実施例について詳細に
説明する。

第１図は本発明の一実施例のブロック図である。

第１図において、表示制御装置１には、制御対象の複数
の表示装置ｉ１２　ａ　ｔ　２　ｂ　＋・・・２ｎがケ
ーブル１１　ａ、　ｌ　ｌ　ｂ、・・・ｌｌｎを介して
接続されていおり、また、出力装置１１０５も接続され
ている。

表示装［２ａ、２ｂｔ・・・２ｎはキーボード等の入力
装置［３ａ、３ｂ、・・・３ｎを具備している。表示制
御装置１′は１通信回線５を介して接続されるホストコ
ンピュータ１００とのデータの送受信を制御する回線制
御部６、制御プログラム、各種レジスタ、ワークメモリ
１５０、および表示装置２ａ。

２ｂ、・・・２ｎに対応した画面メモリ７ａ、７ｂ。

・・・７ｎよる成る主メモリ８、コード情報を英数字／
カナ文字／漢字等の文字ドツトパターン、あるいは、グ
ラフパターンに変換するパターン発生機構９、主メモリ
８およびパターン発生機構９を制御するメモリアクセス
制御回路１０、表示装置２ａ１２ｔ）１・・・２ｎに対
応し、それぞれ該当表示装置の表示内容をドツト情報で
記憶するビットマツプリフレッシュメモリ１２ａ、１２
ｂ、・・・１２ｎ、各ビットマツプリフレッシュメモリ
のリフレッシュ制御を行うリフレッシュ制御回路１３、
入力装［３ａ、３ｂ、・・・３ｎからの入力情報を制御
する入力制御部１４、出力装置１０５への出力情報を制
御する出力制御部１０４、制御プログラムに従って、画
面編集処理等の処理を行うマイクロプロセッサ１５、バ
ッファレジスタ１０１、およびデータ／アドレス／制御
バス１６で構成される。

ホストコンピュータ１００からの入力情報は、通信回線
５を経由して回線制御部６に入力される。

また、入力装置３ａ、３ｂ、・・・３ｎは、入力制御部
１４によって順次ポーリング制御されており、入力情報
を有する入力装置が選択された時、その入力情報を入力
制御部１４に取り込むようになっている。回線制御部６
あるいは入力制御部１４に入力情報のデータが入力され
ると、マイクロプロセッサ１５はそのデータが編集処理
を必要とせず。

１文字単位に画面に表示するデータか、編集処理を必要
とするデータかを識別する。

このように編集処理を必要とするか否かを識別するのは
、入力されたデータをそのま＼順次該当表示装置に表示
するか、又は、入力されたデータが伝送回線の使用効率
を上げる等の目的で圧縮されていて、そのま＼では、該
当表示装置に表示できないかを切分けるためである。

もし、入力されたデータが前音の場合は、入力データで
該当表示装置２ｉ　　（ｉ＝ａ、ｂ、・・・ｎ）に対応
する′画面メモリ７１の内容を更新すると同時に、パタ
ーン発生機構９でコード情報をパターン情報に変換し、
該当表示装置２１に対応するビットマツプリフレッシュ
メモリ１２ｉにドツト展開する。入力データが後者の場
合は、一旦、入力データを主メモリ８内に有するワーク
メモリ１５０に収容し、制御プログラムに従ってマイク
ロプロセッサ１５で入力データを編集処理する。編集処
理されたデータにより、該当表示装置２１に対応する画
面メモリ７１の内容を更新すると同時に。

パターン発生機構９によりコード情報をパターン情報に
変換し、該当表示装置２１に対応するビットマツプリフ
レッシュメモリ１２ｉにドツト展開する。

次に、コード情報をパターン情報に変換し、表示装置２
１に表示する動作について説明する。

メモリアクセス制御回路１０は、主メモリ８内に収容さ
れ再編集処理されたコード情報を記憶するワークメモリ
１５０、又は、回線制御部６あるいは入力制御部１４内
のバッファメモリから、公知のダイレクトメモリアクセ
ス（ＤＭＡ）の手法にて、入力データを順次読み出し、
パターン発生機構９に入力する。パターン発生機構９で
は、入力データであるコード情報を対応するパターン情
報に変換する。このパターン情報は、メモリアクセス制
御回路１０により、ダイレクトメモリアクセスの手法に
て、表示すべき表示装置２１に対応した該当ビットマツ
プリフレッシュメモリ１２ｉに書込まれる。ビットマツ
プリフレッシュメモリ１２ｉに記憶されたドツト情報は
、ＣＲＴあるいは液晶パネル等の表示媒体およびその駆
動回路で構成される表示装置２ｉの必要とされるリフレ
ッシュ周期に合せて繰り返し読み出され、ケーブル１１
ｉを経由して、該当表示装置２１に伝送され、その表示
画面に文字あるいはグラフとして表示される。

第６図は、パターン発生機ｎ９から、複数のビットマツ
プリフレッシュメモリ１２ａ〜１２ｎにコード情報をパ
ターン情報に変換して書込むタイミングおよびビットマ
ツプリフレッシュメモリ１２ａ〜１２゛ｎに記憶された
パターン情報を１表示袋Ｎ２ａ〜２ｎのリフレッシュ周
期に合せて読出すタイミングを説明するための図である
。

表示装置２ａ〜２ｎの表示媒体を陰横線管とした場合、
表示装置２ａの表示画面のラスタ番号ｍを電子ビームが
走査する期間のタイミングチャートは、第６図（ｃ）の
表示装置２ａのラスタ番号ｍの映像信号の様になる。こ
＼で、負極性は、同期信号であり、正極性は、映像信号
で第６図（ａ）で英字Ｌ１　Ａ　Ｉ＋の第４文字行目の
映像波形にあたる。

表示装置２ｎも表示装置２ａと同期して走査されており
、表示装置ｉ２ｎの表示画面のラスタ番号ｍの映像信号
は第６図（ｄ、　）の様になる。

時間Ｔ１は、映像信号期間（表示期間）を、Ｔ２〜Ｔｎ
は、電子ビームの帰線時間を含む無表示期間を示す。い
ま、第６図（ａ）のように回線５から回線制御部６を経
由してコード情報が入力され、表示装置２ａの表示画面
のＸ番地に英字″Ｘ′″を表示する場合、無表示期間で
ある時間Ｔ２のタイミングでマイクロプロセッサ１５の
制御下で、英数１１　Ｘ　Ｉ＋のコード情報をパターン
発生機構９に入力し、その出力であるパターン情報をビ
ットマツプリフレッシュメモリ２ａに、Ｘ番地を始点と
して、英数１１　Ｘ　１１の表示パターンを展開し、書
込む。

次に第６図（ｂ）のように回線５あるいは入力装置２ｎ
からコード情報が入力され、表示袋ｊ１２　ｎの表示画
面のｙ番地に英字″゛Ｙ″を表示する場合、時間Ｔ３の
タイミングで、マイクロプロセッサ１５の制御下で英字
１ｊ　Ｙ　１１のコード情報をパターン発生機構９に入
力し、その出力であるパターン情報を、ビットマツプリ
フレッシュメモリ２ｎにｙ番地を始点として、英字１１
　Ｙ　Ｉ＋の表示パターンを展開し、齋込む。表示装置
２ａと表示装置２ｎへの入力が同時に発生した場合は、
マイクロプロセッサＩＳでどちらを優先するかを制御し
、順番にコード情報をパターン発生機構９に入力し、該
当ビ、ットマップリフレッシュメモリにパターン情報を
書込む。

ビットマツプリフレッシュメモリ１２ａ〜１２ｎのパタ
ーン情報は、表示装置２ａ〜２ｎのリフレッシュ周゛期
に合せて、時間Ｔよの期間で、同時に読出される。

第６図では、説明を簡単にするため、表示装置２ａ〜２
ｎの走査タイミングを同期したものとしているが、必ず
しも同期する必要性はない。またパターン発生機構９か
ら出力されたパターン情報の書込みを無表示期間Ｔ２〜
Ｔｎとしたが、表示期間Ｔ工でも、ビットマツプリフレ
ッシュメモリ１２ａ〜１２ｎに対しパターン情報の書込
みが可能であることは言うまでもない。

さらに、表示装置２１のリフレッシュ周期に合せて、高
速で動作するビットマツプリフレッシュメモリ１２ｉに
比べ、画面メモリは、必ずしも高速で動作する必要はな
く、また、読出し／書込み動作はマイクロプロセッサ１
５の制御下でのみ行うため、画面メモリは、主メモリ８
の一部として設けることができる。

ニーで、主メモリは、第１図に示す様に、コントロール
プログラム、画面メモリ７ａ〜７ｎ、ワークメモリ１５
０を含む。前述したように、コントロールプログラムは
、表示制御装置全体を制御するプログラムであり、また
ワークメモリ１５０は、例えば、データを編集処理する
様な場合、データあるいは制御情報を一時記憶するなど
に使用されるものである。

また、画面メモリ７１に記憶する情報は、ホストコンピ
ュータ１００に画面データを送信するケース、あるいは
、データの挿入、削除等、旧劇面の任意の部分を入力デ
ータにより編集処理を行うケースで必要となる。例えば
、入力装置１３ｉにより入力したデータ、あるいは、表
示族［２ｉの表示画面データをホストコンピュータ１０
０に送信する場合は、表示族［２ｉに対応する画面メモ
リ７１に記憶する情報を回線制御部６の制御下で送信す
る。

表示装置１２に表示する情報が、受信情報のみの場合は
、当然ながら、表示画面データをホストコンピュータ１
００に送信する必要がないため、表示画面に対応したコ
ード情報を記憶しておく必要はなく、また、受信データ
が編集を必要とするデータがあっ′ても、データを編集
する際に必要とするデータあるいは制御情報を画面メモ
リ７の代りに主メモリ８内のワークメモリ１５０に一時
記憶することができ、このときには画面メモリ７は必要
としない。例えば、ホストコンピュータ１００からベク
トルコマンド、あるいは文字データを受信し、単に表示
装置２の画面に表示する機能を要求されるような装置で
は、画面メモリ７を必要としない。また、表示装置２の
表示画面が、ホストコンピュータ１００からの、データ
を表示する受信エリア、および、入力装置３からの入力
データをモニタ表示する送信エリアに画面分割表示され
、送信エリアのデータのみをホストコンピュータ１００
に送信するような装置においては、画面メモリ７は、該
当表示装置２の送信エリアの容量のメモリを設けておけ
ばよい。

第２図は、第１図に示すパターン発生機構９の一構成例
を示す図である。。パターン発生機構９は、英数字、カ
ナ文字、漢字等のドツトフォントパターンを記憶するキ
ャラクタジェネレータ（ＣＧ）２１、グラフィックコー
ドに対応した絵素パターン情報を記憶するグラフィック
パターンジェネレータ２２、ベクトルコマンドの指令に
より、直線あるいは曲線の線素パターン情報を発生する
ベクトルジェネレータ２３、およびこれらを切換える切
換機構２４で構成される。データバス１６に接続される
入力端子２５にデータが入力されると、そのデータの種
別に従って、キャラクタジェネレータ２１、グラフィッ
クパターンジェネレータ２２、または、ベクトルジェネ
レータ２３のいずれかが動作し、入力データに対応した
パターン情報を切換機構２４を経由して、ビットマツプ
リフレッシュメモリ１２に接続される出力端子２６に出
力する。

第３図は第１図に示すメモリアクセス制御回路１０の構
成例を示す。

まずはじめに、編集処理されたコード情報を一旦記憶す
る主メモリ８内のワークメモリ１５０、又は、回線制御
部６あるいは、キーボード制御部のような入力制御部１
４内に有するバッファメモリ（以下、゛単に画面バッフ
ァと称す）から、ダイレクトアクセス手法でデータを読
出す機能について説明する。これは画面バッファの続出
開始アドレスを記憶する画面バッファ続出スタートアド
レスラッチ回路３１、画面バッファの続出終了アドレス
を記憶する画面バッファ読比エンドアドレスラッチ回路
３４１画面バッファの続出メモリアドレスを指示する画
面バッファメモリアドレスカウンタ３２、および、画面
バッファ続出エンドアドレスラッチ回路３４の内容と画
面バッファメモリアドレスカウンタ３２の内容の一致を
検知するためのコンパレータ３３により実現される。

画面バッファにデータが入力されると、マイクロコンピ
ュータ１５の制御により、制御バス１６に接続される入
力端子３９を経由して、ｖＭ面バッファの続出開始アド
レス、読出終了アドレスを、各々１画面バッファ続出ス
タートアドレスラッチ回路３１、画面バッファ読出エン
ドアドレスラッチ回路３４にセットする１次に、読出し
起動をかけると、読出スタートアドレスラッチ回路３１
に記憶されたアドレス値を画面バッファメモリアドレス
カウンタ３２にセットし、その出力端子４０は１画面バ
ッファの読出しアドレスを指示する。

以降、画面バッファより１文字読出す毎に、画面バッフ
ァメモリアドレスカウンタ３２のカウント値に１を加算
する。画面バッファメモリアドレスカウンタ３２のカウ
ント値が、画面バッファ読出エンドアドレスラッチ回路
３４に記憶されたアドレス値と同じになると、コンパレ
ータ３３により。

読出終了の信号を発生し、画面バッファからの読出しを
終了する。

次に、該当表示装置２に対応するビットマツプリフレッ
シュメモリ１２にダイレクトアクセス手法でパターン情
報を書込む機能について説明する。

これはビットマツプリフレッシュメモリ１２の書込開始
アドレスを記憶するビットマツプリフレッシュメモリ書
込スタートアドレスラッチ回路３５、ビットマツプリフ
レッシュメモリ１２への書込み終了アドレスを記憶する
ビットマツプメモリ書込みエンドアドレスラッチ回路３
８．ビットマツプリフレッシュメモリ１２への帯込みア
ドレスを指示するビットマツプメモリアドレスカウンタ
３６、およびビットマツプメモリ書込みエンドアドレス
ラッチ回路３８の内容とビットマツプメモリアドレスカ
ウンタ３６の内容の一致を検出するためコンパレータ３
７により実現される。動作は前記画面バッファからデー
タを読出す場合と同様である。

次に、表示装置２１の表示画面データを画面単位で、又
は１表示画面データの一部を出力装置１０５に印字する
場合について説明する。

表示装置２１に表示する画面のパターン情報は、対応す
るビットマツプリフレッシュメモリ１２ｉに記憶されて
いる。マイクロプロセッサ１５の制御下で、メモリアク
セス制御回路１０により、ビットマツプリフレッシュメ
モリ１２ｉから任意に指定するアドレスのパターン情報
を読出し、その出力情報を出力端子１０３を経由して、
バッファレジスタ１０１にプリント情報として一時記憶
する。プリント情報は、データバス１６、およびハード
コピー制御部のような出力制御部１０４を経由して、出
力装置１０５に送出され印字される。

本表示制御装置の別の利用法として、ビットマツプリフ
レッシュメモリ１２ｉのパターン情報は、通常パターン
発生情１％１９を通して、書込まれるが、ビットマツプ
リフレッシュメモリ１２ｉの記憶内容の全部、又は、任
意に指定する部分をパターン発生機構９を通さないで書
替えることができる。

例えば、入力装置として、マウスを使用し１表示装置２
の表示画面に任意の線画を入力する様な場合、入力装置
３１から入力された位置情報は。

マイクロプロセッサ１５で、該当ビットマツプリフレッ
シュメモリ１２ｉのメモリ番地に変換処理し、バッファ
レジスタ１０１、制御線１０２を経て、ビットマツプリ
フレッシュメモリ１２に書込むことにより、任意の線画
を表示装置２に直接表示することができる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、表示
装置に表示する情報が英数、カナ文字から漢字、グラフ
とより高度な表示内容になるに従って、複雑゛、高価な
ものになるパターン発生機構を、少なくとも１組で、複
数台の表示装置の表示制御を行い、また、画面メモリと
しては、高速なメモリ素子を必要とせず、主メモリ内に
画面メモリを吸収することので、表示制御回路の簡略化
を図ることができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の表示制御装置の一実施例の構成を示す
ブロック図、第２図は第１図におけるパターン発生機構
の構成例を示す図、第３図は第１゜図におけるメモリア
クセス制御回路の構成例を示す図、第４図は１台のパタ
ーン発生機構で同時に２台の表示装置を制御する従来の
表示制御装置の構成を示すブロック回、第５図は第４図
のパターン発生機構を時分割で制御するときのタイミン
グチャート、第６図は本発明におけるパターン発生機構
へのアクセスのタイミングを説明するための図である。１・・・表示制御装置、　２ａ〜２ｎ・・・表示装置、
３ａ〜３ｎ・・・入力装置、　　７ａ〜７ｎ・・・画面
メモ１ハ９・・・パターン発生機構、　　１０・・・メ
モリアクセス制御回路、　１２ａ〜１２ｎ・・・ビット
マツプリフレッシュメモリ、　　１３・・・リフレッシ
ュ制御回路、１５・・・マイクロプロセッサ。第　　３　　図

Claims

【特許請求の範囲】

（１）複数台の表示装置を制御する表示制御装置におい
て、少なくとも１組のパターン発生機構と該複数台の表
示装置の各々に対応する複数のビットマップリフレッシ
ュメモリとを設け、入力データを前記パターン発生機構
によりドット展開して該当ビットマップリフレッシュメ
モリに格納し、該ビットマップリフレッシュメモリのド
ット情報を該当表示装置に対応した周期で繰り返し読み
出して該表示装置に表示することを特徴とする表示制御
装置。