JPS616684A - カ−ソル表示制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、オフィスコンピュータやワードプロセッサ
その他各種のデータ処理装置に接続されるＣＲＴコンソ
ールターミナル等で使用するのに好適な、ビットマツプ
表示機能を有するＣＲＴディスプレイのカーソル表示制
御方式に係り、特に、カーソル表示を任意のパターンに
書換えることを可能にして、表示画面に最適なパターン
のカーソル表示が得られるようにして、各種データ処理
装置におけるオペレーションの能率を向上させるととも
に、カーソル表示に際しては１画像処理プロセッサの最
少限の処理時間で、高速度で移動でき、かつ、ＣＲＴの
動作タイミングと無関係な任意のタイミングでカーソル
表示アドレスを変更できるようにして、画像処理プロセ
ッサの処理能力を向上させることにより、二次元位置指
示手段の移動に対応する画面上のカーソル移動の追従性
をも向上させたカーソル表示制御方式に関する。

災末抜監 従来から行われている、ビットマツプ表示機能を有する
ＣＲＴディスプレイのカーソル表示では、ＣＰＵ等の画
像処理プロセッサ（以下、単にｃｐＵという）によって
、カーソルが移動する毎に、ビットマツプ画像メモリ上
のカーソル表示アドレスにカーソルのパターンデータを
書込んでいる。

ところが、このような従来のカーソル表示の処理方式の
場合、カーソルが移動される都度、ＣＰＵがカーソルの
パターンデータを書換える必要がある。具体的にいえば
、ＣＰＵは、ビットマツプ画像メモリ上のカーソル移動
前のカーソルアドレスに書込まれているカーソルパター
ンのデータを消去し、移動後の新たなカーソルアドレス
にカーソルパターンのデータを書込むようにしていた。

このカーソルパターンデータの書込みと消去の動作は、
カーソルの移動毎に行う必要があるため、従来のカーソ
ル表示方式では、カーソル表示におけるＣＰＵの負担が
増加して処理能力が低下し。

また、カーソル位置の指示手段として、例えば、二次元
位置指示手段を使用する場合には、二次元位置指示手段
の移動に対するカーソル移動の追従性が劣化するため、
オペレーションの能率が低下する、という不都合があっ
た。

月−一」在 そこで、この発明のカーソル表示制御方式では、従来の
ビットマツプＣ，ＲＴディスプレイにおけるこのような
不都合を解決し、オペレータが見易い任意のパターンの
カーソル表示を可能にして、作成中のビットマツプ表示
と識別し易いカーソル表示が得られるようにするととも
に、カーソル表示におけるＣＰＵの負担を軽減すること
によりその処理能率を向上させ、かつ、二次元位置指示
手段を使用した場合のカーソル移動に対する追従性をも
向上させることを目的とする。

青−一玖 そのために、この発明のカーソル表示制御方式において
は、画像処理プロセッサが任意に書換え可能なカーソル
パターンを記憶するカーソルパターンメモリと、同じく
画像処理プロセッサが任意にカーソル表示アドレスを設
定可能なラッチ回路とを設け、このラッチ回路の内容に
よって、カーソルパターンメモリからカーソルパターン
データを読出すことにより、カーソル表示が得られるよ
うにしている。

次に、この発明のカーソル表示制御方式について、図面
を参照しながら、その一実施例を詳細に説明する。

第１図は、この発明のカーソル表示制御方式を実施する
場合に使用されるビットマツプ画像メモリを備えたＣＲ
Ｔディスプレイについて、その要部構成の一例を示す機
能ブロック図である。図面において、１は画像メモリ（
ＶＲＡＭ）、２はＣＲＴコントローラ、３は第１のラッ
チ回路、４は第２のラッチ回路、５は第１のコンパレー
タ、６は水平方向表示アドレス数のオフセット部、７は
加算器で、ＡとＢはそれぞれ入力端子の信号、８は第２
のコンパレータ、９はオアゲート回路、１０は第１のフ
リップフロップ回路、１１は第２のフリップフロップ回
路、１２はカーソルパターンメモリ（ＣＭ）　　・アド
レスカウンタ、１３はカーソルパターンメモリ（ＣＭ）
、１４は第１のシフトレジスタ、１５は第２のシフトレ
ジスタ、１６はイクスクルーシブ・オアゲート回路、１
７はＣＲＴ、１８はＣＰＵ、１９はシステムメモリ、２
０はキーボード、２１はシステムバスを示し、また、Ｃ
Ａはカーソル表示アドレス、ＤＡは表示アドレス、ＴＣ
はカーソルパターンメモリ・アドレスカウンタ１２から
発生され″る一致検出信号、ｄＣＬＫはドツトクロック
信号、Ｖ　５ＹＮＣは垂直同期信号、Ｈ５ＹＮＣは水平
同期信号、ＶＩＤＥＯはビデオ信号を示す。

この第１図のブロック図では、インターレース・ラスタ
ースキャン方式のＣＲＴを使用する場合について示して
いるが、ノンインターレース・ラスタースキャン方式の
場合についても、同様に実施できることはいうまでもな
い。

システムを構成する各部の制御を行うＣＰＵｌ８は、シ
ステムバス２１を介して、第１のラッチ回路３ヘカーソ
ルアドレスＣＡを設定する。

このカーソルアドレスＣＡは、二次元位置指示手段や、
その他のカーソル位置指示手段から指示され、ＣＰＵ１
８により検知されて設定されるものである。

同様に、ＣＰＵ１８は、システムバス２１を介して、カ
ーソルパターンメモリ１３ヘカーソルのパターンデータ
を書込む。

第２図（１）と（２）は、カーソルパターンメモリ１３
の一例を示す概念的メモリ構成図である。

カーソルパターンメモリ１３は、例えば１６Ｘ３２（ビ
ット）のＲＡＭで構成され、この第２図（１）の場合に
は、図形化された鉛筆状のパターンデータが書込まれて
いる。

また、第２図（２）の場合には、上向きの矢印のパター
ンデータが書込ま九ている。この第２図（２）では、第
２図（１）よりも図面を簡略化して、示しているが、カ
ーソルパターンメモリ１３の構成は、任意の容量のＲＡ
Ｍを使用することができる。

次の第３図は、カーソルパターンメモリ１３へのパター
ンデータの書込み動作の一例を示すフローチャートであ
る。図面のＣＭはカーソルパターンメモリを示す。

この第３図では、カーソルパターンとして、先の第２図
（１）の鉛筆状と、方形と、第２図（２）の上向きの矢
印、の３種類のデータを書込む場合について示している
。

これらのカーソルのパターンデータは、システムメモリ
１９に格納されており、ＣＰＵ１８の制御によって、第
１図、あるいは第２図（１）と（２）に示したカーソル
パターンメモリ１３に書込まれる。

例えば、第２図（１）に示した鉛筆状のパターンの場合
には、第３図の右側のフローに示すようなカーソルパタ
ーンのデータを書込めばよい。すなわち、この場合には
、１ワード（１６ビツト）ずつ計３２回の書込み動作に
よって、第２図（１）のようなカーソルのパターンデー
タが、カーソルパターンメモリ１３に書込まれる。

１ワードの書込み時間は、機種によって異なるが１例え
ば約１μｓ程度であるから、約３２μｓで書込み動作が
終了する。このような書込み動作は、通常の表示データ
の書込み動作と同様に、水平帰線期間や垂直帰線期間中
に行われる。

その他のパターンについても、同様である。

このようにして、第１図のカーソルパターンメモリ１３
にパターンデータが書込まれる。

次に、第１図のディスプレイについて、その表示動作を
説明する。

第１のラッチ回路３にラッチされたカーソル表示アドレ
スＣＡのデータは、ＣＲＴコントローラ２が発生するＣ
ＲＴ制御信号、例えば垂直同期信号Ｖ　５ＹＮＣによっ
て、第２のラッチ回路４に書込まれて保持される。

この第２のラッチ回路４の出力ＣＡは、第１のコンパレ
ータ５の一方の入力（Ａ）および加算器７の一方の入力
（Ａ）に入力されている。

また、この加算器７の他方の入力（Ｂ）には、水平方向
表示アドレス数に対応するデータが格納さｔているオフ
セット部６からの出力が与えられている。

そして、この加算器７の加算出力（Ａ＋Ｂ）は、第２の
コンパレータ８の一方の入力（Ａ）に入力されている。

さらに、第１のコンパレータ５および第２のコンパレー
タ８の他方の入力（Ｂ）には、先のＣＲＴコントローラ
２から出力されている表示アドレスＤＡが入力され、第
１のコンパレータ５または第２のコンパレータ８におい
て、六入力とＢ入力が等しいとき、すなわち、カーソル
表示アドレスＣＡと表示アドレスＩ）Ａとがで致したと
き、第１のコンパレータ５または第２のコンパレータ８
から、一致検出出力（Ａ＝Ｂ）が発生される。

このように、第１のコンパレータ５および第２のコンパ
レータ８は、先にＣＰＵ１８によって第１のラッチ回路
３に書込まれたカーソル表示アドレスＣＡに基づいて、
カーソル表示タイミングの検出を行うためのものである
。

この第１図のディスプレイでは、ＶＲＡＭＩと、ＣＲＴ
コントローラ２と、第１のシフトレジスタ１４の動作は
、従来のインターレース・ラスタースキャンＣＲＴを使
用したビットマツプディスプレイの場合と同様であり、
ＶＲＡＭ１に格納されている画像表示データは、１アド
レス毎に、例えば１６ビツトのようなＮビット単位で逐
次読出されて、第１のシフトレジスタ１４へ入力され、
並列／直列変換された後、ビデオ信号ＶＩＤＥＯとして
ＣＲＴ１４へ与えられる。

次の第４図は、ＣＲＴ表示のビットマツプディス′プレ
イにおけるインターレース・ラスタースキャン方式を説
明するための走査画面の一例である。

図面の実線は第１フイールドの走査線、点線は第２フイ
ールドの走査線を示す。

第５図（１）と（２）は、第２図（２）に示したカーソ
ルパターンメモリ１３をインターレース・ラスタースキ
ャン方式のＣＲＴで表示する場合に読出されるパターン
データの一例を示す図である。

インターレース・ラスタースキャン方式を用いてＣＲＴ
表示を行う場合、ＣＲＴのラスターは。

この第４図に示すように、第１フイールドと第２フイー
ルドの２つのフィールドによって、１フレーム（１画面
）が構成される。

そして、各フィールド周波数は、通常６０Ｈｚであり、
したがって、フレーム周波数は、通常３０Ｈｚとなる。

ところで、インターレース・ラスタースキャン方式の場
合には、先の第４図のように、第１フイールドと第２フ
イールドとを交互にスキャンするので、ＶＲＡＭ１から
の画像表示データの表示読出しも、この第１フイールド
の走査と第２フイールドの走査に対応して行われること
になる。

このインターレース・ラスタースキャン方式のディスプ
レイでは、第１のラッチ回路３に設定され、第２のラッ
チ回路４にラッチされたカーソル表示アドレスＣＡは、
第１または第２フイールドの一方にしか存在しない。

そのため、第２のラッチ回路４に設定されたカーソル表
示アドレスＣＡと、ＶＲＡＭ１の表示アドレスＤＡとの
一致だけを検出すると、カーソルパターンは、第５図（
１）のように表示される。すなわち、１フレームのうち
、一方のフィールドのみにカーソル表示が行われること
になり、いわゆる間引きされたパターンが、フィールド
周波数６０Ｈｚで表示される。

その結果、表示されるカーソルパターンは、不完全なパ
ターンとなる。

そこで、第１図のディスプレイでは、さらに他のフィー
ルドにおけるＶＲＡＭ１の表示アドレスと、第５図（２
）に示すカーソル表示アドレス（Ｂ）との一致を検出す
る。

先の第１図の加算器７は、カーソル表示アドレス（Ｂ）
を生成するムめのもので、この加算器７において、ＣＰ
Ｕ１８によって設定されたカーソル表示アドレス（Ａ）
に、オフセット部６にセットされた水平表示アドレス数
に対応する一定のデータが加算され、その結果数（Ａ＋
Ｂ）＝カーソル表示アドレス（Ｂ）と、ＶＲＡＭ１の表
示アドレスとの一致が、第２のコンパレータ８によって
検出される。

したがって、この第１図の回路によれば、ＣＰＵ１８が
、第１フイールドと第２フイールドのいずれのフィール
ドのスキャン中でも、カーソル表示タイミングが検出さ
れ、実際に表示されるカーソルパターンは、次の第２図
（２）のような、カーソルパターンメモリ１３に記憶さ
れている全体のパターンデータで表示されることになる
。

そして、第１のコンパレータ５からＶＲＡＭＩの表示ア
ドレスと、カーソル表示アドレス（Ａ）との一致検出信
号（Ａ＝Ｂ）が出力されると、第。

１のフリップフロップ回路１０がセットされ、ＣＭ・ア
ドレスカウンタ１２がカウント可能状態になるとともに
、第２のフリップフロップ回路１１がリセットされて、
その出力が′０′″となり、カーソルパターンメモ’ｒ
月３に与えられる最下位アドレスは、そのフィールドの
走査中、常に′０″となる。

そして、このフィールドの走査中は、ＣＭ・アドレスカ
ウンタ１２は、水平同期信号Ｈ５ＹＮＣによってカウン
ト動作を行い、カーソルパターンメモリ１３からは、常
に偶数アドレスのパターンデータが読出される。

また、第２のコンパレータ８から、ＶＲＡＭＩの表示ア
ドレスとカーソル表示アドレス（Ｂ）との一致が検出さ
れると、第１のフリップフロップ回路１０がセットされ
、ＣＭ・アドレスカウンタ１２がカウント可能状態にな
るとともに、第２のフリップフロップ回路１１がセット
されて、その出力がＩＩ　Ｉ　ＩＩとなり、カーソルパ
ターンメモリ１３に与えられる最下位アドレスは、その
フィールドの走査中、常に′″１″となる。

そのため、このフィールドの走査中は、ＣＭ・アドレス
カウンタ１２は、水平同期信号Ｈ５ＹＮＣによってカウ
ント動作を行い、カーソルパターンメモリ１３からは、
常に奇数アドレスのパターンデータが読出される。

したがって、第１フイールドであると第２フイールドで
あるとにかかわらず、カーソル表示が行われることにな
る。

このようにして、カーソルパターンメモリ１３から読出
されたカーソルパターンデータは、第２のシフトレジス
タ１５にパラレルデータとしてロードされる。

この第２のシフトレジスタ１５にロードされたカーソル
パターンデータは、先に第１のシフトレジスタ１４にロ
ードされた画像表示データと同時に、ドツトクロックｄ
ＣＬＫによって順次シフトされ、シリアル信号としてイ
クスクルーシブ・オアゲート回路１６へ入力される。

イクスクルーシブ・オアゲート回路１６の出力、すなわ
ち排他的論理和出力は、特に図示されていないアンドゲ
ート回路によつ、て、ＣＲＴ１７の帰線消去信号ととも
に、アンド処理される。

このようにして処理されたアンド出力は、ビデオ信号Ｖ
ＩＤＥＯとして、水平同期信号Ｈ５ＹＮＣおよび垂直同
期信号Ｖ　５ＹＮＣと同様に、ＣＲＴ１７へ与えられる
。

なお、第１図の実施例では、イクスクルーシブ・オアゲ
ート回路１６によって排他的論理和処理を行い、その出
力をビデオ信号ＶＩＤＥＯとしてＣＲＴ１７へ与えてい
るので、表示画像が白画像上のカーソルパターンは黒、
反対に、黒画像上のカーソルパターンは白で、それぞれ
表示されることになる。したがって、常に識別が容易な
カーソル表示が得られる。

また、インターレース・ラスタースキャン方式の場合に
ついて述べたが、すでに説明したように、ノンインター
レース・ラスタースキャン方式の場合についても、同様
に実施できることは明らかである。

以上に詳細に説明したとおり、この発明のカーソル表示
制御方式では、画像処理プロセッサが任意に書換え可能
なカーソルパターンを記憶するカーソルパターンメモリ
と、同じく画像処理プロセッサが任意にカーソル表示ア
ドレスを設定可能なラッチ回路とを設け、このラッチ回
路の内容によって、カーソルパターンメモリからカーソ
ルパターンデータを読出すことにより、カーソル表示が
得られるようにしている。

勿−一果 したがって、この発明のカーソル表示制御方式によれば
、オペレータが見易い任意のパターンのカーソル表示が
可能となり、作成中のビットマツプ表示と識別し易いカ
ーソル表示が得られるので、オペレータの操作能率が向
上される。

また、カーソル表示におけるＣＰＵの負担が軽減される
ので、システムの処理能率も向上される。

さらに、二次元位置指示手段を使用した場合のカーソル
移動に対する追従性も向上される１等の多くの優れた効
果が得られる。

【図面の簡単な説明】

第１図はこの発明のカーソル表示制御方式を実施する場
合に使用されるビットマツプ画像メモリを備えたＣＲＴ
ディスプレイについて、その要部構成の一例を示す機能
ブロック図、第２図（１）と（２）はカーソルパターン
メモリ１３の一例を示す概念的メモ゛り構成図、第３図
はカーソルパターンメモリ１３へのパターンデータの書
込み動作の一例を示すフローチャート、第４図はＣＲＴ
表示のビットマツプディスプレイにおけるインターレー
ス・ラスタースキャン方式を説明するための走査画面の
一例、第５図（１）と（２）は第２図（２）に示したカ
ーソルパターンメモリ１３をインターレース・ラスター
スキャン方式のＣＲＴで表示する場合に読出されるパタ
ーンデータの一例を示す図である。 ゛図面におイテ、１はＶＲＡＭ、２はＣＲＴＤ：／トロ
ーラ、３は第１のラッチ回路、４は第２のラッチ回路、
５は第１のコンパレータ、６は水平方向表示アドレス数
のオフセット部、７は加算器、８は第２のコンパレータ
、９はオアゲート回路、１０は第１のフリップフロップ
回路、１１は第２のフリップフロップ回路、１２はカー
ソルパターンメモリ（ＣＭ）・アドレスカウンタ、１３
はカーソルパターンメモリ（ＣＭ）、１４は第１のシフ
トレジスタ、１５は第２のシフトレジスタ、１６はイク
スクルーシブ・オアゲート回路、１７はＣＲＴ、１８は
ＣＰＵ、１９はシステムメモリ、２０はキーボードを示
す。 才　４　図 オ　　３　図 オ ５　　図

Claims (1)

【特許請求の範囲】
1. 表示画像データを記憶するビットマップ画像メモリと、
   ＣＲＴコントローラと、前記画像メモリからのデータを
   並列／直列変換する並列／直列変換器と、これらの各部
   を制御する画像処理プロセッサとを備えたＣＲＴディス
   プレイにおいて、前記画像処理プロセッサが任意に書換
   え可能なカーソルパターンを記憶するカーソルパターン
   メモリと、前記画像処理プロセッサが任意にカーソル表
   示アドレスを設定可能なラッチ回路とを設け、該ラッチ
   回路の内容によって、前記カーソルパターンメモリから
   カーソルパターンデータを読出すことを特徴とするカー
   ソル表示制御方式。