JPH04186295A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野１ この発明は動画のみならず背景画（又は静止画）をラス
タ走査型モニタでアニメーション的に表示する、例えば
ビデオゲーム機やパーソナルコンピュータなどの画像処
理装置に関する。

【従来の技術） ラスタスキャン型モニタを用いて画像を表示する画像処
理装置が平成２年２月１９日付で出願公告された特願公
告された特公平２−７４７．８号に　　　　　　・開示
されている。 この種画像処理装置においては、ラスタスキャン型モニ
タにより表示する画像データを格納するビデオデータメ
モリを備える。このビデオデータメモリには、複数ドツ
トすなわち、キャラクタ星位で構成されるキャラクタデ
ータとしての画像データが格納されている。 【発明が解決しようとする課題） 上述した従来の画像処理装置においては、ビデオデータ
メモリのキャラクタデータを示すパターン領域即ちスク
リーン領域とキャラクタ領域とが固定されている。 しかしながら、ゲームによって使用される上記領域の量
はまちまちであり、そのため、従来は考えられる使用態
用を満足する夫々最大の領域を確保しておく必要があり
、メモリが必要以上に大きくなるという問題があった。 この発明はビデオデータメモリを最適な方法で使用でき
、メモリ容量を小さくすることができる画像処理装置を
提供することをその課題とする。 【課題を解決するための手段】 この発明は、ダイレクトメモリアクセス機能を備えたＣ
ＰＵ、画像データを格納するビデオデータメモ貫入前記
ビデオデータメモリのアドレスを算出する演算手段、を
備え、前記ビデオデータメモリのアドレス空間内は、キ
ャラクタデータ領域とスクリーンデータ領域を共有する
と共に、両領域を前記ＣＰＵにより任意に設定可能に構
成したことを特徴とする。 又、前記ビデオデータメモリのアドレス空間内は、複数
の背景画面のキャラクタデータ領域とスクリーンデータ
領域を共有すると共に、両領域を前記ＣＰＵにより任意
に設定可能に構成することもできる。 又、前記スクリーンデータ領域サイズを任意に設定可能
に構成することもできる。 又、前記ビデオデータメモリのキャラクタ領域を固定の
領域とＣＰｔＪからの指示により切替可能に構成するこ
ともできる。

【作用１ この発明によれば、ビデオデータメモリのスクリーン領
域とキャラクタデータ領域を同一のビデオデータメモリ
にＣＰＵより任意に設定できることにより、プログラム
作成における自由度がますと共に、ビデオデータメモリ
をその動作に最適な使用ができメモリの有効利用が図れ
る。 又、複数の背景画面のスクリーンデータ領域、キャラク
タデータ領域を任意に設定できることで、更にプログラ
ムの自由度が向上する。 又、キャラクタ領域を固定領域とプログラマブル名セレ
クト領域に分けることにより、例えばビデオゲームのよ
うに、常に表示する見方のキャラク゛りは固定領域に持
ち、どんどん変えたい敵のキャラクタは、セレクト領域
に持つことにより、ＣＰＵは負担なくてきキャラクタの
変更が可能となる。 （実施例） 以下の実施例では、本発明の画像処理装置をテレビゲー
ム機に適用した場合を説明するが、本発明はラスクスキ
ャン方式等のＣＲＴデイスプレィに接続して使用される
ゲーム以外の処理を目的としたパーソナルコンピュータ
等の各種の画像処理装置にも適用できることを予め指摘
しておく。 第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図である。 実施例の説明に先立ち、この実施例が適用されるデイス
プレィを説明する。一般に、テレビゲーム機に適用され
るデイスプレィは、ＲＧＢモニタまたは標準テレビジョ
ン受像機等のラスクスキャン型ＣＲＴデイスプレィが用
いられる。その１画面は、２５６　Ｘ　２５６ドツトの
画素（ビクセル）に分割される。但し、垂直方向のドツ
ト数は、ブラウン官の曲面により上下の数ラインで正確
に画像を表示できない部分があるので、実際にはそのラ
インを除いた２２４ドツトが利用される。従って、背景
画（及び／又は動画）の最小単位の１キヤラクタが８×
８ドツトからなる場合は、１画面で同時に３２Ｘ２８＝
８９６個のキャラクタを表示できる。 このテレビゲームは、プレイヤの操作によっては個々に
変化を与えることのできない背景となる背景画（または
静止画）と、プレイヤの操作またはＣＰＵ２の制御によ
り移動する動画とが独立して制御されるもので、背景画
と動画を合成したビデオ信号をＣＲＴデイスプレィ８に
出力して表示する画像処理ユニットｌを備える。特に、
画像処理ユニット１が背景画アドレス制御回路２４を含
み、この回路が背景画を回転及び／又は拡大縮小処理時
において、背景画の画像データが格納されているＶＲＡ
Ｍ７の読出アドレスを演算処理によって求めて、画像デ
ータに変化を加えることなく読出アドレスを変化させる
だけで回転及び／又は拡大縮小処理を行うことを特徴と
している。 第１図において、テレビゲーム機の各種制御を行うため
のＣＰＵ２には、アドレスバスｌｌ、データバス１２及
びコントロールバス１３を介して、リードオンリメモリ
（ＲＯＭ）３、ＲＡＭ４及びキーボード４が接続される
。 ＲＯＭ３はテレビゲーム機の制御のためのプログラムデ
ータと該プログラムを実行するために必要なデータとキ
ャラクタデータを記憶するものであり、例えばテレビゲ
ーム機に対して着脱自在なカートリッジ（図示せず）に
収納される。このプログラムデータは、どのような種類
の移動キャラクタおよび／または背景キャラクタをとの
タイミングで画像のどの座標位置に表示させるかを決め
るデータや、回転・拡大・縮小処理のためのデータ等を
含む。ここで、移動キャラクタデータ（動画属性データ
）としては、１キヤラクタにつき、水平位置を指定する
水平位置データ（Ｈｃ；８ビツト）、垂直位置を指定す
る垂直位置データ（Ｖｃ；８ビツト）、キャラクタの種
類を指定するキャラクタコード（９ビツト）およびカラ
ーパレットを指定するパレットコード（３ビツト）、キ
ャラクタの上下左右の反転表示を指定する反転コード（
２ビツト）、キャラクタのドツトサイズを指定するサイ
ズコード（１ビツト）および背景画との優先順位を指定
する優先順位データ（２ビツト）が含まれる。背景キャ
ラクタデータとしては、１キヤラクタにつき、キャラク
タの種類を指定するキャラクタコード（８ビツト）およ
びキャラクタを構成している画素毎の色データ（８ビツ
ト）等が含まれる。この背景キャラクタを多数組み合わ
せて表示することによって背景（静止画）が構成され、
移動キャラクタを複数表示することによって動画が構成
され、背景画と動画が同じ画面上で合成されて表示され
る。但し、１つの背景画を表示させるためのデータとし
ては、どの背景キャラクタを後述のＶＲＡＭエリア４０
の縦横のどのアドレスに書込みかつ従ってそれに対応す
る画面上の所望の位置（座標）に表示すべきかを指定す
るために、背景画の各アドレスに対応する背景キャラク
タコードで指定される。 ＲＡＭ４は、上記ＣＰＵ２のワークエリアとして用いら
れる。キーボード４は、プレイヤが移動キャラクタを制
御するための情報を入力するものである。 さらに、ＣＰＵ２には、アドレスバス１１．データバス
１２及びコントロールバス１３を介して、画像処理ユニ
ットｌに含まれるＣＰＵインタフェース回路２１が接続
される。画像処理ユニットｌには、基準信号発生器６．
２つのＲＡＭ　（７ａ、７ｂ）を含むＶＲＡＭ７、及び
ＲＧＢモニタ８ａまたは標準テレビジョン受像機８ｂ等
のＣＲＴデイスプレィ８が接続される。 画像処理ユニットｌは、ＣＰＵ２の制御に基づいて、垂
直帰線期間中または強制転送タイミングにおいて動画及
び背景画の画像データをＶＲＡＭ７に転送するとともに
、ＶＲＡＭ７に記憶されている動画及び／又は背景画の
画像データをそのまま読出制御しもしくは本願の特徴と
なる回転・拡大・縮小の処理をして得られる画像データ
を出力し、その画像データをＲＧＢ信号及び／又はＮＴ
ＳＣカラー信号に変換して出力するものである。 具体的には、画像処理ユニットｌはＣＰＵインターフェ
ース２１を含み、ＣＰＵインターフェース２１にはデー
タバス１４を介して動画アドレス制御回路２２、背景ア
ドレス制御回路２３、ＶＲＡＭインクフェース２７及び
色信号発生回路２８が接続される。 動画アドレス制御回路２２にはアドレスバス１５が接続
され、背景画アドレス制御回路２３及びＶＲＡＭ　　　
　　　　゛インタフェース２７にはアドレスバス１５及
びデータバス１６が接続される。アドレスバス１５及び
データバス１６のそれぞれは、２つのＶ　ＲＡ　Ｍ７ａ
、　７ｂのそれぞれに対応するバス１５ａ、１５ｂとバ
ス１６ａ、　１６ｂを含む。そして、データバス１６に
は、動画データ処理回路２３及び背景画データ処理回路
２４が共通接続される。この動画アドレス制御回路２２
及び動画データ処理回路２３によって動画に関する画像
処理が行われ、背景画アドレス制御回路２３及び背景画
データ処理回路２４によって背景画に関する画像処理が
行われる。動画データ処理回路２３及び背景画データ処
理回路２４の出力が優先度制御回路２６に与えられる。 優先度制御回路２６の出力が色信号発生器２８でＲＧＢ
信号に変換され、直接ＲＧＢモニタ８ａに与えられると
ともに、ＮＴＳＣエンコーダ２９でＮＴＳＣカラーテレ
ビ信号に変換されて出力端子９から標準テレビ受像機８
ｂに出力される。 さらに、画像処理ユニット１は、タイミング信号発生器
３０及びＨＶカウンタ３１を含む。このタイミング信号
発生器３０は、基準信号発生器６から出力される２１，
４４７ＭＨｚのクロックと垂直同期信号及び水平同期信
号に基づいて各種タイミング信号を発生する。ＨＶカウ
ンタ３１は、基準信号発生器６からのクロック、垂直同
期信号及び水平同期信号に基づいて、第２図の表示画像
エリア４１内の水平方向及び垂直方向の表示位置のそれ
ぞれを指定するカウンタデータＨｃ、Ｖｃを係数する。 第２図はＣＲＴの表示画面エリアとＶ　ＲＡ　Ｍ　７の
背景画記憶エリアとの関係を示す図である。ＣＲＴデイ
スプレィ８の表示画面エリア４１は、例えば水平（横：
ｘ）方向に３２キヤラクタ、垂直（縦；ｙ）方向に２８
キヤラクタの長方形で構成される。 一方、背景画記憶可能エリア（以下ｒＶＲＡＭエリア」
という）４０が、画面を縮小表示するとき画面に見えて
いない部分にも背景画の画像データを持っていなければ
現に見えている背景画以外儒学が黒く表示されて何も背
景のない画面となる。また、背景画面全体を上下にスク
ロールさせて表示する場合は、背景画像データをリアル
タイムに書換えていたのでは滑らかなスクロールを実現
できない。そこで、ＶＲＡＭエリア４０は縦横に表示画
面エリア４１の数倍のエリアが必要になる。実施例では
、ＶＲＡＭエリア４０がそれぞれ７ビツトのアドレスデ
ータで水平位置と垂直位置を指定できるように−Ｘ方向
及びＹ方向の何れも＋２８キヤラクタ（１２８ｘｔ２８
＝１６３８４個）の記憶エリアを有する。そして、Ｘと
ｙ方向のそれぞれの座標データで指定されるアドレスに
表示すべき背景キャラクタコードが書込まれる。第２図
は各スクリーンサイズにおけるＶＲＡＭへの領域設定の
関係を示す図で、第２図（イ）は１画面の場合、第２図
（ロ）は横２画面の場合、第２図（ハ）は縦２画面の場
合、第２図（ニ）は縦横２画面、即ち４画面の場合、第
２図（ホ）は縦横４画面、即ち１６画面の場合を示す。 こ・のように、使用するスクリーンサイズ、即ち、画面
数、縦横の並びの設定に対応して第２図のように画像処
理装置がＶＲＡＭアクセスを変更することにより、無駄
なく　ＶＲＡＭを使用することができる。 ＶＲＡＭ７は、第３図に示すように、それぞれ同一の記
憶容量を有する２個のＶＲＡＭ７ａ及び７ｂから成る。 各ＶＲＡＭ７ａ、７ｂは、例えばそれぞれ０から３２Ｋ
までのアドレスを有し、各アドレスに対して８ビツトの
データを記憶し得る。 そして、ｌキャラクタについて見れば、縦横８×８ドツ
トに対応するビット数でありかつ各ドツト毎に８ビツト
の色データを含むため、５１２ビツト（６４バイト）の
記憶容量を有し、この１キヤラクタ毎にキャラクタコー
ドが決められる。ＶＲＡＭ７ｂのエリア５２は、第２図
のＶＲＡＭエリア４０の縦横のます目に対応するバイト
数を有し、縦横の座標で指定されるアドレスに背景画の
キャラクタコードを記憶するスクリーンエリアとして用
いられる。 次に、第１図の各部について更に説明する。 ＣＰＵインタフェース２１は、ＣＰＵ２の制御に基づい
て、垂直帰線期間中または強制的転送命令中ダイレクト
メモリアクセスにより背景キャラクタ及び移動キャラク
タに関するデータをＶＲＡＭインタフェース２７に転送
すると同時に、回転・拡大・縮小のための制御データを
背景画アドレス制御回路２４に転送するためのラッチ信
号を発生する。 この背景キャラクタ及び移動キャラクタに関するデータ
がＶＲＡＭインタフェース２７によって、ＶＲＡＭ７に
予め書込まれる。 動画アドレス制御回路２２は動画属性メモリとインレン
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本願出願人の出願に係る特開昭５９−１
１８１８４号で知られている。動画属性メモリには、あ
る垂直帰線期間中に、ＣＰＵ２からＣＰＵインタフェー
ス２１及びデータバス１４を介して１２８個の移動キャ
ラクタの属性データが転送されて記憶される。インレン
ジ検出回路は、ｌ走査線毎に、動画属性メモリに記憶さ
れているデータのうち次の水平走査出表示すべきものの
検索を行う。動画アドレスデータ発生回路は、インレン
ジ検出された属性データのうちＶ反転データが“Ｈ”の
とき反転を行ったときの表示エリア４１内の位置を示す
ＶＲＡＭ７の格納アドレスを発生してアドレスバス１５
を介して出力する。一方、■反転データが”Ｌ”のとき
、キャラクタデータの表示エリア４１に対応するＶＡＲ
Ｍ７のアドレスをそのままアドレスバス１５を介してＶ
ＲＡＭ７に出力する。これに応答してＶＲＡＭ７は、動
画アドレス制御回路２２内の動画アドレス発生回路から
出力されたアドレスに対応する、動画キャラクタエリア
５３．４４に記憶されている動画の色データ（１ドツト
当り４ビツト）をデータバス１６を介して動画データ処
理回路２３に与える。また動画アドレス発生回路は、イ
ンレンジ検出された移動キャラクタの属性データのうち
Ｈ反転データ（１ビツト）と色パレットデータ（３ビツ
ト）と優先度係数データ（２ビツト）を、直接に動画デ
ータ処理回路２３に与える。 従って、動画データ処理回路２３には、ＶＲＡＭ７から
読出された色データと動画アドレス制御回路２２から直
接与えられたＨ反転データ、色パレットデータ及び優先
係数データの１ドツト当り１０ビツトのデータが、１走
査線の２５６ドツトについて順次入力される。 動画データ処理回路２３は、水平帰線期間中に入力され
た次の１走査線分のデータを一次記憶した後、そのデー
タに含まれるＨ反転データがＩＩ　ＨＩ＋のときＨ反転
データを除く１ドツト当り９ビツトのデータを入力順と
は逆の順序で、−次記憶することによってＨ反転処理を
行なう。一方、この回路２３はＨ反転データが”Ｌ”の
とき、９ビツトのデータを入力順序で一次記憶する。−
次記憶されたｌ走査分の動画データは、ＨＶカウンタ３
１出力のカウントデータＨＣに基づいて水平走査に同期
して優先度制御回路２６に出力する。 背景画アドレス制御回路２４は、背景画の通常処理時に
おいて、ＣＰｔＪ２から与えられる画面のオフセットデ
ータＨＰ、ＶＰ並びにＨ反転データＨＦ及びＶ反転デー
タＶＦを含む制御データと、ＨＶカウンタ３１から与え
られる画面のカウントデータＨｃ及びＶｃとに基づいて
、背景画のドツトに対応してＶＲＡＭ７ｂのスクリーン
エリア５２に予め記憶されているキャラクタコードの読
出しアドレス（１６ビツト）を算出し、このアドレスを
アドレスバス１５ｂを介してＶＲＡＭ７ｂに与える。 又、背景画アドレス制御回路２４はＣＰＵ２から与えら
れる画面のオフセットデータＨｐ、ｖｐに基づいて、画
面のスクロール処理を行った後の青景画の１ドツトに対
応するキャラクタコードの読出しアドレスを算出する。 これと同時に、背景画アドレス制御回路２４はＨ反転デ
ータＨＦがＩＩＨＮのときＨ反転処理を行った後の背景
画の１ドツトに対応するキャラクタコードの読み出しア
ドレスを算出し、■反転データＶＦが′Ｈ°′のとき、
■反転処理を行った後の背景画の１ドツトに対応するキ
ャラクタネームの読出しアドレスを算出する。 ここで、背景画アドレス制御回路２４で算出される１６
ビツトの読出しアドレスデータは。第６図に示すように
、上位２ビツトが′°００″であって、下位１４ビツト
が背景画の表示位置に対応するキャラクタの位置データ
ｘｃ＋ｙｃ（各７ビツト）である。 ＶＲＡＭ７ｂは、背景画アドレス制御回路２４から与え
られるアドレスに記憶されたキャラクタコードをデータ
バス１５ｂを介して背景画アドレス制御回路２４に与え
る。これに応じて、背景画アドレス制御回路２４は上位
ビットの”００”と、８ビツトのキャラクタコードと、
背景画の表示位置に対応するドツトの位置データｙｄ　
（３ビツト）及びｘｄ（３ビツト）から成るアドレスを
アドレスバスバス１５を介してＶＲＡＭ７ａに与える。 Ｖ　ＲＡ　Ｍ７ａは、背景画アドレス制御回路２４から
与えられたアドレスに記憶されている８ビツトの色デー
タを読出して、データバス４２ａを介して背景画データ
処理回路２５に与える。これに応じて、背景画データ回
路２５は、入力された１ドツト当り８ビツトの色データ
をラッチした後、ＨＶカウンタ３１出力のカウントデー
タＨｃに基づいて８ビツトの色データを優先度制御回路
２６に与える。 優先度制御回路２６は、動画データ処理回路２３がら入
力される７ビツトの動画データと背景画データ処置回路
２５から入力される８ビツトの背景画データのうち、優
先度データに基づいて優先判定を行ない、動画データま
たは背景画データのうちの優先度の高いものを色信号発
生器２８に出力する。 例えば、優先度制御回路２６は優先度データが００”の
時最上位３ビツト”ｏｏｏ”と８ビツトの色データから
なる背景画データを色信号発生器２８に出力し、優先度
データが０１″の時３ビツトの色パレットデータと４ビ
ツトの色データからなる計７ビツトの動画データを色信
号発生器２８に出力する。 色信号発生器２８は、８ビツトのアドレスを有するＲＡ
Ｍにてなる色パレットテーブルを含み、垂直帰服期間中
にＣＰＵ２から与えられる色信号データを色パレットテ
ーブルに記憶しておく。そして、水平走査期間中におけ
る色信号発生器２８は、優先度制御回路２６から入力さ
れる８ビツトの動画データまたは背景画データに基づい
て、色パレットテーブルの対応アドレスに記憶されてい
る色信号データを読み出した後、色信号データを各色５
ドツトのＲＧＢ信号に変換する。更に、色信号発生器２
８は、ＨＶカウンタ３１から与えられるカウントデータ
Ｈｅ及びＶｃに同期してＲＧＢ信号をＲＧＢモニタ８ａ
に直接出力すると同時に、ＮＴＳＣエンコーダ２９はＲ
ＧＢ信号を各色ごとにデジタル／アナログ変換した後、
Ｎ　Ｔ　Ｓ　Ｃカラーテレビ信号に変換して出力端子９
から標準テレビ８ｂに出力する。 さて、この発明は、上述したＶＲＡＭ７の領域をＣＰＵ
２より任意に設定できるように構成したことを特徴とす
るものである。即ち、ＲＯＭ３二書き込まれたプログラ
ムにより任意に設定するものである。例えば第４図（イ
）及び（ロ）に示すように、ＢＧスクリーンデータ、○
ＢＪキャラクタデータ領域、ＢＧキャラクタデータ領域
をそのプログラムによって最適な設定をするものである
。 又、複数の画面のスクリーン等のＶＲＡＭ７への設定は
第５図（イ）及び（ロ）に示すように行われる。 更に、第６図に示すように、キャラクタ領域を固定エリ
アｌ、セレクトエリア１〜４に分けることにより、常に
表示する味方のキャラクタは固定領域１に持ち、どんど
ん変えていきたい敵のキャラクタはセレクトエリアｌか
らセレクトエリア４にもと個とでＣＰＵの負担なく敵キ
ャラクタとの変更が行える。 領域の設定は下表のようにセレクトすることで行える。 （以下、余白） 次に第７図及び第８図に従いこの発明の要部を示す背景
（静止画）アドレス制御回路について説明する。第７図
（イ）及び（ロ）は全体の機能ブロック図、第８図は要
部の具体的回路図である。 スクリーンサイズ発生回路ｌｏｔは、ＣＰＵ２よリスク
リーンサイズを書き込むレジスタであり、この実施例に
おいては第８図に示すように４画面に対応するレジスタ
を備える。このスクリーンサイズ発生回路ｌＯ１に、Ｃ
ＰＵ２からのデータ、アドレスデフ−１−″／ライト信
号及びタイミング信号が入力される。 背景パターンベースアドレス発生回路１０２は、背景パ
ターン（スクリーン）領域の先頭を示すベースアドレス
をＣＰＵ２より書き込むためのレジスタを備える。この
実施例においては第８図に示すように４画面に対応する
レジスタを備える。この背景パターンヘースアドレス発
生回路１０２に、同じ＜　ＣＰＵ２からのデータ、アド
レスデコード／ライト信号及びタイミング信号が入力さ
れる。 背景パターンソーオフセット選択回路１０３は、背景パ
ターンのＶオフセットデータをＣＰＵ２より書き込むた
めのレジスタを備える。この実施例においては、第８図
に示すように４画面に対応するレジスタを備える。この
背景パターン■−オフセット選択回路＋０３に、ＣＰＵ
２およびＶＲＡＭ７からのデータ及びタイミング信号等
が入力される。 ■方向モザイク制御回路１０４は、■方向の色を強制的
に同一色にして、モザイク的な表現をするための回路で
、通常モザイクがかかっていないとき、即ちモザイク・
１のときは、Ｖカウント値（ｖｃｏ−ＶＣ７）がそのま
ま、■オフセット演算回路１０６へ入力されるが、モザ
イクがかかっているときは、■カウント値をモザイク値
だけ保持する。例えば、モザイク＝３のときには、■オ
フセット演算回路１０６へ入力されるＶカウント値ハＶ
Ｃ＝ＯＯｈ、　ｏｏｈ、　ｏｏｈ、　０３ｈ、　０３ｈ
、　０３ｈ、　０６ｈ０６ｈといった値で変化する。■
オフセット演算回路１０６は第８図に示すようにｌＯビ
ットのフルアダーで構成され、■方向モザイク制御回路
１０４は、４ビツトカウンタ、ラッチするためのフリッ
プフロップ、３ステートバツフア等で構成されている。 背景パターンＨ−オフセット選択回路１０５は、背景パ
ターンのＨオフセットデータをＣＰＵ２より書き込むた
めのレジスタ及び３ステートバツフアを備える。この実
施例においては、第８図に示すように４画面に対応する
レジスタを備える。この背景パターンＨ−オフセット選
択回路１０５に、ＣＰＵ２およびＶＲＡＭ７からのデー
タ及びタイミング信号等が入力される。 前記のＶオフセット演算回路１０６は、背景パターンソ
ーオフセット選択回路１０３からのＶオフセット値と■
方向モザイク制御回路＋０４からのｖカウント値を加算
する回路である。Ｖカウント値はＴＶ画面の走査線のラ
イン数に相当する。 Ｈオフセット演算回路１０７は、背景パターンＨ−オフ
セット選択回路１０５からのＨオフセット値と走査線カ
ウンタからのＨカウント値を加算する回路で。 第８図に示すように７ビツトのフルアダーで構成されて
いる。Ｈカウント値はＴＶ画面の走査線のドツト数に相
当する。 Ｖサイズ選択回路＋０８及びＨサイズ選択回路１０９は
、背景キャラクタのサイズが８×８ドツト、１６　Ｘ　
１６ドツトの２種類からサイズを選択するもので、第８
図に示すようにセレクタで構成される。 スクリーンサイズ選択回路＋１０は、スクリーンサイズ
発生回路１０１に与えられた各画面のスクリーンサイズ
に合わせてＶＲＡＭ７のアドレスを選択するものである
。これら回路は第８図に示すようにセレクタで構成され
る。 背景パターンベースアドレス演算回路１１１は、背景パ
ターンベースアドレス発生回路１０２からの各画面の背
景パターンベースアドレスをＶオフセット演算回路＋０
６、Ｈオフセット演算回路１０７、Ｖサイズ選択回路＋
０８、Ｈサイズ選択回路１０９及びスクリーンサイズ選
択回路１１０で生成したパターンアドレスに加える回路
であり、第８図に示すように、６ビツトのフルアダーで
構成される。この回路により、背景パターンのＶＲＡＭ
７上の領域が決定される。 背景パターンアドレス選択回路１１２は、Ｖサイズ選択
回路１０８、Ｈサイズ選択回路１０９及び背景パターン
ベースアドレス演算回路ｉｌｌで生成した背景パターン
のＶＲＡＭアドレスを、各画面の出力すべきタイミング
でＶＲＡＭ７へ出力する回路であり、第８図に示すよう
に、３ステートバツフア、ナンド回路等で構成される。 背景キャラクタベースアドレス発生回路ｌ１３は、背景
キャラクタ領域の先頭を示すベースアドレスをＣＰＵ２
より書き込むレジスタである。又、複数の画面のベース
アドレスを書き込むレジスタを備える。この実施例では
、第８図に示すように、４つのレジスタを備える。 背景キャラクタネーム選択回路１１４はＶＲＡＭ７から
のパターン（ネーム）データを一持記憶するレジスタで
あり、第８図に示すように、この実施例においては４つ
のレジスタと４つの３ステートバツフア。 備える。 背景キャラクタ大サイズフリップ回路１１５は、キャラ
クタをＶＲＡＭ７よりリードするとき、キャラクタが１
６Ｘ１６ドツトの大サイズの場合、８×８のキャラクタ
を２回リードすることになるが、その順序を変更する回
路である。 背景キャラクタ下位アドレス遅延回路１１６は、上位ア
ドレスを演算している間、データを保持するレジスタで
あり、第８図に示すようにこの実施例においては、４つ
のレジスタを備える。 背景キャラクタ下位アドレスフリップ回路１１７は、キ
ャラクタをＶ方向反転する場合にＶＲＡＭ７をリードす
る順番を入れ替える回路である。 背景キャラクタアドレスオフセット演算回路１０６は、
前記Ｖオフセット演算回路１０６と共通で使用され、背
景キャラクタネーム選択回路１１４と背景キャラクタ大
サイズフリップ回路１１５からの大サイズデータを加算
する回路である。 背景キャラクタアドレス色数選択回路１１８は、キャラ
クタの色を表すデータビットの数により、ＶＲＡＭアド
レスを選択する回路であり、第８図に示すようにセレク
タで構成される。 キャラクタベースアドレス演算回路Ｉｌｌは背景パター
ンベースアドレス演算回路と共通で使用され、背景キャ
ラクタベースアドレスと、背景キャラクタｖサイズ選択
回路１０６と背景キャラクタアドレス色数選択回路１１
８で生成されたアトしスの上位を加算することにより、
背景キャラクタのＶＲＡＭ７上の領域を決定する。 背景キャラクタアドレス切替回路１１２は背景パターン
アドレス切替回路と共通で使用され、背景キャラクタア
ドレス色数選択回路＋１８、キャラクタベースアドレス
演算回路１１１からの背景キャラクタのＶＲＡＭアドレ
スを各画面の出力すべきタイミングでＶＲＡＭ７へ出力
する回路である。 （以下、余白） 第９図はキャラクタ指定方法に関する動画アドレス制御
ブロック図である。この回路は、オブジェクトを処理す
る動画処理回路１２０、とレジスタ１２１、フルアダー
１２２及び２個のアンド回路、＋２４からなり、動画処
理回路１２０からの出力をｏｂ１２とＣＰＵ２より書き
込むベースアドレスｂａｓｅＯ〜ｂａｓｅ２及びセレク
ト５ｅｌｏ、５ｅｌｌによりｖａａ　ｌ　２−ｖａａ　
１５が下表のように設定される。 表 【発明の効果】 以上説明したように、この発明によれば、ビデオデータ
メモリのスクリーン領域とキャラクタデータ領域を同一
のビデオデータメモリにＣＰＵより任意に設定できるこ
とにより、プログラム作成における自由度がますと共に
、ビデオデータメモリをその動作に最適な使用ができメ
モリの有効利用が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示すブロック図
である。 第２図（イ）ないし第２図（ホ）は表示画面エリアとＶ
ＲＡＭの記憶エリアとの関係を示す模式第３図はＶＲＡ
Ｍのメモリマツプを示す模式図である。 第４図（イ）及び第４図（ロ）はＶＲＡＭのスクリーン
領域の設定状態を示す模式図である。 第５図（イ）及び第５図（ロ）はＶ　ＲＡ　Ｍの複数の
スクリーン領域の設定状態を示す模式図である。 第６図はＶＲＡＭの固定エリアとセレクトエリアの設定
状態を示す模式図である。 第７図（イ）゛及び第７図（ロ）は本発明に用いられる
アドレス制御回路の全体機能ブロック図、第８図は要部
の具体的回路図である、 第９図は動画アドレス制御ブロック図である。 １・・・画像処理ユニット、 ２・・・ＣＰＵ。 ３・・・ＲＯＭ。 ４　・ＲＡ〜１゜ ７・Ｖ　ＲＡ　Ｍ。

Claims (4)

【特許請求の範囲】
1. （１）ダイレクトメモリアクセス機能を備えたＣＰＵ、 画像データを格納するビデオデータメモリ、前記ビデオ
   データメモリのアドレスを算出する演算手段、 を備え、前記ビデオデータメモリのアドレス空間内は、
   キャラクタデータ領域とスクリーンデータ領域を共有す
   ると共に、両領域を前記ＣＰＵにより任意に設定可能に
   構成したことを特徴とする画像処理装置。
2. （２）前記ビデオデータメモリのアドレス空間内は、複
   数の背景画面のキャラクタデータ領域とスクリーンデー
   タ領域を共有すると共に、両領域を前記ＣＰＵにより任
   意に設定可能に構成したことを特徴とする請求項第１に
   記載の画像処理装置。
3. （３）前記スクリーンデータ領域サイズを任意に設定可
   能に構成したことを特徴とする請求項第１又は第２に記
   載の画像処理装置。
4. （４）前記ビデオデータメモリのキャラクタ領域を固定
   の領域とＣＰＵからの指示により切替可能に構成したこ
   とを特徴とする請求項第１に記載の画像処理装置。