JP3218034B2

JP3218034B2 - 画像処理装置

Info

Publication number: JP3218034B2
Application number: JP31708890A
Authority: JP
Inventors: 雅博大竹; 聡西海; 豊文高橋; 琢雄向井
Original assignee: Nintendo Co Ltd; Ricoh Co Ltd
Current assignee: Nintendo Co Ltd; Ricoh Co Ltd
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 2001-10-15
Anticipated expiration: 2016-10-15
Also published as: JPH04186294A

Description

【発明の詳細な説明】【産業上の利用分野】

この発明は動画のみならず背景画（又は静止画）をラ
スタ走査型モニタでアニメーション的に表示する、例え
ばビデオゲーム機やパーソナルコンピュータなどの画像
処理装置に関し、特にそのビデオデータメモリに画像デ
ータを書き込む際のアドレス変換の改良に関する。

【従来の技術】

ラスタスキャン型モニタを用いて画像を表示する画像
処理装置が平成２年２月19日付で出願公告された特公平
２−7478号に開示されている。この種画像処理装置においては、ラスタスキャン型モ
ニタにより表示する画像データを格納するビデオデータ
メモリを備える。このビデオデータメモリには、色コー
ドデータとして複数ドット単位、すなわち、キャラクタ
単位で構成されるキャラクタデータからなる画像データ
が格納されている。

【発明が解決しようとする課題】

上述した従来の画像処理装置においては、CPU（マイ
クロプロセッサ）で、表示画像単位に構成されている画
面データをビデオデータメモリに書き込むキャラクタデ
ータに変換し、この変換したキャラクタデータをビデオ
データメモリに転送する構成としているため、CPUの負
担が大きく全体の処理速度が遅くなるという問題があっ
た。この発明はCPUの負担を大幅に軽減できる画像処理装
置を提供することをその課題とする。

【課題を解決するための手段】

この発明の画像処理装置は、プログラムおよび表示画
面単位で構成される画面データを記憶するCPUメモリ
（実施例ではCPUメモリ３）、前記プログラムに従って
動作し、前記画面データを順に転送するCPU（実施例で
はCPU2）、複数ドットで表されるキャラクタを表示する
ために、各キャラクタ単位で構成される画像データを記
憶するビデオデータメモリ（実施例ではVRAM7）、前記ビデオデータメモリに対して書き込み又は読み出
しが行われる毎にビデオデータメモリの元アドレスを増
減する演算手段（実施例ではVRAMアドレス自動インクリ
メント回路23）、CPUメモリに格納されている表示画面
単位で構成される画面データを、キャラクタ単位のデー
タ順序で前記ビデオデータメモリに記憶させるように、
前記演算手段から出力された元アドレスを変換して、当
該ビデオメモリの書き込みアドレスとして出力する変換
手段（実施例ではVRAM変換回路25）、および前記画面デ
ータの１画素当りのビット幅に対応して、前記変換手段
の変換動作を切替る切替手段（実施例ではレジスタ2
2）、を備える。更に、この発明は、前記演算手段が、ビデオデータメ
モリへのデータの書き込み又はビデオデータメモリから
データの読み出し毎にアドレスをインクリメントする手
段（実施例ではVRAMアドレス自動インクリメント回路2
3）を備え、CPUメモリの処理ワード幅の整数倍のワード
幅を有するビデオデータメモリへ、このワード幅を整数
で除した幅を有するCPUメモリからデータを転送する場
合、上記ワード幅の中で、アドレスがインクリメントす
るビデオデータメモリの領域を任意に指定することもで
きる。又、この発明は、演算手段が、前記ビデオデータメモ
リへのデータの書き込みアドレスを、表示画面の横方向
に対応する順序で演算する或いは表示画面の縦方向に対
応する順序で演算するように設定可能に構成することも
できる。

【作用】

この発明によれば、CPUはCPUメモリから画面データを
呼び出すだけで、この画面データを変換手段でキャラク
タデータに変換しながらビデオデータメモリに転送する
ので、CPUに対する負担が大幅に軽減される。又、CPUメモリが例えば１バイトであり、ビデオデー
タメモリが例えば２バイトの場合、上位バイト単位、下
位バイト単位、又は複数バイトを下位から上位又は上位
から下位の順で転送可能にすることにより、CPUで扱う
データを扱いやすいフォーマットにすることができ、CP
Uの負担が軽減できる。

【実施例】

以下の実施例では、本発明の画像処理装置をテレビゲ
ーム機に適用した場合を説明するが、本発明はラスタス
キャン方式等のCRTディスプレイに接続して使用される
ゲーム以外の処理を目的としたパーソナルコンピュータ
等の各種の画像処理装置にも適用できることを予め指摘
しておく。第１図は本発明の一実施例の全体構成を示すブロック
図である。実施例の説明に先立ち、この実施例が適用されるディ
スプレイを説明する。一般に、テレビゲーム機に適用さ
れるディスプレイは、RGBモニタまたは標準テレビジョ
ン受像機等のラスタスキャン型CRTディスプレイが用い
られる。その１画面は、256×256ドットの画素（ピクセ
ル）に分割される。但し、垂直方向のドット数は、ブラ
ウン管の曲面により上下の数ラインで正確に画像を表示
できない部分があるので、実際にはそのラインを除いた
224ドットが利用される。従って、背景画（及び／又は
動画）の最小単位の１キャラクタが８×８ドットからな
る場合は、１画面で同時に32×28＝896個のキャラクタ
を表示できる。このテレビゲームは、プレイヤの操作によっては個々
に変化を与えることのできない背景となる背景面（また
は静止画）と、プレイヤの操作またはCPU2の制御により
移動する動画とが独立して制御されるもので、背景画と
動画を合成したビデオ信号を図示しないCRTディスプレ
イに出力して表示するPPU画像処理装置１を備える。特
に、PPU画像処理装置１がアドレス制御回路を含み、こ
の回路がCPU2からの命令とCPUメモリ３より転送された
画像データが格納されているビデオデータメモリ（VRA
M）７（7a、7b）の読出アドレスを演算処理によって求
めて、CRTディスプレイに出力して画像を表示する。そ
して、このPPU画像処理装置１はCPUメモリに格納されて
いる表示画面単位で構成される画面データを複数ドット
単位から成るキャラクタデータに変換してVRM7（7a、7
b）に転送することを特徴としている。第１図において、テレビゲーム機の各種制御を行うた
めのCPU2には、アドレスバス11、データバス12及びコン
トロールバス13を介して、CPU2を動作させるためのプロ
グラムが書き込まれたリードオンリメモリ（ROM）とワ
ーキングメモリとなるランダムアクセスメモリ（RAM）
を含んだCPUメモリ３が接続される。上記CPU2は、ダイレクトメモリアクセス機能を備えた
１チップマイクロコンピュータで構成され、アドレスバ
ス11は、CA0からCA23の24ビットのバス、PA0からPA7の
８ビットのバスとの２種類のバスを持つ。又データバス
12はCD0からCD7の８ビットのバスである。通常CPU動作
時はCAアドレス下位８ビットとPAアドレス８ビットが同
一のアドレスを出力する。但し、コントロールバス13にはアドレスバス11のPAア
ドレスのライト／リード制御信号であるPAWR/PARDが与
えられるが、この信号PAWR/PARDはアドレスCA8からCA15
がある特定の値、例えば21hのときのみ発生するもので
ある。上記ROMはテレビゲーム機の制御のためのプログラム
データと該プログラムを実行するために必要なデータと
移動キャラクタデータおよび／または背景キャラクタデ
ータを記憶するものであり、例えばテレビゲーム機に対
して着脱自在なカートリッジ（図示せず）に収納され
る。このプログラムデータは、どのような種類の移動キ
ャラクタおよび／または背景キャラクタをどのタイミン
グで画像のどの座標位置に表示させるかを決めるデータ
等を含む。ここで、移動キャラクタデータ（動画属性データ）と
しては、１キャラクタにつき、水平位置を指定する水平
位置データ（Hc;8ビット）、垂直位置を指定する垂直位
置データ（Vc;8ビット）、キャラクタの種類を指定する
キャラクタコード（９ビット）およびカラーパレットを
指定するパレットコード（３ビット）、キャラクタの上
下左右の反転表示を指定する反転コード（２ビット）、
キャラクタのドットサイズを指定するサイズコード（１
ビット）および背景画との優先順位を指定する優先順位
データ（２ビット）が含まれる。背景キャラクタデータ
としては、１キャラクタにつき、キャラクタの種類を指
定するキャタクタコード（８ビット）およびキャラクタ
を構成している画素毎の色データ（８ビット）等が含ま
れる。この背景キャラクタを多数組み合わせて表示する
ことによって背景（静止画）が構成され、移動キャラク
タを複数表示することによって動画が構成され、背景画
と動画が同じ画面上で合成されて表示される。但し、１
つの背景画を表示させるためのデータとしては、どの背
景キャラクタを後述のVRAMエリア40の縦横のどのアドレ
スに書込みかつそれに対応する画面上の所望の位置（座
標）に表示すべきかを指定するために、背景画の各アド
レスに対応する背景キャラクタコードで指定される。さらに、CPU2は、アドレスバス11、データバス12及び
コントロールバス13を介して、PPU画像処理装置１に接
続される。PPU画像処理装置１には、２つのRAM（7a、7
b）を含むVRAM7及び図示はしていないがRGBモニタまた
は標準テレビジョン受像機等のCRTディスプレイが接続
される。 PPU画像処理装置１は、CPU2の制御に基づいて、表示
画面単位の画面データを前述したとおりキャラクタデー
タに変換し、このデータを画像データとしてVRAM7に転
送するとともに、VRAM7に記憶されている動画及び／又
は背景画の画像データを読み出し制御し、その画像デー
タをRGB信号及び／又はNTSCカラー信号に変換して出力
するものである。具体的には、PPU画像処理装置１はアドレス制御回路
を含み、この回路にはアドレスバス15及びデータバス16
が接続される。アドレスバス15及びデータバス16のそれ
ぞれは、２つのVRAM7a、7bのそれぞれに対応するバス15
a、15bとバス16a、16bを含む。 VRAM7a、7bは例えば64Kバイトのスタティックランダ
ムアクセスメモリ（SRAM）からなり、背景パターン記憶
領域及びキャラクタデータ記憶領域を含む。そして、各
VRAM7a、7bは８ビット巾のデータバス16a,16bを保有
し、VRAM7a、7bを合わせると16ビットのデータ巾にな
る。アドレスバス15a、15bは、VA15,VA14のみ共通で、
以下のアドレスはVRAM7a用（VAA0〜VAA13）とVRAM7b用
（VAB0〜VAB13）とに分かれる。これは画像処理におい
て、VRAM7aとVRAM7bを別々にアクセスするためで、VRAM
7aとVRAM7bのリード／ライト信号は各々VARD、VAWRとVB
RD,VBWRに分かれており、CPU2からのリード／ライトの
制御信号により、８ビット単位にアクセスされる。さらに、PPU画像処理装置１は、基準信号、垂直同期
信号及び水平同期信号に基づいて、第２図の表示画像エ
リア41内の水平方向及び垂直方向の表示位置のそれぞれ
を指定するカウンタデータHc、Vcを計数する。第２図（イ）ないし第２図（ホ）はCRTの表示画面エ
リアとVRAM7の背景画記憶エリアとの関係を示す図であ
る。CRTディスプレイの表示画面エリア41は、例えば水
平（横;x）方向に32キャラクタ、垂直（縦;y）方向に28
キャラクタの長方形で構成される。一方、背景画記憶可
能エリア（以下「VRAMエリア」という）40が、画面を縮
小表示するとき画面に見えていない部分にも背景画の画
像データを持っていなければ現に見えている背景画以外
の部分が黒く表示されて何も背景のない画面となる。ま
た、背景画面全体を上下にスクロールさせて表示する場
合は、背景画像データをリアルタイムに書換えていたの
では滑らかなスクロールを実現できない。そこで、VRAM
エリア40は縦横に表示画面エリア41の数倍のエリアが必
要になる。実施例では、VRAMエリア40がそれぞれ７ビッ
トのアドレスデータで水平位置と垂直位置を指定できる
ように、Ｘ方向及びＹ方向の何れも128キャラクタ（128
×128＝16384個）の記憶エリアを有する。そして、ｘと
ｙ方向のそれぞれの座標データで指定されるアドレスに
表示すべき背景キャラクタコードが書込まれる。ここ
で、VRAMエリア40の原点は図の左上端部と定めてｘ＝０
及びｙ＝０で表し、該VRAMエリア40上の或るドットの表
示位置をＰ（x,Y）で表す。また。表示画面エリア41の
左上端部の位置を示すために、原点からのｘ方向及びｙ
方向の距離（以下、オフセットという。）をそれぞれHp
及びVpとする。なお、ｘ及びｙ座標を指定するアドレスデータのそれ
ぞれは、VRAMエリア40内のキャラクタの位置を示すxc、
yc（各７ビット）と、１キャラクタ内のドットの位置を
示すxd、yd（各３ビット）で表すものとする。前述したように、VRAM7は、それぞれ同一の記憶容量
を有する２個のVRAM7a及び7bから成る。各VRAM7a、7b
は、例えばそれぞれ０から32Kまでのアドレスを有し、
各アドレス対して８ビットのデータを記憶し得る。そして、VRAM7a及び7bはそれぞれ16K毎のエリアに分
割され、アドレス０から16Kまでのエリアが背景画に関
するデータを記憶するために用いられ、アドレス16K＋
１から32Kまでのエリアが動画に関するデータ（すなわ
ちVRAMエリア40で同じ背景画が記憶されている期間中に
表示すべき多数の移動キャラクタデータ）を記憶するた
めに用いられる。具体的には、VRAM7aのエリア51は最大
256個の背景キャラクタの色データを記憶するキャラク
タエリアとして用いられる。１キャラクタについて見れ
ば、縦横８×８ドットに対応するビット数でありかつ各
ドット毎に８ビットの色データを含むため、512ビット
（64バイト）の記憶容量を有し、この１キャラクタ毎に
キャラクタコードが決められる。VRAM7bのエリア52は、
第２図のVRAMエリア40の縦横128×128個のます目に対応
するバイト数を有し、縦横の座標で指定されるアドレス
に背景画のキャラクタコードを記憶するスクリーンエリ
アとして用いられる。第３図は、この発明の要部であるPPU画像処理装置１
に設けられたアドレス変換回路を示すブロック図であ
り、この第３図に従いアドレス変換回路について説明す
る。アドレス変換回路はアドレスデコーダ21を備え、この
アドレスデコーダ21には、CPU2よりアドレスバスを介し
て供給されるPA0からPA7のアドレスデータをデコードし
てレジスタ22のロード信号ＡMW,VRAMアドレス自動イン
クリメント回路23の上位アドレスロード信号ＡHＷと下
位アドレスロード信号ＡLＷを夫々出力する。アドレス
デコーダ21にはCPU2よりリード／ライトの制御信号PAR
D,PAWRが供給され、アドレスデコーダ21よりVRAM7a,VRA
M7bのリード／ライト信号VAWR、VARD,VBWR,VBRDを発生
する。第４図は、アドレスデコーダ21の具体的実施例を示す
ブロック図であり、この図に示すように、このアドレス
デコーダ21には、アドレスバスを介して供給されるPA0
からPA7の８ビットのアドレスデータとこのデータをイ
ンバター211を介して反転された８ビットのデータが入
力され、この16ビットのデータのアンドを取り、アンド
回路212から218の一入力として与えられる。そして、ア
ンド回路212から216の他入力としてライト制御信号PAWR
が夫々与えられ、アンド回路212からロード信号AMW、ア
ンド回路213から上位アドレスロード信号AHW、アンド回
路214から下位アドレスロード信号ALW、アンド回路215
からVRAM7aのライト信号VAWR,アンド回路216からVRAM7b
のライト信号VBWRが夫々出力される。又アンド回路21
7、218には、リード制御信号PARDが他入力として夫々与
えられ、アンド回路217からVRAM7aのリード信号VARD,ア
ンド回路218からVRAM7bのリード信号VBRDが出力され
る。レジスタ22は第５図に示すように、データバスより与
えられるCPUデータのうちCD0からCD4のデータをアドレ
スデコーダ21からのロード信号AMWでラッチし、VRAMア
ドレス自動インクリメント回路23へインクリメントモー
ド信号IM1,IM0を、VRAMアドレス変換回路25にチェンジ
モード信号CM1,CM0を、カウントクロック発生回路24に
アドレスインクリメントを開始するか否かを制御する信
号AIL/Hを夫々出力する。上記レジスタ22に入力される信号と出力される信号の
機能をまとめると第１表に示すようになる。カウントクロック発生回路24は、VRAMアドレス自動イ
ンクリメント回路23をインクリメントするためのクロッ
クを発生する回路で、第６図に示すように、アンド回路
222〜225、及びこのアンド回路222〜225の出力並びに上
位アドレス信号AHW,下位アドレス信号ALWが入力される
ノア回路221を備え、ノア回路221よりクロックckが出力
される。アンド回路222にはアドレスインクリメント信号AIL/H
とVBRD信号が、アンド回路223にはアドレスインクリメ
ント信号AIL/Hをインバータ226で反転した信号とVARD信
号が，アンド回路224にはアドレスインクリメント信号A
IL/HとVB WR信号が、アンド回路225にはアドレスインク
リメント信号AIL/Hをインバータ226で反転した信号とVA
WR信号が夫々入力される。そして、このカウントクロック発生回路24は、アドレ
スロード時上位アドレスAHW、下位アドレスALWがＬ→Ｈ
→Ｌの時は無条件にクロックが発生する。また、VRAM7
へデータをリード又はライトする時は、レジスタロード
信号AMWがＬの時はVRAM7aのリード／ライト信号VAWR/VA
RDがＬ→Ｈ→Ｌの時クロックを発生、すなわち、VRAM7
の下位アドレスのリード／ライト時にアドレスインクリ
メントする。また、レジスタロード信号AMWがＨの時はV
RAM7bのリード／ライト信号VBWR/VBRDがＬ→Ｈ→Ｌの時
クロックを発生、すなわち、VRAM7の上位アドレスのリ
ード／ライト時にアドレスインクリメントする。データ選択回路26には、アドレスデコーダ21からの各
制御信号VAWR、VBWR、VARD、VBRD並びにデータバスを介
してCPUメモリからデータCD0〜CD7が入力される。この
データ選択回路26は第７図に示すように、３ステートバ
ッファ231、231、233、234を備え、夫々３ステートバッ
ファ231、231、233、234には８ビットのデータが入力さ
れ、制御信号VAWR、VBWR、VARD、VBRDにより制御され
る。すなわち、３ステートバッファ231、232にはデータCD
0〜CD7が入力され、３ステートバッファ231は制御信号V
AWRにて、３ステートバッファ232は制御信号VBWRにて制
御される。また、３ステートバッファ233にはVRAM7Aに
格納されているデータVDA0〜VDA7が入力され、234にはV
RAM7bに格納されているデータVDB〜VDBが夫々入力さ
れ、３ステートバッファ233は制御信号VARDにて、３ス
テートバッファ234は制御信号VBRDにて制御される。而して、VRAM7の下位ライト時には、VAWRがＨとな
り、３ステートバッファ231が開き、データCD0〜CD7がV
RAM7aの書き込みデータVDA0〜VDA7としてVRAM7aに与え
られる。また、VRAM7の上位ライト時には、VBWRがＨと
なり、３ステートバッファ232が開き、データCD0〜CD7
がVRAM7bの書き込みデータVDB0〜VDB7としてVRAM7bに与
えられる。一方、VRAM7の下位リード時には、VARDがＨとなり、
３ステートバッファ233が開き、VRAM7aに格納されてい
るデータVDA0〜VDA7がCPU2へデータCD0〜CD7として与え
られる。また、VRAM7の上位リード時には、VBRDがＨと
なり、３ステートバッファ234が開き、VRAM7bに格納さ
れているデータVDB0〜VDB7がCPU2へデータCD0〜CD7とし
て与えられる。 VRAMアドレス自動インクリメント回路23は、アドレス
デコーダ21からのALW、AHW信号、レジスタ22からのイン
クリメントモード信号IM0、IM1、カウントクロック発生
回路24からのクロックCkにより所定の動作を行なうもの
であり、第８図に示すように構成されている。すなわ
ち、VRAMアドレス自動インクリメント回路23は、８ビッ
トカウンタ241、１ビットカウンタ242、セレクタ243、2
45、247、２ビットカウンタ244、５ビットカウンタ246
を備える。そして、８ビットカウンタ241のデータ端子
ＤにはCD0〜CD7のデータが、１ビットカウンタ242のデ
ータ端子ＤにはCD7のデータが、２ビットカウンタ244の
データ端子ＤにはCD5、CD6のデータが、５ビットカウン
タ246のデータ端子ＤにはCD0〜CD4のデータが夫々与え
られる。８ビットカウンタ241のイネーブル端子ＰにはA
LW信号が、ロード信号ＬにはAHW信号が与えられる。ま
た、１ビットカウンタ242、２ビットカウンタ244および
５ビットカウンタ246のイネーブル端子ＰにはAHW信号
が、ロード信号ＬにはALW信号夫々が与えられる。各カ
ウンタ241、242、244、246はクロック端子Ckに与えられ
るクロック発生回路24からのクロックCkによりカウント
アップする。セレクタ243にはレジスタ22からのIM1信号が、セレク
タ245、247レジスタ22からのIM1、IM0信号が与えられ
る。そして、セレクタ247の出力が５ビットカウンタ246
のイネーブルＴ端子に、この５ビットカウンタのキャリ
ー出力がセレクタ245に、セレクタ245の出力が２ビット
カウンタ244のイネーブルＴ端子に、この２ビットカウ
ンタのキャリー出力がセレクタ243に、セレクタ243の出
力が１ビットカウンタ242のイネーブルＴ端子に、この
１ビットカウンタのキャリー出力が８ビットカウンタ24
1に与えられる。８ビットカウンタ241からC15〜C8、１
ビットカウンタからC7、２ビットカウンタからC6、C5、
５ビットカウンタからC4〜C0のデータが夫々出力され
る。また、各セレクタ242、244、245、247を制御するこ
とにより、１バイト巾のCPUメモリ３から複数バイト巾
のVRAM7へデータを転送する場合、複数のバイトの内、
アドレスがインクリメントするバイトを任意に選択でき
る。上記のVRAMアドレス自動インクリメント回路23の各信
号における動作をまとめると第２表に示すようになる。 VRAMアドレス変換回路25は、レジスタ22からのチェン
ジモード信号CM0,CM1により、VRAMアドレス自動インク
リメント回路23からの出力C0〜C15を変換してV RA Mア
ドレスにする回路である。このVRAMアドレス変換回路25
は、第９図に示すように、セレクタ251、252、253、254
とオア回路255およびアンド回路256を備える。チェンジ
モード信号CM0,CM1はセレクタ254に与えられると共に、
オア回路255およびアンド回路256に与えられる。オア回
路255の出力はセレクタ253に与えられ、アンド回路256
の出力はセレクタ251に与えられる。又、セレクタ252に
はチェンジモード信号CM0が与えられる。そして、セレクタ251にはC9,C6が与えられ、このセレ
クタ251からはVAA9、VAB9が出力される。セレクタ252に
はC8,C5が与えられ、このセレクタ252からはVAA9、VAB9
が出力される。セレクタ253にはC7〜C3,C4〜C0が与えら
れ、このセレクタ253からはVAA7〜VAA3,VAB7〜VAB3が出
力される。セレクタ254にはC9〜C7,C8〜C6,C7〜C5,C2〜
C0が与えられ、このセレクタ254からはVAA2〜VAA0,VA B
2〜VA B0が出力される。又、C10〜C15の入力はVA14,VA15,VAA13〜VAA10,VAB13
〜VAB10に夫々変換される。上記のVRAMアドレス変換回路25の各信号における動作
をまとめると第３表に示すようになる。次に、この発明の変換例を図面を参照して更に説明す
る。第10図および第12図は画面に対応した画面データをCP
Uメモリに格納した状態を示す模式図であり、第10図は
１ドット当り２ビットの場合を第12図は１ドット当り４
ビットの場合を夫々示す。第11図および第13図は複数ドット単位から成るキャラ
クタデータとしてVRAMに格納した状態を示す模式図であ
り、第11図は１ドット当り２ビットの場合を第13図は１
ドット当り４ビットの場合を夫々示す。尚、これら図面においてｎは上位アドレスを示す。第10図及び第12図に示すように、画面データを夫々PP
U画像処理装置１のアドレス変換回路にて、前述したよ
うにCPU2からの各データに基づき所定のアドレス変換を
行い第11図及び第13図に示すキャラクタデータに変換さ
れてVRAM7に書き込まれる。又、１画素当りのビット巾
に応じてアドレス変換動作を切替るように、CPU2はPPU
画像処理装置１を制御する。第14図はアドレスインクリメントの切替を示す模式図
であり、第14図（イ）はCPUメモリが８ビット巾で、第1
4図（ロ）はVRAM7に上位バイトのみ書き込む場合を、第
14図（ハ）は下位バイトのみ書き込む場合を、第14図
（ニ）は下位バイト上位バイトの順で書き込む場合を、
第14図（ホ）は上位バイト下位バイトの順で書き込む場
合を夫々示している。第15図は縦書き／横書きの指定状態を示す模式図であ
り、第15図（イ）は画面サイズと同一の場合、第15図
（ロ）は画面サイズより２倍大きい場合、第15図（ハ）
は画面サイズより４倍大きい場合を夫々示す。このよう
に、この発明によれば、スクリーンサイズに対応して任
意に横書き縦書きが設定できる。

【発明の効果】

以上説明したように、この発明によれば、CPUはCPUメ
モリから画面データを呼び出すだけで、この画面データ
を変換手段でキャラクターデータに変換しながらビデオ
データメモリに転送するので、CPUに対する負担が大幅
に軽減される。又、CPUメモリが例えば１バイトであり、ビデオデー
タメモリが例えば２バイトの場合、上位バイト単位、下
位バイト単位、又は複数バイトを階から上位又は上位か
ら下位の順で転送可能にすることにより、CPUで扱うデ
ータを扱いやすいフォーマットにすることができ、CPU
の負担が更に軽減できる。更に、１ドット単位に１バイト又複数バイトの色デー
タを有するビットマップデータをキャラクターデータに
変換できるので、スキャナー、ファクシミリ装置などの
外部装置からリアルタイムでデータを取り込み画面に表
示することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示すブロック図
である。第２図は表示画面エリアとVRAMの記憶エリアとの関係を
示す模式図である。第３図は本発明の要部であるPPU画像処理装置に設けら
れたアドレス変換回路を示すブロック図である。第４図はアドレス変換回路内のアドレスデコーダの具体
的実施例を示すブロック図である。第５図はアドレス変換回路内のレジスタの具体的実施例
を示すブロック図である。第６図はアドレス変換回路内のVRAMアドレス自動インク
リメント回路の具体的実施例を示すブロック図である。第７図はアドレス変換回路内のデータ選択回路の具体的
実施例を示すブロック図である。第８図はアドレス変換回路内のカウントクロック発生回
路の具体的実施例を示す回路図である。第９図はアドレス変換回路内のVRAMアドレス変換回路の
具体的実施例を示すブロック図である。第10図および第12図は画面に内応した画面データをCPU
メモリに格納した状態を示す模式図であり、第10図は１
ドット当り２ビットの場合を第12図は１ドット当り４ビ
ットの場合を夫々示す。第11図および第13図は複数ドット単位から成るキャラク
タデータとしてVRAMに格納した状態を示す模式図であ
り、第11図は１ドット当り２ビットの場合を第13図は１
ドット当り４ビットの場合を夫々示す。第14図はアドレスインクリメントの切替を示す模式図で
あり、第14図（イ）はCPUメモリが８ビット巾で、第14
図（ロ）はVRAM7に上位バイトのみ書き込む場合を、第1
4図（ハ）は下位バイトのみ書き込む場合を、第14図
（ニ）は下位バイト上位バイトの順で書き込む場合を、
第14図（ホ）は上位バイト下位バイトの順で書き込む場
合を夫々示している。第15図は縦書き／横書きの指定状態を示す模式図であ
り、第15図（イ）は画面サイズと同一の場合、第15図
（ロ）は画面サイズより２倍大きい場合、第15図（ハ）
は画面サイズより４倍大きい場合を夫々示す。１……PPU画像処理装置、２……CPU, ３……CPUメモリ、７……VRAM。

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋豊文東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者向井琢雄東京都大田区中馬込１丁目３番６号株式会社リコー内 (56)参考文献特開平１−302481（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/42 G06T 1/60 G06F 12/00 - 12/06 G06F 13/16 - 13/18

Claims

(57)【特許請求の範囲】

【請求項１】プログラムおよび表示画面単位で構成され
る画面データを記憶するCPUメモリ、前記プログラムに従って動作し、前記画面データを順に
転送するCPU、複数ドットで表されるキャラクタを表示するために、各
キャラクタ単位で構成される画像データを記憶するビデ
オデータメモリ、前記ビデオデータメモリに対して書き込み又は読み出し
が行われる毎にビデオデータメモリの元アドレスを増減
する演算手段、 CPUメモリに格納されている表示画面単位で構成される
画面データを、キャラクタ単位のデータ順序で前記ビデ
オデータメモリに記憶させるように、前記演算手段から
出力された元アドレスを変換して、当該ビデオメモリの
書き込みアドレスとして出力する変換手段、および前記画面データの１画素当りのビット幅に対応して、前
記変換手段の変換動作を切替る切替手段、を備えることを特徴とする画像処理装置。
【請求項２】前記演算手段は、ビデオデータメモリへの
データの書き込み又はビデオデータメモリからデータの
読み出し毎にアドレスをインクリメントする手段を備
え、CPUメモリの処理ワード幅の整数倍のワード幅を有
するビデオデータメモリへ、このワード幅を整数で除し
た幅を有するCPUメモリからデータを転送する場合、上
記ワード幅の中で、アドレスがインクリメントするビデ
オデータメモリの領域を任意に指定することを特徴とす
る請求項第１に記載の画像処理装置。
【請求項３】前記演算手段は、前記ビデオデータメモリ
へのデータの書き込みアドレスを、表示画面の横方向に
対応する順序で演算する或いは表示画面の縦方向に対応
する順序で演算するように設定可能に構成したことを特
徴とする請求項第１に記載の画像処理装置。