JP3605889B2 - コンピュータシステム - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、動画の映像信号を映像メモリに転送して動画を表示するコンピュータシステムに関する。
【０００２】
【従来の技術】
従来は、外部から与えられた映像データをパーソナルコンピュータの映像メモリに転送する方法として、いわゆるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送が利用されている。
【０００３】
図１９は、映像データをビデオＲＡＭに転送するためのＤＭＡコントローラを備えた従来のコンピュータシステムを示すブロック図である。３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）に色相分解された色データＤｒ ，Ｄｇ ，Ｄｂ がそれぞれ記憶されている。これらの色データＤｒ ，Ｄｇ ，Ｄｂ は、例えばディザ法で予め２値化されている。ＤＭＡコントローラ５５は、アドレスバス５３と、データバス５２と、制御バス５４の使用権をＣＰＵ５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂに記憶された２値色データＤｒ ，Ｄｇ ，Ｄｂ をリアルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６Ｂにそれぞれ転送する。転送された２値色データＤｒ ，Ｄｇ ，Ｄｂ は、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じてモニタ制御部５７に送られ、モニタ５８に映像を表示させる。
【０００４】
ＤＭＡ転送の際には、まず、ＣＰＵ５９が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動する。ＤＭＡコントローラ５５は、バスの使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の２値色データＤｒ をＲ成分用のＶＲＡＭ５６Ｒに転送し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動すると、Ｒ成分と同様に２値色データＤｇ の転送が行なわれる。さらに、Ｂ成分も同様に転送される。２ライン目の映像データを転送する際には、ＣＰＵ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２ライン目の表示開始アドレスを算出してこれをＤＭＡコントローラ５５に送り、ＲＧＢ各色の２値色データＤｒ ，Ｄｇ ，Ｄｂ を順次転送する。
【０００５】
このように、ＣＰＵ５９は各ライン毎にＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算出してＤＭＡコントローラ５５に教示し、ＤＭＡコントローラ５５がこれに応じて各ラインの色データＤｒ ，Ｄｇ ，Ｄｂ を順次ＤＭＡ転送していくことにより、１フィ−ルド分の色データがＶＲＡＭ５６に転送される。なお、「１フィールド」とは、画面の左上隅から右下隅までの１回の走査でカバーされる画像を言う。多くの場合には、２：１のインターレス（飛び越し走査）が行なわれており、２フィールドで１フレーム（１画面）の画像を構成している。こうして、１秒間に約６０フィ−ルド分の２値色データを順次ＤＭＡ転送していくことによって、動画がモニタ−５８に表示される。
【０００６】
【発明が解決しようとする課題】
ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｍｉｔｔｅｅ ）方式による映像信号を利用した場合、水平１ラインの走査期間は６３μｓである。一方、図１９のシステムにおいて、ＣＰＵ５９が表示開始アドレスを計算してＤＭＡコントローラ５５に転送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９から各バスの使用権を取得する時間と、各２値色データＤｒ ，Ｄｇ ，Ｄｂ の１ライン分をＤＭＡ転送する時間とを合計すると、１秒間に数フィ−ルド分のデータしか転送できない。これはＣＰＵ５９が表示開始アドレスを計算したり、ＤＭＡコントローラ５５に表示開始アドレスを設定したりするための時間が必要以上にかかるためと考えられる。このように、従来の装置では、１秒間に数フィールド分のデータしか転送できないため、スム−ズな動画を表示することは不可能であった。
【０００７】
本発明は、従来技術における上述の課題を解決するためになされたものであり、動画を表わす映像信号を映像メモリに高速に転送することを目的とする。
【０００８】
【課題を解決するための手段および作用】
この発明の請求項１に記載されたコンピュータシステムは、
ソフトウェアプログラムに従って各種の演算と制御を実行するマイクロプロセッサと、
前記マイクロプロセッサに接続された第１のバスと、
アドレスとデータが共通の信号線によって時分割で転送される第２のバスと、
前記第１と第２のバスを接続するブリッジと、
映像を表示する表示デバイスと、
前記表示デバイスに表示される映像の映像信号を記憶する映像メモリと、
前記第２のバスに接続され、前記映像メモリへの映像信号の書込みと読み出しを制御するビデオコントローラと、
外部から与えられた動画のコンポジット映像信号をデコードして、コンポーネント映像信号と同期信号とを生成するビデオデコーダと、
前記コンポジット映像信号で表わされる映像の各走査線毎に、各走査線の先頭アドレスを生成して前記第２のバス上に出力するとともに、前記先頭アドレスの後に前記走査線上の各画素のコンポーネント映像信号を前記第２のバス上に連続して出力する映像転送手段と、を備え、
前記ビデオコントローラは、
前記先頭アドレスから、各走査線上の各画素に対する画素アドレスを生成するアドレス生成手段と、
前記画素アドレスに従って、各走査線の各画素のコンポーネント画像信号を前記映像メモリに書き込む書込手段と、
を備える。
【０００９】
映像転送手段が先頭アドレスを第２のバス上に出力すると、ビデオコントローラのアドレス生成手段がその先頭アドレスから各画素の画素アドレスを生成するので、映像転送手段は各走査線の先頭アドレスのみを出力すればよい。映像転送手段は、各走査線に関して先頭アドレスと映像信号とを出力すればよいので、映像信号を高速に転送することができる。
【００１０】
【実施例】
Ａ．システム構成：
図１は、本発明の第１の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムでは、ＣＰＵ２００とメインメモリ２０２とがホストバス２０４に接続されている。ホストバス２０４は、ブリッジ２０６を介して高速バス２０８に接続されている。この高速バス２０８は、アドレスとデータが共通の信号線によって時分割で転送されるバスである。また、高速バス２０８はクロック信号に同期して動作する同期式のバスであるが、クロック信号の周波数は３３ＭＨｚ以下であればよく、動作の途中でクロック周波数を変更することも可能である。
【００１１】
高速バス２０８には、動画転送コントローラ２１０と、ビデオコントローラ２１２と、拡張バスブリッジ２１４とが接続されている。動画転送コントローラ２１０には、Ａ−Ｄ変換器２１８とビデオデコーダ２２０が直列に接続されている。ビデオデコーダ２２０は、外部から与えられたコンポジット映像信号ＶＳをデコードして、コンポーネント映像信号（ＹＵＶ信号またはＲＧＢ信号）と同期信号ＶＳＹＮＣ，ＨＳＹＮＣとフィールド指示信号ＦＩＳとを生成する。フィールド指示信号ＦＩＳは、インターレース走査の場合に奇数フィールドか偶数フィールドかを示す信号である。ビデオデコーダ２２０内には、ＹＵＶ信号からＲＧＢ信号に変換する色信号変換回路が設けられている。Ａ−Ｄ変換器２１８は、アナログコンポーネント映像信号をデジタルコンポーネント映像信号ＤＳに変換する。
【００１２】
ビデオコントローラ２１２には、フレームメモリとしてのビデオＲＡＭ（ＶＲＡＭ）２２２と、表示デバイスとしてのカラーＣＲＴ２２４またはカラー液晶ディスプレイ（ＬＣＤ）２２６とが接続されている。ビデオコントローラ２１２は、高速バス２０８を介して与えられたデジタル映像信号（映像データ）をＶＲＡＭ２２２に書き込む書込機能と、ＶＲＡＭ２２２から映像信号を読み出してカラーＣＲＴ２２４や液晶ディスプレイ２２６に与えることによって映像を表示させる表示機能とを有している。
【００１３】
拡張バスブリッジ２１４は、高速バス２０８に低速バス２３０を接続するためのブリッジである。低速バス２３０には各種のＩ／Ｏコントローラ２３２やコネクタ（図示せず）などが接続される。低速バス２３０は、高速バス２０８に比べてデータ転送速度が低く、フロッピディスク装置やキーボードなどの比較的低速の入出力装置が接続される。
【００１４】
図２は、動画転送コントローラ２１０の内部構成を示すブロック図である。動画転送コントローラ２１０は、高速バス２０８とのインタフェイス３００と、高速バス２０８の制御信号を生成するバス制御信号生成部３０２と、アドレスとデータを切換えて高速バス２０８内のアドレス／データバスＡＤＢ上に出力するための切換回路３０４と、バス制御信号生成部３０２と切換回路３０４の動作を制御する切換制御部３０６と、アドレスを演算するアドレス演算部３１２と、データ出力部３１４と、ＦＩＦＯメモリユニット３１８と、色調整部３２０とを備えている。
【００１５】
色調整部３２０に与えられるデジタル映像信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカラー映像データである。色調整部３２０は、この２４ビットのデジタル映像信号ＤＳを、必要に応じて１６ビット（Ｒ：Ｇ：Ｂ＝５：６：５ビットで６万色を再現可能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで２５６色を再現可能）、４ビット（カラーパレットにより１６色を再現可能）、３ビット（カラーパレットにより８色を再現可能）の映像データに変換する回路である。８ビット、４ビットや３ビットの映像データに変換する場合には、ディザ法による２値化が実行される。なお、どのタイプの映像データに変換するかは、オペレータの指定に応じてＣＰＵ２００によって設定される。但し、以下では２４ビットのフルカラー映像データ（「コンポーネント映像データ」と呼ぶ）を色調整部３２０がそのまま出力する場合について説明する。
【００１６】
色調整部３２０から出力されたコンポーネント映像データＶＤは、ＦＩＦＯメモリユニット３１８に順次記憶される。図３は、ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図である。図３（Ａ）に示すように、ＦＩＦＯメモリユニット３１８は、ＦＩＦＯ制御部３２１と、２つのＦＩＦＯメモリ３２２，３２４を備えている。また、図３（Ｂ）に示すように、ＦＩＦＯ制御部３２１は５つのＰＬＬ回路３２５〜３２８，５１０と波形成形部５１１とを有している。第１ないし第３のＰＬＬ回路３２５〜３２７は、水平同期信号ＨＳＹＮＣの周波数をＮＨ０倍、（ＮＨ０＊ＨＸ）倍、および、ＮＨ 倍した信号ＣＬＫＩ，ＣＬＫＯ，ＤＣＬＫをそれぞれ生成する。また、第４のＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮＶ 倍した信号ＨＩＮＣを生成する。第５のＰＬＬ回路５１０は、図３（Ｃ）に示すように、水平同期信号ＨＳＹＮＣの周波数をＨＸ倍した信号ＨＳＹＮＣ＊ＨＸを生成し、波形成形部５１１はその立ち上がりエッジを検出して第２の水平同期信号ＸＨＳＹＮＣを生成する。この第２の水平同期信号ＸＨＳＹＮＣは、第１の水平同期信号ＨＳＹＮＣのＨＸ倍の周波数を有する同期信号である。なお、各ＰＬＬ回路内の設定値ＮＨ０，（ＮＨ０＊ＨＸ），ＮＨ ，ＮＶ ，ＨＸは、ＣＰＵ２００によって設定される。これらのＰＬＬ回路３２５〜３２８は、映像の拡大・縮小を行なうための回路であり、その機能については後述する。
【００１７】
なお、２つのＦＩＦＯメモリ３２２，３２４は、所定量の映像データを一時的に記憶する映像データバッファとしての機能を有しており、ＦＩＦＯ制御部３２１は映像データバッファ制御部としての機能を有している。また、第１のＰＬＬ回路３２５は入力クロック生成手段として、第２のＰＬＬ回路３２６は出力クロック生成手段として、第３のＰＬＬ回路３２７はドットクロック生成手段として、第４のＰＬＬ回路３２８はラインインクリメント信号生成手段としての機能をそれぞれ有している。なお、第２と第４のＰＬＬ回路３２６，３２８およびＦＩＦＯメモリユニット３１８が協同して、映像を垂直方向に変倍可能な変倍手段としての機能を発揮する。また、第２と第３のＰＬＬ回路３２６，３２７が協同して、映像データで表わされる映像を水平方向に変倍可能な変倍手段としての機能を発揮する。
【００１８】
図２に示すように、ＦＩＦＯメモリユニット３１８から出力された映像データは、データ出力部３１４と切換回路３０４とを介してアドレス／データバスＡＤＢ上に出力される。切換回路３０４は、切換制御部３０６から与えられる切換信号ＳＷに従って、データ出力部３１４から出力される映像データＭＤＡＴＡとアドレス演算部３１２から出力されるアドレスＭＡＤＤとを切換えて、アドレスＭＡＤＤとデータＭＤＡＴＡとを時分割で出力する。また、切換回路３０４内の３ステートバッファ３０５は、切換制御部３０６から与えられる第１の出力制御信号Ｃ１に応じて出力状態とハイインピーダンス状態に切換えられる。また、高速バス２０８用の各種の制御信号（Ｃ／ＢＥやＦＲＡＭＥ＃等）のためのバス制御信号生成部３０２も、その出力部に３ステートバッファ３０３を有している。この３ステートバッファ３０３は、切換制御部３０６から与えられる第２の出力制御信号Ｃ２に応じて出力状態とハイインピーダンス状態に切換えられる。
【００１９】
図４は、動画転送コントローラ２１０内のアドレス演算部３１２の内部構成を示すブロック図である。アドレス演算部３１２は、オフセットアドレス記憶部３３０と、加算アドレス値記憶部３３２と、垂直カウンタ部３３４と、加算器３４０とを有している。乗算器３３８は、加算アドレス値記憶部３３２に記憶された加算アドレス値ＡＤＡＤと、垂直カウンタ部３３４から出力される垂直方向のカウント値ＶＣＮＴとを乗算する。加算器３４０は、オフセットアドレス記憶部３３０に予め記憶されたオフセットアドレスＯＦＡＤと乗算器３３８の乗算結果ＭＵＬとを加算することによって、映像データのアドレスＭＡＤＤを生成する。後述するように、このアドレスＭＡＤＤは、各走査線の先頭アドレスである。
【００２０】
図５は、ビデオコントローラ２１２の内部構成を示すブロック図である。ビデオコントローラ２１２は、デコーダ３５０と、アドレスカウンタ３５２と、アドレスラッチ３５４と、データ変換回路３５６と、ＶＧＡコントローラ３５８とを備えている。デコーダ３５０とアドレスカウンタ３５２とアドレスラッチ３５４は、高速バス２０８のアドレス／データバスＡＤＢを介して与えられた各走査線の先頭アドレスＭＡＤＤから、各走査線上の各画素のアドレス（画素アドレス）ＰＡＤＤを生成するアドレス生成手段としての機能を有する。また、ＶＧＡコントローラ３５８は、画素アドレスＰＡＤＤに従って各走査線の各画素の映像データＰＤＡＴＡをＶＲＡＭ２２２に書き込む書込手段としての機能を有する。
【００２１】
デコーダ３５０は、高速バス２０８の各種の制御信号から、アドレスカウンタ３５２とアドレスラッチ３５４とデータ変換回路３５６とを制御するための信号を生成する。データ変換回路３５６は、高速バス２０８を介してＹＵＶ信号が与えられた時に、これをＲＧＢ信号に変換する回路である。ＲＧＢ信号が供給されている場合には、ＲＧＢ信号はデータ変換回路３５６をそのまま通過する。なお、データ変換回路３５６がデータ変換を行なうか否かは、デコーダ３５０から与えられるモード信号に応じて決定される。
【００２２】
Ｂ．ＶＲＡＭへの映像データの転送方法：
図６は、ＶＲＡＭ２２２のメモリマップである。このＶＲＡＭ２２２の１ワードは２４ビットであり、１ワードに映像データのＲ成分とＧ成分とＢ成分とが含まれている。また、画面上の１画素（ドット）が１ワードに対応している。
【００２３】
図７は、ＶＲＡＭ２２２のメモリ空間と画面との対応関係を示す説明図である。この図では、ＶＲＡＭ２２２の水平レンジ８０の画素数は６４０（５０ｈワード）、垂直レンジ８１の走査線本数は４８０本である。図７の例では、簡単のために、動画の映像データが書き込まれる動画領域ＭＰＡが、垂直方向に２ライン目で水平方向に２画素目の開始位置から始まって水平方向に８画素の幅を有し、垂直方向に２ラインの幅を有する合計１６画素の領域であるものと仮定している。なお、動画領域ＭＰＡの位置とサイズは、オペレータがカラーＣＲＴ２２４またはカラー液晶ディスプレイ２２６の画面上で指定する。
【００２４】
図８は、カラーＣＲＴ２２４の画面上において指定された動画領域ＭＰＡを示す平面図である。図６に示すメモリ空間は、図８に示すカラーＣＲＴ２２４の表示画面と１：１で対応している。以下ではインターレース走査の行なわない場合のデータ転送について最初に説明し、インターレース走査を行なう場合のデータ転送については後述する。
【００２５】
図４に示すオフセットアドレス記憶部３３０に記憶されるオフセットアドレスＯＦＡＤは、図７において、ＶＲＡＭ２２２の先頭アドレス００００ｈから動画領域ＭＰＡの書込み開始位置のアドレス（００５１ｈ）までのオフセットの値（５１ｈ）である。
【００２６】
動画領域ＭＰＡの最初の走査線の先頭アドレス（＝００５１ｈ）は、画面上においてオペレータが指定した動画領域ＭＰＡの左上点Ｐ１の位置に応じて決定される。すなわち、オペレータが動画領域ＭＰＡを指定すると、ＣＰＵ２００が左上点Ｐ１に相当するアドレス（＝００５１ｈ）を算出し、このアドレス（＝００５１ｈ）をオフセットアドレスＯＦＡＤとしてオフセットアドレス記憶部３３０に設定する。オペレータはカラーＣＲＴ２２４またはカラー液晶ディスプレイ２２６の画面上で任意の位置に任意の大きさの動画領域ＭＰＡを設定することができ、これに応じてオフセットアドレスＯＦＡＤが設定される。
【００２７】
インタレース走査を行なわない場合には、加算アドレス値記憶部３３２に記憶される加算アドレスＡＤＡＤは、ＶＲＡＭ２２２のメモリ空間における１走査線分の画素数に等しく、この実施例では５０ｈに設定されている。
【００２８】
乗算器３３８の出力ＭＵＬと、加算器３４０の出力ＭＡＤＤは、それぞれ次の算術式で与えられる。
ＭＵＬ＝ＡＤＡＤ×ＶＣＮＴ …（１）
ＭＡＤＤ＝ＯＦＡＤ＋ＭＵＬ …（２）
【００２９】
上記（１），（２）式をまとめると、各走査線に対する加算器３４０の出力ＭＡＤＤは次の算術式で与えられる。
ＭＡＤＤ＝（ＡＤＡＤ×ＶＣＮＴ）＋ＯＦＡＤ …（３）
【００３０】
垂直カウントＶＣＮＴは動画領域ＭＰＡ内の走査線番号を示している。また、乗算器３３８の出力ＭＵＬは、動画領域ＭＰＡの書込開始位置Ｐ１から各走査線の先頭画素までのアドレスの差（オフセット）を示している。従って、加算器３４０の出力ＭＡＤＤは、各走査線の先頭画素のアドレス（各走査線の先頭アドレス）である。
【００３１】
図９は、動画転送コントローラ２１０からビデオコントローラ２１２へのデータ転送の動作を示すタイミングチャートである。なお、図９（ａ）〜（ｇ）は、高速バス２０８を介して２つのコントローラ２１０，２１２の間で交換される信号であり、図９（ｈ）〜（ｊ）はビデオコントローラ２１２からＶＲＡＭ２２２への信号である。映像データの転送は、ＦＩＦＯメモリユニット３１８（図３）で生成されるドットクロック信号ＤＣＬＫ（図９（ａ））に同期して実行される。
【００３２】
動画転送コントローラ２１０は、各走査線の先頭アドレスＭＡＤＤ（図９（ｂ））をアドレス演算部３１２（図２，図４）で生成して、高速バス２０８のアドレス／データバスＡＤＢ上に出力する。すると、切換制御部３０６から与えられる切換信号ＳＷによって切換回路３０４内のスイッチ（マルチプレクサ）が、データ出力部３１４側に切換えられる。この結果、先頭アドレスＭＡＤＤの走査線上の８つの画素（図７の００５１ｈ〜００５８ｈの画素）に関する映像データＤ１〜Ｄ８がドットクロック信号ＤＣＬＫに同期してアドレス／データバスＡＤＢ上に連続して出力される。
【００３３】
図９（ｃ）〜（ｇ）は、高速バス２０８としてＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ）バスを使用した場合の制御信号を示している。図９（ｃ）の信号Ｃ／ＢＥは、アドレス／データバスＡＤＢ（図９（ｂ））にアドレスＭＡＤＤが出力されている期間には、高速バス２０８のバスサイクルの種類（メモリアクセス，Ｉ／Ｏアクセス等）を指定するバスコマンドを伝送し、また、アドレス／データバスＡＤＢ上にデータＤ１〜Ｄ８が出力されている期間には、アドレス／データバスＡＤＢのバイトイネーブル信号を伝送する。アドレス／データバスＡＤＢは３２ビット（４バイト）のバス幅を有しており、４ビットのバイトイネーブル信号Ｃ／ＢＥの各ビットは、４バイトのいずれのバイトレーンが有効であるかを示す。例えば、２４ビットの映像データを下位の３バイトで転送する場合には、信号Ｃ／ＢＥの値は１０００ｈとなる。なお、バイトイネーブルは負論理である。信号Ｃ／ＢＥは転送元である動画転送コントローラ２１０によって出力される。
【００３４】
図９（ｅ）の信号ＩＲＤＹ＃は転送元（イニシエータ・デバイス）である動画転送コントローラ２１０がデータ転送可能であることを示す信号であり、動画転送コントローラ２１０によって出力される。なお、この明細書において、信号名の後ろに「＃」が付されているものは負論理の信号である。図９（ｆ）の信号ＴＲＤＹ＃は、転送先（ターゲット・デバイス）であるビデオコントローラ２１２がデータ転送可能である示す信号であり、ビデオコントローラ２１２によって出力される。また、図９（ｃ）の信号ＦＲＡＭＥ＃は、イニシエータである動画転送コントローラ２１０によって出力される信号であり、信号ＦＲＡＭＥ＃がアサートされると（Ｌレベルになると）バスサイクルが開始される。また、信号ＦＲＡＭＥ＃がデアサートされると（Ｈレベルになると）、次のクロックでそのバスサイクルが終了する。図９（ｇ）の信号ＤＥＶＳＥＬ＃は、ターゲットであるビデオコントローラ２１２がデータ転送を受け入れることを示す信号であり、ビデオコントローラ２１２によって出力される。なお、高速バス２０８の制御信号はこの他にも存在するが図示の便宜上省略されている。
【００３５】
図９の例では、信号ＦＲＡＭＥ＃（図９（ｄ））がアサートされてバスサイクルが開始されると、アドレス／データバスＡＤＢに各走査線の先頭アドレスＭＡＤＤが出力され、その後、１つの走査線上の８つの画素の映像信号Ｄ１〜Ｄ８が連続的に出力される。この際、７つ目の画素に対する映像データＤ７の転送時に信号ＦＲＡＭＥ＃がデアサートされ、次の８つ目の画素に対する映像データＤ８が最後の転送データとなってそのバスサイクルが終了する。このような１走査線分のデータ転送を複数回繰返すことによって、１フィールド分の映像データが動画転送コントローラ２１０からビデオコントローラ２１２に転送される。
【００３６】
図５に示すデコーダ３５０は、イニシエータである動画転送コントローラ２１０から出力されたアドレスをチェックして、ビデオコントローラ２１２がターゲット・デバイスであるか否かを判断する。ビデオコントローラ２１２がターゲット・デバイスである場合には、デコーダ３５０は制御信号ＴＲＤＹ＃（図９（ｆ）），ＤＥＶＳＥＬ＃（図９（ｇ））を高速バス２０８上に出力するとともに、アドレスカウンタ３５２とアドレスラッチ３５４とデータ変換回路３５６とに制御信号を供給してそれらの動作を制御する。すなわち、アドレス／データバスＡＤＢ上にアドレスＭＡＤＤが出力されている場合には、アドレスカウンタ３５２のロード端子をアクティブにすることによって、アドレスＭＡＤＤをアドレスカウンタ３５２の初期値として設定する。アドレスカウンタ３５２のクロック端子には、デコーダ３５０から画素書込信号ＰＷＲ＃が入力されている。この画素書込信号ＰＷＲ＃は、高速バス２０８のクロック信号ＤＣＬＫと同一周波数で同期しており、ＶＧＡコントローラ３５８がＶＲＡＭ２２２に各画素の映像データを書き込むタイミングを示す信号である。従って、アドレスカウンタ３５２は、クロック信号ＤＣＬＫ（図９（ａ））の１パルス毎にアドレスを１つインクリメントして、各画素に対する画素アドレスＰＡＤＤを出力する。アドレスラッチ３５４は、アドレスカウンタ３５２から出力された画素アドレスＰＡＤＤをラッチしてＶＧＡコントローラ３５８に出力している。
【００３７】
ＶＧＡコントローラ３５８は、画素書込信号ＰＷＲ＃と画素アドレスＰＡＤＤと映像データＰＤＡＴＡとを受け取り、ＶＲＡＭ２２２に画素書込信号ＥＰＷＲ＃と画素アドレスＥＰＡＤＤと映像データＥＰＤＡＴＡとを供給して、映像データＥＰＤＡＴＡをＶＲＡＭ２２２に書き込む。すなわち、図９（ｈ）〜（ｊ）に示すように、１走査線上の８つの画素に対する映像データＤ１〜Ｄ８が、画素書込信号ＥＰＷＲ＃に同期してＶＲＡＭ２２２内に書き込まれる。なお、ＶＧＡコントローラ３５８からＶＲＡＭ２２２に与えられる画素アドレスＥＰＡＤＤは、ＶＧＡコントローラ３５８における局所的なアドレス空間で定義されているので、高速バス２０８における画素アドレスＰＡＤＤの値とは異なるが、その意味は同一である。すなわち、画素アドレスＥＰＡＤＤの値は、各走査線の先頭アドレスＳＰから１クロック毎に１ずつ増加した値である。
【００３８】
なお、図９の例では、動画転送コントローラ２１０が各走査線の先頭アドレスＭＡＤＤを出力した後に、その走査線上の全画素に対する映像データを連続して転送するものとしていた。しかし、必ずしも各走査線上の全画素に対する映像データを連続して転送する必要はない。すなわち、動画転送コントローラ２１０は１つのアドレスに続いて、所望の画素数の映像データを連続して転送することができる。また、各画素のアドレスとデータとを交互に出力することも可能である。但し、図９に示すように、各走査線の先頭アドレスＭＡＤＤを出力した後に、その走査線上の全画素に対する映像データを連続して転送するようにすれば、より高速にデータ転送を行なうことができ、スムーズな動画表示を行なえるという利点がある。
【００３９】
Ｃ．インターレース走査を行なう場合のアドレス演算：
図１０は、インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図であり、図７に対応する図である。奇数ラインフィールドは、動画領域ＭＰＡ内の１６個の画素アドレスのうちで１走査線分の８つの画素アドレス００Ａ１ｈ〜００Ａ８ｈを含んでおり、偶数ラインフィールドは他の８つの画素アドレス００５１ｈ〜００５８ｈを含んでいる。
【００４０】
インターレースを行なう場合には、オフセットアドレス記憶部３３０（図４）に奇数ラインフィールド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶数ラインフィールド用のオフセットアドレスＯＦＡＤ２＝５１ｈとを登録する。オフセットアドレス記憶部３３０は、これらの２つのオフセットアドレスＯＦＡＤ１，ＯＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて選択的に出力する。なお、２：１のインターレースの場合には、加算アドレスＡＤＡＤはインターレースが無い場合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。このように、インターレース走査の場合には、オフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを調整することによって、インターレースが無い場合と同様に、上記（３）式に従って各走査線の映像データの先頭アドレスＭＡＤＤを算出できる。
【００４１】
なお、インターレースを行なうための映像データを転送する場合にも、意図的にインターレースを行なわずに同一のアドレスに奇数ラインフィールドと偶数ラインフィールドの映像データを書き込むことも可能である。この場合には、インターレースが無い場合のオフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを、両方のフィールドに共通して使用すればよい。
【００４２】
Ｄ．映像の拡大・縮小処理：
動画転送コントローラ２１０は、映像の拡大・縮小を行なう機能を有している。映像の拡大・縮小処理は、主に、図２に示すアドレス演算部３１２とＦＩＦＯメモリユニット３１８とによって実行される。図１１は、アドレス演算部３１２内の垂直カウンタ部３３４の内部構成と、ＦＩＦＯ制御部３２１内の関連部分を示すブロック図である。ＦＩＦＯ制御部３２１のＰＬＬ回路３２７は、ビデオデコーダ２２０から与えられた水平同期信号ＨＳＹＮＣの周波数をＮＨ 倍したドットクロック信号ＤＣＬＫを生成する。また、ＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮＶ 倍したラインインクリメント信号ＨＩＮＣを生成する。ラインインクリメント信号ＨＩＮＣは、後述するように、映像を垂直方向に縮小する際に用いられる。ラインインクリメント信号ＨＩＮＣの周波数が第２の水平同期信号ＸＨＳＹＮＣと同じである場合には、映像の縮小が行なわれない。
【００４３】
垂直カウンタ部３３４は、バックポーチ記憶部４０２と、比較器４０４と、バックポーチカウンタ４０６と、垂直カウンタ４０８と、ラッチ４１０とを有している。バックポーチ記憶部４０２は、高速バス２０８を介してＣＰＵ２００から与えられたバックポーチ数ＢＰを記憶する。ここで、バックポーチ数ＢＰはバックポーチ期間における水平同期信号ＨＳＹＮＣのパルス数である。バックポーチカウンタ４０６には第１の水平同期信号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック入力端子には第２の水平同期信号ＸＨＳＹＮＣが与えられている。また、垂直カウンタ４０８のクロック入力端子にはラインインクリメント信号ＨＩＮＣが与えられている。また、バックポーチカウンタ４０６と垂直カウンタ４０８のリセット入力端子には垂直同期信号ＶＳＹＮＣが与えられている。比較器４０４は、バックポーチ記憶部４０２に記憶されたバックポーチ数ＢＰと、バックポーチカウンタ４０６のカウント値ＢＰＣとを比較する。
【００４４】
比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣの時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベルとなる。また、バックポーチカウンタ４０６は比較器４０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブルとなる。
【００４５】
垂直同期信号ＶＳＹＮＣが垂直カウンタ部３３４に与えられるとバックポーチカウンタ４０６と垂直カウンタ４０８とがリセットされる。このとき、比較器４０４の出力ＣＭＰはＬレベルなので、バックポーチカウンタ４０６がイネーブルとなり、水平同期信号ＨＳＹＮＣのパルス数をカウントする。一方、垂直カウンタ４０８は停止したままである。水平同期信号ＨＳＹＮＣのパルスがバックポーチ数ＢＰと等しい数だけバックポーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとなる。この結果、比較器４０４の出力ＣＭＰがＨレベルとなり、バックポーチカウンタ４０６が停止するとともに、垂直カウンタ４０８がカウントアップを開始する。垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０に保持されて、垂直カウントＶＣＮＴとして出力される。この垂直カウントＶＣＮＴが画面上の走査線番号を示している。なお、垂直方向に縮小を行なわない場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣの周波数が等しく、従って、垂直カウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパルス数に等しい。
【００４６】
このように、垂直カウンタ４０８とラッチ４１０は、走査線番号を加算する手段としての機能を有している。
【００４７】
図１２は、垂直カウンタ部３３４の動作を示すタイミングチャートである。バックポーチ期間が過ぎ、有効映像期間において第２の水平同期信号ＸＨＳＹＮＣがＬレベルになると、垂直カウンタ部３３４のカウントアップが開始される。すなわち、有効映像期間において、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生する度に垂直カウンタ部３３４から出力される垂直カウントＶＣＮＴの値が１つずつ増加する。
【００４８】
このように、映像を垂直方向に縮小しない場合には、垂直同期信号ＶＳＹＮＣが１パルス発生するたびに垂直カウントＶＣＮＴが０にリセットされ、その後、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生するたびに垂直カウントＶＣＮＴが１つずつ増加する。一方、映像を垂直方向に縮小する場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣとに応じて垂直カウントＶＣＮＴが増加するが、その動作については後述する。
【００４９】
図１３は、ＦＩＦＯメモリユニット３１８（図３）による垂直方向の拡大処理機能を説明する説明図であり、（ａ）は入力映像データＶＤＩ 、（ｂ）は出力映像データＶＤＯ 、（ｃ）は２つのＦＩＦＯメモリの動作をそれぞれ示している。但し、図１３（ａ），（ｂ）では、図示の便宜上、映像データを元のアナログ映像信号ＶＳの形で描いている。
【００５０】
図１３（ｃ）に示すように、２つのＦＩＦＯメモリ３２２，３２４の入力端子と出力端子は、仮想的なトグルスイッチ３２３ａ，３２３ｂによって相補的に交互に切換えられている。これらの仮想的なトグルスイッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１から与えられる入力イネーブル信号ＲＥと出力イネーブル信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２４の入出力が相補的に交互に切換えられることを等価的に示したものである。２つのＦＩＦＯメモリ３２２，３２４には、入力クロック信号ＣＬＫＩと出力クロック信号ＣＬＫＯとが共通に与えられている。入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩは、図３（Ｂ）からも解るように、水平同期信号ＨＳＹＮＣの周波数をＮＨ０倍したものであり、映像入力端子２２１に与えられた映像信号ＶＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周波数である。一方、出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯは、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩのＨＸ倍（ＨＸは整数）の値である（図３（Ｂ）参照）。すなわち、出力クロック信号ＣＬＫＯを生成するＰＬＬ回路３２６の設定値（ＮＨ０＊ＨＸ）は、入力クロック信号ＣＬＫＩを生成するＰＬＬ回路３２５の設定値ＮＨ０のＨＸ倍に設定される。この実施例では、ＨＸ＝３と仮定する。
【００５１】
図１３（ａ），（ｂ）の第１の期間ＴＴ１１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３２２に入力映像データＶＤＩ が書き込まれ、第２のＦＩＦＯメモリ３２４から出力映像データＶＤＯ が読み出される。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ３２４に入力映像データＶＤＩ が書き込まれ、第１のＦＩＦＯメモリ３２２から出力映像データＶＤＯ が読み出される。この結果、第１の期間ＴＴ１１では第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２に書き込まれる。また、第２の期間ＴＴ１２では、第２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメモリ３２４に書き込まれる。図１３の例は出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯが入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩの３倍に設定されているので、第２の期間ＴＴ１２において、第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２から３回読み出される。
【００５２】
図１４は、映像の垂直方向の拡大と縮小の様子を示す説明図である。図１４（Ａ）は入力映像データＶＤＩ を示し、図１４（Ｂ）は出力映像データＶＤＯ を示している。出力映像データＶＤＯ では、入力映像データＶＤＩ の各走査線がそれぞれＨＸ（＝３）回ずつ繰り返されており、これによって映像が垂直方向にＨＸ（＝３）倍に拡大されている。図１４（Ｂ）において、例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走査線Ｌ１の映像データが３回繰り返して出力されていることを示している。このように、２つのＦＩＦＯメモリ３２２，３２４を用いて出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯを入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩの整数倍に設定することによって、映像を垂直方向に整数倍で拡大することが可能である。
【００５３】
垂直方向の縮小は、図１１に示すＦＩＦＯ制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部３３４内の垂直カウンタ４０８およびラッチ４１０とによって実現される。図１５は、垂直方向の縮小動作を示すタイミングチャートである。ＰＬＬ回路３２８で生成されるラインインクリメント信号ＨＩＮＣ（図１５（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆＶＳＹＮＣ のＮＶ 倍の周波数ｆＨＩＮＣを有している。第２の水平同期信号ＸＨＳＹＮＣ（図１５（ｃ））は、垂直同期信号ＶＳＹＮＣの周波数ｆＶＳＹＮＣ の（ＮＶ０＊ＨＸ）倍の周波数ｆＸＨＳＹＮＣを有しており、ＮＶ０の値は元のアナログ映像信号ＶＳにおける１フィールドの走査線数（以下、「全画ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合にはＮＶ０＝２６２．５）である。なお、図１６（Ａ），（Ｂ）に示すように、アナログ映像信号ＶＳで表わされる映像の全画ライン数をＮＶ０、有効画ライン数をＮＶＬとし、その映像をディスプレイデバイスに表示する際の表示ライン数をＮＶＭとすると、ＰＬＬ回路３２８の設定値ＮＶ は次式で与えられる。
ただし、ＮＶＭ≦ＨＸ＊ＮＶＬである。
【００５４】
上式において、例えば、ＮＶ０＝２６２．５，ＮＶＬ＝２４０，ＮＶＭ＝４８０を代入すれ、ＮＶ ＝５２５となる。
【００５５】
垂直カウンタ４０８（図１１）は、ラインインクリメント信号ＨＩＮＣの立上りエッジに応じてカウント値ＣＮＴ（図１５（ｂ））をカウントアップし、また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣの立上りエッジに応じて垂直カウンタ４０８のカウント値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図１５（ｄ））として出力する。
【００５６】
図１５の例では、ラインインクリメント信号ＨＩＮＣの周波数ｆＨＩＮＣと第２の水平同期信号ＸＨＳＹＮＣの周波数ｆＸＨＳＹＮＣの比（ＮＶ ／ＮＶ０＊ＨＸ）は２／３であり、これに応じて、垂直カウントＶＣＮＴ（図１５（ｄ））は０，１，２，２，３，４，４，５…のように、２つ目毎に同じ値が１回繰り返される。垂直カウントＶＣＮＴはＶＲＡＭ２２２における垂直アドレスを示しているので、３番目の垂直アドレスＶＣＮＴ＝２には、３本目の走査線Ｌ１ｃの映像データと４本目の走査線Ｌ２ａの映像データが書き込まれることになる。この結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２ａの映像データに置き換えられる。これが繰り返されると、３の倍数の位置にある走査線の映像データが間引かれて、垂直方向に縮小される結果となる。
【００５７】
図１４（Ｂ），（Ｃ）には、図１５の動作によって映像が垂直方向に縮小される様子が示されている。２つのＦＩＦＯメモリ３２２，３２４の切換によってＨＸ倍に拡大された映像データＶＤＯ は９つの走査線Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像データで置き換えられ、また、６番目の走査線Ｌ２ｃの映像データもその次の走査線Ｌ３ａの映像データで置き換えられる。この結果、映像が垂直方向にＮＶ ／（ＮＶ０＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２２，３２４によって映像データが予め垂直方向にＨＸ倍に拡大されているので、総合的な垂直方向の倍率ＭＶ は次式で与えられる。
ＭＶ ＝ＮＶ ／ＮＶ０ …（４）
【００５８】
映像の水平方向の拡大・縮小の倍率ＭＨ は、映像データをＶＲＡＭ２２２に書き込む際のドットクロック信号ＤＣＬＫ（図１１）の周波数ｆＤＣＬＫと、ＦＩＦＯメモリ３２２，３２４から映像データを読み出す際の出力クロック信号ＣＬＫＯ（図１３（ｃ））の周波数ｆＣＬＫＯとの比ｆＤＣＬＫ／ｆＣＬＫＯに等しい。図１３において述べたように、出力クロックＣＬＫＯの周波数ｆＣＬＫＯは、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩのＨＸ倍であり、入力クロック信号ＣＬＫＩはコンポジット映像信号ＶＳの周波数特性に応じた一定値である。従って、水平方向の倍率ＭＨ は、次の（５）式で与えられる。
ＭＨ ＝ｆＤＣＬＫ／ｆＣＬＫＯ＝ｆＤＣＬＫ／（ＨＸ＊ｆＣＬＫＩ） …（５）
【００５９】
さらに、図３（Ｂ）からも解るように、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩは、水平同期信号ＨＳＹＮＣの周波数ｆＨＳＹＮＣ のＮＨ０倍であり、ｆＨＳＹＮＣ ，ＮＨ０は定数である。また、ドットクロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆＨＳＹＮＣ のＮＨ 倍の周波数を有する。従って、上記（５）式は、次のように書き換えられる。
【００６０】
垂直倍率ＭＶ を示す（４）式と水平倍率ＭＨ を示す（６）式において、ＣＰＵ２００から設定できる値は、ＨＸ，ＮＶ ，ＮＨ の３つであり、これらはいずれもＦＩＦＯ制御部３２１内の設定値である。これらの３つの値ＨＸ，ＮＶ ，ＮＨ は、例えば次の式で決定される。
【００６１】
ＨＸ＝ＲＮＤ（ＭＶ ） …（７ａ）
ＮＶ ＝ＮＶ０＊ＭＶ …（７ｂ）
ＮＨ ＝ＮＨ０＊ＭＨ ＊ＨＸ …（７ｃ）
ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を切り上げた整数を示している。
【００６２】
なお、（７ｂ），（７ｃ）式は、整数ＨＸとしてどのような値を用いても成立するので、整数ＨＸの値を（７ａ）式以外の式で決定することも可能である。
【００６３】
図１６（Ａ）は元のコンポジット映像信号ＶＳで表わされる映像ＯＲを示しており、図１６（Ｂ）は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示している。ここでは、水平方向の最大画素数７８０，有効画素数６４０，垂直方向の最大ライン数５２５，有効ライン数４８０としている。ＶＲＡＭ空間における映像ＭＲは、カラーＣＲＴ２２４やカラー液晶ディスプレイ２２６にそのまま表示される。従って、垂直方向の倍率ＭＶ と水平方向の倍率ＭＨ は、ディスプレイデバイス上で設定された映像表示用ウィンドウのサイズと元の映像ＯＲのサイズとの比に等しい。ＣＰＵ２００は、ディスプレイデバイス上に設定された映像表示用ウィンドウのサイズから倍率ＭＶ ，ＭＨ を算出し、さらに、上記（７ａ）〜（７ｃ）に従って３つの値ＨＸ，ＮＶ ，ＮＨ を算出して、ＦＩＦＯ制御部３２１内に設定する。
【００６４】
このように、上記実施例では、ＶＲＡＭ２２２に映像データを転送する際に、映像を任意の倍率で拡大・縮小することができる。また、映像の表示位置もアドレス演算部３１２によって任意に設定できるので、ディスプレイデバイスの任意の位置に任意の倍率で動画を表示することが可能である。
【００６５】
Ｅ．変形例：
本発明は実施例に限らず、以下のような種々の変形が可能である。
【００６６】
（１）この発明は、圧縮されたデジタル映像データを伸長してＶＲＡＭ２２２内へ書き込む場合にも適用することができる。この場合には、動画転送コントローラ２１０の入力ポートに、画像伸長部からのデジタル映像データを入力すればよい。
【００６７】
（２）上述した（３）式で与えられる先頭アドレスＭＡＤＤを算出する回路としては、図４に示す構成以外の種々の構成が考えられる。例えば、アドレス演算部３１２内の加算器を減算器に置き換えたり、加算順序を変更させたりしても同様の結果が得られる。
【００６８】
また、図４に示す乗算器３３８を、加算器とカウントアップ用カウンタとで置き換えて、加算アドレス値記憶部３３２に記憶された加算アドレスＡＤＡＤを垂直カウンタ部３３４の垂直カウントＶＣＮＴの回数だけ加算するようにしてもよい。
【００６９】
（３）図１７に示すように、図１１におけるＰＬＬ回路３２８を１／Ｎ分周器３２９で置き換えることも可能である。この１／Ｎ分周器３２９は、垂直同期信号ＶＳＹＮＣによってリセットされ、リセットされた後にドットクロック信号ＤＣＬＫを１／Ｎに分周してラインインクリメント信号ＨＩＮＣを生成する。このように１／Ｎ分周器３２９を用いると、ＰＬＬ回路を用いた場合よりもラインインクリメント信号ＨＩＮＣのジッタを少なくすることができるという利点がある。
【００７０】
（４）図１８は、３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう回路の構成と動作を示す説明図であり、図１３に対応する図である。図１８（ｃ）に示すように、この回路は、３つのＦＩＦＯメモリ４２１，４２２，４２３と、３つの等価的なスイッチ４３１，４３２，４３３と、２つの乗算器４４１，４４２と、加算器４５０とを含んでいる。図１８（ａ），（ｂ）に示すように、各期間ＴＴ２１，ＴＴ２２，ＴＴ２３では、１つのＦＩＦＯメモリに１走査線分の映像データが書き込まれ、他の２つのＦＩＦＯメモリから映像データが読み出される。映像データが書き込まれるＦＩＦＯメモリと映像データが読み出されるＦＩＦＯメモリは、所定の順番で選択される。図１８（ｃ）は、第３の期間ＴＴ２３の前半におけるスイッチの接続状態を示している。この時、第１のＦＩＦＯメモリ４２１から読み出された第１の走査線Ｌ１の映像データは第１の乗算器４４１でｋ１倍され、第２のＦＩＦＯメモリ４２２から読み出された第２の走査線Ｌ２の映像データは第２の乗算器４４２でｋ２倍される。２つの乗算器４４１，４４２の出力は加算器４５０で加算されるので、期間ＴＴ２３の前半において加算器４５０から出力される出力映像データＶＤＯ は、（Ｌ１＊ｋ１＋Ｌ２＊ｋ２）となる（図１８（ｂ））。ここで、係数ｋ１，ｋ２をともに０．５とおけば、期間ＴＴ２３の前半における出力映像データＶＤＯ は、２本の走査線Ｌ１，Ｌ２の映像データを単純平均したデータとなる。ｋ１，ｋ２を０でない適当な値に設定すれば、重み付き平均を得ることができる。なお、期間ＴＴ２３の後半では、第２の走査線Ｌ２の映像データがそのまま出力映像データＶＤＯ として出力される。
【００７１】
（５）垂直方向を拡大させるためのＦＩＦＯメモリユニット３１８と同様に機能するＦＩＦＯメモリユニットをビデオデコーダ２２０と色調整部３２０の間に設けることによっても、図１８の構成と同様に垂直方向の拡大と補間を行なうことができる。この場合には、図３（Ａ）のＦＩＦＯメモリユニット３１８は映像データＶＤの垂直方向の拡大を行なわず、データ転送のタイミングを調整する回路として使用される。
【００７２】
なお、本発明において、「映像を垂直方向に拡大する」という用語は、図１３のように単純に拡大する場合に限らず、図１８のように垂直方向に補間しつつ拡大する場合も意味している。
【００７３】
（７）複数のＦＩＦＯメモリの代わりにＲＡＭなどの他のタイプの映像データバッファを用いることによってＦＩＦＯメモリユニットと等価な機能を有する回路を構成することも可能である。一般には、複数の映像データバッファとバッファ制御回路を設け、バッファ制御回路によって複数の映像データバッファを所定の順番で切換えることによって、上述したＦＩＦＯメモリユニットの機能を実現することが可能である。
【００７４】
（８）図３（Ｂ）のＰＬＬ回路３２５と等価な機能は、ＰＬＬ回路３２６で得られた信号ＣＬＫＯを入力として（１／ＮＨ０）で分周出力し、水平同期信号ＨＳＹＮＣでリセットする回路を用いても実現できる。このように、図３（Ｂ）ではＰＬＬ回路を複数用いているが、分周回路等の組み合わせによって等価な回路を実現することも可能である。
【００７５】
（９）図２の色調整部３２０は、デジタル映像信号ＤＳをＹＵＶ信号で受けて色相変換を行なった後、コンポーネント映像データＶＤをＲＧＢ信号として出力する回路として構成してもよい。
【００７６】
【発明の効果】
本発明によれば、映像信号の転送に際して、映像転送手段が各走査線に関する先頭アドレスと映像信号とを出力すればよいので、動画を表わす映像信号を高速に転送することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例としてのコンピュータシステムを示すブロック図。
【図２】動画転送コントローラ２１０の内部構成を示すブロック図。
【図３】ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図
【図４】アドレス演算部３１２の内部構成を示すブロック図。
【図５】ビデオコントローラ２１２の内部構成を示すブロック図。
【図６】ＶＲＡＭ２２２のアドレスマップ。
【図７】ＶＲＡＭ２２２と画面との対応関係を示す説明図。
【図８】カラーモニタの画面内の動画領域ＭＰＡを示す平面図。
【図９】データ転送の動作を示すタイミングチャート。
【図１０】インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図。
【図１１】垂直カウンタ部３３４およびＦＩＦＯ制御部３２１の内部構成を示すブロック図。
【図１２】垂直カウンタ部３３４の動作を示すタイミングチャート。
【図１３】映像の垂直方向の拡大動作を示す説明図。
【図１４】映像の垂直方向の拡大と縮小の様子を示す説明図。
【図１５】映像の垂直方向の縮小動作を示すタイミングチャート。
【図１６】映像の垂直方向と水平方向の拡大・縮小の様子を示す説明図。
【図１７】第２のＰＬＬ回路３２８を１／Ｎ分周器で置き換えた場合の回路構成を示すブロック図。
【図１８】３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう構成と動作を示す説明図。
【図１９】従来のＤＭＡコントローラを用いたコンピュータシステムのブロック図。
【符号の説明】
５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ
５２…データバス
５３…アドレスバス
５４…制御バス
５５…ＤＭＡコントローラ
５６…ＶＲＡＭ
５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ
５７…モニタ制御部
５８…モニタ
５９…ＣＰＵ
２００…ＣＰＵ
２０２…メインメモリ
２０４…ホストバス
２０６…ブリッジ
２０８…高速バス
２１０…動画転送コントローラ
２１２…ビデオコントローラ
２１４…拡張バスブリッジ
２１８…Ａ−Ｄ変換器
２２０…ビデオデコーダ
２２１…映像入力端子
２２２…ＶＲＡＭ
２２４…カラーＣＲＴ
２２６…カラー液晶ディスプレイ
２３０…低速バス
２３２…Ｉ／Ｏコントローラ
３００…インタフェイス
３０２…バス制御信号生成部
３０４…切換回路
３０６…切換制御部
３１２…アドレス演算部
３１４…データ出力部
３１８…ＦＩＦＯメモリユニット
３２０…色調整部
３２１…ＦＩＦＯ制御部
３２２，３２４…ＦＩＦＯメモリ
３２３ａ，３２３ｂ…トグルスイッチ
３２５〜３２８，５１０…ＰＬＬ回路
３３０…オフセットアドレス記憶部
３３２…加算アドレス値記憶部
３３４…垂直カウンタ部
３３８…乗算器
３４０…加算器
３５０…デコーダ
３５２…アドレスカウンタ
３５４…アドレスラッチ
３５６…データ変換回路
３５８…ＶＧＡコントローラ
４０２…バックポーチ記憶部
４０４…比較器
４０６…バックポーチカウンタ
４０８…垂直カウンタ
４１０…ラッチ
４２１，４２２，４２３…ＦＩＦＯメモリ
４３１，４３２，４３３…スイッチ
４４１，４４２…乗算器
４５０…加算器
５１０…ＰＬＬ回路
５１１…波形成形部
【産業上の利用分野】
本発明は、動画の映像信号を映像メモリに転送して動画を表示するコンピュータシステムに関する。
【０００２】
【従来の技術】
従来は、外部から与えられた映像データをパーソナルコンピュータの映像メモリに転送する方法として、いわゆるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送が利用されている。
【０００３】
図１９は、映像データをビデオＲＡＭに転送するためのＤＭＡコントローラを備えた従来のコンピュータシステムを示すブロック図である。３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）に色相分解された色データＤｒ ，Ｄｇ ，Ｄｂ がそれぞれ記憶されている。これらの色データＤｒ ，Ｄｇ ，Ｄｂ は、例えばディザ法で予め２値化されている。ＤＭＡコントローラ５５は、アドレスバス５３と、データバス５２と、制御バス５４の使用権をＣＰＵ５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５１Ｂに記憶された２値色データＤｒ ，Ｄｇ ，Ｄｂ をリアルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６Ｂにそれぞれ転送する。転送された２値色データＤｒ ，Ｄｇ ，Ｄｂ は、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じてモニタ制御部５７に送られ、モニタ５８に映像を表示させる。
【０００４】
ＤＭＡ転送の際には、まず、ＣＰＵ５９が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動する。ＤＭＡコントローラ５５は、バスの使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の２値色データＤｒ をＲ成分用のＶＲＡＭ５６Ｒに転送し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アドレスをＤＭＡコントローラ５５に送ってＤＭＡコントローラ５５を起動すると、Ｒ成分と同様に２値色データＤｇ の転送が行なわれる。さらに、Ｂ成分も同様に転送される。２ライン目の映像データを転送する際には、ＣＰＵ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２ライン目の表示開始アドレスを算出してこれをＤＭＡコントローラ５５に送り、ＲＧＢ各色の２値色データＤｒ ，Ｄｇ ，Ｄｂ を順次転送する。
【０００５】
このように、ＣＰＵ５９は各ライン毎にＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算出してＤＭＡコントローラ５５に教示し、ＤＭＡコントローラ５５がこれに応じて各ラインの色データＤｒ ，Ｄｇ ，Ｄｂ を順次ＤＭＡ転送していくことにより、１フィ−ルド分の色データがＶＲＡＭ５６に転送される。なお、「１フィールド」とは、画面の左上隅から右下隅までの１回の走査でカバーされる画像を言う。多くの場合には、２：１のインターレス（飛び越し走査）が行なわれており、２フィールドで１フレーム（１画面）の画像を構成している。こうして、１秒間に約６０フィ−ルド分の２値色データを順次ＤＭＡ転送していくことによって、動画がモニタ−５８に表示される。
【０００６】
【発明が解決しようとする課題】
ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｍｉｔｔｅｅ ）方式による映像信号を利用した場合、水平１ラインの走査期間は６３μｓである。一方、図１９のシステムにおいて、ＣＰＵ５９が表示開始アドレスを計算してＤＭＡコントローラ５５に転送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９から各バスの使用権を取得する時間と、各２値色データＤｒ ，Ｄｇ ，Ｄｂ の１ライン分をＤＭＡ転送する時間とを合計すると、１秒間に数フィ−ルド分のデータしか転送できない。これはＣＰＵ５９が表示開始アドレスを計算したり、ＤＭＡコントローラ５５に表示開始アドレスを設定したりするための時間が必要以上にかかるためと考えられる。このように、従来の装置では、１秒間に数フィールド分のデータしか転送できないため、スム−ズな動画を表示することは不可能であった。
【０００７】
本発明は、従来技術における上述の課題を解決するためになされたものであり、動画を表わす映像信号を映像メモリに高速に転送することを目的とする。
【０００８】
【課題を解決するための手段および作用】
この発明の請求項１に記載されたコンピュータシステムは、
ソフトウェアプログラムに従って各種の演算と制御を実行するマイクロプロセッサと、
前記マイクロプロセッサに接続された第１のバスと、
アドレスとデータが共通の信号線によって時分割で転送される第２のバスと、
前記第１と第２のバスを接続するブリッジと、
映像を表示する表示デバイスと、
前記表示デバイスに表示される映像の映像信号を記憶する映像メモリと、
前記第２のバスに接続され、前記映像メモリへの映像信号の書込みと読み出しを制御するビデオコントローラと、
外部から与えられた動画のコンポジット映像信号をデコードして、コンポーネント映像信号と同期信号とを生成するビデオデコーダと、
前記コンポジット映像信号で表わされる映像の各走査線毎に、各走査線の先頭アドレスを生成して前記第２のバス上に出力するとともに、前記先頭アドレスの後に前記走査線上の各画素のコンポーネント映像信号を前記第２のバス上に連続して出力する映像転送手段と、を備え、
前記ビデオコントローラは、
前記先頭アドレスから、各走査線上の各画素に対する画素アドレスを生成するアドレス生成手段と、
前記画素アドレスに従って、各走査線の各画素のコンポーネント画像信号を前記映像メモリに書き込む書込手段と、
を備える。
【０００９】
映像転送手段が先頭アドレスを第２のバス上に出力すると、ビデオコントローラのアドレス生成手段がその先頭アドレスから各画素の画素アドレスを生成するので、映像転送手段は各走査線の先頭アドレスのみを出力すればよい。映像転送手段は、各走査線に関して先頭アドレスと映像信号とを出力すればよいので、映像信号を高速に転送することができる。
【００１０】
【実施例】
Ａ．システム構成：
図１は、本発明の第１の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムでは、ＣＰＵ２００とメインメモリ２０２とがホストバス２０４に接続されている。ホストバス２０４は、ブリッジ２０６を介して高速バス２０８に接続されている。この高速バス２０８は、アドレスとデータが共通の信号線によって時分割で転送されるバスである。また、高速バス２０８はクロック信号に同期して動作する同期式のバスであるが、クロック信号の周波数は３３ＭＨｚ以下であればよく、動作の途中でクロック周波数を変更することも可能である。
【００１１】
高速バス２０８には、動画転送コントローラ２１０と、ビデオコントローラ２１２と、拡張バスブリッジ２１４とが接続されている。動画転送コントローラ２１０には、Ａ−Ｄ変換器２１８とビデオデコーダ２２０が直列に接続されている。ビデオデコーダ２２０は、外部から与えられたコンポジット映像信号ＶＳをデコードして、コンポーネント映像信号（ＹＵＶ信号またはＲＧＢ信号）と同期信号ＶＳＹＮＣ，ＨＳＹＮＣとフィールド指示信号ＦＩＳとを生成する。フィールド指示信号ＦＩＳは、インターレース走査の場合に奇数フィールドか偶数フィールドかを示す信号である。ビデオデコーダ２２０内には、ＹＵＶ信号からＲＧＢ信号に変換する色信号変換回路が設けられている。Ａ−Ｄ変換器２１８は、アナログコンポーネント映像信号をデジタルコンポーネント映像信号ＤＳに変換する。
【００１２】
ビデオコントローラ２１２には、フレームメモリとしてのビデオＲＡＭ（ＶＲＡＭ）２２２と、表示デバイスとしてのカラーＣＲＴ２２４またはカラー液晶ディスプレイ（ＬＣＤ）２２６とが接続されている。ビデオコントローラ２１２は、高速バス２０８を介して与えられたデジタル映像信号（映像データ）をＶＲＡＭ２２２に書き込む書込機能と、ＶＲＡＭ２２２から映像信号を読み出してカラーＣＲＴ２２４や液晶ディスプレイ２２６に与えることによって映像を表示させる表示機能とを有している。
【００１３】
拡張バスブリッジ２１４は、高速バス２０８に低速バス２３０を接続するためのブリッジである。低速バス２３０には各種のＩ／Ｏコントローラ２３２やコネクタ（図示せず）などが接続される。低速バス２３０は、高速バス２０８に比べてデータ転送速度が低く、フロッピディスク装置やキーボードなどの比較的低速の入出力装置が接続される。
【００１４】
図２は、動画転送コントローラ２１０の内部構成を示すブロック図である。動画転送コントローラ２１０は、高速バス２０８とのインタフェイス３００と、高速バス２０８の制御信号を生成するバス制御信号生成部３０２と、アドレスとデータを切換えて高速バス２０８内のアドレス／データバスＡＤＢ上に出力するための切換回路３０４と、バス制御信号生成部３０２と切換回路３０４の動作を制御する切換制御部３０６と、アドレスを演算するアドレス演算部３１２と、データ出力部３１４と、ＦＩＦＯメモリユニット３１８と、色調整部３２０とを備えている。
【００１５】
色調整部３２０に与えられるデジタル映像信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカラー映像データである。色調整部３２０は、この２４ビットのデジタル映像信号ＤＳを、必要に応じて１６ビット（Ｒ：Ｇ：Ｂ＝５：６：５ビットで６万色を再現可能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで２５６色を再現可能）、４ビット（カラーパレットにより１６色を再現可能）、３ビット（カラーパレットにより８色を再現可能）の映像データに変換する回路である。８ビット、４ビットや３ビットの映像データに変換する場合には、ディザ法による２値化が実行される。なお、どのタイプの映像データに変換するかは、オペレータの指定に応じてＣＰＵ２００によって設定される。但し、以下では２４ビットのフルカラー映像データ（「コンポーネント映像データ」と呼ぶ）を色調整部３２０がそのまま出力する場合について説明する。
【００１６】
色調整部３２０から出力されたコンポーネント映像データＶＤは、ＦＩＦＯメモリユニット３１８に順次記憶される。図３は、ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図である。図３（Ａ）に示すように、ＦＩＦＯメモリユニット３１８は、ＦＩＦＯ制御部３２１と、２つのＦＩＦＯメモリ３２２，３２４を備えている。また、図３（Ｂ）に示すように、ＦＩＦＯ制御部３２１は５つのＰＬＬ回路３２５〜３２８，５１０と波形成形部５１１とを有している。第１ないし第３のＰＬＬ回路３２５〜３２７は、水平同期信号ＨＳＹＮＣの周波数をＮＨ０倍、（ＮＨ０＊ＨＸ）倍、および、ＮＨ 倍した信号ＣＬＫＩ，ＣＬＫＯ，ＤＣＬＫをそれぞれ生成する。また、第４のＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮＶ 倍した信号ＨＩＮＣを生成する。第５のＰＬＬ回路５１０は、図３（Ｃ）に示すように、水平同期信号ＨＳＹＮＣの周波数をＨＸ倍した信号ＨＳＹＮＣ＊ＨＸを生成し、波形成形部５１１はその立ち上がりエッジを検出して第２の水平同期信号ＸＨＳＹＮＣを生成する。この第２の水平同期信号ＸＨＳＹＮＣは、第１の水平同期信号ＨＳＹＮＣのＨＸ倍の周波数を有する同期信号である。なお、各ＰＬＬ回路内の設定値ＮＨ０，（ＮＨ０＊ＨＸ），ＮＨ ，ＮＶ ，ＨＸは、ＣＰＵ２００によって設定される。これらのＰＬＬ回路３２５〜３２８は、映像の拡大・縮小を行なうための回路であり、その機能については後述する。
【００１７】
なお、２つのＦＩＦＯメモリ３２２，３２４は、所定量の映像データを一時的に記憶する映像データバッファとしての機能を有しており、ＦＩＦＯ制御部３２１は映像データバッファ制御部としての機能を有している。また、第１のＰＬＬ回路３２５は入力クロック生成手段として、第２のＰＬＬ回路３２６は出力クロック生成手段として、第３のＰＬＬ回路３２７はドットクロック生成手段として、第４のＰＬＬ回路３２８はラインインクリメント信号生成手段としての機能をそれぞれ有している。なお、第２と第４のＰＬＬ回路３２６，３２８およびＦＩＦＯメモリユニット３１８が協同して、映像を垂直方向に変倍可能な変倍手段としての機能を発揮する。また、第２と第３のＰＬＬ回路３２６，３２７が協同して、映像データで表わされる映像を水平方向に変倍可能な変倍手段としての機能を発揮する。
【００１８】
図２に示すように、ＦＩＦＯメモリユニット３１８から出力された映像データは、データ出力部３１４と切換回路３０４とを介してアドレス／データバスＡＤＢ上に出力される。切換回路３０４は、切換制御部３０６から与えられる切換信号ＳＷに従って、データ出力部３１４から出力される映像データＭＤＡＴＡとアドレス演算部３１２から出力されるアドレスＭＡＤＤとを切換えて、アドレスＭＡＤＤとデータＭＤＡＴＡとを時分割で出力する。また、切換回路３０４内の３ステートバッファ３０５は、切換制御部３０６から与えられる第１の出力制御信号Ｃ１に応じて出力状態とハイインピーダンス状態に切換えられる。また、高速バス２０８用の各種の制御信号（Ｃ／ＢＥやＦＲＡＭＥ＃等）のためのバス制御信号生成部３０２も、その出力部に３ステートバッファ３０３を有している。この３ステートバッファ３０３は、切換制御部３０６から与えられる第２の出力制御信号Ｃ２に応じて出力状態とハイインピーダンス状態に切換えられる。
【００１９】
図４は、動画転送コントローラ２１０内のアドレス演算部３１２の内部構成を示すブロック図である。アドレス演算部３１２は、オフセットアドレス記憶部３３０と、加算アドレス値記憶部３３２と、垂直カウンタ部３３４と、加算器３４０とを有している。乗算器３３８は、加算アドレス値記憶部３３２に記憶された加算アドレス値ＡＤＡＤと、垂直カウンタ部３３４から出力される垂直方向のカウント値ＶＣＮＴとを乗算する。加算器３４０は、オフセットアドレス記憶部３３０に予め記憶されたオフセットアドレスＯＦＡＤと乗算器３３８の乗算結果ＭＵＬとを加算することによって、映像データのアドレスＭＡＤＤを生成する。後述するように、このアドレスＭＡＤＤは、各走査線の先頭アドレスである。
【００２０】
図５は、ビデオコントローラ２１２の内部構成を示すブロック図である。ビデオコントローラ２１２は、デコーダ３５０と、アドレスカウンタ３５２と、アドレスラッチ３５４と、データ変換回路３５６と、ＶＧＡコントローラ３５８とを備えている。デコーダ３５０とアドレスカウンタ３５２とアドレスラッチ３５４は、高速バス２０８のアドレス／データバスＡＤＢを介して与えられた各走査線の先頭アドレスＭＡＤＤから、各走査線上の各画素のアドレス（画素アドレス）ＰＡＤＤを生成するアドレス生成手段としての機能を有する。また、ＶＧＡコントローラ３５８は、画素アドレスＰＡＤＤに従って各走査線の各画素の映像データＰＤＡＴＡをＶＲＡＭ２２２に書き込む書込手段としての機能を有する。
【００２１】
デコーダ３５０は、高速バス２０８の各種の制御信号から、アドレスカウンタ３５２とアドレスラッチ３５４とデータ変換回路３５６とを制御するための信号を生成する。データ変換回路３５６は、高速バス２０８を介してＹＵＶ信号が与えられた時に、これをＲＧＢ信号に変換する回路である。ＲＧＢ信号が供給されている場合には、ＲＧＢ信号はデータ変換回路３５６をそのまま通過する。なお、データ変換回路３５６がデータ変換を行なうか否かは、デコーダ３５０から与えられるモード信号に応じて決定される。
【００２２】
Ｂ．ＶＲＡＭへの映像データの転送方法：
図６は、ＶＲＡＭ２２２のメモリマップである。このＶＲＡＭ２２２の１ワードは２４ビットであり、１ワードに映像データのＲ成分とＧ成分とＢ成分とが含まれている。また、画面上の１画素（ドット）が１ワードに対応している。
【００２３】
図７は、ＶＲＡＭ２２２のメモリ空間と画面との対応関係を示す説明図である。この図では、ＶＲＡＭ２２２の水平レンジ８０の画素数は６４０（５０ｈワード）、垂直レンジ８１の走査線本数は４８０本である。図７の例では、簡単のために、動画の映像データが書き込まれる動画領域ＭＰＡが、垂直方向に２ライン目で水平方向に２画素目の開始位置から始まって水平方向に８画素の幅を有し、垂直方向に２ラインの幅を有する合計１６画素の領域であるものと仮定している。なお、動画領域ＭＰＡの位置とサイズは、オペレータがカラーＣＲＴ２２４またはカラー液晶ディスプレイ２２６の画面上で指定する。
【００２４】
図８は、カラーＣＲＴ２２４の画面上において指定された動画領域ＭＰＡを示す平面図である。図６に示すメモリ空間は、図８に示すカラーＣＲＴ２２４の表示画面と１：１で対応している。以下ではインターレース走査の行なわない場合のデータ転送について最初に説明し、インターレース走査を行なう場合のデータ転送については後述する。
【００２５】
図４に示すオフセットアドレス記憶部３３０に記憶されるオフセットアドレスＯＦＡＤは、図７において、ＶＲＡＭ２２２の先頭アドレス００００ｈから動画領域ＭＰＡの書込み開始位置のアドレス（００５１ｈ）までのオフセットの値（５１ｈ）である。
【００２６】
動画領域ＭＰＡの最初の走査線の先頭アドレス（＝００５１ｈ）は、画面上においてオペレータが指定した動画領域ＭＰＡの左上点Ｐ１の位置に応じて決定される。すなわち、オペレータが動画領域ＭＰＡを指定すると、ＣＰＵ２００が左上点Ｐ１に相当するアドレス（＝００５１ｈ）を算出し、このアドレス（＝００５１ｈ）をオフセットアドレスＯＦＡＤとしてオフセットアドレス記憶部３３０に設定する。オペレータはカラーＣＲＴ２２４またはカラー液晶ディスプレイ２２６の画面上で任意の位置に任意の大きさの動画領域ＭＰＡを設定することができ、これに応じてオフセットアドレスＯＦＡＤが設定される。
【００２７】
インタレース走査を行なわない場合には、加算アドレス値記憶部３３２に記憶される加算アドレスＡＤＡＤは、ＶＲＡＭ２２２のメモリ空間における１走査線分の画素数に等しく、この実施例では５０ｈに設定されている。
【００２８】
乗算器３３８の出力ＭＵＬと、加算器３４０の出力ＭＡＤＤは、それぞれ次の算術式で与えられる。
ＭＵＬ＝ＡＤＡＤ×ＶＣＮＴ …（１）
ＭＡＤＤ＝ＯＦＡＤ＋ＭＵＬ …（２）
【００２９】
上記（１），（２）式をまとめると、各走査線に対する加算器３４０の出力ＭＡＤＤは次の算術式で与えられる。
ＭＡＤＤ＝（ＡＤＡＤ×ＶＣＮＴ）＋ＯＦＡＤ …（３）
【００３０】
垂直カウントＶＣＮＴは動画領域ＭＰＡ内の走査線番号を示している。また、乗算器３３８の出力ＭＵＬは、動画領域ＭＰＡの書込開始位置Ｐ１から各走査線の先頭画素までのアドレスの差（オフセット）を示している。従って、加算器３４０の出力ＭＡＤＤは、各走査線の先頭画素のアドレス（各走査線の先頭アドレス）である。
【００３１】
図９は、動画転送コントローラ２１０からビデオコントローラ２１２へのデータ転送の動作を示すタイミングチャートである。なお、図９（ａ）〜（ｇ）は、高速バス２０８を介して２つのコントローラ２１０，２１２の間で交換される信号であり、図９（ｈ）〜（ｊ）はビデオコントローラ２１２からＶＲＡＭ２２２への信号である。映像データの転送は、ＦＩＦＯメモリユニット３１８（図３）で生成されるドットクロック信号ＤＣＬＫ（図９（ａ））に同期して実行される。
【００３２】
動画転送コントローラ２１０は、各走査線の先頭アドレスＭＡＤＤ（図９（ｂ））をアドレス演算部３１２（図２，図４）で生成して、高速バス２０８のアドレス／データバスＡＤＢ上に出力する。すると、切換制御部３０６から与えられる切換信号ＳＷによって切換回路３０４内のスイッチ（マルチプレクサ）が、データ出力部３１４側に切換えられる。この結果、先頭アドレスＭＡＤＤの走査線上の８つの画素（図７の００５１ｈ〜００５８ｈの画素）に関する映像データＤ１〜Ｄ８がドットクロック信号ＤＣＬＫに同期してアドレス／データバスＡＤＢ上に連続して出力される。
【００３３】
図９（ｃ）〜（ｇ）は、高速バス２０８としてＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ）バスを使用した場合の制御信号を示している。図９（ｃ）の信号Ｃ／ＢＥは、アドレス／データバスＡＤＢ（図９（ｂ））にアドレスＭＡＤＤが出力されている期間には、高速バス２０８のバスサイクルの種類（メモリアクセス，Ｉ／Ｏアクセス等）を指定するバスコマンドを伝送し、また、アドレス／データバスＡＤＢ上にデータＤ１〜Ｄ８が出力されている期間には、アドレス／データバスＡＤＢのバイトイネーブル信号を伝送する。アドレス／データバスＡＤＢは３２ビット（４バイト）のバス幅を有しており、４ビットのバイトイネーブル信号Ｃ／ＢＥの各ビットは、４バイトのいずれのバイトレーンが有効であるかを示す。例えば、２４ビットの映像データを下位の３バイトで転送する場合には、信号Ｃ／ＢＥの値は１０００ｈとなる。なお、バイトイネーブルは負論理である。信号Ｃ／ＢＥは転送元である動画転送コントローラ２１０によって出力される。
【００３４】
図９（ｅ）の信号ＩＲＤＹ＃は転送元（イニシエータ・デバイス）である動画転送コントローラ２１０がデータ転送可能であることを示す信号であり、動画転送コントローラ２１０によって出力される。なお、この明細書において、信号名の後ろに「＃」が付されているものは負論理の信号である。図９（ｆ）の信号ＴＲＤＹ＃は、転送先（ターゲット・デバイス）であるビデオコントローラ２１２がデータ転送可能である示す信号であり、ビデオコントローラ２１２によって出力される。また、図９（ｃ）の信号ＦＲＡＭＥ＃は、イニシエータである動画転送コントローラ２１０によって出力される信号であり、信号ＦＲＡＭＥ＃がアサートされると（Ｌレベルになると）バスサイクルが開始される。また、信号ＦＲＡＭＥ＃がデアサートされると（Ｈレベルになると）、次のクロックでそのバスサイクルが終了する。図９（ｇ）の信号ＤＥＶＳＥＬ＃は、ターゲットであるビデオコントローラ２１２がデータ転送を受け入れることを示す信号であり、ビデオコントローラ２１２によって出力される。なお、高速バス２０８の制御信号はこの他にも存在するが図示の便宜上省略されている。
【００３５】
図９の例では、信号ＦＲＡＭＥ＃（図９（ｄ））がアサートされてバスサイクルが開始されると、アドレス／データバスＡＤＢに各走査線の先頭アドレスＭＡＤＤが出力され、その後、１つの走査線上の８つの画素の映像信号Ｄ１〜Ｄ８が連続的に出力される。この際、７つ目の画素に対する映像データＤ７の転送時に信号ＦＲＡＭＥ＃がデアサートされ、次の８つ目の画素に対する映像データＤ８が最後の転送データとなってそのバスサイクルが終了する。このような１走査線分のデータ転送を複数回繰返すことによって、１フィールド分の映像データが動画転送コントローラ２１０からビデオコントローラ２１２に転送される。
【００３６】
図５に示すデコーダ３５０は、イニシエータである動画転送コントローラ２１０から出力されたアドレスをチェックして、ビデオコントローラ２１２がターゲット・デバイスであるか否かを判断する。ビデオコントローラ２１２がターゲット・デバイスである場合には、デコーダ３５０は制御信号ＴＲＤＹ＃（図９（ｆ）），ＤＥＶＳＥＬ＃（図９（ｇ））を高速バス２０８上に出力するとともに、アドレスカウンタ３５２とアドレスラッチ３５４とデータ変換回路３５６とに制御信号を供給してそれらの動作を制御する。すなわち、アドレス／データバスＡＤＢ上にアドレスＭＡＤＤが出力されている場合には、アドレスカウンタ３５２のロード端子をアクティブにすることによって、アドレスＭＡＤＤをアドレスカウンタ３５２の初期値として設定する。アドレスカウンタ３５２のクロック端子には、デコーダ３５０から画素書込信号ＰＷＲ＃が入力されている。この画素書込信号ＰＷＲ＃は、高速バス２０８のクロック信号ＤＣＬＫと同一周波数で同期しており、ＶＧＡコントローラ３５８がＶＲＡＭ２２２に各画素の映像データを書き込むタイミングを示す信号である。従って、アドレスカウンタ３５２は、クロック信号ＤＣＬＫ（図９（ａ））の１パルス毎にアドレスを１つインクリメントして、各画素に対する画素アドレスＰＡＤＤを出力する。アドレスラッチ３５４は、アドレスカウンタ３５２から出力された画素アドレスＰＡＤＤをラッチしてＶＧＡコントローラ３５８に出力している。
【００３７】
ＶＧＡコントローラ３５８は、画素書込信号ＰＷＲ＃と画素アドレスＰＡＤＤと映像データＰＤＡＴＡとを受け取り、ＶＲＡＭ２２２に画素書込信号ＥＰＷＲ＃と画素アドレスＥＰＡＤＤと映像データＥＰＤＡＴＡとを供給して、映像データＥＰＤＡＴＡをＶＲＡＭ２２２に書き込む。すなわち、図９（ｈ）〜（ｊ）に示すように、１走査線上の８つの画素に対する映像データＤ１〜Ｄ８が、画素書込信号ＥＰＷＲ＃に同期してＶＲＡＭ２２２内に書き込まれる。なお、ＶＧＡコントローラ３５８からＶＲＡＭ２２２に与えられる画素アドレスＥＰＡＤＤは、ＶＧＡコントローラ３５８における局所的なアドレス空間で定義されているので、高速バス２０８における画素アドレスＰＡＤＤの値とは異なるが、その意味は同一である。すなわち、画素アドレスＥＰＡＤＤの値は、各走査線の先頭アドレスＳＰから１クロック毎に１ずつ増加した値である。
【００３８】
なお、図９の例では、動画転送コントローラ２１０が各走査線の先頭アドレスＭＡＤＤを出力した後に、その走査線上の全画素に対する映像データを連続して転送するものとしていた。しかし、必ずしも各走査線上の全画素に対する映像データを連続して転送する必要はない。すなわち、動画転送コントローラ２１０は１つのアドレスに続いて、所望の画素数の映像データを連続して転送することができる。また、各画素のアドレスとデータとを交互に出力することも可能である。但し、図９に示すように、各走査線の先頭アドレスＭＡＤＤを出力した後に、その走査線上の全画素に対する映像データを連続して転送するようにすれば、より高速にデータ転送を行なうことができ、スムーズな動画表示を行なえるという利点がある。
【００３９】
Ｃ．インターレース走査を行なう場合のアドレス演算：
図１０は、インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図であり、図７に対応する図である。奇数ラインフィールドは、動画領域ＭＰＡ内の１６個の画素アドレスのうちで１走査線分の８つの画素アドレス００Ａ１ｈ〜００Ａ８ｈを含んでおり、偶数ラインフィールドは他の８つの画素アドレス００５１ｈ〜００５８ｈを含んでいる。
【００４０】
インターレースを行なう場合には、オフセットアドレス記憶部３３０（図４）に奇数ラインフィールド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶数ラインフィールド用のオフセットアドレスＯＦＡＤ２＝５１ｈとを登録する。オフセットアドレス記憶部３３０は、これらの２つのオフセットアドレスＯＦＡＤ１，ＯＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて選択的に出力する。なお、２：１のインターレースの場合には、加算アドレスＡＤＡＤはインターレースが無い場合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。このように、インターレース走査の場合には、オフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを調整することによって、インターレースが無い場合と同様に、上記（３）式に従って各走査線の映像データの先頭アドレスＭＡＤＤを算出できる。
【００４１】
なお、インターレースを行なうための映像データを転送する場合にも、意図的にインターレースを行なわずに同一のアドレスに奇数ラインフィールドと偶数ラインフィールドの映像データを書き込むことも可能である。この場合には、インターレースが無い場合のオフセットアドレスＯＦＡＤと加算アドレスＡＤＡＤとを、両方のフィールドに共通して使用すればよい。
【００４２】
Ｄ．映像の拡大・縮小処理：
動画転送コントローラ２１０は、映像の拡大・縮小を行なう機能を有している。映像の拡大・縮小処理は、主に、図２に示すアドレス演算部３１２とＦＩＦＯメモリユニット３１８とによって実行される。図１１は、アドレス演算部３１２内の垂直カウンタ部３３４の内部構成と、ＦＩＦＯ制御部３２１内の関連部分を示すブロック図である。ＦＩＦＯ制御部３２１のＰＬＬ回路３２７は、ビデオデコーダ２２０から与えられた水平同期信号ＨＳＹＮＣの周波数をＮＨ 倍したドットクロック信号ＤＣＬＫを生成する。また、ＰＬＬ回路３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮＶ 倍したラインインクリメント信号ＨＩＮＣを生成する。ラインインクリメント信号ＨＩＮＣは、後述するように、映像を垂直方向に縮小する際に用いられる。ラインインクリメント信号ＨＩＮＣの周波数が第２の水平同期信号ＸＨＳＹＮＣと同じである場合には、映像の縮小が行なわれない。
【００４３】
垂直カウンタ部３３４は、バックポーチ記憶部４０２と、比較器４０４と、バックポーチカウンタ４０６と、垂直カウンタ４０８と、ラッチ４１０とを有している。バックポーチ記憶部４０２は、高速バス２０８を介してＣＰＵ２００から与えられたバックポーチ数ＢＰを記憶する。ここで、バックポーチ数ＢＰはバックポーチ期間における水平同期信号ＨＳＹＮＣのパルス数である。バックポーチカウンタ４０６には第１の水平同期信号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック入力端子には第２の水平同期信号ＸＨＳＹＮＣが与えられている。また、垂直カウンタ４０８のクロック入力端子にはラインインクリメント信号ＨＩＮＣが与えられている。また、バックポーチカウンタ４０６と垂直カウンタ４０８のリセット入力端子には垂直同期信号ＶＳＹＮＣが与えられている。比較器４０４は、バックポーチ記憶部４０２に記憶されたバックポーチ数ＢＰと、バックポーチカウンタ４０６のカウント値ＢＰＣとを比較する。
【００４４】
比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣの時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベルとなる。また、バックポーチカウンタ４０６は比較器４０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブルとなる。
【００４５】
垂直同期信号ＶＳＹＮＣが垂直カウンタ部３３４に与えられるとバックポーチカウンタ４０６と垂直カウンタ４０８とがリセットされる。このとき、比較器４０４の出力ＣＭＰはＬレベルなので、バックポーチカウンタ４０６がイネーブルとなり、水平同期信号ＨＳＹＮＣのパルス数をカウントする。一方、垂直カウンタ４０８は停止したままである。水平同期信号ＨＳＹＮＣのパルスがバックポーチ数ＢＰと等しい数だけバックポーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとなる。この結果、比較器４０４の出力ＣＭＰがＨレベルとなり、バックポーチカウンタ４０６が停止するとともに、垂直カウンタ４０８がカウントアップを開始する。垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０に保持されて、垂直カウントＶＣＮＴとして出力される。この垂直カウントＶＣＮＴが画面上の走査線番号を示している。なお、垂直方向に縮小を行なわない場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣの周波数が等しく、従って、垂直カウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパルス数に等しい。
【００４６】
このように、垂直カウンタ４０８とラッチ４１０は、走査線番号を加算する手段としての機能を有している。
【００４７】
図１２は、垂直カウンタ部３３４の動作を示すタイミングチャートである。バックポーチ期間が過ぎ、有効映像期間において第２の水平同期信号ＸＨＳＹＮＣがＬレベルになると、垂直カウンタ部３３４のカウントアップが開始される。すなわち、有効映像期間において、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生する度に垂直カウンタ部３３４から出力される垂直カウントＶＣＮＴの値が１つずつ増加する。
【００４８】
このように、映像を垂直方向に縮小しない場合には、垂直同期信号ＶＳＹＮＣが１パルス発生するたびに垂直カウントＶＣＮＴが０にリセットされ、その後、第２の水平同期信号ＸＨＳＹＮＣが１パルス発生するたびに垂直カウントＶＣＮＴが１つずつ増加する。一方、映像を垂直方向に縮小する場合には、第２の水平同期信号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣとに応じて垂直カウントＶＣＮＴが増加するが、その動作については後述する。
【００４９】
図１３は、ＦＩＦＯメモリユニット３１８（図３）による垂直方向の拡大処理機能を説明する説明図であり、（ａ）は入力映像データＶＤＩ 、（ｂ）は出力映像データＶＤＯ 、（ｃ）は２つのＦＩＦＯメモリの動作をそれぞれ示している。但し、図１３（ａ），（ｂ）では、図示の便宜上、映像データを元のアナログ映像信号ＶＳの形で描いている。
【００５０】
図１３（ｃ）に示すように、２つのＦＩＦＯメモリ３２２，３２４の入力端子と出力端子は、仮想的なトグルスイッチ３２３ａ，３２３ｂによって相補的に交互に切換えられている。これらの仮想的なトグルスイッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１から与えられる入力イネーブル信号ＲＥと出力イネーブル信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２４の入出力が相補的に交互に切換えられることを等価的に示したものである。２つのＦＩＦＯメモリ３２２，３２４には、入力クロック信号ＣＬＫＩと出力クロック信号ＣＬＫＯとが共通に与えられている。入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩは、図３（Ｂ）からも解るように、水平同期信号ＨＳＹＮＣの周波数をＮＨ０倍したものであり、映像入力端子２２１に与えられた映像信号ＶＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周波数である。一方、出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯは、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩのＨＸ倍（ＨＸは整数）の値である（図３（Ｂ）参照）。すなわち、出力クロック信号ＣＬＫＯを生成するＰＬＬ回路３２６の設定値（ＮＨ０＊ＨＸ）は、入力クロック信号ＣＬＫＩを生成するＰＬＬ回路３２５の設定値ＮＨ０のＨＸ倍に設定される。この実施例では、ＨＸ＝３と仮定する。
【００５１】
図１３（ａ），（ｂ）の第１の期間ＴＴ１１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３２２に入力映像データＶＤＩ が書き込まれ、第２のＦＩＦＯメモリ３２４から出力映像データＶＤＯ が読み出される。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ３２４に入力映像データＶＤＩ が書き込まれ、第１のＦＩＦＯメモリ３２２から出力映像データＶＤＯ が読み出される。この結果、第１の期間ＴＴ１１では第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２に書き込まれる。また、第２の期間ＴＴ１２では、第２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメモリ３２４に書き込まれる。図１３の例は出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯが入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩの３倍に設定されているので、第２の期間ＴＴ１２において、第１の走査線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２２から３回読み出される。
【００５２】
図１４は、映像の垂直方向の拡大と縮小の様子を示す説明図である。図１４（Ａ）は入力映像データＶＤＩ を示し、図１４（Ｂ）は出力映像データＶＤＯ を示している。出力映像データＶＤＯ では、入力映像データＶＤＩ の各走査線がそれぞれＨＸ（＝３）回ずつ繰り返されており、これによって映像が垂直方向にＨＸ（＝３）倍に拡大されている。図１４（Ｂ）において、例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走査線Ｌ１の映像データが３回繰り返して出力されていることを示している。このように、２つのＦＩＦＯメモリ３２２，３２４を用いて出力クロック信号ＣＬＫＯの周波数ｆＣＬＫＯを入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩの整数倍に設定することによって、映像を垂直方向に整数倍で拡大することが可能である。
【００５３】
垂直方向の縮小は、図１１に示すＦＩＦＯ制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部３３４内の垂直カウンタ４０８およびラッチ４１０とによって実現される。図１５は、垂直方向の縮小動作を示すタイミングチャートである。ＰＬＬ回路３２８で生成されるラインインクリメント信号ＨＩＮＣ（図１５（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆＶＳＹＮＣ のＮＶ 倍の周波数ｆＨＩＮＣを有している。第２の水平同期信号ＸＨＳＹＮＣ（図１５（ｃ））は、垂直同期信号ＶＳＹＮＣの周波数ｆＶＳＹＮＣ の（ＮＶ０＊ＨＸ）倍の周波数ｆＸＨＳＹＮＣを有しており、ＮＶ０の値は元のアナログ映像信号ＶＳにおける１フィールドの走査線数（以下、「全画ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合にはＮＶ０＝２６２．５）である。なお、図１６（Ａ），（Ｂ）に示すように、アナログ映像信号ＶＳで表わされる映像の全画ライン数をＮＶ０、有効画ライン数をＮＶＬとし、その映像をディスプレイデバイスに表示する際の表示ライン数をＮＶＭとすると、ＰＬＬ回路３２８の設定値ＮＶ は次式で与えられる。
【００５４】
上式において、例えば、ＮＶ０＝２６２．５，ＮＶＬ＝２４０，ＮＶＭ＝４８０を代入すれ、ＮＶ ＝５２５となる。
【００５５】
垂直カウンタ４０８（図１１）は、ラインインクリメント信号ＨＩＮＣの立上りエッジに応じてカウント値ＣＮＴ（図１５（ｂ））をカウントアップし、また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣの立上りエッジに応じて垂直カウンタ４０８のカウント値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図１５（ｄ））として出力する。
【００５６】
図１５の例では、ラインインクリメント信号ＨＩＮＣの周波数ｆＨＩＮＣと第２の水平同期信号ＸＨＳＹＮＣの周波数ｆＸＨＳＹＮＣの比（ＮＶ ／ＮＶ０＊ＨＸ）は２／３であり、これに応じて、垂直カウントＶＣＮＴ（図１５（ｄ））は０，１，２，２，３，４，４，５…のように、２つ目毎に同じ値が１回繰り返される。垂直カウントＶＣＮＴはＶＲＡＭ２２２における垂直アドレスを示しているので、３番目の垂直アドレスＶＣＮＴ＝２には、３本目の走査線Ｌ１ｃの映像データと４本目の走査線Ｌ２ａの映像データが書き込まれることになる。この結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２ａの映像データに置き換えられる。これが繰り返されると、３の倍数の位置にある走査線の映像データが間引かれて、垂直方向に縮小される結果となる。
【００５７】
図１４（Ｂ），（Ｃ）には、図１５の動作によって映像が垂直方向に縮小される様子が示されている。２つのＦＩＦＯメモリ３２２，３２４の切換によってＨＸ倍に拡大された映像データＶＤＯ は９つの走査線Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像データで置き換えられ、また、６番目の走査線Ｌ２ｃの映像データもその次の走査線Ｌ３ａの映像データで置き換えられる。この結果、映像が垂直方向にＮＶ ／（ＮＶ０＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２２，３２４によって映像データが予め垂直方向にＨＸ倍に拡大されているので、総合的な垂直方向の倍率ＭＶ は次式で与えられる。
ＭＶ ＝ＮＶ ／ＮＶ０ …（４）
【００５８】
映像の水平方向の拡大・縮小の倍率ＭＨ は、映像データをＶＲＡＭ２２２に書き込む際のドットクロック信号ＤＣＬＫ（図１１）の周波数ｆＤＣＬＫと、ＦＩＦＯメモリ３２２，３２４から映像データを読み出す際の出力クロック信号ＣＬＫＯ（図１３（ｃ））の周波数ｆＣＬＫＯとの比ｆＤＣＬＫ／ｆＣＬＫＯに等しい。図１３において述べたように、出力クロックＣＬＫＯの周波数ｆＣＬＫＯは、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩのＨＸ倍であり、入力クロック信号ＣＬＫＩはコンポジット映像信号ＶＳの周波数特性に応じた一定値である。従って、水平方向の倍率ＭＨ は、次の（５）式で与えられる。
ＭＨ ＝ｆＤＣＬＫ／ｆＣＬＫＯ＝ｆＤＣＬＫ／（ＨＸ＊ｆＣＬＫＩ） …（５）
【００５９】
さらに、図３（Ｂ）からも解るように、入力クロック信号ＣＬＫＩの周波数ｆＣＬＫＩは、水平同期信号ＨＳＹＮＣの周波数ｆＨＳＹＮＣ のＮＨ０倍であり、ｆＨＳＹＮＣ ，ＮＨ０は定数である。また、ドットクロック信号ＤＣＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆＨＳＹＮＣ のＮＨ 倍の周波数を有する。従って、上記（５）式は、次のように書き換えられる。
垂直倍率ＭＶ を示す（４）式と水平倍率ＭＨ を示す（６）式において、ＣＰＵ２００から設定できる値は、ＨＸ，ＮＶ ，ＮＨ の３つであり、これらはいずれもＦＩＦＯ制御部３２１内の設定値である。これらの３つの値ＨＸ，ＮＶ ，ＮＨ は、例えば次の式で決定される。
【００６１】
ＨＸ＝ＲＮＤ（ＭＶ ） …（７ａ）
ＮＶ ＝ＮＶ０＊ＭＶ …（７ｂ）
ＮＨ ＝ＮＨ０＊ＭＨ ＊ＨＸ …（７ｃ）
ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を切り上げた整数を示している。
【００６２】
なお、（７ｂ），（７ｃ）式は、整数ＨＸとしてどのような値を用いても成立するので、整数ＨＸの値を（７ａ）式以外の式で決定することも可能である。
【００６３】
図１６（Ａ）は元のコンポジット映像信号ＶＳで表わされる映像ＯＲを示しており、図１６（Ｂ）は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示している。ここでは、水平方向の最大画素数７８０，有効画素数６４０，垂直方向の最大ライン数５２５，有効ライン数４８０としている。ＶＲＡＭ空間における映像ＭＲは、カラーＣＲＴ２２４やカラー液晶ディスプレイ２２６にそのまま表示される。従って、垂直方向の倍率ＭＶ と水平方向の倍率ＭＨ は、ディスプレイデバイス上で設定された映像表示用ウィンドウのサイズと元の映像ＯＲのサイズとの比に等しい。ＣＰＵ２００は、ディスプレイデバイス上に設定された映像表示用ウィンドウのサイズから倍率ＭＶ ，ＭＨ を算出し、さらに、上記（７ａ）〜（７ｃ）に従って３つの値ＨＸ，ＮＶ ，ＮＨ を算出して、ＦＩＦＯ制御部３２１内に設定する。
【００６４】
このように、上記実施例では、ＶＲＡＭ２２２に映像データを転送する際に、映像を任意の倍率で拡大・縮小することができる。また、映像の表示位置もアドレス演算部３１２によって任意に設定できるので、ディスプレイデバイスの任意の位置に任意の倍率で動画を表示することが可能である。
【００６５】
Ｅ．変形例：
本発明は実施例に限らず、以下のような種々の変形が可能である。
【００６６】
（１）この発明は、圧縮されたデジタル映像データを伸長してＶＲＡＭ２２２内へ書き込む場合にも適用することができる。この場合には、動画転送コントローラ２１０の入力ポートに、画像伸長部からのデジタル映像データを入力すればよい。
【００６７】
（２）上述した（３）式で与えられる先頭アドレスＭＡＤＤを算出する回路としては、図４に示す構成以外の種々の構成が考えられる。例えば、アドレス演算部３１２内の加算器を減算器に置き換えたり、加算順序を変更させたりしても同様の結果が得られる。
【００６８】
また、図４に示す乗算器３３８を、加算器とカウントアップ用カウンタとで置き換えて、加算アドレス値記憶部３３２に記憶された加算アドレスＡＤＡＤを垂直カウンタ部３３４の垂直カウントＶＣＮＴの回数だけ加算するようにしてもよい。
【００６９】
（３）図１７に示すように、図１１におけるＰＬＬ回路３２８を１／Ｎ分周器３２９で置き換えることも可能である。この１／Ｎ分周器３２９は、垂直同期信号ＶＳＹＮＣによってリセットされ、リセットされた後にドットクロック信号ＤＣＬＫを１／Ｎに分周してラインインクリメント信号ＨＩＮＣを生成する。このように１／Ｎ分周器３２９を用いると、ＰＬＬ回路を用いた場合よりもラインインクリメント信号ＨＩＮＣのジッタを少なくすることができるという利点がある。
【００７０】
（４）図１８は、３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう回路の構成と動作を示す説明図であり、図１３に対応する図である。図１８（ｃ）に示すように、この回路は、３つのＦＩＦＯメモリ４２１，４２２，４２３と、３つの等価的なスイッチ４３１，４３２，４３３と、２つの乗算器４４１，４４２と、加算器４５０とを含んでいる。図１８（ａ），（ｂ）に示すように、各期間ＴＴ２１，ＴＴ２２，ＴＴ２３では、１つのＦＩＦＯメモリに１走査線分の映像データが書き込まれ、他の２つのＦＩＦＯメモリから映像データが読み出される。映像データが書き込まれるＦＩＦＯメモリと映像データが読み出されるＦＩＦＯメモリは、所定の順番で選択される。図１８（ｃ）は、第３の期間ＴＴ２３の前半におけるスイッチの接続状態を示している。この時、第１のＦＩＦＯメモリ４２１から読み出された第１の走査線Ｌ１の映像データは第１の乗算器４４１でｋ１倍され、第２のＦＩＦＯメモリ４２２から読み出された第２の走査線Ｌ２の映像データは第２の乗算器４４２でｋ２倍される。２つの乗算器４４１，４４２の出力は加算器４５０で加算されるので、期間ＴＴ２３の前半において加算器４５０から出力される出力映像データＶＤＯ は、（Ｌ１＊ｋ１＋Ｌ２＊ｋ２）となる（図１８（ｂ））。ここで、係数ｋ１，ｋ２をともに０．５とおけば、期間ＴＴ２３の前半における出力映像データＶＤＯ は、２本の走査線Ｌ１，Ｌ２の映像データを単純平均したデータとなる。ｋ１，ｋ２を０でない適当な値に設定すれば、重み付き平均を得ることができる。なお、期間ＴＴ２３の後半では、第２の走査線Ｌ２の映像データがそのまま出力映像データＶＤＯ として出力される。
【００７１】
（５）垂直方向を拡大させるためのＦＩＦＯメモリユニット３１８と同様に機能するＦＩＦＯメモリユニットをビデオデコーダ２２０と色調整部３２０の間に設けることによっても、図１８の構成と同様に垂直方向の拡大と補間を行なうことができる。この場合には、図３（Ａ）のＦＩＦＯメモリユニット３１８は映像データＶＤの垂直方向の拡大を行なわず、データ転送のタイミングを調整する回路として使用される。
【００７２】
なお、本発明において、「映像を垂直方向に拡大する」という用語は、図１３のように単純に拡大する場合に限らず、図１８のように垂直方向に補間しつつ拡大する場合も意味している。
【００７３】
（７）複数のＦＩＦＯメモリの代わりにＲＡＭなどの他のタイプの映像データバッファを用いることによってＦＩＦＯメモリユニットと等価な機能を有する回路を構成することも可能である。一般には、複数の映像データバッファとバッファ制御回路を設け、バッファ制御回路によって複数の映像データバッファを所定の順番で切換えることによって、上述したＦＩＦＯメモリユニットの機能を実現することが可能である。
【００７４】
（８）図３（Ｂ）のＰＬＬ回路３２５と等価な機能は、ＰＬＬ回路３２６で得られた信号ＣＬＫＯを入力として（１／ＮＨ０）で分周出力し、水平同期信号ＨＳＹＮＣでリセットする回路を用いても実現できる。このように、図３（Ｂ）ではＰＬＬ回路を複数用いているが、分周回路等の組み合わせによって等価な回路を実現することも可能である。
【００７５】
（９）図２の色調整部３２０は、デジタル映像信号ＤＳをＹＵＶ信号で受けて色相変換を行なった後、コンポーネント映像データＶＤをＲＧＢ信号として出力する回路として構成してもよい。
【００７６】
【発明の効果】
本発明によれば、映像信号の転送に際して、映像転送手段が各走査線に関する先頭アドレスと映像信号とを出力すればよいので、動画を表わす映像信号を高速に転送することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例としてのコンピュータシステムを示すブロック図。
【図２】動画転送コントローラ２１０の内部構成を示すブロック図。
【図３】ＦＩＦＯメモリユニット３１８の内部構成を示すブロック図
【図４】アドレス演算部３１２の内部構成を示すブロック図。
【図５】ビデオコントローラ２１２の内部構成を示すブロック図。
【図６】ＶＲＡＭ２２２のアドレスマップ。
【図７】ＶＲＡＭ２２２と画面との対応関係を示す説明図。
【図８】カラーモニタの画面内の動画領域ＭＰＡを示す平面図。
【図９】データ転送の動作を示すタイミングチャート。
【図１０】インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図。
【図１１】垂直カウンタ部３３４およびＦＩＦＯ制御部３２１の内部構成を示すブロック図。
【図１２】垂直カウンタ部３３４の動作を示すタイミングチャート。
【図１３】映像の垂直方向の拡大動作を示す説明図。
【図１４】映像の垂直方向の拡大と縮小の様子を示す説明図。
【図１５】映像の垂直方向の縮小動作を示すタイミングチャート。
【図１６】映像の垂直方向と水平方向の拡大・縮小の様子を示す説明図。
【図１７】第２のＰＬＬ回路３２８を１／Ｎ分周器で置き換えた場合の回路構成を示すブロック図。
【図１８】３つのＦＩＦＯメモリを用いて垂直方向の拡大とともに走査線間の補間を行なう構成と動作を示す説明図。
【図１９】従来のＤＭＡコントローラを用いたコンピュータシステムのブロック図。
【符号の説明】
５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ
５２…データバス
５３…アドレスバス
５４…制御バス
５５…ＤＭＡコントローラ
５６…ＶＲＡＭ
５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ
５７…モニタ制御部
５８…モニタ
５９…ＣＰＵ
２００…ＣＰＵ
２０２…メインメモリ
２０４…ホストバス
２０６…ブリッジ
２０８…高速バス
２１０…動画転送コントローラ
２１２…ビデオコントローラ
２１４…拡張バスブリッジ
２１８…Ａ−Ｄ変換器
２２０…ビデオデコーダ
２２１…映像入力端子
２２２…ＶＲＡＭ
２２４…カラーＣＲＴ
２２６…カラー液晶ディスプレイ
２３０…低速バス
２３２…Ｉ／Ｏコントローラ
３００…インタフェイス
３０２…バス制御信号生成部
３０４…切換回路
３０６…切換制御部
３１２…アドレス演算部
３１４…データ出力部
３１８…ＦＩＦＯメモリユニット
３２０…色調整部
３２１…ＦＩＦＯ制御部
３２２，３２４…ＦＩＦＯメモリ
３２３ａ，３２３ｂ…トグルスイッチ
３２５〜３２８，５１０…ＰＬＬ回路
３３０…オフセットアドレス記憶部
３３２…加算アドレス値記憶部
３３４…垂直カウンタ部
３３８…乗算器
３４０…加算器
３５０…デコーダ
３５２…アドレスカウンタ
３５４…アドレスラッチ
３５６…データ変換回路
３５８…ＶＧＡコントローラ
４０２…バックポーチ記憶部
４０４…比較器
４０６…バックポーチカウンタ
４０８…垂直カウンタ
４１０…ラッチ
４２１，４２２，４２３…ＦＩＦＯメモリ
４３１，４３２，４３３…スイッチ
４４１，４４２…乗算器
４５０…加算器
５１０…ＰＬＬ回路
５１１…波形成形部
Claims (1)
- 動画を表示可能なコンピュータシステムであって、
ソフトウェアプログラムに従って各種の演算と制御を実行するマイクロプロセッサと、
前記マイクロプロセッサに接続された第１のバスと、
アドレスとデータが共通の信号線によって時分割で転送される第２のバスと、
前記第１と第２のバスを接続するブリッジと、
映像を表示する表示デバイスと、
前記表示デバイスに表示される映像の映像信号を記憶する映像メモリと、
前記第２のバスに接続され、前記映像メモリへの映像信号の書込みと読み出しを制御するビデオコントローラと、
外部から与えられた動画のコンポジット映像信号をデコードして、コンポーネント映像信号と同期信号とを生成するビデオデコーダと、
前記コンポジット映像信号で表わされる映像の各走査線毎に、各走査線の先頭アドレスを生成して前記第２のバス上に出力するとともに、前記先頭アドレスの後に前記走査線上の各画素のコンポーネント映像信号を前記第２のバス上に連続して出力する映像転送手段と、を備え、
前記ビデオコントローラは、
前記先頭アドレスから、各走査線上の各画素に対する画素アドレスを生成するアドレス生成手段と、
前記画素アドレスに従って、各走査線の各画素のコンポーネント画像信号を前記映像メモリに書き込む書込手段と、
を備えるコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17955295A JP3605889B2 (ja) | 1995-06-21 | 1995-06-21 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP17955295A JP3605889B2 (ja) | 1995-06-21 | 1995-06-21 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH096321A JPH096321A (ja) | 1997-01-10 |
| JP3605889B2 true JP3605889B2 (ja) | 2004-12-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17955295A Expired - Lifetime JP3605889B2 (ja) | 1995-06-21 | 1995-06-21 | コンピュータシステム |
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-
1995
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