JP3894173B2 - 映像データ転送を行うコンピュータシステム - Google Patents
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Description
また、前記DMA転送手段は、
前記映像メモリ内における前記所望のメモリ領域の開始位置を示すオフセットアドレス値を記憶する第1のメモリと、
前記映像メモリ内における隣接する走査線同士のアドレスの差を示す加算アドレス値を記憶する第2のメモリと、
前記映像データに同期した垂直同期信号と水平同期信号とに応じて、与えられた前記水平同期信号のパルス数に基づいて特定される走査線の順番を示す走査線番号と、前記加算アドレス値とを乗算した値に等しい垂直アドレス値を算出する第1の演算手段と、
映像内の各走査線上において、各走査線の始点から各走査線上の各画素までのアドレスの差を示す水平アドレス値を生成する水平カウンタと、
前記オフセットアドレス値と前記垂直アドレス値と前記水平アドレス値とを加算することによって、各走査線上における各画素の位置に相当する前記映像メモリ内のアドレスを示す転送アドレスを生成し、前記ローカルバス上に前記転送アドレスを出力する第2の演算手段と、
前記転送アドレスに応じて前記映像メモリに転送する前記映像データを、前記ローカルバス上に出力するデータ出力手段と、
を備える。
前記映像データを所定量ずつ記憶可能な複数の映像データバッファと、
前記複数の映像データバッファの中で、前記映像データが書込まれる少なくとも1つの映像データバッファと、前記映像データが読み出される少なくとも1つの他の映像データバッファとを所定の順序で選択して動作させるバッファ制御手段と、
を備えるものとしてもよい。
前記垂直同期信号と前記水平同期信号の少なくとも一方に基づいて、前記垂直同期信号のNV 倍の周期を有するラインインクリメント信号を生成するラインインクリメント信号生成手段を備え、
前記第1の演算手段は、
前記水平同期信号の各パルスに応じて、前記水平同期信号の最新の2パルスの間に発生した前記ラインインクリメント信号のパルス数を前記走査線番号の値に加算していく手段を備え、
前記ラインインクリメント信号生成手段における前記NV の値を調整することによって、前記映像メモリに転送される前記映像データで表わされる映像を垂直方向に縮小可能なものとしてもよい。
水平同期信号の周波数のNH0倍の周波数を有する入力クロック信号を生成し、前記映像データが書込まれる映像データバッファに書込み同期信号として供給する入力クロック生成手段と、
入力クロック信号の周波数のHX倍(HXは整数)の周波数を有する出力クロック信号を生成し、前記映像データが読出される映像データバッファに読出し同期信号として供給する出力クロック生成手段と、を備え、
前記出力クロック生成手段における前記HXの値を調整することによって、前記複数の映像データバッファから読み出された前記映像データによって表わされる映像を垂直方向に拡大可能なものとしてもよい。
前記水平同期信号のNH 倍の周波数を有するドットクロック信号を、前記複数の映像データバッファから読み出された前記映像データを前記映像メモリに書き込む際の同期信号として生成するドットクロック生成手段を備え、
前記ドットクロック生成手段における前記NH の値を調整することによって前記映像メモリに転送される前記映像データで表わされる映像を水平方向に拡大および縮小可能なものとしてもよい。
図1は、本発明の第1の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、パーソナルコンピュータ本体200と、カラーCRT300と、カラー液晶ディスプレイ(LCD)302とを備えている。パーソナルコンピュータ本体200は、CPU202と、RAM204と、ROM206と、I/Oインタフェイス208と、ビデオアクセラレータ210と、2ポートVRAM212と、D−A変換器(DAC)214と、LCDドライバ216と、DMAコントローラ220と、A−D変換器222と、映像デコーダ224と、映像入力端子226とを備えている。これらのうちで、CPU202、RAM204、ROM206、I/Oインタフェイス208、ビデオアクセラレータ210、および、DMAコントローラ220は、CPUバス201で互いに接続されている。また、ビデオアクセラレータ210と、2ポートVRAM212と、DMAコントローラ220は、ローカルバス(アドレスバス228、データバス229、制御バス230)で相互に接続されている。
図5は、2ポートVRAM212のメモリマップである。このVRAM212の1ワードは24ビットであり、1ワードに映像データのR成分とG成分とB成分とが含まれている。また、画面上の1画素(ドット)が1ワードに対応している。
MUL=ADAD×VCNT …(1)
AD1=OFAD+MUL …(2)
AD2=AD1+HCNT …(3)
AD2 =(ADAD×VCNT)+OFAD+HCNT …(4)
AD2 =(50h×VCNT)+51h+HCNT …(5)
図9は、DMA転送の全体動作を示すタイミングチャートである。まず、CPU202からDMA制御部316に動作開始の指示を与えると(図9(a))、バス制御部362(図4)がDMA要求信号/DMARQをコントロールバス230上に出力する。そして、ビデオアクセラレータ210からバス制御部362にDMA許可信号/DMAACKが与えられて、DMAコントローラ220がローカルバス228,229,230の使用権を取得する。なお、各信号名の前に付加された符号「/」は、負論理であることを示している。
図12は、インターレース走査を行なう場合の奇数ラインフィールドと偶数ラインフィールドのメモリ空間を示す説明図であり、図6に対応する図である。奇数ラインフィールドは、動画領域MPA内の4つのアドレスのうちで2つのアドレス00A1h,00A2hのみを含んでおり、偶数ラインフィールドは他の2つのアドレス0051Ah,0052Aのみを含んでいる。
このコンピュータシステムでは、FIFOメモリユニット318(図3)が映像を拡大・縮小する機能を有している。図13は、垂直方向に拡大する機能を説明する説明図であり、(a)は入力映像データVDI 、(b)は出力映像データVDO 、(c)は2つのFIFOメモリの動作をそれぞれ示している。但し、図13(a),(b)では、図示の便宜上、映像データを元のアナログ映像信号VSの形で描いている。
NV =NVM*HX*NV0/(HX*NVL)
=NVM*NV0/NVL
ただし、NVM≦HX*NVLである。
MV =NV /NV0 …(6)
MH =fDCLK/fCLKO=fDCLK/(HX*fCLKI) …(7)
MH =fDCLK/(HX*fCLKI)
=fHSYNC *NH /(HX*fHSYNC *NH0)
=NH /(HX*NH0) …(8)
NV =NV0*MV …(9b)
NH =NH0*MH *HX …(9c)
ここで、演算子RNDは、括弧内の数値の小数点以下を切り上げた整数を示している。
上記の第1の実施例に関しては、以下のような種々の変形が可能である。
図19は、本発明の第2の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムでは、図1のビデオアクセラレータ210がアクセラレータユニット460に置き換えられており、また、図1のDMAコントローラ220が画像処理ユニット470に置き換えられている。これらの点以外は、図1に示すシステムと同じである。アクセラレータユニット460と画像処理ユニット470とは、データバス471と制御バス472とで接続されている。
図23は、この発明の第3の実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、図1のシステムに第2の映像メモリとしてのVRAM520と、映像データ変換手段としてのDOS表示制御部522とを追加した構成を有している。
52…データバス
53…アドレスバス
54…制御バス
55…DMAコントローラ
56R,56G,56B…VRAM
57…モニタ制御部
59…CPU
80…水平レンジ
81…垂直レンジ
201…CPUバス
202…CPU
204…RAM
206…ROM
208…I/Oインタフェイス
210…ビデオアクセラレータ
212…2ポートVRAM
214…D−A変換器
216…LCDドライバ
220…DMAコントローラ
222…A−D変換器
224…映像デコーダ
226…映像入力端子
228…アドレスバス
229…データバス
230…コントロールバス
230…制御バス
300…カラーCRT
302…カラー液晶ディスプレイ
310…CPUインタフェイス
312…DMAアドレス演算部
314…データ出力部
316…DMA制御部
318…FIFOメモリユニット
320…色調整部
321…FIFO制御部
322,324…FIFOメモリ
323a,323b…トグルスイッチ
325〜328…PLL回路
330…オフセットアドレス記憶部
332…加算アドレス値記憶部
334…垂直カウンタ部
336…水平カウンタ部
338…乗算器
340,342…加算器
360…制御信号発生部
362…バス制御部
364…ラッチ
402…バックポーチ記憶部
404…比較器
406…バックポーチカウンタ
408…垂直カウンタ
410…ラッチ
421,422,423…FIFOメモリ
431,432,433…スイッチ
441,442…乗算器
450…加算器
460…アクセラレータユニット
462…CPUインタフェイス
470…画像処理ユニット
471…データバス
472…制御バス
474…画像形成制御部
510…PLL回路
511…波形成形部
520…VRAM
522…DOS表示制御部
AD2…アドレス
ADAD…加算アドレス
BP…バックポーチ数
BPC…カウント値
CLKI…入力クロック信号
CLKO…出力クロック信号
CNT…カウント値
DCLK…ドットクロック信号
FIS…フィールド指示信号
HCNT…水平カウント
HINC…ラインインクリメント信号
HSYNC…水平同期信号
HX…垂直拡大倍率
INTACK…転送許可信号
L1〜L3…走査線
MH …水平倍率
MV …垂直倍率
MADDRESS…DMAアドレス
MDATA…映像データ
MPA…動画領域
OFAD…オフセットアドレス
VCNT…垂直アドレス
VD…コンポーネント映像データ
VS…コンポジット映像信号
VSYNC…垂直同期信号
WINT…割り込み信号
WSYNC…ワード同期信号
fCLKI…FIFOの入力クロック信号CLKIの周波数
fCLKO…FIFOの出力クロック信号CLKOの周波数
fDCLK…ドットクロック信号DCLKの周波数
fHINC…ラインインクリメント信号HINCの周波数
fHSYNC…水平同期信号HSYNCの周波数
fVSYNC…垂直同期信号VSYNCの周波数
Claims (3)
- コンピュータシステムであって、
映像データを記憶する映像メモリと、
前記映像メモリへの前記映像データの書込みと読み出しを制御するマイクロプロセッサと、
前記映像メモリと前記マイクロプロセッサとの間を電気的に接続するバスと、
前記バスの使用権を前記マイクロプロセッサから獲得するとともに、ユーザによって設定される動画領域に対応した前記映像メモリ内の所望のメモリ領域に対応する前記転送アドレスと前記映像データとを前記バス上に出力することによって、前記映像データを前記映像メモリにDMA転送するDMA転送手段と、を備え、
前記DMA転送手段は、
前記映像データで表わされる映像を垂直方向に変倍可能な第1の変倍手段と、
前記映像データで表わされる映像を水平方向に変倍可能な第2の変倍手段と、
を備え、
前記DMA転送手段は、
前記映像メモリ内における前記所望のメモリ領域の開始位置を示すオフセットアドレス値を記憶する第1のメモリと、
前記映像メモリ内における隣接する走査線同士のアドレスの差を示す加算アドレス値を記憶する第2のメモリと、
前記映像データに同期した垂直同期信号と水平同期信号とに応じて、与えられた前記水平同期信号のパルス数に基づいて特定される走査線の順番を示す走査線番号と、前記加算アドレス値とを乗算した値に等しい垂直アドレス値を算出する第1の演算手段と、
映像内の各走査線上において、各走査線の始点から各走査線上の各画素までのアドレスの差を示す水平アドレス値を生成する水平カウンタと、
前記オフセットアドレス値と前記垂直アドレス値と前記水平アドレス値とを加算することによって、各走査線上における各画素の位置に相当する前記映像メモリ内のアドレスを示す転送アドレスを生成し、前記ローカルバス上に前記転送アドレスを出力する第2の演算手段と、
前記転送アドレスに応じて前記映像メモリに転送する前記映像データを、前記ローカルバス上に出力するデータ出力手段と、
を備え、
前記データ出力手段は、
前記映像データを所定量ずつ記憶可能な複数の映像データバッファと、
前記複数の映像データバッファの中で、前記映像データが書込まれる少なくとも1つの映像データバッファと、前記映像データが読み出される少なくとも1つの他の映像データバッファとを所定の順序で選択して動作させるバッファ制御手段と、
を備え、
前記第1の変倍手段は、
前記垂直同期信号と前記水平同期信号の少なくとも一方に基づいて、前記垂直同期信号のNV 倍の周期を有するラインインクリメント信号を生成するラインインクリメント信号生成手段を備え、
前記第1の演算手段は、
前記水平同期信号の各パルスに応じて、前記水平同期信号の最新の2パルスの間に発生した前記ラインインクリメント信号のパルス数を前記走査線番号の値に加算していく手段を備え、
前記ラインインクリメント信号生成手段における前記NV の値を調整することによって、前記映像メモリに転送される前記映像データで表わされる映像を垂直方向に縮小可能なコンピュータシステム。 - 請求項1記載のコンピュータシステムであって、
前記第1の変倍手段は、
水平同期信号の周波数のNH0倍の周波数を有する入力クロック信号を生成し、前記映像データが書込まれる映像データバッファに書込み同期信号として供給する入力クロック生成手段と、
入力クロック信号の周波数のHX倍(HXは整数)の周波数を有する出力クロック信号を生成し、前記映像データが読出される映像データバッファに読出し同期信号として供給する出力クロック生成手段と、を備え、
前記出力クロック生成手段における前記HXの値を調整することによって、前記複数の映像データバッファから読み出された前記映像データによって表わされる映像を垂直方向に拡大可能なコンピュータシステム。 - 請求項1又は2記載のコンピュータシステムであって、
前記第2の変倍手段は、
前記水平同期信号のNH 倍の周波数を有するドットクロック信号を、前記複数の映像データバッファから読み出された前記映像データを前記映像メモリに書き込む際の同期信号として生成するドットクロック生成手段を備え、
前記ドットクロック生成手段における前記NH の値を調整することによって前記映像メモリに転送される前記映像データで表わされる映像を水平方向に拡大および縮小可能なコンピュータシステム。
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JP2003292823A JP3894173B2 (ja) | 1994-03-07 | 2003-08-13 | 映像データ転送を行うコンピュータシステム |
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