JPH07181909A - ダブルスキャン回路 - Google Patents
ダブルスキャン回路Info
- Publication number
- JPH07181909A JPH07181909A JP6256696A JP25669694A JPH07181909A JP H07181909 A JPH07181909 A JP H07181909A JP 6256696 A JP6256696 A JP 6256696A JP 25669694 A JP25669694 A JP 25669694A JP H07181909 A JPH07181909 A JP H07181909A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- write
- data
- read
- actual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/28—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical producing multiple scanning, i.e. using more than one spot at the same time
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
- H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】
【目的】 ＶＬＳＩ化が容易なダブルスキャン回路を
提供する。 【構成】 ダブルスキャン回路はｎビットの実際ライン
データとｎビットの補間ラインデートをそれぞれ２ｎビ
ットのデータに変換する第１および第２データ変換器
と、実際ラインのデータと補間ラインデータをそれぞれ
貯蔵する第１および第２ＲＡＭ、第１および第２ＲＡＭ
のライト／リード制御信号と、ライトアドレスおよびラ
イト速度の２ｎ倍のリードアドレスを発生して第１およ
び第２ＲＡＭに提供し、ダブルスキャンのために第１お
よび第２ＲＡＭに貯蔵された元のラインデータと補間ラ
インデータをミックシングするためのミックシング制御
信号を発生するメモリ制御回路と、ミックシング制御信
号と実際／補間ライン制御信号に応答して第１および第
２ＲＡＭから読み出される２ｎビットの実際又は補間ラ
インデータを選択してｎビットのダブルスキャンデータ
として出力するマルチプレクサとを含む。
提供する。 【構成】 ダブルスキャン回路はｎビットの実際ライン
データとｎビットの補間ラインデートをそれぞれ２ｎビ
ットのデータに変換する第１および第２データ変換器
と、実際ラインのデータと補間ラインデータをそれぞれ
貯蔵する第１および第２ＲＡＭ、第１および第２ＲＡＭ
のライト／リード制御信号と、ライトアドレスおよびラ
イト速度の２ｎ倍のリードアドレスを発生して第１およ
び第２ＲＡＭに提供し、ダブルスキャンのために第１お
よび第２ＲＡＭに貯蔵された元のラインデータと補間ラ
インデータをミックシングするためのミックシング制御
信号を発生するメモリ制御回路と、ミックシング制御信
号と実際／補間ライン制御信号に応答して第１および第
２ＲＡＭから読み出される２ｎビットの実際又は補間ラ
インデータを選択してｎビットのダブルスキャンデータ
として出力するマルチプレクサとを含む。
Description
【０００１】
【産業上の利用分野】本発明はダブルスキャン回路に関
し、特にテレビジョン受像機において隣接飛び越し走査
ラインを補間して得られた新しい走査線を原信号ライン
の間に挿入して２倍速でラインをスキャニングするダブ
ルスキャン回路に関するものである。
し、特にテレビジョン受像機において隣接飛び越し走査
ラインを補間して得られた新しい走査線を原信号ライン
の間に挿入して２倍速でラインをスキャニングするダブ
ルスキャン回路に関するものである。
【０００２】
【従来の技術】一般に、テレビジョン受像機の画面が大
型化されていく趨勢に合わせて、画面の解像度を高める
ためにダブルスキャン方式が用いられてきている。この
従来のテレビジョン受像機のダブルスキャン方式は、ス
クリーン上の各ドット点（走査線上の各点）に同一の映
像情報を反復走査することにより画面を鮮やかにするも
のである。
型化されていく趨勢に合わせて、画面の解像度を高める
ためにダブルスキャン方式が用いられてきている。この
従来のテレビジョン受像機のダブルスキャン方式は、ス
クリーン上の各ドット点（走査線上の各点）に同一の映
像情報を反復走査することにより画面を鮮やかにするも
のである。
【０００３】このダブルスキャンのための従来の技術の
一例を図５を参照して以下に説明する。図５は従来の一
般的なダブルスキャン回路の構成を示すブロック図であ
る。ダブルスキャンを行うためには、ライト動作速度の
２倍に当たるリード動作速度が要求される。通常、この
ために用いられる構成要素としてＦＩＦＯ（First-in F
irst-out）型ラインメモリが使用される。
一例を図５を参照して以下に説明する。図５は従来の一
般的なダブルスキャン回路の構成を示すブロック図であ
る。ダブルスキャンを行うためには、ライト動作速度の
２倍に当たるリード動作速度が要求される。通常、この
ために用いられる構成要素としてＦＩＦＯ（First-in F
irst-out）型ラインメモリが使用される。
【０００４】前記ＦＩＦＯ型ラインメモリを使用してス
キャニング時リード速度はライト速度の２倍になるべき
であるが、このためにライト制御回路１０１とリード制
御回路１０５の制御により第１および第２ＦＩＦＯライ
ンメモリ１０２，１０３が制御されている。ライト制御
回路１０１は、ライトクロックのパルスをカウントして
第１および第２ＦＩＦＯラインメモリ１０２，１０３の
ライトアドレス信号を発生する。
キャニング時リード速度はライト速度の２倍になるべき
であるが、このためにライト制御回路１０１とリード制
御回路１０５の制御により第１および第２ＦＩＦＯライ
ンメモリ１０２，１０３が制御されている。ライト制御
回路１０１は、ライトクロックのパルスをカウントして
第１および第２ＦＩＦＯラインメモリ１０２，１０３の
ライトアドレス信号を発生する。
【０００５】リード制御回路１０５は、リードクロック
端に入力されるクロックをカウントして第１および第２
ＦＩＦＯメモリ１０２，１０３のリードアドレス信号を
発生する。ライト制御回路１０１から発生するライト開
始パルスおよびライトクロックにより元の実際ラインデ
ータは、第１ＦＩＦＯラインメモリ１０２に書き込まれ
る。又、補間ラインデータは第２ＦＩＦＯラインメモリ
１０３に書き込まれる。第１および第２ＦＩＦＯライン
メモリ１０２，１０３に書き込まれたデータは、リード
制御回路１０５の制御により読み出されるようになって
いる。
端に入力されるクロックをカウントして第１および第２
ＦＩＦＯメモリ１０２，１０３のリードアドレス信号を
発生する。ライト制御回路１０１から発生するライト開
始パルスおよびライトクロックにより元の実際ラインデ
ータは、第１ＦＩＦＯラインメモリ１０２に書き込まれ
る。又、補間ラインデータは第２ＦＩＦＯラインメモリ
１０３に書き込まれる。第１および第２ＦＩＦＯライン
メモリ１０２，１０３に書き込まれたデータは、リード
制御回路１０５の制御により読み出されるようになって
いる。
【０００６】すなわち、第１および第２ＦＩＦＯライン
メモリ１０２，１０３に書き込まれたデータをリードす
る際には、ライト制御回路１０１によるライト制御時と
は異なりリード制御回路１０５により制御される。リー
ド制御回路１０５は、ライト制御に比べ２倍速のリード
開始パルスおよびリードクロックを発生して第１および
第２ＦＩＦＯ１０２，１０３に提供し、第１ＦＩＦＯ１
０２の原ラインデータと第２ＦＩＦＯ１０３の補間ライ
ンデータを入力された順序通り順次に読み出してマルチ
プレクサ１０４に出力する。
メモリ１０２，１０３に書き込まれたデータをリードす
る際には、ライト制御回路１０１によるライト制御時と
は異なりリード制御回路１０５により制御される。リー
ド制御回路１０５は、ライト制御に比べ２倍速のリード
開始パルスおよびリードクロックを発生して第１および
第２ＦＩＦＯ１０２，１０３に提供し、第１ＦＩＦＯ１
０２の原ラインデータと第２ＦＩＦＯ１０３の補間ライ
ンデータを入力された順序通り順次に読み出してマルチ
プレクサ１０４に出力する。
【０００７】マルチプレクサ１０４では、選択制御端Ｓ
に入力される選択制御信号CON により第１ＦＩＦＯライ
ンメモリ１０２の出力と第２ＦＩＦＯラインメモリ１０
３の出力を交互に選択して選択されたデータをダブルス
キャンデータとして出力する。一方、映像機器に適用す
る際は容易な適用とコスト節減のためにダブルスキャン
回路を一つのチップに集積化するための努力が講じられ
ている。このためにはダブルスキャン回路がＶＬＳＩ回
路のように集積化しやすい構成でなければならない。
に入力される選択制御信号CON により第１ＦＩＦＯライ
ンメモリ１０２の出力と第２ＦＩＦＯラインメモリ１０
３の出力を交互に選択して選択されたデータをダブルス
キャンデータとして出力する。一方、映像機器に適用す
る際は容易な適用とコスト節減のためにダブルスキャン
回路を一つのチップに集積化するための努力が講じられ
ている。このためにはダブルスキャン回路がＶＬＳＩ回
路のように集積化しやすい構成でなければならない。
【０００８】映像を時間を基準として圧縮して２倍速の
サンプリングにより処理するシステムは米国特許５，１
７７，６０９号に開示されている。また、ＴＶダブルス
キャニング回路においてラインメモリを使用して順次に
ダブル速度で補間信号のカラー又は輝度信号と元のカラ
ー又は輝度信号をスキャニングする回路は米国特許５，
１１５，３１２号に開示されている。
サンプリングにより処理するシステムは米国特許５，１
７７，６０９号に開示されている。また、ＴＶダブルス
キャニング回路においてラインメモリを使用して順次に
ダブル速度で補間信号のカラー又は輝度信号と元のカラ
ー又は輝度信号をスキャニングする回路は米国特許５，
１１５，３１２号に開示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、図５に
示したような従来技術の構成は、ＦＩＦＯ型ラインメモ
リを制御する回路が複雑であり、ＦＩＦＯ型ラインメモ
リをＩＣ化するためには多くの分量のメモリセルが要求
され、ＶＬＳＩ化するに困難であった。本発明の目的
は、前記の課題を解決することのできる回路を提供する
ことである。
示したような従来技術の構成は、ＦＩＦＯ型ラインメモ
リを制御する回路が複雑であり、ＦＩＦＯ型ラインメモ
リをＩＣ化するためには多くの分量のメモリセルが要求
され、ＶＬＳＩ化するに困難であった。本発明の目的
は、前記の課題を解決することのできる回路を提供する
ことである。
【００１０】本発明の他の目的は、大型画面の画質劣化
を防止するために飛び越し走査信号を補間により得られ
た新しい走査線を原信号ラインの間に挿入して１走査線
ずつ順次にスキャニングするダブルスキャン回路を提供
することである。本発明の又他の目的は、一般ＲＡＭを
使用してダブルスキャンを遂行することのできる回路を
提供することである。
を防止するために飛び越し走査信号を補間により得られ
た新しい走査線を原信号ラインの間に挿入して１走査線
ずつ順次にスキャニングするダブルスキャン回路を提供
することである。本発明の又他の目的は、一般ＲＡＭを
使用してダブルスキャンを遂行することのできる回路を
提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成する一手
段として例えば以下の構成を備える。即ち、実際ライン
データを発生する第１データ発生部と、飛び越し走査信
号からライン補間により補間ラインデータを発生する第
２データ発生部と、１水平ライン周期に前記実際／補間
ラインを区別する制御信号、所定周波数のライトクロッ
クとライトクロック速度の２ｍ倍のリードクロックを発
生する制御部と、前記ｎビットの実際ラインデータを２
ｎビットのデータに変換する第１データ変換部と、前記
ｎビットの補間ラインデータを２ｎ倍のデータに変換す
る第２データ変換部と、前記変換された実際ラインのデ
ータを貯蔵し前記読み出しクロックに応じて貯蔵された
データを読み出す第１メモリと、前記変換された補間デ
ータを貯蔵し、前記読み出しクロックに応じて貯蔵され
たデータを読み出す第２メモリと、前記実際／補間ライ
ン制御信号およびライトクロックに応答して前記第１お
よび第２メモリのライト／リード制御信号と、ライトア
ドレスおよびライト速度の２ｍ倍のリードアドレスを発
生して前記第１および第２メモリに提供し、ダブルスキ
ャンのために第１および第２メモリに貯蔵された元のラ
インデータと補間ラインデータをミックシングするため
のミックシング制御信号を発生するメモリ制御回路と、
前記ミックシング制御信号と前記実際／補間ライン制御
信号により前記２ｎビットの実際又は補間ラインデータ
を選択して選択された信号をｎビットのダブルスキャン
データとして出力するダブルスキャンデータ発生部とを
備えることを特徴とする。
段として例えば以下の構成を備える。即ち、実際ライン
データを発生する第１データ発生部と、飛び越し走査信
号からライン補間により補間ラインデータを発生する第
２データ発生部と、１水平ライン周期に前記実際／補間
ラインを区別する制御信号、所定周波数のライトクロッ
クとライトクロック速度の２ｍ倍のリードクロックを発
生する制御部と、前記ｎビットの実際ラインデータを２
ｎビットのデータに変換する第１データ変換部と、前記
ｎビットの補間ラインデータを２ｎ倍のデータに変換す
る第２データ変換部と、前記変換された実際ラインのデ
ータを貯蔵し前記読み出しクロックに応じて貯蔵された
データを読み出す第１メモリと、前記変換された補間デ
ータを貯蔵し、前記読み出しクロックに応じて貯蔵され
たデータを読み出す第２メモリと、前記実際／補間ライ
ン制御信号およびライトクロックに応答して前記第１お
よび第２メモリのライト／リード制御信号と、ライトア
ドレスおよびライト速度の２ｍ倍のリードアドレスを発
生して前記第１および第２メモリに提供し、ダブルスキ
ャンのために第１および第２メモリに貯蔵された元のラ
インデータと補間ラインデータをミックシングするため
のミックシング制御信号を発生するメモリ制御回路と、
前記ミックシング制御信号と前記実際／補間ライン制御
信号により前記２ｎビットの実際又は補間ラインデータ
を選択して選択された信号をｎビットのダブルスキャン
データとして出力するダブルスキャンデータ発生部とを
備えることを特徴とする。
【００１２】
【作用】以上の構成において、実際／補間ラインデータ
に対して独立的にライト／リード動作を制御せず実際１
補間ラインデータを共通的に制御することにより、回路
を単純化させる。即ち、既存のＦＩＦＯ型メモリを利用
したダブルスキャン制御回路よりもＶＬＳＩ化が容易な
ダブルスキャン制御回路が提供できる。また、リードラ
イトメモリを制御する方式においても実際／補間ライン
データに対して独立的にライト／リード動作を制御せず
実際１補間ラインデータを共通的に制御することにより
回路を単純化させることができる。
に対して独立的にライト／リード動作を制御せず実際１
補間ラインデータを共通的に制御することにより、回路
を単純化させる。即ち、既存のＦＩＦＯ型メモリを利用
したダブルスキャン制御回路よりもＶＬＳＩ化が容易な
ダブルスキャン制御回路が提供できる。また、リードラ
イトメモリを制御する方式においても実際／補間ライン
データに対して独立的にライト／リード動作を制御せず
実際１補間ラインデータを共通的に制御することにより
回路を単純化させることができる。
【００１３】
【実施例】以下、添付図面を参照して本発明に係る一実
施例を詳細に説明する。図１は本発明に係る一実施例の
ダブルスキャン回路の構成を示すブロック図である。図
１に示すように、本実施例においては、システムコント
ローラ２００の実際／補間ライン制御信号出力端Ｒ／Ｉ
とライトクロック端ＷＣはメモリ制御回路２０１に連結
され、メモリ制御回路２０１の第１アドレス出力端およ
び第１制御信号出力端は第１ＲＡＭ２０４に接続され、
メモリ制御回路２０１の第２アドレス出力端および第２
制御信号出力端は第２ＲＡＭ２０５に接続されている。
施例を詳細に説明する。図１は本発明に係る一実施例の
ダブルスキャン回路の構成を示すブロック図である。図
１に示すように、本実施例においては、システムコント
ローラ２００の実際／補間ライン制御信号出力端Ｒ／Ｉ
とライトクロック端ＷＣはメモリ制御回路２０１に連結
され、メモリ制御回路２０１の第１アドレス出力端およ
び第１制御信号出力端は第１ＲＡＭ２０４に接続され、
メモリ制御回路２０１の第２アドレス出力端および第２
制御信号出力端は第２ＲＡＭ２０５に接続されている。
【００１４】第１データ変換器２０２の入力端は、実際
データ発生器２０９の出力端に接続され、出力端ＲＤは
第１ＲＡＭ２０４に接続される。第２データ変換器２０
３の入力端は補間データ発生器２１０の出力端に接続さ
れ、出力端ＩＤは第２ＲＡＭ２０５に接続される。シス
テムコントローラ２００のリードクロック端ＲＣは第１
および第２ＲＡＭ２０４，２０５に連結される。
データ発生器２０９の出力端に接続され、出力端ＲＤは
第１ＲＡＭ２０４に接続される。第２データ変換器２０
３の入力端は補間データ発生器２１０の出力端に接続さ
れ、出力端ＩＤは第２ＲＡＭ２０５に接続される。シス
テムコントローラ２００のリードクロック端ＲＣは第１
および第２ＲＡＭ２０４，２０５に連結される。
【００１５】マルチプレクサで構成されたダブルスキャ
ンデータ発生部２０６の第１および第２データ入力端Ｉ
０，Ｉ１は第２ＲＡＭ２０５に、第３および第４データ
入力端Ｉ２，Ｉ３は第１ＲＡＭ２０４に、第１選択制御
端Ｓ０はメモリ制御回路２０１のＭＳＢ／ＬＳＢ信号の
出力端に、第２選択制御端Ｓ１は遅延器２０７およびイ
ンバータ２０８を通じてシステムコントローラ２００の
実際／補間ライン制御信号出力端Ｒ／Ｉにそれぞれ接続
され、出力端に２倍速の順次データＤout が出力され
る。
ンデータ発生部２０６の第１および第２データ入力端Ｉ
０，Ｉ１は第２ＲＡＭ２０５に、第３および第４データ
入力端Ｉ２，Ｉ３は第１ＲＡＭ２０４に、第１選択制御
端Ｓ０はメモリ制御回路２０１のＭＳＢ／ＬＳＢ信号の
出力端に、第２選択制御端Ｓ１は遅延器２０７およびイ
ンバータ２０８を通じてシステムコントローラ２００の
実際／補間ライン制御信号出力端Ｒ／Ｉにそれぞれ接続
され、出力端に２倍速の順次データＤout が出力され
る。
【００１６】以上の構成を備える本実施例の動作を以下
に説明する。図１に示すように本実施例のメモリ制御回
路２０１は、ダブルスキャン用のメモリである第１およ
び第２ＲＡＭ２０４，２０５を制御するためのメモリ制
御信号ＩＲＷ，ＲＲＷおよびアドレス信号ＩＡＤＤＲ，
ＲＡＤＤＲと、マルチプレクサ２０６の選択を制御する
選択制御信号を発生させるブロックである。このメモリ
制御回路２０１の詳細構成を図２に示す。尚、メモリ制
御回路２０１の詳細説明は後述する。
に説明する。図１に示すように本実施例のメモリ制御回
路２０１は、ダブルスキャン用のメモリである第１およ
び第２ＲＡＭ２０４，２０５を制御するためのメモリ制
御信号ＩＲＷ，ＲＲＷおよびアドレス信号ＩＡＤＤＲ，
ＲＡＤＤＲと、マルチプレクサ２０６の選択を制御する
選択制御信号を発生させるブロックである。このメモリ
制御回路２０１の詳細構成を図２に示す。尚、メモリ制
御回路２０１の詳細説明は後述する。
【００１７】第１および第２データ変換器２０２，２０
３では、現在入力される元の実際ラインデータ（以下
「実際データ」と略称する。）と補間ラインデータ（以
下「補間データ」という。）に対してそれぞれタイミン
グマージン（メモリ動作タイミングマージン）確保のた
めに既存の８ビットデータを１６ビットに変換する。第
１データ変換器２０２で変換されたデータがメモリ制御
回路２０１から発生する制御信号ＲＲＷおよびアドレス
信号ＲＡＤＤＲにより第１ＲＡＭ２０４にライトされ、
第１ＲＡＭ２０４にライトされたデータが読み出され
る。
３では、現在入力される元の実際ラインデータ（以下
「実際データ」と略称する。）と補間ラインデータ（以
下「補間データ」という。）に対してそれぞれタイミン
グマージン（メモリ動作タイミングマージン）確保のた
めに既存の８ビットデータを１６ビットに変換する。第
１データ変換器２０２で変換されたデータがメモリ制御
回路２０１から発生する制御信号ＲＲＷおよびアドレス
信号ＲＡＤＤＲにより第１ＲＡＭ２０４にライトされ、
第１ＲＡＭ２０４にライトされたデータが読み出され
る。
【００１８】第２データ変換器２０３で変換されたデー
タがメモリ制御回路２０１から発生する制御信号ＩＲＷ
およびアドレス信号ＩＡＤＤＲにより第２ＲＡＭ２０５
に書き込まれ、また第２ＲＡＭ２０５に書き込まれたさ
れたデータが読み出される。この際、本実施例において
はライト周波数を 7.16MHz（2fsc）としている。しかし
ながら、これはメモリの処理を許容する速度であり、第
１および第２ＲＡＭ２０４，２０５のタイミング上に問
題がない。そしてメモリ制御回路２０１の制御に従い第
１および第２ＲＡＭ２０４，２０５のリード速度はライ
ト速度の２倍速で進み、ライト周波数の２倍速の 14.3M
Hz（4fsc）で第１および第２ＲＡＭ２０４，２０５から
１６ビットデータをリードする。
タがメモリ制御回路２０１から発生する制御信号ＩＲＷ
およびアドレス信号ＩＡＤＤＲにより第２ＲＡＭ２０５
に書き込まれ、また第２ＲＡＭ２０５に書き込まれたさ
れたデータが読み出される。この際、本実施例において
はライト周波数を 7.16MHz（2fsc）としている。しかし
ながら、これはメモリの処理を許容する速度であり、第
１および第２ＲＡＭ２０４，２０５のタイミング上に問
題がない。そしてメモリ制御回路２０１の制御に従い第
１および第２ＲＡＭ２０４，２０５のリード速度はライ
ト速度の２倍速で進み、ライト周波数の２倍速の 14.3M
Hz（4fsc）で第１および第２ＲＡＭ２０４，２０５から
１６ビットデータをリードする。
【００１９】また、現在の一般的なＲＡＭの動作タイミ
ングは、ほぼ３０nsec以上であり、第１および第２デー
タ変換器２０２，２０３でデータ変換を行わずそのまま
入力される８ビットのデータで処理する場合、第１およ
び第２ＲＡＭ２０４，２０５の読み出し速度は8fscとな
る。該8fscに当たるタイミングは３０nsecより短いため
ＲＡＭが正常的に動作できなくなる。したがって、第１
および第２データ変換器２０２，２０３では８ビットの
実際および補間データを１６ビットの実際および補間デ
ータに変換して最小限のＲＡＭ２０４，２０５の動作タ
イミングマージンを確保する。
ングは、ほぼ３０nsec以上であり、第１および第２デー
タ変換器２０２，２０３でデータ変換を行わずそのまま
入力される８ビットのデータで処理する場合、第１およ
び第２ＲＡＭ２０４，２０５の読み出し速度は8fscとな
る。該8fscに当たるタイミングは３０nsecより短いため
ＲＡＭが正常的に動作できなくなる。したがって、第１
および第２データ変換器２０２，２０３では８ビットの
実際および補間データを１６ビットの実際および補間デ
ータに変換して最小限のＲＡＭ２０４，２０５の動作タ
イミングマージンを確保する。
【００２０】Ｒ／Ｉ端に流入されメモリ制御回路２０１
に入力される実際／補間ライン制御信号は、実際ビデオ
信号１ライン（又は１Ｈ）周期に発生し、実際又は補間
データ処理区間を区分する信号である。実際／補間ライ
ン制御信号は、遅延器２０７およびインバータ２０８を
通じてマルチプレクサ２０６の第２選択制御信号に入力
される。 飛び越し走査タイプから元の１Ｈ期間のビデ
オ信号を順次走査タイプに変換するためにはマルチプレ
クサ２０６から１Ｈの間２ラインのデータを出力してス
キャンすべきである。
に入力される実際／補間ライン制御信号は、実際ビデオ
信号１ライン（又は１Ｈ）周期に発生し、実際又は補間
データ処理区間を区分する信号である。実際／補間ライ
ン制御信号は、遅延器２０７およびインバータ２０８を
通じてマルチプレクサ２０６の第２選択制御信号に入力
される。 飛び越し走査タイプから元の１Ｈ期間のビデ
オ信号を順次走査タイプに変換するためにはマルチプレ
クサ２０６から１Ｈの間２ラインのデータを出力してス
キャンすべきである。
【００２１】すなわち、マルチプレクサ２０６は、第２
選択制御信号とメモリ制御回路２０１のＭＳＢ／ＬＳＢ
端から出力される信号を第１選択制御信号として受け取
り、第１および第２ＲＡＭ２０４，２０５から読み出さ
れる１６ビットデータを８ビットデータに変換した後望
むダブルスキャン用のデータを出力する。次に、メモリ
制御回路２０１の具体回路図である図２を参照して本実
施例の図１に示すメモリ制御回路２０１の詳細を説明す
る。
選択制御信号とメモリ制御回路２０１のＭＳＢ／ＬＳＢ
端から出力される信号を第１選択制御信号として受け取
り、第１および第２ＲＡＭ２０４，２０５から読み出さ
れる１６ビットデータを８ビットデータに変換した後望
むダブルスキャン用のデータを出力する。次に、メモリ
制御回路２０１の具体回路図である図２を参照して本実
施例の図１に示すメモリ制御回路２０１の詳細を説明す
る。
【００２２】図２に示すように、第１Ｄフリップフロッ
プ２１１の入力端Ｄは、実際／補間ライン制御信号入力
端Ｒ／Ｉに接続され、出力端Ｑは第２Ｄフリップフロッ
プ２１２の入力端Ｄ、エクスクルーシブノアゲート２１
３とナンドゲート２１６の第１入力端にそれぞれ接続さ
れる。ライトクロック端ＷＣは、第１および第２Ｄフリ
ップフロップ２１１，２１２のクロック端、インバータ
２１４の入力端、第１および第２カウンタ２１７，２２
０のクロック端、第１および第２アンドゲート２１８，
２１９の第１入力端に接続される。
プ２１１の入力端Ｄは、実際／補間ライン制御信号入力
端Ｒ／Ｉに接続され、出力端Ｑは第２Ｄフリップフロッ
プ２１２の入力端Ｄ、エクスクルーシブノアゲート２１
３とナンドゲート２１６の第１入力端にそれぞれ接続さ
れる。ライトクロック端ＷＣは、第１および第２Ｄフリ
ップフロップ２１１，２１２のクロック端、インバータ
２１４の入力端、第１および第２カウンタ２１７，２２
０のクロック端、第１および第２アンドゲート２１８，
２１９の第１入力端に接続される。
【００２３】ノアゲート２１３の第２入力端は第２Ｄフ
リップフロップ２１２の出力端Ｑに接続され、出力端は
第２カウンタ２２０のロード制御信号入力端ＬＤに接続
される。ナンドゲート２１６の第２入力端は第２Ｄフリ
ップフロップ２１２の反転出力端／Ｑに接続され、出力
端は第１カウンタ２１７のロード制御信号入力端ＬＤに
接続される。
リップフロップ２１２の出力端Ｑに接続され、出力端は
第２カウンタ２２０のロード制御信号入力端ＬＤに接続
される。ナンドゲート２１６の第２入力端は第２Ｄフリ
ップフロップ２１２の反転出力端／Ｑに接続され、出力
端は第１カウンタ２１７のロード制御信号入力端ＬＤに
接続される。
【００２４】第３Ｄフリップフロップ２１５のデータ入
力端Ｄは、第１Ｄフリップフロップ２１１の出力端Ｑ
に、クロック端はインバータ２１４の出力端に、出力端
Ｑは第２アンドゲート２１９の第２入力端に、反転出力
端／Ｑは第１アンドゲート２１８の第２入力端にそれぞ
れ接続される。第１カウンタ２１７のデータ入力端Ｄは
接地され、出力端Ｑは第１および第２マルチプレクサ２
２１，２２２の第１選択入力端Ｉ０に接続される。第２
カウンタ２２０のデータ入力端Ｄは接地され、出力端Ｑ
は第１および第２マルチプレクサ２２１，２２２の第２
選択入力端Ｉ１に接続される。
力端Ｄは、第１Ｄフリップフロップ２１１の出力端Ｑ
に、クロック端はインバータ２１４の出力端に、出力端
Ｑは第２アンドゲート２１９の第２入力端に、反転出力
端／Ｑは第１アンドゲート２１８の第２入力端にそれぞ
れ接続される。第１カウンタ２１７のデータ入力端Ｄは
接地され、出力端Ｑは第１および第２マルチプレクサ２
２１，２２２の第１選択入力端Ｉ０に接続される。第２
カウンタ２２０のデータ入力端Ｄは接地され、出力端Ｑ
は第１および第２マルチプレクサ２２１，２２２の第２
選択入力端Ｉ１に接続される。
【００２５】第１マルチプレクサ２２１の選択制御端Ｓ
は第１アンドゲート２１８の出力端に接続され、出力端
Ｙは第１ＲＡＭ２０４のアドレス入力端Ａに接続され
る。第２マルチプレクサ２２２の選択制御端Ｓは第２ア
ンドゲート２１９の出力端に接続され、出力端Ｙは第２
ＲＡＭ２０５のアドレス入力端Ａに接続される。オアゲ
ート２２３の第１および第２入力端は第１および第２ア
ンドゲート２１８，２１９の出力端にそれぞれ接続さ
れ、出力端ＭＳＢ／ＬＳＢは図２に示したマルチプレク
サ２０６の第１選択制御端Ｓ０に接続される。
は第１アンドゲート２１８の出力端に接続され、出力端
Ｙは第１ＲＡＭ２０４のアドレス入力端Ａに接続され
る。第２マルチプレクサ２２２の選択制御端Ｓは第２ア
ンドゲート２１９の出力端に接続され、出力端Ｙは第２
ＲＡＭ２０５のアドレス入力端Ａに接続される。オアゲ
ート２２３の第１および第２入力端は第１および第２ア
ンドゲート２１８，２１９の出力端にそれぞれ接続さ
れ、出力端ＭＳＢ／ＬＳＢは図２に示したマルチプレク
サ２０６の第１選択制御端Ｓ０に接続される。
【００２６】第１ＲＡＭ２０４のデータ入力端Ｄは図１
に示した第１データ変換器２０２の出力端ＲＤに、アド
レス入力端Ａは第２マルチプレクサ２２２の出力端Ｙ
に、ライトイネーブル信号入力端ＷＥは第１アンドゲー
ト２１８の出力端に、チップイネーブル信号入力端ＣＥ
はリードクロック端ＲＣにそれぞれ接続される。第２Ｒ
ＡＭ２０５のデータ入力端Ｄは図１に示した第２データ
変換器２０３の出力端ＩＤに、ライトイネーブル信号入
力端ＷＥは第２アンドゲート２１９の出力端に、アドレ
ス入力端Ａは第１マルチプレクサ２２１の出力端Ｙに、
チップイネーブル信号入力端ＣＥはリードクロック端Ｒ
Ｃにそれぞれ接続される。
に示した第１データ変換器２０２の出力端ＲＤに、アド
レス入力端Ａは第２マルチプレクサ２２２の出力端Ｙ
に、ライトイネーブル信号入力端ＷＥは第１アンドゲー
ト２１８の出力端に、チップイネーブル信号入力端ＣＥ
はリードクロック端ＲＣにそれぞれ接続される。第２Ｒ
ＡＭ２０５のデータ入力端Ｄは図１に示した第２データ
変換器２０３の出力端ＩＤに、ライトイネーブル信号入
力端ＷＥは第２アンドゲート２１９の出力端に、アドレ
ス入力端Ａは第１マルチプレクサ２２１の出力端Ｙに、
チップイネーブル信号入力端ＣＥはリードクロック端Ｒ
Ｃにそれぞれ接続される。
【００２７】図２に示したメモリ制御回路２０１の動作
を図１及び図３、図４を参照して以下に説明する。図２
で実際／補間ライン制御信号入力端Ｒ／Ｉに入力される
実際／補間ライン制御信号は図３のＡに示した通りであ
る。第１Ｄフリップフロップ２１１は、ライトクロック
端ＷＣに入力される図３のＢに示すクロック信号に応じ
て実際／補間ライン制御信号（図３のＡ）をラッチし、
ラッチされた信号をエクスクルーシブノアゲート２１
３、ナンドゲート２１６、第２および第３Ｄフリップフ
ロップ２１２，２１５に夫々出力する。
を図１及び図３、図４を参照して以下に説明する。図２
で実際／補間ライン制御信号入力端Ｒ／Ｉに入力される
実際／補間ライン制御信号は図３のＡに示した通りであ
る。第１Ｄフリップフロップ２１１は、ライトクロック
端ＷＣに入力される図３のＢに示すクロック信号に応じ
て実際／補間ライン制御信号（図３のＡ）をラッチし、
ラッチされた信号をエクスクルーシブノアゲート２１
３、ナンドゲート２１６、第２および第３Ｄフリップフ
ロップ２１２，２１５に夫々出力する。
【００２８】エクスクルーシブノアゲート２１３には、
第１Ｄフリップフロップ２１１の出力と共に第２Ｄフリ
ップフロップ２１２の出力（図３のＣ）が入力されてお
り、図３のＤに示す信号ＬＤＲを第２カウンタ２２０の
ロード制御信号入力端ＬＤに出力する。該ＬＤＲ信号
（図３のＤ）はＲ／Ｉ端に入力される実際／補間ライン
制御信号（図３のＡ）の遷移期間（Rise／Fall）毎にリ
セットされる。すなわち、ビデオ区間の１／２水平ライ
ン 0.5Ｈ毎にリセットされる。
第１Ｄフリップフロップ２１１の出力と共に第２Ｄフリ
ップフロップ２１２の出力（図３のＣ）が入力されてお
り、図３のＤに示す信号ＬＤＲを第２カウンタ２２０の
ロード制御信号入力端ＬＤに出力する。該ＬＤＲ信号
（図３のＤ）はＲ／Ｉ端に入力される実際／補間ライン
制御信号（図３のＡ）の遷移期間（Rise／Fall）毎にリ
セットされる。すなわち、ビデオ区間の１／２水平ライ
ン 0.5Ｈ毎にリセットされる。
【００２９】リードアドレス発生用の第２カウンタ２２
０は、図２に示したロード制御信号ＬＤＲに応じて図３
のＢに示したライトクロック端ＷＣのクロック信号をカ
ウントして図３のＥに示したように最大５１２を示すこ
とのできる９ビットのリードアドレスカウンティングデ
ータＲＣＮＴを発生する。ナンドゲート２１６の入力端
には、第２Ｄフリップフロップ２１２の反転出力（図３
のＦ）と第１Ｄフリップフロップ２１１の出力が入力さ
れており、図３のＧに示したような信号を出力する。該
信号（図３のＧ）は第１カウンタ２１７のロード制御信
号ＬＤＷとなり水平ライン１Ｈ毎にリセットされる。
０は、図２に示したロード制御信号ＬＤＲに応じて図３
のＢに示したライトクロック端ＷＣのクロック信号をカ
ウントして図３のＥに示したように最大５１２を示すこ
とのできる９ビットのリードアドレスカウンティングデ
ータＲＣＮＴを発生する。ナンドゲート２１６の入力端
には、第２Ｄフリップフロップ２１２の反転出力（図３
のＦ）と第１Ｄフリップフロップ２１１の出力が入力さ
れており、図３のＧに示したような信号を出力する。該
信号（図３のＧ）は第１カウンタ２１７のロード制御信
号ＬＤＷとなり水平ライン１Ｈ毎にリセットされる。
【００３０】ライト速度はリード速度の１／２なのでラ
イトアドレス発生用の第１カウンタ２１７は１０ビット
のうち上位９ビットをライトアドレスとして活用する。
第１カウンタ２１７は図３のＧに示したロード制御信号
ＬＤＷに応じてライトクロック端ＷＣの図３のＢに示し
たクロックをカウントして図３のＨに示したようなライ
トアドレスカウンティングデータＷＣＮＴを発生する。
イトアドレス発生用の第１カウンタ２１７は１０ビット
のうち上位９ビットをライトアドレスとして活用する。
第１カウンタ２１７は図３のＧに示したロード制御信号
ＬＤＷに応じてライトクロック端ＷＣの図３のＢに示し
たクロックをカウントして図３のＨに示したようなライ
トアドレスカウンティングデータＷＣＮＴを発生する。
【００３１】一方、第３Ｄフリップフロップ２１５は第
１Ｄフリップフロップ２１１でラッチされた実際／補間
ライン制御信号をインバータ２１４で反転した図３のＩ
に示すライトクロック信号の反転信号によりラッチす
る。第２アンドゲート２１９で第３Ｄフリップフロップ
２１５の出力（図３のＪ）と図３のＢに示したライトク
ロックを論理積して図３のＫに示したような信号を第２
マルチプレクサ２２２の選択制御端Ｓおよび第２ＲＡＭ
２０５のライトイネーブル信号入力端ＷＥに出力する。
１Ｄフリップフロップ２１１でラッチされた実際／補間
ライン制御信号をインバータ２１４で反転した図３のＩ
に示すライトクロック信号の反転信号によりラッチす
る。第２アンドゲート２１９で第３Ｄフリップフロップ
２１５の出力（図３のＪ）と図３のＢに示したライトク
ロックを論理積して図３のＫに示したような信号を第２
マルチプレクサ２２２の選択制御端Ｓおよび第２ＲＡＭ
２０５のライトイネーブル信号入力端ＷＥに出力する。
【００３２】また、第１アンドゲート２１８は、第３Ｄ
フリップフロップ２１５の反転出力（図４のＭ）と図３
のＢに示したライトクロックを論理積して図４のＮに示
したような信号を第１マルチプレクサ２２１の選択制御
端Ｓおよび第１ＲＡＭ２０４のライトイネーブル信号入
力端ＷＥに出力する。したがって、第２アンドゲート２
１９は、実際／補間ライン制御信号（図３のＡ）の“ハ
イ”期間にのみパルス（図３のＫ）を発生して第２マル
チプレクサ２２２の選択端Ｓに供給し、第１アンドゲー
ト２１８は実際／補間ライン制御信号（図３のＡ）の
“ロー”期間にのみパルス（図４のＮ）を発生して第１
マルチプレクサ２２１の選択端Ｓに供給する。また、第
１および第２アンドゲート２１８，２１９の出力がライ
トイネーブル信号として第１および第２ＲＡＭ２０４，
２０５にそれぞれ供給される。
フリップフロップ２１５の反転出力（図４のＭ）と図３
のＢに示したライトクロックを論理積して図４のＮに示
したような信号を第１マルチプレクサ２２１の選択制御
端Ｓおよび第１ＲＡＭ２０４のライトイネーブル信号入
力端ＷＥに出力する。したがって、第２アンドゲート２
１９は、実際／補間ライン制御信号（図３のＡ）の“ハ
イ”期間にのみパルス（図３のＫ）を発生して第２マル
チプレクサ２２２の選択端Ｓに供給し、第１アンドゲー
ト２１８は実際／補間ライン制御信号（図３のＡ）の
“ロー”期間にのみパルス（図４のＮ）を発生して第１
マルチプレクサ２２１の選択端Ｓに供給する。また、第
１および第２アンドゲート２１８，２１９の出力がライ
トイネーブル信号として第１および第２ＲＡＭ２０４，
２０５にそれぞれ供給される。
【００３３】第１および第２マルチプレクサ２２１，２
２２は、第１および第２アンドゲート２１８，２１９か
ら発生される選択制御信号ＲＲＷ，ＩＲＷに応じて第１
および第２カウンタ２１７，２２０から派生するリード
およびライトアドレスを選択して第１および第２ＲＡＭ
２０４，２０５に提供する。この際、第１および第２Ｒ
ＡＭ２０４，２０５にそれぞれ書き込まれるデータはそ
れぞれ図１に示した第１および第２データ変換器２０
２，２０３で変換された実際データおよび補間データで
ある。
２２は、第１および第２アンドゲート２１８，２１９か
ら発生される選択制御信号ＲＲＷ，ＩＲＷに応じて第１
および第２カウンタ２１７，２２０から派生するリード
およびライトアドレスを選択して第１および第２ＲＡＭ
２０４，２０５に提供する。この際、第１および第２Ｒ
ＡＭ２０４，２０５にそれぞれ書き込まれるデータはそ
れぞれ図１に示した第１および第２データ変換器２０
２，２０３で変換された実際データおよび補間データで
ある。
【００３４】図１に示す第２データ変換器２０３から出
力される補間データを第２ＲＡＭ２０５に書き込みおよ
び読み出しをする場合は、実際／補間ライン制御信号
（図３のＡ）の“ハイ”区間である。この際、“ハイ”
状態の第２アンドゲート２１９の出力（図３のＫ）が第
２マルチプレクサ２２２の選択制御端Ｓおよび第２ＲＡ
Ｍ２０５のライトイネーブル信号入力端ＷＥＢに入力さ
れれば、第２ＲＡＭ２０５のライトイネーブル信号入力
端ＷＥＢはディスエーブルされ、第２マルチプレクサ２
２２には第２選択入力端Ｉ１に入力される図３のＬに示
したような第２カウンタ２２０のリードアドレスデータ
Ｒ0 〜Ｒ2n-1を選択して第２ＲＡＭ２０５に提供され、
第２ＲＡＭ２０５に記憶されている出力データが読み出
される。
力される補間データを第２ＲＡＭ２０５に書き込みおよ
び読み出しをする場合は、実際／補間ライン制御信号
（図３のＡ）の“ハイ”区間である。この際、“ハイ”
状態の第２アンドゲート２１９の出力（図３のＫ）が第
２マルチプレクサ２２２の選択制御端Ｓおよび第２ＲＡ
Ｍ２０５のライトイネーブル信号入力端ＷＥＢに入力さ
れれば、第２ＲＡＭ２０５のライトイネーブル信号入力
端ＷＥＢはディスエーブルされ、第２マルチプレクサ２
２２には第２選択入力端Ｉ１に入力される図３のＬに示
したような第２カウンタ２２０のリードアドレスデータ
Ｒ0 〜Ｒ2n-1を選択して第２ＲＡＭ２０５に提供され、
第２ＲＡＭ２０５に記憶されている出力データが読み出
される。
【００３５】“ロー”状態の第２アンドゲート２１９の
出力（図３のＫ）が第２マルチプレクサ２２２の選択制
御端Ｓおよび第２ＲＡＭ２０５のライトイネーブル信号
入力端ＷＥＢに入力されれば、図３のＬに示したような
第１カウンタ２１７のライトアドレスデータＷ0 〜Ｗ2n
-1を選択して第２ＲＡＭ２０５に提供すれば第２ＲＡＭ
２０５はライト動作を遂行する。
出力（図３のＫ）が第２マルチプレクサ２２２の選択制
御端Ｓおよび第２ＲＡＭ２０５のライトイネーブル信号
入力端ＷＥＢに入力されれば、図３のＬに示したような
第１カウンタ２１７のライトアドレスデータＷ0 〜Ｗ2n
-1を選択して第２ＲＡＭ２０５に提供すれば第２ＲＡＭ
２０５はライト動作を遂行する。
【００３６】よって、第２マルチプレクサ２２２が第１
選択入力端Ｉ０および第２選択入力端Ｉ１に入力される
ライトおよびリードアドレスを選択し第２ＲＡＭ２０５
に提供すれば、第２ＲＡＭ２０５では補間データが順に
ライト又はリードされる。第１データ変換器２０２から
出力される実際データを第１ＲＡＭ２０４に書き込みお
よび読み出しをする場合実際／補間ライン制御信号（図
３のＡ）は“ロー”である。
選択入力端Ｉ０および第２選択入力端Ｉ１に入力される
ライトおよびリードアドレスを選択し第２ＲＡＭ２０５
に提供すれば、第２ＲＡＭ２０５では補間データが順に
ライト又はリードされる。第１データ変換器２０２から
出力される実際データを第１ＲＡＭ２０４に書き込みお
よび読み出しをする場合実際／補間ライン制御信号（図
３のＡ）は“ロー”である。
【００３７】この際に、“ハイ”状態の第１アンドゲー
ト２１７の出力（図４のＮ）が第１マルチプレクサ２２
１の選択制御端Ｓおよび第１ＲＡＭ２０４のライトイネ
ーブル信号入力端ＷＥＢに入力されれば、第１ＲＡＭ２
０４のライトイネーブル信号入力端ＷＥＢはディスエー
ブルされる。このため、第１マルチプレクサ２２１には
第２選択入力端Ｉ１に入力される図５のＯに示したよう
な第２カウンタ２２０のリードアドレスデータＲ0 ，Ｒ
1 ，Ｒ2 ，…，Ｒ2n-1を選択して第１ＲＡＭ２０４に提
供すれば、第１ＲＡＭ２０４は読み出し動作を遂行す
る。
ト２１７の出力（図４のＮ）が第１マルチプレクサ２２
１の選択制御端Ｓおよび第１ＲＡＭ２０４のライトイネ
ーブル信号入力端ＷＥＢに入力されれば、第１ＲＡＭ２
０４のライトイネーブル信号入力端ＷＥＢはディスエー
ブルされる。このため、第１マルチプレクサ２２１には
第２選択入力端Ｉ１に入力される図５のＯに示したよう
な第２カウンタ２２０のリードアドレスデータＲ0 ，Ｒ
1 ，Ｒ2 ，…，Ｒ2n-1を選択して第１ＲＡＭ２０４に提
供すれば、第１ＲＡＭ２０４は読み出し動作を遂行す
る。
【００３８】“ロー”状態の第１アンドゲートＡＮＤ２
１８の出力（図４のＮ）が第１マルチプレクサ２２１の
選択制御端Ｓおよび第１ＲＡＭ２０４のライトイネーブ
ル信号入力端ＷＥに入力された時に、第１マルチプレク
サ２２１より図４のＯに示したような第１選択入力端Ｉ
０に入力される第１カウンタ２１７のライトアドレスデ
ータＷn 〜Ｗ2n-1を選択して第１ＲＡＭ２０４に提供す
れば、第１ＲＡＭ２０４は書き込み動作を遂行する。よ
って、第１マルチプレクサ２２１から選択されたライト
／リードアドレスにより第１ＲＡＭ２０４では実際デー
タが順にライト又リードされる。
１８の出力（図４のＮ）が第１マルチプレクサ２２１の
選択制御端Ｓおよび第１ＲＡＭ２０４のライトイネーブ
ル信号入力端ＷＥに入力された時に、第１マルチプレク
サ２２１より図４のＯに示したような第１選択入力端Ｉ
０に入力される第１カウンタ２１７のライトアドレスデ
ータＷn 〜Ｗ2n-1を選択して第１ＲＡＭ２０４に提供す
れば、第１ＲＡＭ２０４は書き込み動作を遂行する。よ
って、第１マルチプレクサ２２１から選択されたライト
／リードアドレスにより第１ＲＡＭ２０４では実際デー
タが順にライト又リードされる。
【００３９】実際に、第２ＲＡＭ２０５に入力されるア
ドレスは、図３のＬに示した通りであり、第１ＲＡＭ２
０４に入力されるアドレスは、図４のＯに示した通りで
あり、第２ＲＡＭ２０５の場合実際／補間ライン制御信
号（図３のＡ）が“ハイ”区間の間にはリード／ライト
が混じって進むが、“ロー”区間ではライトのみを進
め、反対に第１ＲＡＭ２０４の場合実際／補間ライン制
御信号（図３のＡ）が“ハイ”区間の間にはライトを遂
行し、“ロー”区間ではリード／ライトが混じって進
む。
ドレスは、図３のＬに示した通りであり、第１ＲＡＭ２
０４に入力されるアドレスは、図４のＯに示した通りで
あり、第２ＲＡＭ２０５の場合実際／補間ライン制御信
号（図３のＡ）が“ハイ”区間の間にはリード／ライト
が混じって進むが、“ロー”区間ではライトのみを進
め、反対に第１ＲＡＭ２０４の場合実際／補間ライン制
御信号（図３のＡ）が“ハイ”区間の間にはライトを遂
行し、“ロー”区間ではリード／ライトが混じって進
む。
【００４０】一方、第１および第２マルチプレクサ２２
１，２２２から選択され出力される補間データ用のリー
ド／ライトアドレスと実際データ用のリード／ライトア
ドレスを入力する第１および第２ＲＡＭ２０４，２０５
でのリードアドレス入力によるリード動作は、第１およ
び第２ＲＡＭ２０４，２０５のチップイネーブル信号入
力端ＣＥに入力される図４のＰに示したようなリードク
ロック端ＲＣのクロックにより制御される。
１，２２２から選択され出力される補間データ用のリー
ド／ライトアドレスと実際データ用のリード／ライトア
ドレスを入力する第１および第２ＲＡＭ２０４，２０５
でのリードアドレス入力によるリード動作は、第１およ
び第２ＲＡＭ２０４，２０５のチップイネーブル信号入
力端ＣＥに入力される図４のＰに示したようなリードク
ロック端ＲＣのクロックにより制御される。
【００４１】この際、第１および第２ＲＡＭ２０４，２
０５のチップイネーブル信号入力端ＣＥに入力されるリ
ードクロック（図４のＰ）はライトクロック（図３の
Ｂ）より周期が速いものを使用してある。第１および第
２ＲＡＭ２０４，２０５は、ライトイネーブル信号入力
端ＷＥＢに入力される図３のＫおよび図４のＮに示した
ライトイネーブル信号ＩＲＷ，ＲＲＷが“ロー”状態を
１／２Ｈ期間保ちながら一番目の“ハイ”状態の時にメ
モリチップイネーブル信号入力端ＣＥに入力されるリー
ドクロック（図４のＰ）の立ち下がりエッジと同期して
実際データ又補間データを読み出す。
０５のチップイネーブル信号入力端ＣＥに入力されるリ
ードクロック（図４のＰ）はライトクロック（図３の
Ｂ）より周期が速いものを使用してある。第１および第
２ＲＡＭ２０４，２０５は、ライトイネーブル信号入力
端ＷＥＢに入力される図３のＫおよび図４のＮに示した
ライトイネーブル信号ＩＲＷ，ＲＲＷが“ロー”状態を
１／２Ｈ期間保ちながら一番目の“ハイ”状態の時にメ
モリチップイネーブル信号入力端ＣＥに入力されるリー
ドクロック（図４のＰ）の立ち下がりエッジと同期して
実際データ又補間データを読み出す。
【００４２】したがって、第２ＲＡＭ２０５の出力は図
４のＱに示したタイミングとなり、第１ＲＡＭ２０４の
出力は図４のＲに示したタイミングとなり、これらの第
１および第２ＲＡＭ２０４，２０５の出力が図１に示し
たマルチプレクサ２０６に入力される。オアゲート２２
３は、第１および第２アンドゲート２１８，２１９の各
クロック出力を論理和して図４のＳに示したような信号
を生成し、マルチプレクサ２０６の第１選択制御端Ｓ０
に入力させる。該オアゲート２２３の出力（図４のＳ）
は第１および第２ＲＡＭ２０４，２０５から読み出され
るデータの上位８ビットと下位８ビットとを分割するに
用いられる。
４のＱに示したタイミングとなり、第１ＲＡＭ２０４の
出力は図４のＲに示したタイミングとなり、これらの第
１および第２ＲＡＭ２０４，２０５の出力が図１に示し
たマルチプレクサ２０６に入力される。オアゲート２２
３は、第１および第２アンドゲート２１８，２１９の各
クロック出力を論理和して図４のＳに示したような信号
を生成し、マルチプレクサ２０６の第１選択制御端Ｓ０
に入力させる。該オアゲート２２３の出力（図４のＳ）
は第１および第２ＲＡＭ２０４，２０５から読み出され
るデータの上位８ビットと下位８ビットとを分割するに
用いられる。
【００４３】実際／補間ライン制御信号（図３のＡ）
は、図１に示した遅延器２０７で遅延させインバータ２
０８でインバーティングした信号（図４のＴ）をマルチ
プレクサ２０６の第２選択制御端Ｓ１に入力させる。マ
ルチプレクサ２０６では第１および第２選択制御端Ｓ
０，Ｓ１に入力される選択制御信号の状態に応じて選択
する。更に詳細には、図４のＴに示した第２選択制御信
号が“ロー”期間では補間データが選択され、選択され
た補間データは図４のＳに示した第１選択制御信号によ
り第１および第２選択入力端Ｉ０，Ｉ１の入力を交代に
選択し、図４のＴに示した第２選択制御信号が“ハイ”
区間では実際データが選択され、選択された実際データ
は図４のＳに示した第１選択制御信号により第３および
第４選択入力端Ｉ２，Ｉ３の入力を交代に選択する。そ
の結果として図４のＵに示したような８ビットダブルス
キャンデータを発生する。すなわち実際データＲＤＴ区
間と補間データＩＤＴ区間が区分されることが分かる。
は、図１に示した遅延器２０７で遅延させインバータ２
０８でインバーティングした信号（図４のＴ）をマルチ
プレクサ２０６の第２選択制御端Ｓ１に入力させる。マ
ルチプレクサ２０６では第１および第２選択制御端Ｓ
０，Ｓ１に入力される選択制御信号の状態に応じて選択
する。更に詳細には、図４のＴに示した第２選択制御信
号が“ロー”期間では補間データが選択され、選択され
た補間データは図４のＳに示した第１選択制御信号によ
り第１および第２選択入力端Ｉ０，Ｉ１の入力を交代に
選択し、図４のＴに示した第２選択制御信号が“ハイ”
区間では実際データが選択され、選択された実際データ
は図４のＳに示した第１選択制御信号により第３および
第４選択入力端Ｉ２，Ｉ３の入力を交代に選択する。そ
の結果として図４のＵに示したような８ビットダブルス
キャンデータを発生する。すなわち実際データＲＤＴ区
間と補間データＩＤＴ区間が区分されることが分かる。
【００４４】付加的に、ビデオ信号の１Ｈ区間は 14.3M
Hzクロックで９１０個の画素が走査できるため、実際８
ビットのデータは９１０個ほどのアドレス領域が必要で
ある。メモリ（ここでは第１および第２ＲＡＭ２０４，
２０５）のリード／ライトタイミングの制約上８ビット
を１６ビットに変換するため、前述した第１および第２
ＲＡＭの必要なアドレス領域は４５５個であり、ライト
／リードアドレスは９ビットに設定する。第１および第
２ＲＡＭ２０４，２０５の容量は４５５×１６で具現で
きる。
Hzクロックで９１０個の画素が走査できるため、実際８
ビットのデータは９１０個ほどのアドレス領域が必要で
ある。メモリ（ここでは第１および第２ＲＡＭ２０４，
２０５）のリード／ライトタイミングの制約上８ビット
を１６ビットに変換するため、前述した第１および第２
ＲＡＭの必要なアドレス領域は４５５個であり、ライト
／リードアドレスは９ビットに設定する。第１および第
２ＲＡＭ２０４，２０５の容量は４５５×１６で具現で
きる。
【００４５】本発明は以上の例に限定されるものではな
く、大型ＴＶ、液晶ディスプレイ機器のためのモニター
などに応用可能である。
く、大型ＴＶ、液晶ディスプレイ機器のためのモニター
などに応用可能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、既
存のＦＩＦＯ型メモリを利用したダブルスキャン制御回
路よりもＶＬＳＩ化が容易なダブルスキャン制御回路が
提供できる。また、リードライトメモリを制御する方式
においても実際／補間ラインデータに対して独立的にラ
イト／リード動作を制御せず実際１補間ラインデータを
共通的に制御することにより回路を単純化させることが
できる。更に、本発明は要求されるメモリを普通の１／
２に縮小してパワーモードが減らせるように設計するこ
とによりＡＳＩＣ化時容易にワンチップ化できる。
存のＦＩＦＯ型メモリを利用したダブルスキャン制御回
路よりもＶＬＳＩ化が容易なダブルスキャン制御回路が
提供できる。また、リードライトメモリを制御する方式
においても実際／補間ラインデータに対して独立的にラ
イト／リード動作を制御せず実際１補間ラインデータを
共通的に制御することにより回路を単純化させることが
できる。更に、本発明は要求されるメモリを普通の１／
２に縮小してパワーモードが減らせるように設計するこ
とによりＡＳＩＣ化時容易にワンチップ化できる。
【図１】本発明によるダブルスキャン回路の一実施例に
よる回路図である。
よる回路図である。
【図２】図１に示したメモリ制御回路の具体回路図であ
る。
る。
【図３】図２に示したメモリ制御回路の動作タイミング
図である。
図である。
【図４】図２に示したメモリ制御回路の動作タイミング
図である。
図である。
【図５】従来のダブルスキャン回路のブロック図であ
る。
る。
２０１ メモリ制御回路 ２０２，２０３ データ変換器 ２０４，２０５ ＲＡＭ ２０６，２２１，２２２ マルチプレクサ ２０７ 遅延器 ２０８ インバータ ２１７，２２０ カウンタ ２０９ 実際データ発生器 ２１０ 補間データ発生器
Claims (10)
- 【請求項１】 実際ラインデータを発生する第１データ
発生手段と、 飛び越し走査信号からライン補間により補間ラインデー
タを発生する第２データ発生手段と、 １水平ライン周期に前記実際／補間ラインを区別する制
御信号及び所定周波数のライトクロックとライトクロッ
ク速度の２ｍ（但しｍは整数）倍のリードクロックを発
生する制御手段と、 前記ｎビットの実際ラインデータを２ｎビットのデータ
に変換する第１データ変換手段と、 前記ｎビットの補間ラインデータを２ｎビットのデータ
に変換する第２データ変換手段と、 前記変換された実際ラインのデータを貯蔵し前記リード
クロックにより貯蔵されたデータを読み出す第１メモリ
手段と、 前記変換された補間データを貯蔵し、前記読み出しクロ
ックにより貯蔵されたデータを読み出す第２メモリ手段
と、 前記実際／補間ライン制御信号およびライトクロックに
応答して前記第１および第２メモリ手段のライト／リー
ド制御信号と、ライトアドレスおよびライト速度の２ｍ
倍のリードアドレスを発生して前記第１および第２メモ
リ手段に提供し、ダブルスキャンのために第１および第
２メモリ手段に貯蔵された元のラインデータと補間ライ
ンデータをミックシングするためのミックシング制御信
号を発生するメモリ制御手段と、 前記ミックシング制御信号と前記実際／補間ライン制御
信号により前記２ｎビットの実際又は補間ラインデータ
を選択して選択された信号をｎビットのダブルスキャン
データとして出力するダブルスキャンデータ発生手段と
を含むことを特徴とするダブルスキャン回路。 - 【請求項２】前記第１および第２メモリはＲＡＭで構成
されたことを特徴とする請求項１項記載のダブルスキャ
ン回路。 - 【請求項３】前記メモリ制御手段は、 前記実際／補間ライン制御信号を入力して実際／補間ラ
インデータ処理モード区間を示す第１制御信号と、１水
平ライン周期の第２制御信号および１／２水平ライン周
期の第３制御信号を発生する第１制御信号発生手段と、 前記第２制御信号によりライトアドレス信号を発生する
ライトアドレス信号発生手段と、 前記第３制御信号により前記ライトアドレスの速度より
２倍の速度を有するリードアドレス信号を発生するリー
ドアドレス発生手段と、 前記第１制御信号により実際ラインデータ処理区間を示
すパルス信号を第１選択制御信号と前記第１メモリ手段
のライト／リード制御信号として出力し、前記第３制御
信号に応答して補間ラインデータ処理区間を示すパルス
信号を第２選択制御信号と前記第２メモリ手段のライト
／リード制御信号として出力する第２制御信号発生手段
と、 前記第１および第２選択制御信号により前記ライトおよ
びリードアドレス発生手段から発生するライトおよびリ
ードアドレスデータを選択して前記第１および第２メモ
リ手段に提供する選択手段と、 前記第１および第２選択制御信号を利用して前記ダブル
スキャンデータ発生手段から２ｎビットのデータを上位
ｎビット、下位ｎビットのデータに分離してミックシン
グさせる前記ミックシング制御信号を発生するミックシ
ング制御信号発生手段とを含むことを特徴とする請求項
１項記載のダブルスキャン回路。 - 【請求項４】前記第１制御信号発生手段は、実際／補間
ライン制御信号をライトクロックに同期されるようにラ
ッチして実際／補間ラインデータ処理区間を示す前記第
１制御信号を出力する第１ラッチ手段と、 前記第１ラッチ手段の出力を利用して１水平ライン周期
の制御信号を前記ライトアドレス発生手段に供給する第
１ロード制御信号発生手段と、 前記第１ラッチ手段の出力を利用して１／２水平ライン
周期の第３制御信号を前記リードアドレス発生手段に供
給する第２ロード制御信号発生手段とを含むことを特徴
とする請求項３項記載のダブルスキャン回路。 - 【請求項５】前記第２制御信号発生手段は、 前記ライトクロックをインバーティングするインバータ
と、 前記インバータの出力により前記第３制御信号をラッチ
し前記第２制御信号発生手段に提供する第２ラッチ手段
と、 前記リードクロックと前記第２ラッチ手段の出力を論理
積して前記第１選択手段の第１選択制御信号と第１メモ
リ手段のライト／リード制御信号として出力する第１論
理素子と、 前記リードクロックと前記第２ラッチ手段の反転出力を
論理積して前記第２選択手段の第２選択制御信号と第２
メモリ手段のライト／リード制御信号として出力する第
２論理素子とを含むことを特徴とする請求項４項記載の
ダブルスキャン回路。 - 【請求項６】前記ライトおよびリードアドレス発生手段
は、実際／補間ラインデータ処理モードにかかわらず前
記第１および第２メモリ手段のリードおよびライトアド
レスを発生することを特徴とする請求項３項記載のダブ
ルスキャン回路。 - 【請求項７】実際／補間ライン制御信号が第１論理状態
にある時は前記第２メモリ手段がライトクロックに応じ
てリード／ライトを交代に進めるが、第２論理状態では
ライトのみを遂行し、反対に第１メモリ手段は実際／補
間ライン制御信号が第１論理状態にある時はライトクロ
ックに応じてライトを遂行し、第２論理状態ではリード
／ライトを交代に進めることを特徴とする請求項３項記
載のダブルスキャン回路。 - 【請求項８】ｎビットの実際ラインデータを２ｎビット
の実際ラインデータに変換する第１データ変換器と、 ライン補間により得られたｎビットの補間ラインデータ
を２ｎビットの補間ラインデータに変換する第２データ
変換器と、 補間ラインデータを貯蔵する実際ラインデータを貯蔵す
る第２ＲＡＭと、 ライトアドレスを発生する第１カウンタと、 ライト速度の所定倍速のリードアドレスを発生する第２
カウンタと、 前記第１および第２カウンタからそれぞれ発生するライ
トおよびリードアドレスを１Ｈ期間中、１／２Ｈ期間の
間実際データ処理区間を示し、残りの１／２Ｈ期間の間
補間データ処理区間を示す制御信号に応答し前記第１お
よび第２ＲＡＭに提供するアドレス供給制御手段と、 前記第１および第２ＲＡＭから読み出される２ｎビット
の補間又は現在ラインデータを選択してｎビットのダブ
ルスキャンデータとして出力する出力手段とを含むこと
を特徴とするダブルスキャン回路。 - 【請求項９】前記第１および第２カウンタは、実際／補
間ラインデータ処理モードにかまわず前記第１および第
２ＲＡＭのリードおよびライトアドレスを発生すること
を特徴とする請求項８項記載のダブルスキャン回路。 - 【請求項１０】前記アドレス供給制御手段では、前記制
御信号が第１論理状態で前記第２ＲＡＭはライトクロッ
クによりリード／ライトが交代に進み、第２論理状態で
はライトのみを遂行するように前記ライト／リードアド
レスを供給制御し、反対に第１ＲＡＭは前記制御信号が
第１論理状態では前記第１ＲＡＭがライトクロックに応
じてライトを遂行し、前記制御信号が第２論理状態では
前記第１ＲＡＭがライトクロックに応じてライトを遂行
し、前記制御信号が第２論理状態では前記第１ＲＡＭが
リード／ライトを交代に進むように前記ライト／リード
アドレスを供給制御することを特徴とする請求項８項記
載のダブルスキャン回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930021873U KR0126330Y1 (ko) | 1993-10-23 | 1993-10-23 | 텔레비젼 수상기의 더블스캔 제어회로 |
| KR93-21873 | 1993-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07181909A true JPH07181909A (ja) | 1995-07-21 |
| JP3016694B2 JP3016694B2 (ja) | 2000-03-06 |
Family
ID=19366272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6256696A Expired - Lifetime JP3016694B2 (ja) | 1993-10-23 | 1994-10-21 | ダブルスキャン回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5475437A (ja) |
| JP (1) | JP3016694B2 (ja) |
| KR (1) | KR0126330Y1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06276520A (ja) * | 1993-03-22 | 1994-09-30 | Sony Corp | 画像処理装置 |
| KR960036641A (ko) * | 1995-03-21 | 1996-10-28 | 김광호 | 저속의 비디오비트열을 복호하는 고속용 복호화장치 |
| US5703618A (en) * | 1995-11-22 | 1997-12-30 | Cirrus Logic, Inc. | Method and apparatus for upscaling video images when pixel data used for upscaling a source video image are unavailable |
| US6088014A (en) * | 1996-05-11 | 2000-07-11 | Hitachi, Ltd. | Liquid crystal display device |
| JP3713084B2 (ja) * | 1995-11-30 | 2005-11-02 | 株式会社日立製作所 | 液晶表示制御装置 |
| US6115020A (en) * | 1996-03-29 | 2000-09-05 | Fujitsu Limited | Liquid crystal display device and display method of the same |
| US5793435A (en) * | 1996-06-25 | 1998-08-11 | Tektronix, Inc. | Deinterlacing of video using a variable coefficient spatio-temporal filter |
| US5977947A (en) * | 1996-08-19 | 1999-11-02 | International Business Machines Corp. | Method and apparatus for resizing block ordered video image frames with reduced on-chip cache |
| US6166772A (en) * | 1997-04-01 | 2000-12-26 | Compaq Computer Corporation | Method and apparatus for display of interlaced images on non-interlaced display |
| JP2002101376A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | ラインメモリ |
| US6779055B2 (en) * | 2001-06-20 | 2004-08-17 | Freescale Semiconductor, Inc. | First-in, first-out memory system having both simultaneous and alternating data access and method thereof |
| JP2003018552A (ja) * | 2001-06-27 | 2003-01-17 | Nec Corp | 走査線変換回路 |
| KR100450680B1 (ko) * | 2002-07-29 | 2004-10-01 | 삼성전자주식회사 | 버스 대역폭을 증가시키기 위한 메모리 컨트롤러, 이를이용한 데이터 전송방법 및 이를 구비하는 컴퓨터 시스템 |
| JP2004173182A (ja) * | 2002-11-22 | 2004-06-17 | Toshiba Corp | 画像表示装置及び走査線変換表示方法 |
| JP2010081024A (ja) * | 2008-09-24 | 2010-04-08 | Oki Semiconductor Co Ltd | 画像補間処理装置 |
| JP6451175B2 (ja) * | 2014-09-24 | 2019-01-16 | 富士ゼロックス株式会社 | 画像処理装置、システム及びプログラム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4573080A (en) * | 1984-06-28 | 1986-02-25 | Rca Corporation | Progressive scan television receiver with adaptive memory addressing |
| US4605962A (en) * | 1984-11-30 | 1986-08-12 | Rca Corporation | Progressive scan television system with video compression exceeding display line rate |
| FR2598053B1 (fr) * | 1986-04-25 | 1989-03-24 | Labo Electronique Physique | Procede de traitement de signaux video et convertisseur de signaux video pour la mise en oeuvre de ce procede |
| DE3722170A1 (de) * | 1987-07-04 | 1989-01-12 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur verminderung der sichtbarkeit der zeilenstruktur eines fernsehbildes |
| KR920004067Y1 (ko) * | 1988-12-12 | 1992-06-20 | 삼성전관 주식회사 | Id-tv의 더블 스캔회로 |
| US4959715A (en) * | 1989-06-16 | 1990-09-25 | North American Philips Corporation | Method and apparatus for converting an interlaced television transmission to a sequential display using maximum likelihood estimation |
| JPH0468685A (ja) * | 1990-07-03 | 1992-03-04 | Matsushita Electric Ind Co Ltd | 映像信号処理装置 |
-
1993
- 1993-10-23 KR KR2019930021873U patent/KR0126330Y1/ko not_active IP Right Cessation
-
1994
- 1994-10-21 US US08/326,941 patent/US5475437A/en not_active Expired - Lifetime
- 1994-10-21 JP JP6256696A patent/JP3016694B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3016694B2 (ja) | 2000-03-06 |
| US5475437A (en) | 1995-12-12 |
| KR0126330Y1 (ko) | 1998-12-15 |
| KR950012789U (ko) | 1995-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3016694B2 (ja) | ダブルスキャン回路 | |
| JPS63282790A (ja) | 表示制御装置 | |
| US5602565A (en) | Method and apparatus for displaying video image | |
| JPH1098740A (ja) | ビデオ信号変換装置及びこれを備えた表示装置 | |
| US5585864A (en) | Apparatus for effecting high speed transfer of video data into a video memory using direct memory access | |
| US5880741A (en) | Method and apparatus for transferring video data using mask data | |
| KR0123919B1 (ko) | 엔코더의 플리커 감소장치 | |
| JPH08171384A (ja) | 走査変換方法及びその装置 | |
| US6710810B1 (en) | Video signal processing apparatus with resolution enhancing feature | |
| JPH08248925A (ja) | 電子機器 | |
| JP3484763B2 (ja) | 映像データ転送装置およびコンピュータシステム | |
| KR100232028B1 (ko) | 모자이크 효과 발생 장치 | |
| JP3593715B2 (ja) | 映像表示装置 | |
| JPH1063219A (ja) | 表示装置及びその駆動方法 | |
| JPS6343950B2 (ja) | ||
| JPH0926774A (ja) | 表示データ出力装置及び情報処理装置及び表示データ出力方法 | |
| JPH07129756A (ja) | バッファメモリ装置 | |
| JP2666726B2 (ja) | アナログ画像信号変換方法及び装置 | |
| KR970009453B1 (ko) | 문자윤곽 표시장치 및 그 방법 | |
| JP4106736B2 (ja) | データ処理装置 | |
| KR930006938B1 (ko) | 팩시밀리에 있어서 화상신호의 원고 크기 확대회로 | |
| KR100250147B1 (ko) | 화면 분할 신호 발생기 | |
| KR0151442B1 (ko) | 텔레비젼 수상기의 표시 제어회로 | |
| JP2652960B2 (ja) | スキャンコンバータ回路 | |
| KR0126779B1 (ko) | 멀티 스크린 처리 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991206 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071224 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081224 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091224 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101224 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101224 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111224 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111224 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121224 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121224 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |