JPH08171384A - 走査変換方法及びその装置 - Google Patents
走査変換方法及びその装置Info
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- JPH08171384A JPH08171384A JP31306594A JP31306594A JPH08171384A JP H08171384 A JPH08171384 A JP H08171384A JP 31306594 A JP31306594 A JP 31306594A JP 31306594 A JP31306594 A JP 31306594A JP H08171384 A JPH08171384 A JP H08171384A
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- Multimedia (AREA)
- Signal Processing (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 ラスタ／ブロック順次走査変換を小さい回路
規模で実現すること。 【構成】 ブロックバッファ５に対してラスタデータ及
びブロックデータが入出力バッファ６、７を介して入出
力される。アドレス演算部４はブロックバッファ５をア
クセスするアドレスを求める。ブロックまたはラスタデ
ータを読み出すアドレスと、読み出し後の空き番地にラ
スタ又はブロックデータを書き込むアドレスと、その書
き込み順による次のラスタ又はブロックデータの読み出
しアドレスとを所定の演算法則を用いて算出する。 【効果】 １つのアドレス演算回路と１つのブロックバ
ッファとを用いてラスタ／ブロック間の走査変換を行う
ことができ、周辺回路を含めた回路規模を従来より縮小
することができる。
規模で実現すること。 【構成】 ブロックバッファ５に対してラスタデータ及
びブロックデータが入出力バッファ６、７を介して入出
力される。アドレス演算部４はブロックバッファ５をア
クセスするアドレスを求める。ブロックまたはラスタデ
ータを読み出すアドレスと、読み出し後の空き番地にラ
スタ又はブロックデータを書き込むアドレスと、その書
き込み順による次のラスタ又はブロックデータの読み出
しアドレスとを所定の演算法則を用いて算出する。 【効果】 １つのアドレス演算回路と１つのブロックバ
ッファとを用いてラスタ／ブロック間の走査変換を行う
ことができ、周辺回路を含めた回路規模を従来より縮小
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ、スキャナ、プ
リンタ等における画像圧縮伸長処理などの各種画像処理
に際して行われるラスタ順次走査とブロック順次走査と
の間の走査変換を行うための走査変換方法及びその装置
に関するものである。
リンタ等における画像圧縮伸長処理などの各種画像処理
に際して行われるラスタ順次走査とブロック順次走査と
の間の走査変換を行うための走査変換方法及びその装置
に関するものである。
【０００２】
【従来の技術】従来、画像データをブロック毎に画像処
理するようなＪＰＥＧ方式画像圧縮処理等を行う場合
は、図８（Ａ）に示すような通常の画像のラスタ走査順
から、図８（Ｂ）に示すようなブロック順次の走査順に
走査順を変換する必要があった。また画像伸長を行う場
合は、逆にブロック順次からラスタ順次に走査順を逆変
換する必要があった。このために図８（Ｃ）に示すよう
に２つのブロックバッファを設けて、これらを切り換え
るようにしていた。即ち、ラスタ順次からブロック順次
への変換時には、一方のブロックバッファをラスタ順次
にライトし、他方のブロックバッファをブロック順次に
リードする。またブロック順次からラスタ順次への逆変
換時には、一方をブロック順にライトし、他方をラスタ
順次にリードするようにしていた。
理するようなＪＰＥＧ方式画像圧縮処理等を行う場合
は、図８（Ａ）に示すような通常の画像のラスタ走査順
から、図８（Ｂ）に示すようなブロック順次の走査順に
走査順を変換する必要があった。また画像伸長を行う場
合は、逆にブロック順次からラスタ順次に走査順を逆変
換する必要があった。このために図８（Ｃ）に示すよう
に２つのブロックバッファを設けて、これらを切り換え
るようにしていた。即ち、ラスタ順次からブロック順次
への変換時には、一方のブロックバッファをラスタ順次
にライトし、他方のブロックバッファをブロック順次に
リードする。またブロック順次からラスタ順次への逆変
換時には、一方をブロック順にライトし、他方をラスタ
順次にリードするようにしていた。
【０００３】図９は従来の走査変換装置を示すブロック
図である。図９において、ラスタカウンタ１０１は通常
のラスタ順次用アドレス（以下、ラスタアドレス）を発
生し、ブロックカウント変換部１０２は上記ラスタアド
レスをブロック順次用アドレス（以下、ブロックアドレ
ス）に変換する。上記２つのアドレスはマルチプレクサ
１０３で変換、逆変換に応じて切り換えられて２つのブ
ロックバッファ１０４、１０５にそれぞれ供給される。
そして入出力バッファ１０６、１０７を介して入出力デ
ータのやり取りが行われる。
図である。図９において、ラスタカウンタ１０１は通常
のラスタ順次用アドレス（以下、ラスタアドレス）を発
生し、ブロックカウント変換部１０２は上記ラスタアド
レスをブロック順次用アドレス（以下、ブロックアドレ
ス）に変換する。上記２つのアドレスはマルチプレクサ
１０３で変換、逆変換に応じて切り換えられて２つのブ
ロックバッファ１０４、１０５にそれぞれ供給される。
そして入出力バッファ１０６、１０７を介して入出力デ
ータのやり取りが行われる。
【０００４】即ち、ラスタ順次からブロック順次への変
換時には、入出力バッファ１０６はカメラ等の外部から
ラスタデータを入力し、これをブロックバッファ１０
４、１０５を用いてブロック化し、入出力バッファ１０
７からブロックデータとして画像圧縮部等に出力され
る。逆変換時には、入出力バッファ１０７に伸長された
ブロックデータを入力し、これをブロックバッファ１０
４、１０５を用いてラスタ順次化し、入出力バッファ１
０６からラスタデータとしてモニタ等へ出力する。
換時には、入出力バッファ１０６はカメラ等の外部から
ラスタデータを入力し、これをブロックバッファ１０
４、１０５を用いてブロック化し、入出力バッファ１０
７からブロックデータとして画像圧縮部等に出力され
る。逆変換時には、入出力バッファ１０７に伸長された
ブロックデータを入力し、これをブロックバッファ１０
４、１０５を用いてラスタ順次化し、入出力バッファ１
０６からラスタデータとしてモニタ等へ出力する。
【０００５】図１０はブロックカウンタ変換部１０２の
構成を示す。尚、ここでは１つのブロックサイズが縦横
８×８個の画素の場合を示す。図１０において、上記ラ
スタカウンタ１０１からの通常のＡ0 〜Ａn に１つづつ
歩進するラスタアドレスを受け、そのＡ3 〜Ａ6 のアド
レス線を上位に入れ換え、中位をＡ6 〜Ａr 、下位をＡ
0 〜Ａ2 とするアドレスに変換し、出力バッファ１０９
よりブロックアドレスＢ0 〜Ｂn して出力する。
構成を示す。尚、ここでは１つのブロックサイズが縦横
８×８個の画素の場合を示す。図１０において、上記ラ
スタカウンタ１０１からの通常のＡ0 〜Ａn に１つづつ
歩進するラスタアドレスを受け、そのＡ3 〜Ａ6 のアド
レス線を上位に入れ換え、中位をＡ6 〜Ａr 、下位をＡ
0 〜Ａ2 とするアドレスに変換し、出力バッファ１０９
よりブロックアドレスＢ0 〜Ｂn して出力する。
【０００６】即ち、Ａ0 〜Ａ6 のアドレスを水平方向に
８までカウントした後、次のラインに絞って再び８まで
カウントし、これを８本のラインについて行うことによ
り、１つのブロックのブロックアドレスが得られ、これ
を１Ｈにわたって続けることにより、１つのブロックバ
ッファ分のブロックアドレスが得られることになる。
８までカウントした後、次のラインに絞って再び８まで
カウントし、これを８本のラインについて行うことによ
り、１つのブロックのブロックアドレスが得られ、これ
を１Ｈにわたって続けることにより、１つのブロックバ
ッファ分のブロックアドレスが得られることになる。
【０００７】また、逆変換時のブロックアドレスは、Ａ
0 〜Ａn の上位をＡ3 〜Ａn-3 、中位をＡn-2 〜Ａr 下
位Ａ0 〜Ａ2 に変換することによるブロックアドレスを
用いる。
0 〜Ａn の上位をＡ3 〜Ａn-3 、中位をＡn-2 〜Ａr 下
位Ａ0 〜Ａ2 に変換することによるブロックアドレスを
用いる。
【０００８】従って、下位Ａ0 〜Ａ2 （８画素分）の３
ビットのアドレスは常に変換される必要がない。尚、上
述の場合、ブロックバッファ水平幅（１Ｈ）のアドレス
は２のべき乗であるという条件が必要である。
ビットのアドレスは常に変換される必要がない。尚、上
述の場合、ブロックバッファ水平幅（１Ｈ）のアドレス
は２のべき乗であるという条件が必要である。
【０００９】
【発明が解決しようとする課題】しかしながら上述した
従来例では、ブロックバッファ１０４、１０５が２組必
要となり、画面の水平画素数に比例して回路規模が大き
くなっていた。特にモニタ用の画像の画素数と比較し
て、解像度の高いスキャナやプリン等で扱う画像の画素
数は桁違いに大きい水平画素数であるので、ブロックバ
ッファの規模は非常に大きくなっていた。また、ブロッ
クバッファをアクセスする際にラスタ順次、ブロック順
次の２種類のアドレスを生成する回路が必要であり、さ
らに各ブロックバッファをラスタ順次、ブロック順次に
切り換えるために、２種類のアドレスを切り換えるため
のマルチプレクサ等の回路及び、２つのブロックバッフ
ァに交互にデータを供給したり、２つのブロックバッフ
ァより交互にデータを取り出すための入出力バッファ１
０６、１０７等の切り換え回路等々を合わせると回路規
模は厖大なものになるという問題があった。
従来例では、ブロックバッファ１０４、１０５が２組必
要となり、画面の水平画素数に比例して回路規模が大き
くなっていた。特にモニタ用の画像の画素数と比較し
て、解像度の高いスキャナやプリン等で扱う画像の画素
数は桁違いに大きい水平画素数であるので、ブロックバ
ッファの規模は非常に大きくなっていた。また、ブロッ
クバッファをアクセスする際にラスタ順次、ブロック順
次の２種類のアドレスを生成する回路が必要であり、さ
らに各ブロックバッファをラスタ順次、ブロック順次に
切り換えるために、２種類のアドレスを切り換えるため
のマルチプレクサ等の回路及び、２つのブロックバッフ
ァに交互にデータを供給したり、２つのブロックバッフ
ァより交互にデータを取り出すための入出力バッファ１
０６、１０７等の切り換え回路等々を合わせると回路規
模は厖大なものになるという問題があった。
【００１０】本発明は上記のような問題を解決するため
になされたもので、ブロックバッファを１個用いるだけ
で前述した走査変換を行うことのできる走査変換方法及
びその装置を提供することを目的としている。
になされたもので、ブロックバッファを１個用いるだけ
で前述した走査変換を行うことのできる走査変換方法及
びその装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明においては、ラス
タ順次走査からブロック順次走査への変換に際しては、
ブロックバッファよりブロック順次走査で読み出し、そ
の読み出しにより生じた空き番地に上記ラスタデータを
書き込み、その書き込み順番に基づいて次のブロック順
次走査により読み出す時のアドレスを所定の演算により
求めると共に、ブロック順次走査からラスタ順次走査へ
の変換に際しては、ブロックバッファよりラスタ順次走
査で読み出し、その読み出しにより生じた空き番地に、
ブロックデータを書き込み、その書き込み順番に基づい
てその画素を再びラスタ順次走査により読み出す時のア
ドレス演算を行うようにしている。
タ順次走査からブロック順次走査への変換に際しては、
ブロックバッファよりブロック順次走査で読み出し、そ
の読み出しにより生じた空き番地に上記ラスタデータを
書き込み、その書き込み順番に基づいて次のブロック順
次走査により読み出す時のアドレスを所定の演算により
求めると共に、ブロック順次走査からラスタ順次走査へ
の変換に際しては、ブロックバッファよりラスタ順次走
査で読み出し、その読み出しにより生じた空き番地に、
ブロックデータを書き込み、その書き込み順番に基づい
てその画素を再びラスタ順次走査により読み出す時のア
ドレス演算を行うようにしている。
【００１２】
【作用】ラスタ順次走査からブロック順次走査への変換
のためのアドレス演算及びブロック順次走査からラスタ
順次走査への変換のためのアドレス演算とを同一の回路
で行うことができると共に、ブロックバッファを１個だ
け用いればよいので、回路規模を小さくすることができ
る。
のためのアドレス演算及びブロック順次走査からラスタ
順次走査への変換のためのアドレス演算とを同一の回路
で行うことができると共に、ブロックバッファを１個だ
け用いればよいので、回路規模を小さくすることができ
る。
【００１３】
【実施例】図１は本発明の実施例を示すブロック図であ
る。図１において、ラインカウンタ１はラスタ順次の水
平同期信号ＨＤ等から入力ライン数をカウントするカウ
ンタである。ライン数レジスタ２はブロックサイズの垂
直方向の画素数、即ちライン数を格納する。比較器３は
ライン数レジスタ３の値とラインカウンタ１の値とを比
較することにより、ブロックバッファ容量分の処理の区
切りを判断する。アドレス演算部４は比較器３の判断結
果に応じてブロックバッファ５に与えるアドレスを演算
して出力する。ブロックバッファ５のデータ入出力線に
はバッファ６、７が接続されており、これらは同一のア
ドレスに対してのリード及びライトの際のバッファリン
グの方向及びイネーブル状態が決められる。
る。図１において、ラインカウンタ１はラスタ順次の水
平同期信号ＨＤ等から入力ライン数をカウントするカウ
ンタである。ライン数レジスタ２はブロックサイズの垂
直方向の画素数、即ちライン数を格納する。比較器３は
ライン数レジスタ３の値とラインカウンタ１の値とを比
較することにより、ブロックバッファ容量分の処理の区
切りを判断する。アドレス演算部４は比較器３の判断結
果に応じてブロックバッファ５に与えるアドレスを演算
して出力する。ブロックバッファ５のデータ入出力線に
はバッファ６、７が接続されており、これらは同一のア
ドレスに対してのリード及びライトの際のバッファリン
グの方向及びイネーブル状態が決められる。
【００１４】図３はブロックバッファ５の構成を示すも
ので、水平幅Ｈはｈ・ｐ個の画素数（ここでは２のべき
乗とする）であり、垂直幅はｖの画素数（ライン数）で
ある。このブロックバッファ５はＳＲＡＭを用いて構成
されている。
ので、水平幅Ｈはｈ・ｐ個の画素数（ここでは２のべき
乗とする）であり、垂直幅はｖの画素数（ライン数）で
ある。このブロックバッファ５はＳＲＡＭを用いて構成
されている。
【００１５】ラスタ順次からブロック順次の変換時には
バッファ７はラスタデータを入力し、バッファ６はブロ
ックバッファ５からのブロックデータを出力する。ブロ
ック順次からラスタ順次への逆変換時は、バッファ６は
ブロックデータを入力してブロックバッファ５に与え、
このブロックバッファ５の出力をバッファ７が受けてラ
スタデータを出力する。
バッファ７はラスタデータを入力し、バッファ６はブロ
ックバッファ５からのブロックデータを出力する。ブロ
ック順次からラスタ順次への逆変換時は、バッファ６は
ブロックデータを入力してブロックバッファ５に与え、
このブロックバッファ５の出力をバッファ７が受けてラ
スタデータを出力する。
【００１６】図２は上記２つのケースの変換タイミング
を示す。ブロックバッファ５に与えるアドレスＡｄｒｓ
に対して前半でリード操作を行い、リードされて空き番
地となったその番地にライト操作を行うようにしてい
る。これによりブロックバッファ５としては必要とする
ブロックの垂直画素幅×水平ライン幅のバッファ容量で
済む。また、ブロックバッファ５では最初にブロック幅
分のライトのみの動作を行ってからリードが行われる。
を示す。ブロックバッファ５に与えるアドレスＡｄｒｓ
に対して前半でリード操作を行い、リードされて空き番
地となったその番地にライト操作を行うようにしてい
る。これによりブロックバッファ５としては必要とする
ブロックの垂直画素幅×水平ライン幅のバッファ容量で
済む。また、ブロックバッファ５では最初にブロック幅
分のライトのみの動作を行ってからリードが行われる。
【００１７】次に本発明の原理を説明する。ここでは、
ブロックサイズを水平ｐ×垂直ｖとするが、水平方向ｐ
画素分は上記２つのケースの走査変換では変わらずに水
平順にアクセスが行われる。従って、以上下説明の一部
ではｐ＝１として扱っている。
ブロックサイズを水平ｐ×垂直ｖとするが、水平方向ｐ
画素分は上記２つのケースの走査変換では変わらずに水
平順にアクセスが行われる。従って、以上下説明の一部
ではｐ＝１として扱っている。
【００１８】まずラスタ順次からブロック順次への変換
について説明する。ブロックサイズｐ×ｖでｐ＝１、ｖ
＝８とすると、図４（Ａ）に示すようにブロックバッフ
ァ５へのラスタデータの書き込み順序は０〜８ｈ−１の
ようになり、これがそのままブロックバッファ５のアド
レスに対応する。この場合水平方向の画素数はｈであ
る。このようにして１つのブロックの８×ｈ個の書き込
みを第１ステージとする。
について説明する。ブロックサイズｐ×ｖでｐ＝１、ｖ
＝８とすると、図４（Ａ）に示すようにブロックバッフ
ァ５へのラスタデータの書き込み順序は０〜８ｈ−１の
ようになり、これがそのままブロックバッファ５のアド
レスに対応する。この場合水平方向の画素数はｈであ
る。このようにして１つのブロックの８×ｈ個の書き込
みを第１ステージとする。
【００１９】次に第２ステージでは、図４（Ｂ）に示す
ように１×８のブロック毎に読み出すようにするため
に、ｈ番地おきにリードすることにより、ブロックデー
タを得る。そして上記リードされたあとの空き番地に次
のラスタデータをライトする。従って、このときのＡｄ
ｒｓ＝Ａｄｒｓ＋ｓｔｅｐ（ｓｔｅｐ＝ｈ）となる。実
際にはアドレスが最大番地ｖ×ｈを越すと隣接ブロック
に移るため、最大番地を引いた後に＋１される。即ちＡ
ｄｒｓ＝Ａｄｒｓ＋ｓｔｅｐ＋ｖ×ｈ＋１（ｖ＝８、ｓ
ｔｅｐ＝ｈ）となる。また、実際には上記第１ステージ
でも、ｓｔｅｐ＝１として上記と同様にアクセスアドレ
スＡｄｒｓが求められる。
ように１×８のブロック毎に読み出すようにするため
に、ｈ番地おきにリードすることにより、ブロックデー
タを得る。そして上記リードされたあとの空き番地に次
のラスタデータをライトする。従って、このときのＡｄ
ｒｓ＝Ａｄｒｓ＋ｓｔｅｐ（ｓｔｅｐ＝ｈ）となる。実
際にはアドレスが最大番地ｖ×ｈを越すと隣接ブロック
に移るため、最大番地を引いた後に＋１される。即ちＡ
ｄｒｓ＝Ａｄｒｓ＋ｓｔｅｐ＋ｖ×ｈ＋１（ｖ＝８、ｓ
ｔｅｐ＝ｈ）となる。また、実際には上記第１ステージ
でも、ｓｔｅｐ＝１として上記と同様にアクセスアドレ
スＡｄｒｓが求められる。
【００２０】このようにして、第２ステージで８ｈ（ｖ
×ｈ）のアクセスが終了すると、次のステージに移る。
以降のステージでは、上記と同様に前ステージのｈ番目
のライト毎の番地の順にリードする。従って、リードは
０番地にはじまり、ｓｔｅｐ＝ｓｔｅｐ×ｈ毎になる。
つまり第３ステージではｓｔｅｐ＝ｈ×ｈとなる。
×ｈ）のアクセスが終了すると、次のステージに移る。
以降のステージでは、上記と同様に前ステージのｈ番目
のライト毎の番地の順にリードする。従って、リードは
０番地にはじまり、ｓｔｅｐ＝ｓｔｅｐ×ｈ毎になる。
つまり第３ステージではｓｔｅｐ＝ｈ×ｈとなる。
【００２１】ただし、もしｓｔｅｐ≧８ｈならば、ｓｔ
ｅｐ＝ｓｔｅｐ−８ｈ＋１となり、これはｓｔｅｐ＜８
ｈとなるまで繰り返される。この方法は繰返しが多いの
で、別の求め方を追求すると最終的なｓｔｅｐは以下の
式で置き換えられる。 ａ＝（ｓｔｅｐ×ｈ）８ｈ ｂ＝（ｓｔｅｐ×ｈ）％８ｈ ………（１） ｓｔｅｐ＝ａ＋ｂ ただし、右辺のｓｔｅｐは前ステー
ジのｓｔｅｐであり％は余りの計算を示す。以上のよう
な規則性をまとめると以下のようになる。 アドレス演算部４におけるアドレス演算法則 ブロックサイズｐ×ｖ、水平ライン長Ｈ＝ｈ×ｐ、上位
アドレスＡｄｒｓとすると、下位アドレスはｐ進のカウ
ンタ出力である。 〔Ａ〕初期値ｓｔｅｐ＝１ Ａｄｒｓ＝０ …第１ステ
ージ Ａｄｒｓ＝Ａｄｒｓ＋ｓｔｅｐ ただしＡｄｒｓ≧ｈ×ｖならばＡｄｒｓ＝Ａｄｒｓ−ｈ
×ｖ＋１ 〔Ｂ〕第２ステージ以降 ｓｔｅｐ＝ｓｔｅｐ×ｈ ｓｔｅｐ≧ｈ×ｖならばｓｔ
ｅｐ＝ａ＋ｂ ただしａ＝（ｓｔｅｐ×ｈ）／（ｈ×ｖ）＝ｓｔｅｐ／
ｖ（余り切り捨て） ｂ＝（ｓｔｅｐ×ｈ）％（ｈ×ｖ）＝ｈ×（ｓｔｅｐ−
ｖ×ａ） Ａｄｒｓ＝Ａｄｒｓ＋ｓｔｅｐ Ａｄｒｓ≧ｈ×ｖならばＡｄｒｓ＝Ａｄｒｓ−ｈ×ｖ＋
１ ただし、ｓｔｅｐを求める演算は各々ステージの最初で
１回のみ行う。また、Ａｄｒｓの更新はアドレスの下位
であるｐカウント毎に行われ、Ａｄｒｓと下位アドレス
とが加算され、最終的なアドレスが生成される。
ｅｐ＝ｓｔｅｐ−８ｈ＋１となり、これはｓｔｅｐ＜８
ｈとなるまで繰り返される。この方法は繰返しが多いの
で、別の求め方を追求すると最終的なｓｔｅｐは以下の
式で置き換えられる。 ａ＝（ｓｔｅｐ×ｈ）８ｈ ｂ＝（ｓｔｅｐ×ｈ）％８ｈ ………（１） ｓｔｅｐ＝ａ＋ｂ ただし、右辺のｓｔｅｐは前ステー
ジのｓｔｅｐであり％は余りの計算を示す。以上のよう
な規則性をまとめると以下のようになる。 アドレス演算部４におけるアドレス演算法則 ブロックサイズｐ×ｖ、水平ライン長Ｈ＝ｈ×ｐ、上位
アドレスＡｄｒｓとすると、下位アドレスはｐ進のカウ
ンタ出力である。 〔Ａ〕初期値ｓｔｅｐ＝１ Ａｄｒｓ＝０ …第１ステ
ージ Ａｄｒｓ＝Ａｄｒｓ＋ｓｔｅｐ ただしＡｄｒｓ≧ｈ×ｖならばＡｄｒｓ＝Ａｄｒｓ−ｈ
×ｖ＋１ 〔Ｂ〕第２ステージ以降 ｓｔｅｐ＝ｓｔｅｐ×ｈ ｓｔｅｐ≧ｈ×ｖならばｓｔ
ｅｐ＝ａ＋ｂ ただしａ＝（ｓｔｅｐ×ｈ）／（ｈ×ｖ）＝ｓｔｅｐ／
ｖ（余り切り捨て） ｂ＝（ｓｔｅｐ×ｈ）％（ｈ×ｖ）＝ｈ×（ｓｔｅｐ−
ｖ×ａ） Ａｄｒｓ＝Ａｄｒｓ＋ｓｔｅｐ Ａｄｒｓ≧ｈ×ｖならばＡｄｒｓ＝Ａｄｒｓ−ｈ×ｖ＋
１ ただし、ｓｔｅｐを求める演算は各々ステージの最初で
１回のみ行う。また、Ａｄｒｓの更新はアドレスの下位
であるｐカウント毎に行われ、Ａｄｒｓと下位アドレス
とが加算され、最終的なアドレスが生成される。
【００２２】また、ブロック順次からラスタ順次への変
換も原理的に上記と同一であり、前述の演算法則におけ
るｈとｖとを入れ換えることにより実現できるので、詳
細は省略する。
換も原理的に上記と同一であり、前述の演算法則におけ
るｈとｖとを入れ換えることにより実現できるので、詳
細は省略する。
【００２３】図５は上記原理によるアドレス演算部４の
構成例を示す。尚、ここではブロックの水平画素数は２
のべき乗であるとする。図５において、画素データの入
出力に同期してクロックＣＬＫにより水平カウンタ１２
及び垂直カウンタ１１がカウントアップする。この場
合、垂直カウンタ１１は水平カウンタ１２の桁上り信号
を受けたときのみ動作してカウントアップする。本実施
例では水平方向は７ビットで１２８画素、ブロック垂直
幅は３ビットで８画素である。１ブロックサイズを８×
８とすると、生成されるアドレスの下位３ビットａ0 〜
ａ2 は全く影響を受けない。従って水平カウンタ１１の
上位アドレスａ3 〜ａ8 と垂直カウンタ１１の出力アド
レスａ7 〜ａ9 とが変換されることになる。
構成例を示す。尚、ここではブロックの水平画素数は２
のべき乗であるとする。図５において、画素データの入
出力に同期してクロックＣＬＫにより水平カウンタ１２
及び垂直カウンタ１１がカウントアップする。この場
合、垂直カウンタ１１は水平カウンタ１２の桁上り信号
を受けたときのみ動作してカウントアップする。本実施
例では水平方向は７ビットで１２８画素、ブロック垂直
幅は３ビットで８画素である。１ブロックサイズを８×
８とすると、生成されるアドレスの下位３ビットａ0 〜
ａ2 は全く影響を受けない。従って水平カウンタ１１の
上位アドレスａ3 〜ａ8 と垂直カウンタ１１の出力アド
レスａ7 〜ａ9 とが変換されることになる。
【００２４】各カウンタ出力のうちａ3 〜ａ9 は変換回
路としてのシフタ１３に入力されて表１に示すシフタ動
作が行われる。
路としてのシフタ１３に入力されて表１に示すシフタ動
作が行われる。
【００２５】
【表１】
【００２６】シフタ１３において、まず最初の垂直ブロ
ック幅×水平画素（ｖ×ｈ×ｐ）の間である第１ステー
ジでは入力データａ3 〜ａ9 をｂ3 〜ｂ9 としてそのま
ま出力する。そしてブロックバッファ５はライト動作の
み行う。次に第２ステージではＬＳＢ方向に３ビットの
シフトを行い、最上位３ビットｂ7 〜ｂ9 にａ3 〜ａ 5
が対応し、ｂ3 〜ｂ6 にａ6 〜ａ9 が対応する。これに
よりブロック順次によるリード及びラスタ順次によるラ
イトが行われる。第３、第４ステージでも同様にシフタ
１３のシフト量を、６→９(2) →１２(5) とステージ毎
に３ずつ増やしていく。ただし、実際のシフト量はこの
数値を７で割った余りなので、６→２→５…となる。
ック幅×水平画素（ｖ×ｈ×ｐ）の間である第１ステー
ジでは入力データａ3 〜ａ9 をｂ3 〜ｂ9 としてそのま
ま出力する。そしてブロックバッファ５はライト動作の
み行う。次に第２ステージではＬＳＢ方向に３ビットの
シフトを行い、最上位３ビットｂ7 〜ｂ9 にａ3 〜ａ 5
が対応し、ｂ3 〜ｂ6 にａ6 〜ａ9 が対応する。これに
よりブロック順次によるリード及びラスタ順次によるラ
イトが行われる。第３、第４ステージでも同様にシフタ
１３のシフト量を、６→９(2) →１２(5) とステージ毎
に３ずつ増やしていく。ただし、実際のシフト量はこの
数値を７で割った余りなので、６→２→５…となる。
【００２７】図６は前述の原理に基づいたアドレス演算
部４の他の実施例を示すブロック図である。アドレス演
算部４は図６（Ａ）のｓｔｅｐ計算部と同図（Ｂ）のＡ
ｄｒｓ計算部とから構成されている。まず第１ステップ
においては、ｓｔｅｐ計算部のレジスタ３０に設定され
たｓｔｅｐ＝１なる初期値がマルチプレクサ２９を通し
てラッチ２３に設定され、Ａｄｒｓ計算部に送られる。
ラッチ２３は図１の比較器３の出力であるｖライン終了
クロックによりｖ（ブロック垂直幅）ライン毎に入力値
を更新する。また、ｖライン終了クロック発生部は図７
に示すように水平カウンタ３８、垂直カウンタ３９によ
りＨ×ｖ画素の終了毎に発生するようにしてよい。（∵
Ｈ＝ｈ×ｐである）。ｐは１ブロックの水平幅、ｈは水
平方向のブロック数である（図３参照）。
部４の他の実施例を示すブロック図である。アドレス演
算部４は図６（Ａ）のｓｔｅｐ計算部と同図（Ｂ）のＡ
ｄｒｓ計算部とから構成されている。まず第１ステップ
においては、ｓｔｅｐ計算部のレジスタ３０に設定され
たｓｔｅｐ＝１なる初期値がマルチプレクサ２９を通し
てラッチ２３に設定され、Ａｄｒｓ計算部に送られる。
ラッチ２３は図１の比較器３の出力であるｖライン終了
クロックによりｖ（ブロック垂直幅）ライン毎に入力値
を更新する。また、ｖライン終了クロック発生部は図７
に示すように水平カウンタ３８、垂直カウンタ３９によ
りＨ×ｖ画素の終了毎に発生するようにしてよい。（∵
Ｈ＝ｈ×ｐである）。ｐは１ブロックの水平幅、ｈは水
平方向のブロック数である（図３参照）。
【００２８】ラッチ２３の出力Ｓ（＝ｓｔｅｐ）はｓｔ
ｅｐ演算部の減算器２５及び除算器２６にも与えられ
る。除算器２６では、レジスタ２２に設定されたブロッ
ク垂直幅ｖによりｓ／ｖ＝ａの計算が行われ余りは捨て
られる。一方、乗算器２４では除算器２６の出力ａとレ
ジスタ２２のｖとの乗算が行われ、その結果、ｖ×ａが
減算器２５に入力される。従って、減算器２５ではｓ−
ｖ×ａが演算されて、乗算器２７でレジスタ２１の値ｈ
と乗算され、ｈ×（ｓ−ｖ×ａ）＝ｂが得られる。加算
器２８ではａとｂとが加算され、ａ＋ｂ＝ｓｔｅｐの計
算がなされる。尚、ｂ＝ｓ×ｈ−ｈ×ｖ×ａ＝ｈ×（ｓ
−ｖ×ａ）である。
ｅｐ演算部の減算器２５及び除算器２６にも与えられ
る。除算器２６では、レジスタ２２に設定されたブロッ
ク垂直幅ｖによりｓ／ｖ＝ａの計算が行われ余りは捨て
られる。一方、乗算器２４では除算器２６の出力ａとレ
ジスタ２２のｖとの乗算が行われ、その結果、ｖ×ａが
減算器２５に入力される。従って、減算器２５ではｓ−
ｖ×ａが演算されて、乗算器２７でレジスタ２１の値ｈ
と乗算され、ｈ×（ｓ−ｖ×ａ）＝ｂが得られる。加算
器２８ではａとｂとが加算され、ａ＋ｂ＝ｓｔｅｐの計
算がなされる。尚、ｂ＝ｓ×ｈ−ｈ×ｖ×ａ＝ｈ×（ｓ
−ｖ×ａ）である。
【００２９】第２ステージ以降は、マルチプレクサ２９
は加算器２８の出力を選択するようになっていて、ａ＋
ｂ＝ｓｔｅｐがラッチ２３においてｖライン分の終了毎
にラッチされ更新される。
は加算器２８の出力を選択するようになっていて、ａ＋
ｂ＝ｓｔｅｐがラッチ２３においてｖライン分の終了毎
にラッチされ更新される。
【００３０】次にＡｄｒｓ演算部において、上述した各
ステージの最初に発生するアドレスはラッチ３６のデー
タをｖライン終了毎にクリアすることにより得られる。
ラッチ３６の出力は、加算器３２にも与えられ、ここで
ラッチ２３の出力との加算Ａｄｒｓ＝Ａｄｒｓ＋ｓｔｅ
ｐが演算される。一方、レジスタ２１、２２の値ｈ、ｖ
は乗算器３１でｈ×ｖの計算が行われ、比較器３４、減
算器３３には共に加算器３２の出力であるＡｄｒｓと乗
算器３１の出力であるｈ×ｖとが入力される。比較器３
４ではＡｄｒｓ≧ｈ×ｖが判断される。また、減算器３
３ではＡｄｒｓ−ｈ×ｖ＋１が演算される。従って、減
算器３３には＋１の演算が付加されている。
ステージの最初に発生するアドレスはラッチ３６のデー
タをｖライン終了毎にクリアすることにより得られる。
ラッチ３６の出力は、加算器３２にも与えられ、ここで
ラッチ２３の出力との加算Ａｄｒｓ＝Ａｄｒｓ＋ｓｔｅ
ｐが演算される。一方、レジスタ２１、２２の値ｈ、ｖ
は乗算器３１でｈ×ｖの計算が行われ、比較器３４、減
算器３３には共に加算器３２の出力であるＡｄｒｓと乗
算器３１の出力であるｈ×ｖとが入力される。比較器３
４ではＡｄｒｓ≧ｈ×ｖが判断される。また、減算器３
３ではＡｄｒｓ−ｈ×ｖ＋１が演算される。従って、減
算器３３には＋１の演算が付加されている。
【００３１】そして加算器３２の出力と減算器３３の出
力はセレクタ３５に入力され、比較器３４の判断によ
り、Ａｄｒｓ≧ｈ×ｖの時に減算器３３の出力であるＡ
ｄｒｓ−ｈ×ｖ＋１が、次のアドレスの上位部分として
出力され、ｐカウンタ３７がｐカウントを終えるとラッ
チ３６にラッチされる。従ってラッチ３６には、ｐカウ
ント毎に新しい上位アドレスＡｄｒｓがセットされ図示
しない加算器でＡｄｒｓとｐカウンタ３７の出力が加算
されてブロックバッファ５のアドレスとなる。
力はセレクタ３５に入力され、比較器３４の判断によ
り、Ａｄｒｓ≧ｈ×ｖの時に減算器３３の出力であるＡ
ｄｒｓ−ｈ×ｖ＋１が、次のアドレスの上位部分として
出力され、ｐカウンタ３７がｐカウントを終えるとラッ
チ３６にラッチされる。従ってラッチ３６には、ｐカウ
ント毎に新しい上位アドレスＡｄｒｓがセットされ図示
しない加算器でＡｄｒｓとｐカウンタ３７の出力が加算
されてブロックバッファ５のアドレスとなる。
【００３２】また、ｐが２のべき乗、即ち、４、８等の
場合は、上記加算は不要でＡｄｒｓを上位ビットとしｐ
カウンタ３７の出力を下位ビットするアドレスでブロッ
クバッファ５のアドレッシングが行われる。尚、ｐカウ
ンタ３７は、各画素の転送クロックに同期してカウント
アップが行われる。また、ブロック順次からラスタ順次
への逆変換を行う場合においては、レジスタ２１、２２
のｈとｖをｖとｈに入れ換えれば良いことは前述の原理
の説明で述べた。
場合は、上記加算は不要でＡｄｒｓを上位ビットとしｐ
カウンタ３７の出力を下位ビットするアドレスでブロッ
クバッファ５のアドレッシングが行われる。尚、ｐカウ
ンタ３７は、各画素の転送クロックに同期してカウント
アップが行われる。また、ブロック順次からラスタ順次
への逆変換を行う場合においては、レジスタ２１、２２
のｈとｖをｖとｈに入れ換えれば良いことは前述の原理
の説明で述べた。
【００３３】また、図６の回路構成において、ラスタ順
次からブロック順次への変換時であって、かつ、ブロッ
ク垂直幅ｖ＝８の場合の回路構成は次のように変形する
ことができる。まず第１に除算器２６は、Ｓを３ｂｉｔ
ＬＳＢ方向にシフトするシフタで代用できる。第２に乗
算器２４は、ａを３ｂｉｔＭＳＢ方向にシフトするシフ
タで代用できる。また第３に減算器２５は、結果として
入力ＳのＬＳＢ３ｂｉｔを抽出するもので置き換えられ
る。この結果、乗算器２４は事実上必要なくなる。以上
のように図の回路構成は特定の条件下では簡易な回路に
置き換えることができる。
次からブロック順次への変換時であって、かつ、ブロッ
ク垂直幅ｖ＝８の場合の回路構成は次のように変形する
ことができる。まず第１に除算器２６は、Ｓを３ｂｉｔ
ＬＳＢ方向にシフトするシフタで代用できる。第２に乗
算器２４は、ａを３ｂｉｔＭＳＢ方向にシフトするシフ
タで代用できる。また第３に減算器２５は、結果として
入力ＳのＬＳＢ３ｂｉｔを抽出するもので置き換えられ
る。この結果、乗算器２４は事実上必要なくなる。以上
のように図の回路構成は特定の条件下では簡易な回路に
置き換えることができる。
【００３４】
【発明の効果】以上に説明したように、本発明によれ
ば、ラスタ順次走査からブロック順次走査及びブロック
順次走査からラスタ順次走査への各変換に際し、ブロッ
クバッファの読み出しにより空いた番地に書き込むよう
に成すと共に、その際のアクセスアドレスを簡単な演算
法則により演算するように構成したことにより、ラスタ
順次走査からブロック順次走査への変換のためのアドレ
スと、ブロック順次走査からラスタ順次走査への変換の
ためのアドレスとを同一の演算回路で求めることができ
ると共に、ブロックバッファを唯１つ用意すればよいの
で、周辺回路を含めた回路規模を大幅に削減することが
できる効果がある。
ば、ラスタ順次走査からブロック順次走査及びブロック
順次走査からラスタ順次走査への各変換に際し、ブロッ
クバッファの読み出しにより空いた番地に書き込むよう
に成すと共に、その際のアクセスアドレスを簡単な演算
法則により演算するように構成したことにより、ラスタ
順次走査からブロック順次走査への変換のためのアドレ
スと、ブロック順次走査からラスタ順次走査への変換の
ためのアドレスとを同一の演算回路で求めることができ
ると共に、ブロックバッファを唯１つ用意すればよいの
で、周辺回路を含めた回路規模を大幅に削減することが
できる効果がある。
【図１】本発明の実施例を示すブロック図である。
【図２】ブロックバッファのアクセス順を示すタイミン
グチャートである。
グチャートである。
【図３】ブロックバッファの構成例を示す構成図であ
る。
る。
【図４】ブロックバッファのアクセス順を示す説明図で
ある。
ある。
【図５】アドレス演算部の構成例を示すブロック図であ
る。
る。
【図６】アドレス演算部の他の構成例を示すブロック図
である。
である。
【図７】ｖラインカウント終了クロック発生部の構成例
を示すブロック図である。
を示すブロック図である。
【図８】従来のラスタ／ブロック変換方法を示す説明図
である。
である。
【図９】従来の走査変換装置を示すブロック図である。
【図１０】従来のブロックカウント変換部を示すブロッ
ク図である。
ク図である。
１ ラインカウンタ ２ ライン数レジスタ ３ 比較器 ４ アドレス演算部 ５ ブロックバッファ ６、７ 入出力バッファ
Claims (8)
- 【請求項１】 画像データをラスタ順次走査からこの画
像データを所定の縦幅と横幅を有するブロックに分割す
るためのブロック順次走査に変換し、また上記ブロック
順次走査から上記ラスタ順次走査に変換する走査変換方
法において、 縦幅を上記ブロックの縦幅とし横幅をラスタの水平幅と
するサイズを有するブロックバッファを１個用い、 上記ブロックバッファに対して上記ラスタ順次走査によ
るラスタデータを書き込んで上記ブロック順次走査によ
るブロックデータを読み出し、また上記ブロックデータ
を書き込んで上記ラスタデータを読み出すように成し、 上記ラスタ順次走査から上記ブロック順次走査への変換
時には、上記ブロックバッファを上記ブロック順次走査
により読み出し、その読み出しにより生じた空き番地に
上記ラスタデータを書き込み、その書き込み順番に基づ
いて次のブロック順次走査による読み出しアドレスを所
定の演算により求め、 上記ブロック順次走査から上記ラスタ順次走査への変換
時には、上記ブロックバッファを上記ラスタ順次走査に
より読み出し、その読み出しにより生じた空き番地に上
記ブロックデータを書き込み、その書き込み順番に基づ
いて次のラスタ順次走査による読み出しアドレスを所定
の演算により求めるようにした走査変換方法。 - 【請求項２】 画像データをラスタ順次走査からこの画
像データを所定の縦幅と横幅を有するブロックに分割す
るためのブロック順次走査に変換し、また上記ブロック
順次走査から上記ラスタ順次走査に変換する走査変換方
法において、 縦幅を上記ブロックの縦幅とし横幅をラスタの水平幅と
するサイズを有するブロックバッファを１個用い、 上記ブロックバッファに対して上記ラスタ順次走査によ
るラスタデータを書き込んで上記ブロック順次走査によ
るブロックデータを読み出し、また上記ブロックデータ
を書き込んで上記ラスタデータを読み出すように成し、 上記ブロックバッファへのアクセスとして、上記書き込
み動作を、上記ブロックの縦幅と上記ラスタの水平幅と
の積で与えられるアドレス分だけ先行して行った後、 上記読み出し動作を、上記書き込み動作に連続して行
い、 最後の上記アドレス分のアクセスは読み出し動作のみ行
うことを特徴とする走査変換方法。 - 【請求項３】 画像データをラスタ順次走査からこの画
像データを所定の縦幅と横幅を有するブロックに分割す
るためのブロック順次走査に変換し、また上記ブロック
順次走査から上記ラスタ順次走査に変換する走査変換装
置において、 縦幅を上記ブロックの縦幅とし横幅をラスタの水平幅と
するサイズを有し、かつ上記ラスタ順次走査によるラス
タデータが書き込まれると共に上記ブロック順次走査に
よるブロックデータが読み出され、また上記ブロックデ
ータが書き込まれると共に上記ラスタデータが読み出さ
れるように成された単一のブロックバッファと、 上記ブロックバッファへアクセスするアドレスを演算す
るアドレス演算手段とを設けて成り、 上記アドレス演算手段は、上記ラスタ順次走査から上記
ブロック順次走査への変換時には、上記ブロックバッフ
ァを上記ブロック順次走査により読み出すアドレスと、
その読み出しにより生じた空き番地に上記ラスタデータ
を書き込むアドレスと、その書き込み順番に基づいて次
のブロック順次走査による読み出しアドレスとを所定の
演算により求めると共に、 上記ブロック順次走査から上記ラスタ順次走査への変換
時には、上記ブロックバッファを上記ラスタ順次走査に
より読み出すアドレスと、その読み出しにより生じた空
き番地に上記ブロックデータを書き込むアドレスと、そ
の書き込み順番に基づいて次のラスタ順次走査による読
み出しアドレスとを所定の演算により求めるようにした
ことを特徴とする走査変換装置。 - 【請求項４】 上記アドレス演算手段は、上記ブロック
の縦幅と上記ラスタの水平幅との積で与えられるアドレ
ス毎に上記ブロックバッファに対する発生アドレス増分
を求めるためのステップ幅Ｓを求め、上記ブロックバッ
ファに対するアドレスは上記ステップ幅Ｓに基づいて、
１アクセスだけさらに演算して求めることを特徴とする
請求項３記載の走査変換装置。 - 【請求項５】 上記アドレス演算手段は、新たなステッ
プ幅ＳN を求める場合は、上記ラスタの水平幅をＨ、上
記ブロックの横幅をｐとする時、ｈ＝Ｈ／ｐなるｈよ
り、Ａ＝ｓ×ｈ／ａ、Ｂ＝ｓ×ｈ−ａ×Ａを求め、ＳN
＝Ａ＋Ｂを求める共に、上記ブロックバッファへの１ア
クセス毎の更新はｐ進のカウント値とｐアクセス毎にＡ
ｄｒｓ（アドレス）＝Ａｄｒｓ＋ステップ幅（ただしＡ
ｄｒｓ≧ａの時Ａｄｒｓ＝Ａｄｒｓ−ａ＋１）なる計算
式で値が更新されるＡｄｒｓとの和により行うことを特
徴とする請求項４記載の走査変換装置。 - 【請求項６】 上記アドレス演算手段は、上記ラスタ順
次走査から上記ブロック順次走査への変換時には、上記
ブロックの縦幅を決定する画素数ｖが２のべき乗であ
り、上記Ａをシフト演算で求め、上記Ｂを下位ビットの
取り出し処理で求めることを特徴とする請求項５記載の
走査変換装置。 - 【請求項７】 上記アドレス演算手段は、上記画素数ｖ
と上記ｈの値を入れ換えることにより、上記ラスタ順次
走査から上記ブロック順次走査への変換と、上記ブロッ
ク順次走査から上記ラスタ順次走査への変換とを行うこ
とを特徴とする請求項６記載の走査変換装置。 - 【請求項８】 上記ブロックバッファに対して、上記ラ
スタデータの入出力を行う入出力バッファと、上記ブロ
ックバッファに対して上記ブロックデータを入出力する
入出力バッファとを設けたことを特徴とする請求項３記
載の走査変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31306594A JPH08171384A (ja) | 1994-12-16 | 1994-12-16 | 走査変換方法及びその装置 |
| US08/571,194 US5973707A (en) | 1994-12-16 | 1995-12-12 | Scan converting method and apparatus for raster to block and block to raster using a shared block buffer and two input/output buffers, one being raster, the other scan |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31306594A JPH08171384A (ja) | 1994-12-16 | 1994-12-16 | 走査変換方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08171384A true JPH08171384A (ja) | 1996-07-02 |
Family
ID=18036789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31306594A Pending JPH08171384A (ja) | 1994-12-16 | 1994-12-16 | 走査変換方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5973707A (ja) |
| JP (1) | JPH08171384A (ja) |
Cited By (4)
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| US6359660B1 (en) | 1997-03-19 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit for converting macro-block data into raster data which is adaptable to various formats |
| KR20040051451A (ko) * | 2002-12-12 | 2004-06-18 | 아스텔 주식회사 | 래스터-블록 변환기 |
| KR100502413B1 (ko) * | 2002-11-07 | 2005-07-19 | 삼성전자주식회사 | 라스터 스캔 순서 화상 데이터와 블록 스캔 순서 화상데이터 사이의 변환을 위한 화상 처리 장치 및 방법 |
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| US6940523B1 (en) | 2000-11-15 | 2005-09-06 | Koninklijke Philips Electronics N.V. | On the fly data transfer between RGB and YCrCb color spaces for DCT interface |
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| JP2006121347A (ja) * | 2004-10-20 | 2006-05-11 | Toshiba Corp | 画像処理装置 |
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1994
- 1994-12-16 JP JP31306594A patent/JPH08171384A/ja active Pending
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