JPH06139354A - 高速ヒストグラム生成装置 - Google Patents
高速ヒストグラム生成装置Info
- Publication number
- JPH06139354A JPH06139354A JP4138118A JP13811892A JPH06139354A JP H06139354 A JPH06139354 A JP H06139354A JP 4138118 A JP4138118 A JP 4138118A JP 13811892 A JP13811892 A JP 13811892A JP H06139354 A JPH06139354 A JP H06139354A
- Authority
- JP
- Japan
- Prior art keywords
- data
- histogram
- signal
- address
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/18—Complex mathematical operations for evaluating statistical data, e.g. average values, frequency distributions, probability functions, regression analysis
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Data Mining & Analysis (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Optimization (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Probability & Statistics with Applications (AREA)
- Software Systems (AREA)
- Evolutionary Biology (AREA)
- Bioinformatics & Computational Biology (AREA)
- Algebra (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Databases & Information Systems (AREA)
- Operations Research (AREA)
- General Engineering & Computer Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】
【目的】入力デジタル画像データのヒストグラムを生成
する場合に，簡素な構成で高速にヒストグラムを生成す
る。 【構成】ヒストグラムブロック（１）８および（２）９
の有するメモリ５に交互にＮビット数値データのヒスト
グラムを生成させ，最後にヒストグラムを読出すとき
に，２つのメモリ５の内容を加算器１３で加算しながら
読み出す。タイミング発生器１１はヒストグラム生成に
必要なタイミングを設定し，アドレス発生回路３は，セ
レクタ４がメモリ５のアドレスとしてアドレスラッチ回
路２の出力とのいずれかを選択するアドレス信号を発生
する。またリセット回路１０はデータラッチ回路７の零
クリアを行なう。データラッチ回路７の出力はメモリ５
の入力として書き込まれ，読出しデータは＋１ずつイン
クリメント器６で累加されてデータラッチ回路７に供給
され，２つのメモリ５内に交互にヒストグラムが生成さ
れる。
する場合に，簡素な構成で高速にヒストグラムを生成す
る。 【構成】ヒストグラムブロック（１）８および（２）９
の有するメモリ５に交互にＮビット数値データのヒスト
グラムを生成させ，最後にヒストグラムを読出すとき
に，２つのメモリ５の内容を加算器１３で加算しながら
読み出す。タイミング発生器１１はヒストグラム生成に
必要なタイミングを設定し，アドレス発生回路３は，セ
レクタ４がメモリ５のアドレスとしてアドレスラッチ回
路２の出力とのいずれかを選択するアドレス信号を発生
する。またリセット回路１０はデータラッチ回路７の零
クリアを行なう。データラッチ回路７の出力はメモリ５
の入力として書き込まれ，読出しデータは＋１ずつイン
クリメント器６で累加されてデータラッチ回路７に供給
され，２つのメモリ５内に交互にヒストグラムが生成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は高速ヒストグラム生成装
置に関し，特に画像のディジタル信号データを入力し，
高速に画像のヒストグラムデータを生成する高速ヒスト
グラム生成装置に関する。
置に関し，特に画像のディジタル信号データを入力し，
高速に画像のヒストグラムデータを生成する高速ヒスト
グラム生成装置に関する。
【０００２】
【従来の技術】通常８ビット２５６ステップで表現され
る黒から白までの濃淡レベルの発生頻度を示すグラフと
しての原画像のヒストグラムはよく知られている。
る黒から白までの濃淡レベルの発生頻度を示すグラフと
しての原画像のヒストグラムはよく知られている。
【０００３】従来のディジタルデータのヒストグラム生
成は，図３に示すように，ＣＰＵ３４とメモリとしての
ＲＡＭ３２との組合せで簡単に実現できる。
成は，図３に示すように，ＣＰＵ３４とメモリとしての
ＲＡＭ３２との組合せで簡単に実現できる。
【０００４】即ち，ＲＡＭ３２のアドレスにＮビット構
成で画像の濃度を示す入力データを与えてＲＡＭ３２の
データを読み出し，ＣＰＵ３４がこのデータに発生頻度
を累積するための１を加算して再びＲＡＭ３２の同じア
ドレスに書き込むという操作の繰返しにより，ＲＡＭ３
２にヒストグラムデータが生成できる。しかし１つのデ
ータを処理するのにメモリのリードとライトとを１回ず
つ行うので，この処理は低速である。
成で画像の濃度を示す入力データを与えてＲＡＭ３２の
データを読み出し，ＣＰＵ３４がこのデータに発生頻度
を累積するための１を加算して再びＲＡＭ３２の同じア
ドレスに書き込むという操作の繰返しにより，ＲＡＭ３
２にヒストグラムデータが生成できる。しかし１つのデ
ータを処理するのにメモリのリードとライトとを１回ず
つ行うので，この処理は低速である。
【０００５】この高速化手法として，図４に示すよう
に，Ｎビットディジタルデータ入力バス４１を介してＮ
ビットの入力データをＮビットデコーダ４２に供給した
あと，Ｎビットの入力データに対応して配置した２N 個
カウンタ群４３を利用し，入力データが到来する度に該
当するカウンタを１つ歩進させるという操作を繰り返
し，結果的に各カウンタの値がヒストグラムとして表現
されるべき画像の各濃度ステップの生起度数データを示
すので，各カウンタの値を２N 入力１出力セレクタ４４
からヒストグラムデータ出力端子４５に出力することに
よりヒストグラムを得る。なお，アドレス生成器４６
は，コントロール入力端子４７からの入力により，２N
入力１出力セレクタ４４に対するセレクト入力としての
アドレスを生成する。
に，Ｎビットディジタルデータ入力バス４１を介してＮ
ビットの入力データをＮビットデコーダ４２に供給した
あと，Ｎビットの入力データに対応して配置した２N 個
カウンタ群４３を利用し，入力データが到来する度に該
当するカウンタを１つ歩進させるという操作を繰り返
し，結果的に各カウンタの値がヒストグラムとして表現
されるべき画像の各濃度ステップの生起度数データを示
すので，各カウンタの値を２N 入力１出力セレクタ４４
からヒストグラムデータ出力端子４５に出力することに
よりヒストグラムを得る。なお，アドレス生成器４６
は，コントロール入力端子４７からの入力により，２N
入力１出力セレクタ４４に対するセレクト入力としての
アドレスを生成する。
【０００６】
【発明が解決しようとする課題】上述した従来の高速ヒ
ストグラム生成方法では，入力データのビット幅Ｎに対
応した２N 個のカウンタを持たなくてはならない。例え
ば，８ビットの入力データに対しては２５６個ものカウ
ンタが必要であり，回路規模が大きくなりすぎ，かりに
ＬＳＩ化して小型化を図ろうとしても信号線の数が膨大
となるので，ＬＳＩのシミュレーション検証に多大の時
間を要するという欠点がある。
ストグラム生成方法では，入力データのビット幅Ｎに対
応した２N 個のカウンタを持たなくてはならない。例え
ば，８ビットの入力データに対しては２５６個ものカウ
ンタが必要であり，回路規模が大きくなりすぎ，かりに
ＬＳＩ化して小型化を図ろうとしても信号線の数が膨大
となるので，ＬＳＩのシミュレーション検証に多大の時
間を要するという欠点がある。
【０００７】本発明の目的は上述した欠点を除去し，簡
素な構成で高速ヒストグラム生成を可能とする高速ヒス
トグラム生成装置を提供することにある。
素な構成で高速ヒストグラム生成を可能とする高速ヒス
トグラム生成装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の高速ヒストグラ
ム装置は，Ｎビットの入力データバスを介して入力する
データをアドレスとしてラッチするアドレスラッチ回路
と，外部から提供されるセレクト信号入力により前記ア
ドレスラッチ回路の出力もしくは外部から提供されるア
ドレス信号のいずれかを選択出力するセレクタと，前記
セレクタの出力をアドレス入力とするメモリと，前記メ
モリからの読出しデータに１を加算するインクリメント
器と，前記イクリメント器の出力をラッチしこれを前記
メモリの書込みデータとして供給するデータラッチ回路
とを含む第１および第２の２つのヒストグラムブロック
と，前記データラッチ回路をクリアするリセット信号を
発生するリセット回路と，前記アドレスラッチ回路と前
記データラッチ回路に交互にラッチ信号を与えかつ前記
２つのヒストグラムブロックの読出しと書込みを交互に
設定するタイミング信号を発生するタイミング発生器
と，前記タイミング発生器の制御を受けつつ前記アドレ
ス信号を出力するアドレス発生器と，前記２つのメモリ
の読出しデータを加算してヒストグラムデータとして出
力する加算器とを備えた構成を有する。
ム装置は，Ｎビットの入力データバスを介して入力する
データをアドレスとしてラッチするアドレスラッチ回路
と，外部から提供されるセレクト信号入力により前記ア
ドレスラッチ回路の出力もしくは外部から提供されるア
ドレス信号のいずれかを選択出力するセレクタと，前記
セレクタの出力をアドレス入力とするメモリと，前記メ
モリからの読出しデータに１を加算するインクリメント
器と，前記イクリメント器の出力をラッチしこれを前記
メモリの書込みデータとして供給するデータラッチ回路
とを含む第１および第２の２つのヒストグラムブロック
と，前記データラッチ回路をクリアするリセット信号を
発生するリセット回路と，前記アドレスラッチ回路と前
記データラッチ回路に交互にラッチ信号を与えかつ前記
２つのヒストグラムブロックの読出しと書込みを交互に
設定するタイミング信号を発生するタイミング発生器
と，前記タイミング発生器の制御を受けつつ前記アドレ
ス信号を出力するアドレス発生器と，前記２つのメモリ
の読出しデータを加算してヒストグラムデータとして出
力する加算器とを備えた構成を有する。
【０００９】また本発明の他の高速ヒストグラム装置
は，２台の前記高速ヒストグラム生成装置と，２台の前
記高速ヒストグラム生成装置の有する前記タイミング発
生器に，ビデオクロック信号，水平同期信号および垂直
同期信号を含むＮＴＳＣ信号を与える外部同期入力端子
と，２台の前記高速ヒストグラム生成装置にＮビットの
ディジタルビデオデータを供給するＡ／Ｄ変換器と，前
記Ａ／Ｄ変換器にアナログ輝度ビデオ信号を与えるビデ
オ入力端子と，前記ＮＴＳＣ信号を入力とし２台の前記
高速ヒストグラム生成装置のセレクタにセレクト信号を
与えるコントローラと，前記コントローラおよび２台の
前記高速ヒストグラム生成装置の出力データバスに接続
するデータ転送バスと，前記データバスと接続し２台の
前記高速ヒストグラム生成装置の出力するヒストグラム
データを加算累積するメモリと，前記メモリの加算累積
を制御するＣＰＵとを備え，２台の前記高速ヒストグラ
ム生成装置を前記水平同期信号に同期して交互にヒスト
グラム生成とヒストグラムデータの出力を行なわせ，Ｎ
ＴＳＣ規格のビデオ信号の輝度の濃淡ヒストグラムをリ
アルタイムで前記メモリ上に生成する構成を有する。
は，２台の前記高速ヒストグラム生成装置と，２台の前
記高速ヒストグラム生成装置の有する前記タイミング発
生器に，ビデオクロック信号，水平同期信号および垂直
同期信号を含むＮＴＳＣ信号を与える外部同期入力端子
と，２台の前記高速ヒストグラム生成装置にＮビットの
ディジタルビデオデータを供給するＡ／Ｄ変換器と，前
記Ａ／Ｄ変換器にアナログ輝度ビデオ信号を与えるビデ
オ入力端子と，前記ＮＴＳＣ信号を入力とし２台の前記
高速ヒストグラム生成装置のセレクタにセレクト信号を
与えるコントローラと，前記コントローラおよび２台の
前記高速ヒストグラム生成装置の出力データバスに接続
するデータ転送バスと，前記データバスと接続し２台の
前記高速ヒストグラム生成装置の出力するヒストグラム
データを加算累積するメモリと，前記メモリの加算累積
を制御するＣＰＵとを備え，２台の前記高速ヒストグラ
ム生成装置を前記水平同期信号に同期して交互にヒスト
グラム生成とヒストグラムデータの出力を行なわせ，Ｎ
ＴＳＣ規格のビデオ信号の輝度の濃淡ヒストグラムをリ
アルタイムで前記メモリ上に生成する構成を有する。
【００１０】
【実施例】次に，本発明について図面を参照して説明す
る。図１は，本発明の第１の実施例の構成を示すブロッ
ク図である。
る。図１は，本発明の第１の実施例の構成を示すブロッ
ク図である。
【００１１】図１に示す実施例は，第１のヒストグラム
ブロックとしてのヒストグラムブロック（１）８，第２
のヒストグラムプロックとしてのヒストグラムブロック
（２）９と，これら２つのヒストグラムブロックの有す
るアドレスラッチ回路２とデータラッチ回路７に交互に
ラッチ信号を供給するとともに，２つのヒストグラムブ
ロックのメモリ５に交互にライト信号を供給するタイミ
ング発生器１１と，タイミング発生器１１の制御のもと
にアドレス信号を発生するアドレス発生回路３と，２つ
のヒストグラムブロックのデータラッチ回路７の零クリ
ア用のクリア信号を発生するリセット回路１０と，２つ
のヒストグラムブロックのメモリ５の出力をヒストグラ
ムデータとして加算出力する加算器１３とを備える。
ブロックとしてのヒストグラムブロック（１）８，第２
のヒストグラムプロックとしてのヒストグラムブロック
（２）９と，これら２つのヒストグラムブロックの有す
るアドレスラッチ回路２とデータラッチ回路７に交互に
ラッチ信号を供給するとともに，２つのヒストグラムブ
ロックのメモリ５に交互にライト信号を供給するタイミ
ング発生器１１と，タイミング発生器１１の制御のもと
にアドレス信号を発生するアドレス発生回路３と，２つ
のヒストグラムブロックのデータラッチ回路７の零クリ
ア用のクリア信号を発生するリセット回路１０と，２つ
のヒストグラムブロックのメモリ５の出力をヒストグラ
ムデータとして加算出力する加算器１３とを備える。
【００１２】また２つのヒストグラムブロック（１）８
および（２）９はいずれも同じ構成で，Ｎビットの入力
データバス１を介して入力する，画像の濃度を表現する
Ｎビットの数値データをアドレスとしてラッチするアド
レスラッチ回路２と，アドレスラッチ回路２の出力もし
くはアドレス発生回路３の出力のいずれかを選択出力す
るセレクタ４と，セレクタ４の出力をアドレス入力とす
るメモリ５と，メモリ５から読み出すデータに１を加算
して出力するインクリメント器６と，インクリメント器
６の出力をラッチし書込みデータとしてメモリ５に供給
するデータラッチ回路７とを備える。
および（２）９はいずれも同じ構成で，Ｎビットの入力
データバス１を介して入力する，画像の濃度を表現する
Ｎビットの数値データをアドレスとしてラッチするアド
レスラッチ回路２と，アドレスラッチ回路２の出力もし
くはアドレス発生回路３の出力のいずれかを選択出力す
るセレクタ４と，セレクタ４の出力をアドレス入力とす
るメモリ５と，メモリ５から読み出すデータに１を加算
して出力するインクリメント器６と，インクリメント器
６の出力をラッチし書込みデータとしてメモリ５に供給
するデータラッチ回路７とを備える。
【００１３】次に，本第１の実施例の動作について説明
する。
する。
【００１４】まず準備過程について説明する。セレクト
信号入力端子１２には，セレクタ４がアドレス発生回路
３の出力を選択するようなデータを入力する。
信号入力端子１２には，セレクタ４がアドレス発生回路
３の出力を選択するようなデータを入力する。
【００１５】リセット回路１０は，データラッチ回路７
にリセット信号を送り，データラッチ回路７の内容を０
クリアする。
にリセット信号を送り，データラッチ回路７の内容を０
クリアする。
【００１６】次に，タイミング発生器１１は，アドレス
発生回路３にアドレス発生を指示し，これによりアドレ
ス発生回路３は，Ｎビットの０・１・２・３・４…と増
分するアドレス信号を発生する。このアドレス信号発生
と同期してタイミング発生器１１からメモリ５にライト
信号を供給し，データラッチ７の保持する値０をメモリ
５に書き込む。この作業を繰り返すことにより，メモリ
５の内容を０クリアする。
発生回路３にアドレス発生を指示し，これによりアドレ
ス発生回路３は，Ｎビットの０・１・２・３・４…と増
分するアドレス信号を発生する。このアドレス信号発生
と同期してタイミング発生器１１からメモリ５にライト
信号を供給し，データラッチ７の保持する値０をメモリ
５に書き込む。この作業を繰り返すことにより，メモリ
５の内容を０クリアする。
【００１７】以上が準備過程であり，次にヒストグラム
生成過程を説明する。
生成過程を説明する。
【００１８】セレクト信号入力端子１２には，セレクタ
４がアドレスラッチ回路２の出力を選択する信号を入力
する。
４がアドレスラッチ回路２の出力を選択する信号を入力
する。
【００１９】一方，入力データバス１から入力されるＮ
ビット数値データは，タイミング発生器１１の生成する
同期タイミングに従ってアドレスラッチ回路２にラッチ
され，そのラッチ出力がセレクタ４を介してメモリ５の
アドレスとなる。即ち，Ｎビット数値データがメモリ５
のアドレスとしてアドレスラッチ回路２に保持される。
ビット数値データは，タイミング発生器１１の生成する
同期タイミングに従ってアドレスラッチ回路２にラッチ
され，そのラッチ出力がセレクタ４を介してメモリ５の
アドレスとなる。即ち，Ｎビット数値データがメモリ５
のアドレスとしてアドレスラッチ回路２に保持される。
【００２０】メモリ５は，入力されたアドレスに従った
データ（これをヒストグラムデータと定義する）を出力
する。このヒストグラムデータは，インクリメント器６
によって１を加算された後，データラッチ回路７にラッ
チされる。
データ（これをヒストグラムデータと定義する）を出力
する。このヒストグラムデータは，インクリメント器６
によって１を加算された後，データラッチ回路７にラッ
チされる。
【００２１】以上，Ｎビット入力データがアドレスラッ
チ回路２にラッチされてから，ヒストグラムデータがデ
ータラッチ回路７にラッチされるまでの過程をメモリリ
ードサイクルと称する。
チ回路２にラッチされてから，ヒストグラムデータがデ
ータラッチ回路７にラッチされるまでの過程をメモリリ
ードサイクルと称する。
【００２２】次に，データラッチ回路７の出力は，タイ
ミング発生器１１が発生するメモリライト信号によりメ
モリ５に書き込まれる。
ミング発生器１１が発生するメモリライト信号によりメ
モリ５に書き込まれる。
【００２３】即ち，アドレスラッチ回路２に保持されて
いるアドレスについて，そのヒストグラムデータ即ちヒ
ストグラムの度数が＋１されたことになる。
いるアドレスについて，そのヒストグラムデータ即ちヒ
ストグラムの度数が＋１されたことになる。
【００２４】この後，再び入力データバス１から次のＮ
ビット数値データが入力され，タイミング発生器１１の
同期タイミングに従ってアドレスラッチ回路２にラッチ
される。
ビット数値データが入力され，タイミング発生器１１の
同期タイミングに従ってアドレスラッチ回路２にラッチ
される。
【００２５】以上，ヒストグラムデータがデータラッチ
回路７にラッチされてから，入力Ｎビット数値データが
アドレスラッチ回路２にラッチされるまでをライトサイ
クルと称する。
回路７にラッチされてから，入力Ｎビット数値データが
アドレスラッチ回路２にラッチされるまでをライトサイ
クルと称する。
【００２６】タイミング発生器１１は，ヒストグラムブ
ロック１（８）がリードサイクルの時はヒストグラムブ
ロック２（９）がライトサイクルになるよう，また逆に
ヒストグラムブロック１（８）がライトサイクルの時は
ヒストグラムブロック２（９）がリードサイクルになる
ように設定するタイミング信号を発生する。これによ
り，メモリ５のリード／ライト速度限界の２倍の速度で
ヒストグラムデータの作成が可能となる。
ロック１（８）がリードサイクルの時はヒストグラムブ
ロック２（９）がライトサイクルになるよう，また逆に
ヒストグラムブロック１（８）がライトサイクルの時は
ヒストグラムブロック２（９）がリードサイクルになる
ように設定するタイミング信号を発生する。これによ
り，メモリ５のリード／ライト速度限界の２倍の速度で
ヒストグラムデータの作成が可能となる。
【００２７】最後に，生成されたヒストグラムを外部に
出力する過程を述べる。
出力する過程を述べる。
【００２８】セレクト信号入力端子１２に，セレクタ４
がアドレス発生回路３の出力をセクトするようなセレク
ト信号を入力する。
がアドレス発生回路３の出力をセクトするようなセレク
ト信号を入力する。
【００２９】次に，タイミング発生器１１は，アドレス
発生器３にアドレス発生指示を与え，アドレス発生器３
はメモリ５のアドレスに０・１・２・３・４…と増分す
るアドレスを発生する。これにより，ヒストグラムブロ
ック１（８）およびヒストグラムブロック２（９）のメ
モリ５は，ヒストグラムデータを順に出力する。
発生器３にアドレス発生指示を与え，アドレス発生器３
はメモリ５のアドレスに０・１・２・３・４…と増分す
るアドレスを発生する。これにより，ヒストグラムブロ
ック１（８）およびヒストグラムブロック２（９）のメ
モリ５は，ヒストグラムデータを順に出力する。
【００３０】加算器１８は，２つのヒストグラムデータ
を加算し，出力データバス１４に出力する。
を加算し，出力データバス１４に出力する。
【００３１】次に，本発明の第２の実施例について説明
する。図２は本発明の第２の実施例の構成を示すブロッ
ク図である。
する。図２は本発明の第２の実施例の構成を示すブロッ
ク図である。
【００３２】図２に示す実施例は，リアルタイムで画像
の濃淡ヒストグラムを生成する高速ヒストグラム生成装
置の構成を示し，図１に示す第１の実施例と同一の２つ
の高速ヒストグラム生成装置（１）２１と，高速ヒスト
グラム生成装置（２）２２のはか，外部からＮＴＳＣ信
号を受ける外部同期入力端子２３と，２台の高速ヒスト
グラム生成装置に供給するＮビットデジタルビデオデー
タを出力するＡ／Ｄ変換器２４と，Ａ／Ｄ変換器２４の
入力とするアナログビデオ画像信号を入力するビデオ入
力端子２５と，ＮＴＳＣ信号を入力とし２台の高速ヒス
トグラム生成装置の必要とするセレクタ信号を出力する
コントローラ２６と，コントローラ２６および２台の高
速ヒストグラム生成装置と接続するデータ転送バス２７
と，２台の高速ヒストグラムの交互に送出する出力を格
納するメモリ２９と，ＣＰＵ２８とを備える。
の濃淡ヒストグラムを生成する高速ヒストグラム生成装
置の構成を示し，図１に示す第１の実施例と同一の２つ
の高速ヒストグラム生成装置（１）２１と，高速ヒスト
グラム生成装置（２）２２のはか，外部からＮＴＳＣ信
号を受ける外部同期入力端子２３と，２台の高速ヒスト
グラム生成装置に供給するＮビットデジタルビデオデー
タを出力するＡ／Ｄ変換器２４と，Ａ／Ｄ変換器２４の
入力とするアナログビデオ画像信号を入力するビデオ入
力端子２５と，ＮＴＳＣ信号を入力とし２台の高速ヒス
トグラム生成装置の必要とするセレクタ信号を出力する
コントローラ２６と，コントローラ２６および２台の高
速ヒストグラム生成装置と接続するデータ転送バス２７
と，２台の高速ヒストグラムの交互に送出する出力を格
納するメモリ２９と，ＣＰＵ２８とを備える。
【００３３】次に，本第２の実施例の動作について説明
する。高速ヒストグラム生成装置（１）２１および
（２）２２は，それぞれ図１の高速ヒストグラム生成装
置である。
する。高速ヒストグラム生成装置（１）２１および
（２）２２は，それぞれ図１の高速ヒストグラム生成装
置である。
【００３４】まず，外部同期入力端子２３からＮＴＳＣ
信号の水平同期および垂直同期信号を含むビデオ同期信
号が入力される。
信号の水平同期および垂直同期信号を含むビデオ同期信
号が入力される。
【００３５】コントローラ２６は，このビデオ同期信号
の内の水平同期信号を監視して，水平同期ごとにヒスト
グラム生成装置（１）２１および（２）２２に，一方は
ヒストグラム生成，他方はヒストグラムデータ出力とな
るように，交互にセレクト信号を与える。
の内の水平同期信号を監視して，水平同期ごとにヒスト
グラム生成装置（１）２１および（２）２２に，一方は
ヒストグラム生成，他方はヒストグラムデータ出力とな
るように，交互にセレクト信号を与える。
【００３６】さて，ビデオ入力端子２５にはアナログビ
デオ画像信号が入力され，Ａ／Ｄ変換器２４でＮビット
のデジタルビデオデータに変換され，ヒストグラム生成
装置（１）２１および（２）２２に入力される。
デオ画像信号が入力され，Ａ／Ｄ変換器２４でＮビット
のデジタルビデオデータに変換され，ヒストグラム生成
装置（１）２１および（２）２２に入力される。
【００３７】一方，ＣＰＵ２８は，データ転送バス２７
にヒストグラム生成装置（１）２１および（２）２２が
ヒストグラムデータを水平同期周期ごとに交互に出力す
るのを，メモリ２７に加算累積していく。
にヒストグラム生成装置（１）２１および（２）２２が
ヒストグラムデータを水平同期周期ごとに交互に出力す
るのを，メモリ２７に加算累積していく。
【００３８】即ち，ある水平同期期間中に，ヒストグラ
ム生成装置（１）２１はデジタルビデオデータを入力し
てヒストグラムデータを１水平同期期間分生成し，一
方，ヒストグラム生成装置（２）２２は生成した１水平
同期期間分のヒストグラムデータを出力し，ＣＰＵ２８
がこれらヒストグラムデータをメモリ２７に加算累積す
る。
ム生成装置（１）２１はデジタルビデオデータを入力し
てヒストグラムデータを１水平同期期間分生成し，一
方，ヒストグラム生成装置（２）２２は生成した１水平
同期期間分のヒストグラムデータを出力し，ＣＰＵ２８
がこれらヒストグラムデータをメモリ２７に加算累積す
る。
【００３９】次の水平同期期間には，ヒストグラム生成
装置（２）２２がヒストグラムデータ生成，ヒストグラ
ム生成装置（１）２１がヒストグラムデータ出力を行な
うという手順で，リアルタイム即ちビデオ信号レートで
メモリ２７に一画面分の画像濃淡ヒストグラムデータを
生成する。
装置（２）２２がヒストグラムデータ生成，ヒストグラ
ム生成装置（１）２１がヒストグラムデータ出力を行な
うという手順で，リアルタイム即ちビデオ信号レートで
メモリ２７に一画面分の画像濃淡ヒストグラムデータを
生成する。
【００４０】こうして，簡素な構成により，迅速に画像
のヒストグラムを生成することができる。
のヒストグラムを生成することができる。
【００４１】
【発明の効果】以上説明したように本発明は，メモリを
２つ利用して交互にヒストグラムデータを更新するイン
ターリーブ方式でメモリのリードライトにかかる時間を
半分として，ヒストグラムを生成することにより，簡単
な構成でヒストグラム生成の高速性を著しく高めること
ができるという効果がある。
２つ利用して交互にヒストグラムデータを更新するイン
ターリーブ方式でメモリのリードライトにかかる時間を
半分として，ヒストグラムを生成することにより，簡単
な構成でヒストグラム生成の高速性を著しく高めること
ができるという効果がある。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図３】従来の低速ヒストグラム生成装置の構成を示す
ブロック図である。
ブロック図である。
【図４】従来の高速ヒストグラム生成装置の構成を示す
ブロック図である。
ブロック図である。
１ 入力データバス ２ アドレスラッチ回路 ３ アドレス発生回路 ４ セレクタ ５ メモリ ６ インクリメント器 ７ データラッチ回路 ８ ヒストグラムブロック（１） ９ ヒストグラムブロック（２） １０ クロック回路 １１ タイミング発生器 １２ セレクト信号入力端子 １３ 加算器 １４ 出力データバス ２１ 高速ヒストグラム生成装置（１） ２２ 高速ヒストグラム生成装置（２） ２３ 外部同期入力端子 ２４ Ａ／Ｄ変換器 ２５ ビデオ入力端子 ２６ コントローラ ２７ データ転送バス ２８ ＣＰＵ ２９ メモリ
Claims (2)
- 【請求項１】 Ｎビットの入力データバスを介して入力
するデータをアドレスとしてラッチするアドレスラッチ
回路と，外部から提供されるセレクト信号入力により前
記アドレスラッチ回路の出力もしくは外部から提供され
るアドレス信号のいずれかを選択出力するセレクタと，
前記セレクタの出力をアドレス入力とするメモリと，前
記メモリからの読出しデータに１を加算するインクリメ
ント器と，前記イクリメント器の出力をラッチしこれを
前記メモリの書込みデータとして供給するデータラッチ
回路とを含む第１および第２の２つのヒストグラムブロ
ックと，前記データラッチ回路をクリアするリセット信
号を発生するリセット回路と，前記アドレスラッチ回路
と前記データラッチ回路に交互にラッチ信号を与えかつ
前記２つのヒストグラムブロックの読出しと書込みを交
互に設定するタイミング信号を発生するタイミング発生
器と，前記タイミング発生器の制御を受けつつ前記アド
レス信号を出力するアドレス発生器と，前記２つのメモ
リの読出しデータを加算してヒストグラムデータとして
出力する加算器とを備えることを特徴とする高速ヒスト
グラム生成装置。 - 【請求項２】 ２台の前記高速ヒストグラム生成装置
と，２台の前記高速ヒストグラム生成装置の有する前記
タイミング発生器に，ビデオクロック信号，水平同期信
号および垂直同期信号を含むＮＴＳＣ信号を与える外部
同期入力端子と，２台の前記高速ヒストグラム生成装置
にＮビットのディジタルビデオデータを供給するＡ／Ｄ
変換器と，前記Ａ／Ｄ変換器にアナログ輝度ビデオ信号
を与えるビデオ入力端子と，前記ＮＴＳＣ信号を入力と
し２台の前記高速ヒストグラム生成装置のセレクタにセ
レクト信号を与えるコントローラと，前記コントローラ
および２台の前記高速ヒストグラム生成装置の出力デー
タバスに接続するデータ転送バスと，前記データバスと
接続し２台の前記高速ヒストグラム生成装置の出力する
ヒストグラムデータを加算累積するメモリと，前記メモ
リの加算累積を制御するＣＰＵとを備え，２台の前記高
速ヒストグラム生成装置を前記水平同期信号に同期して
交互にヒストグラム生成とヒストグラムデータの出力を
行なわせ，ＮＴＳＣ規格のビデオ信号の輝度の濃淡ヒス
トグラムをリアルタイムで前記メモリ上に生成すること
を特徴とする高速ヒストグラム生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138118A JPH06139354A (ja) | 1992-05-29 | 1992-05-29 | 高速ヒストグラム生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138118A JPH06139354A (ja) | 1992-05-29 | 1992-05-29 | 高速ヒストグラム生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139354A true JPH06139354A (ja) | 1994-05-20 |
Family
ID=15214389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4138118A Withdrawn JPH06139354A (ja) | 1992-05-29 | 1992-05-29 | 高速ヒストグラム生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139354A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1722306A2 (en) * | 2005-05-13 | 2006-11-15 | Agilent Technologies, Inc. - a Delaware corporation - | Apparatus and method for generating a Complementary Cumulative Distribution Function (CCDF) curve |
| JP2009104605A (ja) * | 2007-10-22 | 2009-05-14 | Advantest Corp | メモリアクセス動作を改善するための、バンクを用いたヒストグラム生成 |
| KR101324230B1 (ko) * | 2008-10-17 | 2013-11-01 | 삼성테크윈 주식회사 | 디지털 영상 처리기에서 히스토그램 생성 장치 및 방법 |
| US9165209B2 (en) | 2012-07-24 | 2015-10-20 | Samsung Electronics Co., Ltd. | Apparatus and method for calculating cumulative histogram of image |
-
1992
- 1992-05-29 JP JP4138118A patent/JPH06139354A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1722306A2 (en) * | 2005-05-13 | 2006-11-15 | Agilent Technologies, Inc. - a Delaware corporation - | Apparatus and method for generating a Complementary Cumulative Distribution Function (CCDF) curve |
| EP1722306A3 (en) * | 2005-05-13 | 2009-05-27 | Agilent Technologies, Inc. | Apparatus and method for generating a Complementary Cumulative Distribution Function (CCDF) curve |
| JP2009104605A (ja) * | 2007-10-22 | 2009-05-14 | Advantest Corp | メモリアクセス動作を改善するための、バンクを用いたヒストグラム生成 |
| KR101324230B1 (ko) * | 2008-10-17 | 2013-11-01 | 삼성테크윈 주식회사 | 디지털 영상 처리기에서 히스토그램 생성 장치 및 방법 |
| US9165209B2 (en) | 2012-07-24 | 2015-10-20 | Samsung Electronics Co., Ltd. | Apparatus and method for calculating cumulative histogram of image |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4417276A (en) | Video to digital converter | |
| US4858018A (en) | Image processing apparatus | |
| US5973707A (en) | Scan converting method and apparatus for raster to block and block to raster using a shared block buffer and two input/output buffers, one being raster, the other scan | |
| JPH07181909A (ja) | ダブルスキャン回路 | |
| US4340912A (en) | Random screen generator apparatus for producing halftone images | |
| JPH06139354A (ja) | 高速ヒストグラム生成装置 | |
| JP3146117B2 (ja) | クロックタイミング自動調整方法およびクロックタイミング自動調整装置 | |
| JPS63285682A (ja) | 電子イメージ処理方法及び回路 | |
| JP2824988B2 (ja) | 画像処理装置 | |
| JPH075834A (ja) | 液晶表示装置 | |
| JPH05307598A (ja) | 画像処理装置 | |
| JP2858661B2 (ja) | 画像処理方式 | |
| KR100255936B1 (ko) | 실시간 화상밝기 분포 처리장치 | |
| JPH11353470A (ja) | 画像描画並列化装置及び並列化画像描画システム | |
| JP2975800B2 (ja) | 傾斜文字発生回路 | |
| JPS59149390A (ja) | 映像信号発生装置 | |
| JP2666726B2 (ja) | アナログ画像信号変換方法及び装置 | |
| JP2697679B2 (ja) | ディザ画像表示装置 | |
| JP3004993B2 (ja) | 画像処理装置 | |
| KR930008059B1 (ko) | 프로그래머블 적응적 데이타 스캔회로 | |
| JPS6015687A (ja) | 表示装置 | |
| JPH0522660A (ja) | 映像信号発生装置 | |
| JPS5994164A (ja) | Ｔｖ画像デ−タ入力装置 | |
| JPH0636028A (ja) | ヒストグラム作成装置 | |
| JPH06290261A (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |