JPS63285682A

JPS63285682A - 電子イメージ処理方法及び回路

Info

Publication number: JPS63285682A
Application number: JP63107775A
Authority: JP
Inventors: デビッド　ディー．ペイプ
Original assignee: Polaroid Corp
Current assignee: Polaroid Corp
Priority date: 1987-05-04
Filing date: 1988-05-02
Publication date: 1988-11-22
Also published as: EP0289970A2; US4829585A; EP0289970A3; CA1287398C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の背景］［技術分野］本発明は、全般的に電子イメージ・データを処理する方
法及び装置に関し、特に電子イメージ・データをシフト
及び加算回路により高速度に並列処理する方法及び装置
に関する。

［従来技術の説明］電子イメージ処理は、多量のイメージ・データについて
多量の演算処理を比較的に短時間内で実行することが必
要である。電子イメージをディジタル化する装置は、イ
メージ・データのＲをかなり増加させることになり、ま
たこのようなイメージ・データについて複雑な演算処理
を実行することになる。例えば、２次元イメージは独立
した数１０万の画素、即ちビクセルを有し、各ビクセル
は電子イメージ処理装置において２進数フオーマツト化
されたイメージ・データ・ワードにより表わされる。こ
のようなディジタル的なイメージ・データ・ワードはそ
れぞれ、複数の２進数データ・ビットを有するので、処
理されるべき電子イメージ・データ量を更に増加させて
いる。

従来の技術では、例えば［ローカル・イメージ・Ｔ”　
−９（７）並列処理装置　（ＡＥＩＤａｒａｔｕＳ　ｆ
ｏｒＰａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎｇ　ｏｆ　
Ｌｏｃａｌ　Ｉｍａｇｅ　Ｄａｔａ　）　Ｊと題し、１
９８５年１０月２９日発行のコバヤシ（Ｋｏｂａｙａｓ
ｈｉ　）他に対する米国特許第４．５５０゜４３７号に
開示されている高速度イメージ処理装置が知られている
。このイメージ処理装置は乗算及び加算処理を所要期間
内に完了すｇように、高速度の全並列乗算器に依存して
いる。残念ながら全並列乗算器の回路は余りに広いシリ
コン面積を占有するので、超大規模集積回路（ＶＬＳＩ
）技術を適用しても、このようなシリコン回路の製造コ
ストは非常に高いものになってしまう。更に、このよう
な全並列乗算の技術は、処理しているイメージ・データ
を処理中に何回もメモリに記憶したり、再び読み出した
りする必要がある。従って、全並列乗算処理を高速度で
実行しても、処理装置が各イメージ・データのアクセス
に必要とする時間は、この型式の回路の総合処理速度を
制限するものとなっている。この問題は、適時に処理す
るためにメモリから十分な速度をもって必要回数だけ、
イメージ・データを再び読み出すことが甲に不可能であ
るということにある。

従って、本発明の主な目的は、あるイメージから選択さ
れた画素に対応した２進数形式のイメージ・データ・′
ワードについて多重演算処理を行なうイメージ処理回路
を提供することにある。

更に、本発明の目的は、乗算処理中にメモリからイメー
ジ・データ・ワードを記憶したり、再び読み出したりす
ることなく、適時かつ効率的な方法により、あるイメー
ジから選択した画素に対応した複数の２進数形式のイメ
ージ・データ・ワードのそれぞれを複数の異なる２進数
形式の係数によって順次、同時に乗算するイメージ処理
回路を提供することにある。

［発明の概要］複数の異なる２進数形式の係数によって、あるイメージ
から選択した画素に対応した複数の２進数形式のイメー
ジ・データ・ワードをそれぞれ複数の異なる２進数形式
の係数により順次、同時に乗算するイメージ処理回路が
提供される。このイメージ処理回路は、互いに並列な関
係で接続された複数の乗算回路を備えている。更に、各
乗算回路は、少なくとも一つの異なる２進数形式の係数
を記憶する手段を備えている。更に、各乗算回路は、最
下位ビットから最上位ビットまで順次、選択した２進数
形式のイメージ・データ・ワードの各ビットを前記係数
から選択した一係数によって乗算することにより、前記
イメージ・データ・ワードを前記係数によって乗算する
ことに対応した２進数形式の出力信号を得る手段を協え
ている。

データ・シフト手段は、動作により選択したイメージ・
データ・ワードを最下位ビットから最上位ビットまで時
間順次に全乗算回路に同時に供給する。更に、各乗算回
路はその２進数形式の出力信号をラッチする手段を備え
ている。

本発明の特徴と考える新しい特徴は、特許請求の範囲に
詳細に記載されている。しかし、本発明そのものは、他
の目的及びその効果と共に、その構成及びその動作方法
は、添付する図と関連して読むときは、以下で説明する
実施例により最もよく理解されるものとなる。

［好ましい実施例の説明］第１図を先ず参照すると、本発明のイメージ処理回路１
０の概要ブロック図が示されている。イメージ処理回路
１０は複数、即ち１６セルの乗算回路１２〜２７を備え
ており、そのうちの乗算回路１２．１３及び２７のみが
示されている。乗算回路１２〜２７は、ランダム・アク
セス・メモリ（ＲＡＭ）３０、シフト・加算・乗算（Ｓ
ＡＭ）回路３２、及びラッチ３４を備えている。ランダ
ム・アクセス・メモリ（ＲＡＭ）３０は複数のメモリ・
ゾーン即ち領域を備えており、それぞれは異なる２進数
形式の係数を記憶することができる。

各ランダム・アクセス・メモリ（ＲＡＭ）３０は、相互
接続するデータ線４８を介してエネーブル回路４６から
受け取る制御信号によって選択的にエネーブルされるこ
とにより、係数を入出力可能になっている。各ランダム
・アクセス・メモリ（ＲＡＭ）３０に係数を記憶してい
る各メモリ・ゾーン即ち領域は、データ［１４２を介し
てカウンタ４４から受け取る制御信号によって、選択的
にアドレス指定され、アドレス指定されたメモリ領域か
ら特定の係数を入力出力させることが可能となっている
。タイミング制御回路５８は、２０ＨｔｌＺのクロック
入力のパルスに応答し、適当なタイミング制御信号をデ
ータ線６ｏを介してカウンタ４４及びＲＡＭエネーブル
回路４６に供給する。

更に、タイミング制御回路５８は、入力線ＴＣを介して
適当なタイミング制御信号をシフト・加算・乗算（ＳＡ
Ｍ）回路３２に供給して、以下で説明する本発明の方法
によりシフト、加算及び乗算動作を制御している。

あるイメージから選択した画素即ちピクセルに対応した
イメージ・データは、２進数形式のワードにフォーマッ
ト化され、イメージ処理のためにデータ入力端子３８を
介して入力される。２進数形式のイメージ・データ・ワ
ードは、データ・シフト回路３６を介し、以下で説明す
る本発明の方法によりデータ線６２を介して全てのシフ
ト・加算・乗算（ＳＡＭ＞回路３２に同時に入力される
。

全てのラッチ３４は、ラッチ・エネーブル回路５２によ
り入力データを選択的にラッチするか、又は入力データ
をバイパスさせるように制御されている。ラッチ・エネ
ーブル回路５２は、入力端子５６に印加される適当なモ
ード・バイパス信号に応答して動作を切り換え、ラッチ
３４をバイパス・モードにより動作させることができる
。ラッチ３４が動作してシフト・加算・乗算（ＳＡＭ）
回路３２から入力されるデータをラッチする時間的な順
序は、カウンタ４４からデータ線５０を介して受け取る
タイミング制御信号により制御される。

第２図を参照すると、乗算回路１２〜２７のうちの一つ
の概要ブロック図が示されている。第２図において、シ
フト・加算・乗算（ＳＡＭ＞回路３２はＡＮＤゲート６
４を有する。ＡＮＤゲート６４はランダム・アクセス・
メモリ（ＲＡＭ）３０から２進数に符号化された選択係
数を受け取るように接続された第１端子と、データ・シ
フト回路３６から２進数形式の選択イメージ・データ・
ワードを受け取るように接続されている第２端子とを有
する。ＡＮＤゲート６４の出力はデータ線Ａを介して加
算回路６６に導かれる。続いて、加算回路６６はデータ
線Ｂを介して出力信号をシフト回路６８に供給し、シフ
ト回路６８は以下で説明する本発明の方法により動作し
、入力信号の２進数ビットの優先順位をシフトさせる。

シフト回路６８からシフト出力された信号は、カウンタ
４４のタイミング制御信号に従い、データ線Ｃを介して
加算回路６６に戻されると共に、ラッチ３”４に記憶さ
れる。乗算処理を完了すると、２進数形式のイメージ・
データ・ワードはラッチ３４からデータ出力端子４０を
介して導出される。シフト回路６８は、当該の技術分野
において周知の直列シフト・レジスタであればよく、当
該の技術分野において周知のように、データの記憶素子
の使用を最も効率よく確保するために、直列シフト・レ
ジスタ内に画素を記憶する。データのシフト動作中では
、ビットを丸めのデータ線によりシフト回路６８の一端
からシフト回路６８の他端にシフトさせている。

第１図及び第２図に関連された第３図を参照すると、図
表シーケンスが示されている。これは、４ビット・ワー
ドとして形成された２進数の画素即ちビクセル・イメー
ジ・データを、これも４ビット・ワードとして２進数形
式されてランダム・アクセス・メモリ（ＲＡＭ）３０に
記憶された係数によって乗算する方法を示すものである
。第３図の行Ｒ１には乗数をなす２進数形式４ビットの
イメージ・データ・ワードが示され、一方策３図の行Ｒ
２には被乗数をなす２′ｌｌ数形式４ビットの係数が示
されている。

各乗算回路１２〜２７の動作は以下のようにして開始さ
れる。各乗算回路１２〜２７は同時に動作し、ランダム
・アクセス・メモリ（ＲＡＭ）３０の選択記憶ゾーン即
ち領域に記憶された異なる２進数形式の係数を、選択さ
れた２進数形式のイメージ・データ・ワードによって乗
算する。しかし、乗算回路１２〜２７のうちの一つのみ
の動作を第３図の図表シーケンスに関連して説明する。

データ・シフト回路３６は動作により、選択した２進数
形式のイメージ・データ・ワードの最下位ビットを全て
のシフト・加算・乗ｇ　（ＳＡＭ）回路３２に同時に転
送する。第３図の実施例では、２進数形式のイメージ・
データ・ワードの最下位ビットが列Ｃ１行Ｒ１に配置さ
れており、Ｏに等しい。行Ｒ２に示す２進数形式を有す
る係数の全データ・ビットは、２進数形式のイメージ・
データ・ワードの最下位ビットＯがデータ・シフト回路
３６から出力されている間に、ランダム・アクセス・メ
モリ（ＲＡＭ）３０からＡＮＤゲート６４の第２の入力
端子ヘカウンタ４４のクロックにより転送される。従っ
て、ＡＮＤゲート６４は、動作により、選択したイメー
ジ・データ・ワードの最下位ビットを係数の全データ・
ビットにより乗算して、第３図の行Ｒ３に示す２進数形
式の信号をデータ線Ａ上に出力する。選択したイメージ
・データ・ワードの最下位ビットがＯであることから容
易に理解されるように、ＡＮＤゲート６４から出力され
る２進数のワードは、全てＯビットである。この初期ス
テップでは、データ線Ｃを介して何も出力されず、従っ
てデータ線Ａから加算回路６６に入力される２進数のワ
ードは、出力のデータ線Ｂでは変化しておらず、そのま
ま転送され、第３図の行Ｒ４に示す２進数の出力ワード
となる。従って、加算回路６６から出力される２進数ワ
ードも全てＯのデータ・ビットとなることは明らかであ
る。続いて、シフト回路６８は、動作によりデータ線Ｂ
の２進数形式のワードを右に２進数の１ビットだけシフ
トさせて、第３図の行Ｒ５に示す２進数のデータ・ワー
ドをデータ線Ｃ上にシフト出力する。シフト回路６８に
入力される２進数のワードが全て０ビットであることが
ら容易に理解されるように、０ビットを右にシフトして
も、最終結果に影響を与えることはない。ラッチ３４は
カウンタ４４の複数のタイミング信号により制御され、
その時点でシフト回路６８からデータ線Ｃ上に出力され
る２進数ワードをラッチする。シフト°回路６８から出
力される２進数ワードはデータ線Ｃを介して次の乗算ス
テップに備えて加算回路６６の入力にも導かれている。

次の乗算ステップは、選択した２進数形式のデータ・ワ
ードの次の最上位データ・ビット（例えば第３図に示す
ように、列Ｃ１行Ｒ１の１からなる。）をデータ・シフ
ト回路３６からクロック出力させることにより開始され
る。データ・シフト回路３６からの２進数ビットの１は
、ＡＮＤゲート６４をエネーブルしてランダム・アクセ
ス・メモリ（ＲＡＭ）３０から入力される２進数形式の
係数をそのまま渡し、第３図の行Ｒ６に示す２進数形式
の信号をデータ線Ａ上に出力させることが容易に理解さ
れる。加算回路６６は動作によりデータ線Ａ及びＣから
入力される信号を加算する。

また、先に説明したようにデータ線Ｃを介して入力され
る信号はＯであるから、加算回路６６からデータ線Ｂ上
に出力される信号は、データ線Ａ上の信号と同一であり
、これを第３図の行Ｒ７に示す。その後、データ線８か
らシフト回路６８に入力される信号は、１データ・ビッ
トだけ右にシフトされ、第３図の行Ｒ８に示すように、
データ線Ｃに出力される信号となる。データ線５０を介
してカウンタ４４から受け取るタイミング信号は、再び
ラッチ３４をエネーブルし、シフト回路６８からデータ
線Ｃを介して出力される信号をラッチする。データ線Ｃ
上に出力される信号も先に説明したように、加算回路６
６に戻される。

その後、データ・シフト回路３６は選択したイメージ・
データ・ワードの次の最上位ビット（例えば、第３図の
列Ｃ１行Ｒ１に示す１）をクロツク出力する。ＡＮＤゲ
ート６４は、再びデータ・シフト回路３６の２進数ビッ
ト１によりエネーブルされてランダム・アクセス・メモ
リ（ＲＡＭ）３０からの２進数形式の係数を通過させ、
第３図の行Ｒ９に示すように、データ線Ａ上に２進数ワ
ードを出力させる。加−回路６６は、動作により、デー
タ線Ｃ及びＡを介して入力される２進数ワードを加算し
て第３図の行Ｒ１ｏに示す２進数ワードをデータ線Ｂ上
に出力する。続いて、シフト回路６８は、データ線Ｂか
ら入力された２進数ワードを２進数の１ビットだけ右に
シフトして、第３図の行Ｒ１１に示す信号をデータ線Ｃ
上に出力する。

再び、ラッチ３４は、カウンタ４４から受け取るタイミ
ング信号により制御されてシフト回路６８からデータ線
Ｃ上に出力された２進数ワードをラッチする。データ線
Ｃ上のデータも先に説明したように導かれ、加算回路６
６に入力される。

・　その後、データ・シフト回路３６は選択した２進数
形式のイメージ・データ・ワードの最上位データ・ビッ
トをクロック出力するくこの場合は、たまたま最上位ビ
ットであり、第３図の列Ｃ３、行Ｒ１に示すように、２
進数の１に等しい）。

ＡＮＤゲート６４は再びデータ・シフト回路３６から入
力された２進数のビット１によりエネーブルされてラン
ダム・アクセス・メモリ（ＲＡＭ）３０から入力された
２進数形式の係数のビットを全て転送し、前記係数に対
応した第３図の行Ｒ９に示す２進数ワードをデータ線Ａ
上に出力する。

加算回路６６は、動作により、データ線Ａ及びＣを介し
て入力された２進数ワードに加算して第３図の行Ｒ１３
に示す２進数ワードをデータ１ｉｌＢ上に出力する。続
いて、シフト回路６８は、動作により、データ線Ｂから
受け取った２進数ワードを１ビットだけ右にシフトして
、第３図の行Ｒ１４に示す２進数ワードをデータ線Ｂ上
に出力する。ラッチ３４はカウンタ４４から入力される
タイミング信号により制御されて、データ線Ｃから出力
される２進数ワードをラッチする。以上から明らかなよ
うに、ラッチ３４に記憶された２進数ワードは、選択し
た２進数形式のイメージ・データ・ワードを２進数形式
の係数によって乗算した結果に対応している。ラッチ３
４に記憶された２進数ワードは、データ出力端子４０を
介して周知の方法によりクロック出力される。

しかし、前述の実施例では、２進数形式のデータ・ワー
ドが４ビットを有し、２進数形式の係数が４ビットを有
するが、本発明は、このようなものに限定されることを
意図するものではない。また、ランダム・アクセス・メ
モリ（ＲＡＭ）３０゜加算回路６６、シフト回路６８及
びラッチ３４は、選択した任意の２進数ビットについて
動作するように限定されてもよい。また、シフト回路６
８から出力された最後の２進数ワードは、選択したイメ
ージ・データ・ワードと係数との間で乗算した結果を表
わすものであるから、乗数や、被乗数よりもかなり大き
な数の２進数ビットである。ラッチ３４は、全体として
イメージ・データ・ワード及び係数を含むピット数と同
一の出力ワードのビット数を保持するように、選択した
数の最下位ビットを無視して構成されたものでもよい。

前述の実施例では選択した１イメージ・データ・ワード
について本発明のイメージ処理回路の動作を説明したが
、実際の動作では、イメージの全てのピクセルに対応す
る数１０万のイメージ・データ・ワードを逐次処理する
ことが明らかである。

前述のように、各ランダム・アクセス・メモリ（ＲＡＭ
）３０は、イメージ・データ・ワードを受け取る前に、
データ入力端子３８を介して受け取ることが可能な複数
の異なる係数を記憶するようにプログラムされている。

ＲＡＭエネーブル回路４６と連係するカウンタ４４は、
動作により、次の各イメージ・データ・ワードのために
、いずれかのランダム・アクセス・メモリ（ＲＡＭ）３
０に記憶された係数をクロック出力させることができ、
これによって次の各イメージ・データ・ワードを乗算す
る係数を変更する機能を得ている。

従って、各イメージ・データ・ワードを異なる１６個の
係数によって同時に乗算することができ、また次の各イ
メージ・データ・ワードのために、タイミング制御回路
５８から出力されるタイミング制御信号に従い、異なる
１６個の係数を変更してもよい。このようにして係数を
容易に変更することができるので、本発明のイメージ処
理回路１０は、乗算回路１２〜２７の各半分について係
数を適当に選択することにより、高域通過フィルタ及び
低域通過フィルタの両者を同時に模擬することができる
。

シフト回路６８のクリア入力端子にクリア信号を供給せ
ずに、異なる係数によって乗算された連続的なイメージ
・データ・ワードを単純に加算してもよい。シフト回路
６８がクリアされていないときは、各イメージ・データ
・ワードをそれぞれの係数によって乗算した後、乗算し
た結果が、連続する次のイメージ・データ・ワードをそ
の係数によって乗算したものに自動的に加算される。従
って、このような方法によってイメージ・データ・ワー
ドを蓄積してもよい。

画素即ちビクセルが全般的に垂直列及び水平行からなる
２次元アレーに配列されているので、イメージ処理は水
平及び垂直方向に実行されることが望ましい。第４図に
は、その終端へ７２により示すイメージ・データ・ワー
ド発生源を有するイメージ・システムが示されている。

このイメージ・データ・ワード発生源７２は所望のイメ
ージの各画素即ちビクセルに対応し、かつ２進数に符号
化したイメージ・データ・ワードのストリームを供給す
る。イメージ・データ・ワードは先ず第１図に示す形式
のイメージ処理回路１０′に導かれる。イメージ処理回
路１０′は、動作により、前記方法に従って水平方向に
順次、イメージ・データ・ワードを処理する。その後、
イメージ処理回路１０′の出力は置換メモリ７４に導か
れる。また、処理されたイメージ・データ・ワードは置
換メモリ７４から第１図で説明したと同一形式の第２の
イメージ処理回路１０″に導かれる。イメージ処理回路
１０″は、動作により、垂直方向に順次、処理したイメ
ージ・データ・ワードを更に処理して信号を端子８０か
ら出力する。この信号は、イメージ・データ・ワードが
存在する画素即ちビクセルの水平行及び垂直列に対応し
、かつ水平及び垂直方向に順次選択した係数によって乗
算されたイメージ・データ・ワードを表わしている。当
該の技術分野において周知のように、マイクロコ　４゜
ントローラ７６から適当なりロック信号及びタイミング
制御信号が供給されている。このマイクロコントローラ
７６はマイクロコントローラ（メモリ制御回路）７８と
連係して置換メモリ７１を制御している。

並列な１６個の乗算回路１２〜２７を示したが、本発明
は、互いに並列に接続された更に多く又は少ない乗算回
路に限定することを意図するものでないということが容
易に理解されるであうろ。並列接続された乗算回路１２
〜２７は、一つの共通イメージ・データ・ワード・シフ
タに接続されており、あるイメージの異なる画素即ちビ
クセルに対応した各イメージ・データ・ワードについて
、異なる多数のイメージ処理の演算処理を行なう簡単、
かつ経済的な手段となる。

本発明の他の実施例は、開示した本発明の好ましい実施
例に付加、削除、省略、及び他の修飾をしたものを含め
、当該の記述分野に習熟する者に明らかであり、本発明
の範囲内にある。

【図面の簡単な説明】

第１図は本発明のイメージ処理回路の概要ブロック図、第２図は第１図のイメージ処理回路の一部分を詳細に示
す概要ブロック図、 °第３図は第１図のイメージ処理回路のシーケンス動作
を示す２進数図表、第４図は第１図のイメージ処理回路を用いた２次元イメ
ージ処理装置の概要ブロック図である。１０、１０’　、　１０″・・−ｆ’メージ処理回路、
１２〜２７・・・乗鋒回路、３ｏ・・・ランダム・アクセス・メモリ（ＲＡＭ）、３
４・・・ラッチ、３６・・・データ・シフト回路、４４・・・カウンタ、６４・・・ＡＮＤゲート、６６・・・加筒回路、６８・・・シフト回路、７６・・・マイクロコントローラ、７８・・・メモリ・コントローラ。

Claims

【特許請求の範囲】

（１）イメージ中のある選択された画素に対応する２進
数形式のイメージ・データ・ワードに複数の異なる２進
数形式の係数を同時に乗算する電子イメージ処理回路に
おいて、前記電子イメージ処理回路が、互いに並列接続
された複数の乗算回路とデータ・シフト手段を備え、前記各乗算回路は少なくとも一つの２進数形式の係数を
記憶する手段、及び最下位ビットから最上位ビットの順
で選択された２進数形式のイメージ・データ・ワードの
各ビットに前記複数の係数の中から選択された一つの係
数を乗算して、前記イメージ・データ・ワードと前記係
数との乗算に対応した２進数形式の出力信号を得る手段
を含み、前記データ・シフト手段は、前記選択した２進
数形式のデータ・ワードの前記最下位ビットから前記最
上位ビットまで時間的に順次にとり出し、かつとり出し
た各ビットを、全ての前記乗算回路に同時に供給するよ
うになつていることを特徴とする前記電子イメージ処理
回路。
（２）請求項１に記載の電子イメージ処理回路において
、各前記複数の乗算回路は前記２進数形式の出力信号を
ラッチする手段を備えていることを特徴とする電子イメ
ージ処理回路。
（３）請求項２に記載の電子イメージ処理回路において
、各前記複数の乗算回路は記憶手段から前記２進数形式
の係数を受け取るように接続された第１の入力と、前記
データ・シフト手段から前記選択した２進数形式のイメ
ージ・データ・ワードを受け取るように接続された第２
の入力とを有するＡＮＤゲートを備え、前記ＡＮＤゲー
トは動作により最下位ビットから始まり、最上位ビット
で終る、前記選択した２進数形式のイメージ・データ・
ワードの各ビットを前記２進数形式の係数の全ビットに
より乗算することを特徴とする電子イメージ処理回路。
（４）請求項３に記載の電子イメージ処理回路において
、各前記複数の乗算回路は全ビットによつて前記選択し
た２進数形式のイメージ・データ・ワードの１ビットを
それぞれ乗算するために、前記選択した２進数形式のイ
メージ・データ・ワードの直前のビットを前記選択した
２進数形式の係数の全ビットによつて乗算する処理に対
応した信号に、前記ＡＮＤゲートからの出力信号を加算
し、前記２進数形式の係数の前記加算に対応した出力信
号を得る加算手段と、各前記乗算処理のために前記加算
手段からの出力信号の２進数ビットの優先順位をシフト
し、シフトした前記出力信号を前記加算手段に戻すよう
に導き、前記選択した２進数形式のイメージ・データ・
ワードの直前のビットを前記２進数形式の係数の全ビッ
トによつて乗算する処理に対応した前記信号を得るシフ
ト手段とを備えていると共に、更に前記２進数ビットの
優先順位をシフトする前記シフト手段は、動作により、
前記イメージ・データ・ワードを前記係数によつて乗算
することに対応した前記２進数形式の出力信号を同時に
得る前記ラッチ手段によりラッチすることを特徴とする
電子イメージ処理回路。
（５）請求項４に記載の電子イメージ処理回路において
、各前記シフト手段は、クリア信号を受け取つたときに
データの内容をクリアする手段を備え、かつ前記乗算回
路は、動作により、前記クリア信号が存在しないときに
前記出力信号を蓄積することを特徴とする電子イメージ
処理回路。
（６）請求項４に記載の電子イメージ処理回路において
、各前記記憶手段は前記係数のうちから複数の異なる係
数を記憶するように、それぞれ構築されたランダム・ア
クセス・メモリを備え、更に前記処理手段は前記ランダ
ム・アクセス・メモリのそれぞれを選択的にアドレス指
定し、記憶している複数の係数から選択した１つを抽出
し、前記選択した２進数形式のイメージ・データ・ワー
ドによつて乗算をするための制御手段を備えていること
を特徴とする電子イメージ処理回路。
（７）請求項６に記載の電子イメージ処理回路において
、更に前記制御手段は前記乗算回路内の前記ラッチ手段
を選択的にアドレス指定し、かつエネーブルさせる手段
を備えていることを特徴とする電子イメージ処理回路。
（８）イメージから選択した画素に対応した２進数形式
のイメージ・データ・ワードを複数の異なる２進数形式
の係数によつて同時に乗算する電子イメージ処理方法に
おいて、複数の異なる２進数形式の係数を記憶するステップと、各前記係数を、選択した２進数形式のデータ・ワードの
各ビットによつてその最下位ビットからその最上位ビッ
トまで順次乗算することにより、前記選択した２進数形
式のイメージ・データ・ワードを各係数によつて乗算す
るための２進数形式の出力を得るステップと、前のステップにおける各係数によつて同時に乗算するた
めに、前記最下位ビットから前記最上位ビットまで時間
的に順次、前記選択した２進数形式のイメージ・データ
・ワードを得るステップとを備えていることを特徴とす
る電子イメージ処理方法。
（９）請求項８に記載の電子イメージ処理方法において
、更に各前記選択した２進数形式のイメージ・データ・
ワードを各係数によつて乗算するために、前記２進数形
式の各出力をラッチするステップを備えていることを特
徴とする電子イメージ処理方法。
（１０）請求項９に記載の電子イメージ処理方法におい
て、更に各前記係数を選択した２進数形式のデータ・ワ
ードによつて乗算するステップは、動作により、最下位
ビットから始まり、最上位ビットで終る前記選択した２
進数形式のイメージ・データ・ワードの各ビットを２進
数形式の係数の全ビットによりそれぞれ乗算する方法に
より、前記係数に対して２進数の論理積機能を実行し、
かつイメージ・データ・ワードを選択するステップを備
えていることを特徴とする電子イメージ処理方法。
（１１）請求項１０に記載の電子イメージ処理方法にお
いて、各前記係数を前記選択した２進数形式のイメージ
・データ・ワードによつて同時に乗算するステップは、
更に前記選択した２進数形式のイメージ・データ・ワー
ドの１ビットを前記２進数形式の係数の全ビットによつ
てそれぞれ乗算するために、前記選択した２進数形式の
イメージ・データ・ワードの直前のビットを前記２進数
形式の係数の全ビットによつて乗算する処理に対応した
入力に、前記２進数論理積機能を実行して得た出力を加
算するステップと、各前記乗算するステップのために、
前記加算するステップの結果について２進数ビットの優
先順位をシフトするステップと、前記シフトした結果を
戻して加算し、前記選択した２進数形式のイメージ・デ
ータ・ワードの前記直前のビットを前記２進数形式の係
数の全ビットによつて乗算する処理に対応した前記入力
を得るステップとを備えていることを特徴とする電子イ
メージ処理方法。
（１２）請求項１１の記載の電子イメージ処理方法にお
いて、前記ラッチするステップは、前記選択した２進数
形式のイメージ・データ・ワードを各係数によつて乗算
するために、前記２進数をシフトした結果を選択的にラ
ッチし、各前記２進数形式の出力を得るステップを備え
ていることを特徴とする電子イメージ処理方法。
（１３）請求項１２に記載の電子イメージ処理方法にお
いて、更に複数の異なる２進数形式の係数を記憶する前
記ステップは、異なるランダム・アクセス・メモリに前
記係数のうちの複数の異なる係数を記憶し、かつ前記選
択した２進数形式のイメージ・データ・ワードによつて
乗算するために、前記ランダム・アクセス・メモリのそ
れぞれを選択的にアドレス指定して、記憶している複数
の係数から選択した一係数を抽出するステップを備えて
いることを特徴とする方法。
（１４）請求項１３に記載の方法において、更に複数の
２進数形式の出力から選択した出力を選択的にアドレス
指定してラッチをエネーブルさせるステップを備え、前
記選択した出力は前記選択した２進数形式のイメージ・
データ・ワードを各係数によつて乗算したものを表わし
ていることを特徴とする方法。
（１５）請求項１１に記載の方法において、更に前記選
択した２進数形式のイメージ・データ・ワードのうちの
次の各イメージ・データ・ワードをそれぞれの係数によ
つて乗算する処理を蓄積するステップを備えていること
を特徴とする方法。