JPH06208614A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH06208614A JPH06208614A JP5003251A JP325193A JPH06208614A JP H06208614 A JPH06208614 A JP H06208614A JP 5003251 A JP5003251 A JP 5003251A JP 325193 A JP325193 A JP 325193A JP H06208614 A JPH06208614 A JP H06208614A
- Authority
- JP
- Japan
- Prior art keywords
- image
- image memory
- signal
- pixel data
- storing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵのデータ処理能力に応じて一度の画像
メモリへのアクセスで複数の画素データを取り扱う。 【構成】 複数の画像メモリ１１、１２と、連続して送
られてくるデジタル信号を各画像メモリ１１、１２に順
次に格納する第１セレクタ１４と、複数の画像メモリ
１、１２に格納された信号を選択して出力する第２セレ
クタ１５を備える。又、連続して送られてくるデジタル
信号を第１と第２のラッチに一時記憶し、並列化させて
多ビット構成の画像メモリに格納し、画像メモリに並列
化して格納された信号を選択して出力するセレクタを設
けてもよい。
メモリへのアクセスで複数の画素データを取り扱う。 【構成】 複数の画像メモリ１１、１２と、連続して送
られてくるデジタル信号を各画像メモリ１１、１２に順
次に格納する第１セレクタ１４と、複数の画像メモリ
１、１２に格納された信号を選択して出力する第２セレ
クタ１５を備える。又、連続して送られてくるデジタル
信号を第１と第２のラッチに一時記憶し、並列化させて
多ビット構成の画像メモリに格納し、画像メモリに並列
化して格納された信号を選択して出力するセレクタを設
けてもよい。
Description
【０００１】
【産業上の利用分野】本発明は、撮像した画像の信号を
画像メモリに取り込んで処理する画像処理装置に関する
ものである。
画像メモリに取り込んで処理する画像処理装置に関する
ものである。
【０００２】
【従来の技術】近年、演算処理速度の高速化に伴って画
像処理装置の処理速度も高速化してきているが、画像処
理も年々複雑化しており、各種の処理に対応した高速な
画像処理装置が必要となっている。
像処理装置の処理速度も高速化してきているが、画像処
理も年々複雑化しており、各種の処理に対応した高速な
画像処理装置が必要となっている。
【０００３】従来の画像処理装置について、図５を参照
しながら説明する。図５において、ビデオカメラ８で撮
像されたアナログ信号はＡ／Ｄ変換器６によりデジタル
信号に変換され、画像メモリ部３に入力される。ビデオ
カメラ１からはある周期で連続して信号が送られ、入力
バッファ４を介して画像メモリ１に順次に格納される。
画像メモリ１に格納されたデジタル信号は、出力バッフ
ァ５を介してＤ／Ａ変換器７で再びアナログ信号に変換
されてモニター９に出力される。
しながら説明する。図５において、ビデオカメラ８で撮
像されたアナログ信号はＡ／Ｄ変換器６によりデジタル
信号に変換され、画像メモリ部３に入力される。ビデオ
カメラ１からはある周期で連続して信号が送られ、入力
バッファ４を介して画像メモリ１に順次に格納される。
画像メモリ１に格納されたデジタル信号は、出力バッフ
ァ５を介してＤ／Ａ変換器７で再びアナログ信号に変換
されてモニター９に出力される。
【０００４】また画像メモリ１に格納されたデータは、
ＣＰＵデータバッファ１０ａを介してＣＰＵ１０で種々
の処理が施されたり、処理の結果を画像メモリ１に格納
したりする。以上の画像メモリ１に対するデジタル信号
の格納・取出動作は制御回路２にて制御される。
ＣＰＵデータバッファ１０ａを介してＣＰＵ１０で種々
の処理が施されたり、処理の結果を画像メモリ１に格納
したりする。以上の画像メモリ１に対するデジタル信号
の格納・取出動作は制御回路２にて制御される。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
な構成の画像処理装置ではＣＰＵ１０のデータ処理能力
が１６ビット、３２ビットといくら向上しても、画像メ
モリ１への一度のアクセスでは１画素のデータしか取り
扱うことができない。そのため、画像処理を行う場合に
画像メモリ１へのアクセス回数は数万回になることもあ
り、画像処理を高速で行う場合にそのアクセス時間が影
響して高速処理ができないことがあるという問題があっ
た。
な構成の画像処理装置ではＣＰＵ１０のデータ処理能力
が１６ビット、３２ビットといくら向上しても、画像メ
モリ１への一度のアクセスでは１画素のデータしか取り
扱うことができない。そのため、画像処理を行う場合に
画像メモリ１へのアクセス回数は数万回になることもあ
り、画像処理を高速で行う場合にそのアクセス時間が影
響して高速処理ができないことがあるという問題があっ
た。
【０００６】本発明は上記従来の問題点に鑑み、ＣＰＵ
のデータ処理能力に応じて一度の画像メモリへのアクセ
スで複数の画素データを取り扱うことができる画像処理
装置を提供することを目的とする。
のデータ処理能力に応じて一度の画像メモリへのアクセ
スで複数の画素データを取り扱うことができる画像処理
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の画像処理装置
は、画像を撮像し、デジタル信号に変換した信号を格納
しておく画像メモリと、画像メモリをコントロールする
制御回路を備えた画像処理装置において、連続して送ら
れてくるデジタル信号を複数の画像メモリに順次に格納
し、複数の画像メモリに格納された信号を選択して出力
する手段を設けたことを特徴とする。
は、画像を撮像し、デジタル信号に変換した信号を格納
しておく画像メモリと、画像メモリをコントロールする
制御回路を備えた画像処理装置において、連続して送ら
れてくるデジタル信号を複数の画像メモリに順次に格納
し、複数の画像メモリに格納された信号を選択して出力
する手段を設けたことを特徴とする。
【０００８】又、連続して送られてくるデジタル信号を
一時記憶し、並列化させて画像メモリに格納し、画像メ
モリに並列化して格納された信号を選択して出力する手
段を設けたことを特徴とする。
一時記憶し、並列化させて画像メモリに格納し、画像メ
モリに並列化して格納された信号を選択して出力する手
段を設けたことを特徴とする。
【０００９】
【作用】本発明の上記構成によれば、複数の画像メモリ
を用い、あるいは多ビット構成の画像メモリを用いるこ
とにより、これら画像メモリに対して連続して送られて
くるデジタル信号から成る画素データを順次並列して格
納し、また並列して格納された信号を選択して出力する
ことによって、画像メモリに対する一度のアクセスによ
って複数の画素データを取り扱うことができ、ＣＰＵが
画像メモリにアクセスする回数を減らすことができて画
像処理時間の短縮を図ることができる。
を用い、あるいは多ビット構成の画像メモリを用いるこ
とにより、これら画像メモリに対して連続して送られて
くるデジタル信号から成る画素データを順次並列して格
納し、また並列して格納された信号を選択して出力する
ことによって、画像メモリに対する一度のアクセスによ
って複数の画素データを取り扱うことができ、ＣＰＵが
画像メモリにアクセスする回数を減らすことができて画
像処理時間の短縮を図ることができる。
【００１０】
【実施例】以下、本発明の第１実施例の画像処理装置に
ついて図１、図２を参照しながら説明する。
ついて図１、図２を参照しながら説明する。
【００１１】図１は、本実施例の画像処理装置の要部で
ある画像メモリ部３の構成を示す。
ある画像メモリ部３の構成を示す。
【００１２】本実施例の画像メモリ部３は、第１画像メ
モリ１１と第２画像メモリ１２、それらの制御回路１
３、及び第１セレクタ１４と第２セレクタ１５が設けら
れている。制御回路１３における信号ＡＤは画像メモリ
に与えるアドレス信号で、第１画像メモリ１１と第２画
像メモリ１２のアドレスは同じである。信号Ｒ／Ｗ１、
Ｒ／Ｗ２はそれぞれ対応する画像メモリ１１、１２への
読み出し書き込み信号で、共に書き込みに対してＬｏｗ
アクティブである。信号Ｓ１は第１セレクタ１４の切換
信号で、ビデオカメラ（図示せず）から入力バッファ４
を介して入力されたデジタル信号から成る画素データを
何れの画像メモリに与えるのかを選択する。
モリ１１と第２画像メモリ１２、それらの制御回路１
３、及び第１セレクタ１４と第２セレクタ１５が設けら
れている。制御回路１３における信号ＡＤは画像メモリ
に与えるアドレス信号で、第１画像メモリ１１と第２画
像メモリ１２のアドレスは同じである。信号Ｒ／Ｗ１、
Ｒ／Ｗ２はそれぞれ対応する画像メモリ１１、１２への
読み出し書き込み信号で、共に書き込みに対してＬｏｗ
アクティブである。信号Ｓ１は第１セレクタ１４の切換
信号で、ビデオカメラ（図示せず）から入力バッファ４
を介して入力されたデジタル信号から成る画素データを
何れの画像メモリに与えるのかを選択する。
【００１３】信号Ｓ２は第２セレクタ１５の切換信号
で、何れの画像メモリの画素データをモニター（図示せ
ず）に出力するかを選択する。
で、何れの画像メモリの画素データをモニター（図示せ
ず）に出力するかを選択する。
【００１４】次に、データの流れを図２のタイミングチ
ャートを参照して説明する。画像データ入力時、画素デ
ータがビデオカメラからある周期Ｔで連続して送られて
くる。信号Ｓ１はこの周期Ｔで切り換わるものとする。
信号Ｓ１がＨのとき、画素データＤ０は第１画像メモリ
１１に送られる。そこで画素データＤ０とアドレスＡ０
が確定したときに、信号Ｒ／Ｗ１をＬにすることで、画
素データＤ０が第１画像メモリ１１に格納される。次
に、信号Ｓ１がＬになったとき、画素データＤ１は第２
画像メモリ１２に送られる。このときアドレスは変えな
いでＡ０のまま保持し、画素データＤ１が確定したした
ときに信号Ｒ／Ｗ２をＬにすることで、画素データＤ１
が第２画像メモリ１２に格納される。次に、アドレスＡ
１を与え、同様にして第１画像メモリ１１、第２画像メ
モリ１２の順で画素データを格納する。これを繰り返す
ことで画像データ入力が行われる。
ャートを参照して説明する。画像データ入力時、画素デ
ータがビデオカメラからある周期Ｔで連続して送られて
くる。信号Ｓ１はこの周期Ｔで切り換わるものとする。
信号Ｓ１がＨのとき、画素データＤ０は第１画像メモリ
１１に送られる。そこで画素データＤ０とアドレスＡ０
が確定したときに、信号Ｒ／Ｗ１をＬにすることで、画
素データＤ０が第１画像メモリ１１に格納される。次
に、信号Ｓ１がＬになったとき、画素データＤ１は第２
画像メモリ１２に送られる。このときアドレスは変えな
いでＡ０のまま保持し、画素データＤ１が確定したした
ときに信号Ｒ／Ｗ２をＬにすることで、画素データＤ１
が第２画像メモリ１２に格納される。次に、アドレスＡ
１を与え、同様にして第１画像メモリ１１、第２画像メ
モリ１２の順で画素データを格納する。これを繰り返す
ことで画像データ入力が行われる。
【００１５】画像データ出力は、上記のようにして画素
データを格納した後に、アドレスを与えることで行え
る。このとき、信号Ｒ／Ｗ１及びＲ／Ｗ２はＨでなけれ
ばならない。例えば、Ｒ／Ｗ１、Ｒ／Ｗ２が共にＨで、
アドレスＡ０を与えると、第１画像メモリ１１、第２画
像メモリ１２はそれぞれ画素データＤ０、Ｄ１を出力す
る。そこで、第１画像メモリ１１及び第２画像メモリ１
２のデータバスをＣＰＵ（図示せず）のデータバスに並
列に接続しておけば、ＣＰＵは一度に２つの画像データ
を読むことができる。
データを格納した後に、アドレスを与えることで行え
る。このとき、信号Ｒ／Ｗ１及びＲ／Ｗ２はＨでなけれ
ばならない。例えば、Ｒ／Ｗ１、Ｒ／Ｗ２が共にＨで、
アドレスＡ０を与えると、第１画像メモリ１１、第２画
像メモリ１２はそれぞれ画素データＤ０、Ｄ１を出力す
る。そこで、第１画像メモリ１１及び第２画像メモリ１
２のデータバスをＣＰＵ（図示せず）のデータバスに並
列に接続しておけば、ＣＰＵは一度に２つの画像データ
を読むことができる。
【００１６】また、モニター（図示せず）への出力時は
信号Ｓ２にて第２セレクタ１５を切換えることで第１画
像メモリ１１と第２画像メモリ１２の出力が順次選択し
て出力される。即ち、信号Ｓ２をＨにすることで画素デ
ータＤ０が、Ｌにすることで画像データＤ１がモニター
へ出力される。
信号Ｓ２にて第２セレクタ１５を切換えることで第１画
像メモリ１１と第２画像メモリ１２の出力が順次選択し
て出力される。即ち、信号Ｓ２をＨにすることで画素デ
ータＤ０が、Ｌにすることで画像データＤ１がモニター
へ出力される。
【００１７】次に、図３、図４を参照して本発明の第２
実施例について説明する。この実施例の画像メモリ部３
は、多ビット構成の画像メモリ２１、その制御回路２
２、第１と第２のラッチ２３、２４、及びセレクタ２５
が設けられている。制御回路２２の信号ＡＤ、信号Ｒ／
Ｗ、及びＳは、上記実施例の信号ＡＤ、信号Ｒ／Ｗ１及
び信号Ｓ２にそれぞれ相当する。信号Ｌ１、Ｌ２は、そ
れぞれ第１ラッチ２３、第２ラッチ２４に画素データを
記憶させるための信号である。なお、多ビット構成の画
像メモリ２１のデータＩ／Ｏには第１ラッチ２３及び第
２ラッチ２４の出力が並列に接続されている。
実施例について説明する。この実施例の画像メモリ部３
は、多ビット構成の画像メモリ２１、その制御回路２
２、第１と第２のラッチ２３、２４、及びセレクタ２５
が設けられている。制御回路２２の信号ＡＤ、信号Ｒ／
Ｗ、及びＳは、上記実施例の信号ＡＤ、信号Ｒ／Ｗ１及
び信号Ｓ２にそれぞれ相当する。信号Ｌ１、Ｌ２は、そ
れぞれ第１ラッチ２３、第２ラッチ２４に画素データを
記憶させるための信号である。なお、多ビット構成の画
像メモリ２１のデータＩ／Ｏには第１ラッチ２３及び第
２ラッチ２４の出力が並列に接続されている。
【００１８】次に、データの流れを図４のタイミングチ
ャートを参照して説明する。画像データ入力時、上記実
施例と同様の画素データが入力されるとする。まず、信
号Ｌ１の立ち上がりエッジで画素データＤ０を第１ラッ
チ２３に一時記憶する。このとき、画素データＤ０は第
１ラッチ２３の出力に現れている。次に信号Ｌ２の立ち
上がりエッジで、画素データＤ１を第２ラッチ２４に一
時記憶する。そこで、予め画像メモリ２１にアドレスＡ
０を与えておいて、画素データＤ０、Ｄ１が各々のラッ
チ２３、２４の出力に同時に現れている時に信号Ｒ／Ｗ
をＬにすることで画素データＤ０、Ｄ１がパラレルデー
タとして画像メモリ２１に格納される。
ャートを参照して説明する。画像データ入力時、上記実
施例と同様の画素データが入力されるとする。まず、信
号Ｌ１の立ち上がりエッジで画素データＤ０を第１ラッ
チ２３に一時記憶する。このとき、画素データＤ０は第
１ラッチ２３の出力に現れている。次に信号Ｌ２の立ち
上がりエッジで、画素データＤ１を第２ラッチ２４に一
時記憶する。そこで、予め画像メモリ２１にアドレスＡ
０を与えておいて、画素データＤ０、Ｄ１が各々のラッ
チ２３、２４の出力に同時に現れている時に信号Ｒ／Ｗ
をＬにすることで画素データＤ０、Ｄ１がパラレルデー
タとして画像メモリ２１に格納される。
【００１９】そして、ＣＰＵは２つの画素データを一度
に読むことが可能となる。また、モニターへの出力も、
上記実施例と同じである。
に読むことが可能となる。また、モニターへの出力も、
上記実施例と同じである。
【００２０】以上の実施例ではＣＰＵが２つの画素デー
タに同時にアクセスする方法を例示したが、画素データ
のビット数及びＣＰＵのデータ処理能力に応じて３つ以
上の画素データに同時にアクセスするようにすることも
できる。
タに同時にアクセスする方法を例示したが、画素データ
のビット数及びＣＰＵのデータ処理能力に応じて３つ以
上の画素データに同時にアクセスするようにすることも
できる。
【００２１】
【発明の効果】本発明の画像処理装置によれば、従来Ｃ
ＰＵから画像メモリへのアクセスでは一度に１つの画素
データしか取り扱うことができなかったのに対して、複
数の画像メモリを並列して用いることにより、又は多ビ
ット構成の画像メモリを用いることにより、一度に複数
の画素データを同時に取り扱うことができ、画像処理時
間の短縮化を図ることができる。
ＰＵから画像メモリへのアクセスでは一度に１つの画素
データしか取り扱うことができなかったのに対して、複
数の画像メモリを並列して用いることにより、又は多ビ
ット構成の画像メモリを用いることにより、一度に複数
の画素データを同時に取り扱うことができ、画像処理時
間の短縮化を図ることができる。
【図１】本発明の画像処理装置の第１実施例における画
像メモリ部の構成図である。
像メモリ部の構成図である。
【図２】同実施例のデータの流れのタイミングチャート
である。
である。
【図３】本発明の画像処理装置の第２実施例における画
像メモリ部の構成図である。
像メモリ部の構成図である。
【図４】同実施例のデータの流れのタイミングチャート
である。
である。
【図５】従来例の画像処理装置の構成図である。
１１ 第１画像メモリ １２ 第２画像メモリ １３ 制御回路 １４ 第１セレクタ １５ 第２セレクタ ２１ 画像メモリ ２２ 制御回路 ２３ 第１ラッチ ２４ 第２ラッチ ２５ セレクタ
Claims (2)
- 【請求項１】 画像を撮像し、デジタル信号に変換した
信号を格納しておく画像メモリと、画像メモリをコント
ロールする制御回路を備えた画像処理装置において、連
続して送られてくるデジタル信号を複数の画像メモリに
順次に格納し、複数の画像メモリに格納された信号を選
択して出力する手段を設けたことを特徴とする画像処理
装置。 - 【請求項２】 画像を撮像し、デジタル信号に変換した
信号を格納しておく画像メモリと、画像メモリをコント
ロールする制御回路を備えた画像処理装置において、連
続して送られてくるデジタル信号を一時記憶し、並列化
させて画像メモリに格納し、画像メモリに並列化して格
納された信号を選択して出力する手段を設けたことを特
徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003251A JPH06208614A (ja) | 1993-01-12 | 1993-01-12 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003251A JPH06208614A (ja) | 1993-01-12 | 1993-01-12 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208614A true JPH06208614A (ja) | 1994-07-26 |
Family
ID=11552253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003251A Pending JPH06208614A (ja) | 1993-01-12 | 1993-01-12 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813230B1 (en) | 1999-11-03 | 2004-11-02 | Samsung Electronics Co., Ltd. | Physical identification data addressing method using wobble signal, wobble address encoding circuit, method and circuit for detecting wobble address, and recording medium therefor |
| US9491346B2 (en) | 1996-06-28 | 2016-11-08 | Metrovideo, Inc. | Image acquisition system |
-
1993
- 1993-01-12 JP JP5003251A patent/JPH06208614A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9491346B2 (en) | 1996-06-28 | 2016-11-08 | Metrovideo, Inc. | Image acquisition system |
| US6813230B1 (en) | 1999-11-03 | 2004-11-02 | Samsung Electronics Co., Ltd. | Physical identification data addressing method using wobble signal, wobble address encoding circuit, method and circuit for detecting wobble address, and recording medium therefor |
| US7224651B2 (en) | 1999-11-03 | 2007-05-29 | Samsung Electronics Co., Ltd. | Physical identification data addressing method using wobble signal, wobble address encoding circuit, method and circuit for detecting wobble address, and recording medium thereof |
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