JP3295077B2 - ビデオプロセッサシステム - Google Patents

ビデオプロセッサシステム

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JP3295077B2 JP00297089A JP297089A JP3295077B2 JP 3295077 B2 JP3295077 B2 JP 3295077B2 JP 00297089 A JP00297089 A JP 00297089A JP 297089 A JP297089 A JP 297089A JP 3295077 B2 JP3295077 B2 JP 3295077B2
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    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、実時間軸上のビデオ信号サンプルを処理す
るビデオプロセッサシステムに関し、更にこのようなビ
デオプロセッサシステムが設けられたビデオ信号用のイ
メージングシステムやイメージ記憶システムにも関する
ものである。
供給されるビデオ信号は成分信号（R,G,B或いはY,U,
V）、或いはPALまたはNTSC標準方式で規定されているよ
うな合成信号、或いは例えばVCR装置またはビデオディ
スクから生ぜしめられるような非標準化信号を以って形
成しうる。その処理結果は例えばCRTまたはLCDのような
イメージングユニットを駆動するのに或いは磁気テープ
に記憶するのに適したものとする必要がある。ビデオプ
ロセッサシステムでは、ビデオ信号サンプルに種々の処
理を行う必要がある。これらの処理は例えば、濾波や、
相関や、ビデオライン内とフィールド内のビデオライン
間或いはフレーム内のフィールド間との双方での情報の
再配置に関するものとすることができる。
（発明が解決しようとする課題） 本発明の目的は、ビデオ信号に関し行うべき所望処理
に容易に適合でき、融通性のあるようにした前述の種類
のビデオプロセッサシステム用のアーキテクチャを提供
せんとするにある。ビデオ信号は実時間軸で処理する必
要がある為、上述した処理はしばしば並列に行う必要が
ある。
（課題を解決するための手段） 本発明は、実時間上でビデオ信号サンプルを処理する
ビデオプロセッサシステムであって、前記ビデオ信号サ
ンプルからイメージングユニットの駆動に適した信号を
取出す少なくとも一つのビデオプロセッサユニットを具
え、 当該ビデオプロセッサユニットは、複数のプロセッサ
モジュールを具え、 当該プロセッサモジュールは、時間的に並列動作する
複数のプロセッサ素子とクロスバスイッチとを具えるビ
デオプロセッサシステムにおいて、 前記プロセッサ素子は少なくとも一つの算術及び／ま
たは論理プロセッサ素子と少なくとも一つのメモリプロ
セッサ素子とからなり、 前記プロセッサモジュールの前記クロスバスイッチ
は、当該プロセッサモジュールの前記プロセッサ素子そ
れぞれの出力に専ら接続される複数のチャネルからなる
第１データパスと、当該プロセッサモジュールへの複数
の入力チャネルからなる第２データパスとを有し、 各プロセッサモジュールの全プロセッサ素子は第１及
び第２データパスの何れにも選択的に接続可能な入力と
時間的に順次の書き込み及び読み出し可能なサイロレジ
スタとを有し、 前記クロスバスイッチは２つの相互接続されたプロセ
ッサモジュール間のインタフェースのためのバッファを
持つ出力ゲートプロセッサ素子又は入力ゲートプロセッ
サ素子の何れかを具備し、 各プロセッサ素子はマルチ命令プログラムサイクルを
収容する制御素子を持ち、 さらに前記ビデオプロセッサユニットを制御するクロ
ック装置を具え、当該クロック装置の周波数がビデオ信
号サンプルを得る周波数と一定の関係を有することを特
徴とする。
ビデオプロセッサユニットで生ぜしめられる信号はイ
メージングユニットを駆動するのに適しているという事
実は、この場合これら信号によりイメージングユニット
を直接駆動することができしかもイメージングユニット
を駆動する前にこれら信号に最初に他の処理を行うよう
にすることもでき、或いは後にイメージング信号を駆動
しうるようにするためにこれら信号を最初に磁気テープ
または他の蓄積媒体に記録しておくこともできるという
ことを意味する。
本発明によるビデオプロセッサシステムは３つのレベ
ル、すなわちビデオプロセッサユニットのレベルと、プ
ロセッサモジュールのレベルと、プロセッサ素子のレベ
ルとでアーキテクチャの階層構造を有している。従っ
て、多数の処理を同時に実行でき、ビデオプロセッサシ
ステムにおけるすべてのレベルでサンプリング周波数と
クロック周波数とを一定の関係にすることにより追加の
バッファリングを導入することなく実時間軸上のデータ
処理を可能にしたモジューラ汎用構造が可能となる。複
数個のビデオプロセッサユニットが存在する場合には、
これらを直列、並列および／または帰還形態で接続しう
る。各ビデオプロセッサユニットには数個の、好ましく
は３個のプロセッサモジュールを設けることができ、各
ビデオプロセッサユニットは個別の集積回路として構成
するのが好ましい。各プロセッサモジュールは数個の、
例えば３個の算術および／または論理プロセッサ素子
と、数個の、例えば２個のメモリプロセッサ素子とを有
することができ、更にプロセッサモジュールの入力側あ
るいは出力側にゲートプロセッサ素子を存在させること
ができる。更に各プロセッサモジュールには、例えばプ
ロセッサ素子の入力回路を以って構成しうるクロスバス
イッチを設ける。
1986年６月に東京で開催されたコンピュータアーキテ
クチャに関する第13回シンプジウムで用いられたM.Anna
ratone氏等の論文“ワープ・アーキテクチャ・アンド・
インプリメンテーション（Warp Architecture and Impl
ementation）”には、一例のプロセッサユニットが存在
し、各プロセッサユニットに少なくとも１つの算術（お
よび）論理プロセッサ素子と少なくとも１つのメモリプ
ロセッサ素子とが設けられ、このクロスバスイッチには
プロセッサユニットに対する入力信号とそれぞれのプロ
セッサユニットに属するプロセッサ素子からの出力信号
とをバッファ回路を経て供給でき、このクロスバスイッ
チから前記のプロセッサユニットに属するプロセッサ素
子に対する入力信号と前記のプロセッサユニットからの
出力信号とを得ることができるようにした“シストリッ
ク・アレイ・コンピュータ（Warp）”が開示されてい
る。この論文におけるこの並列コンピュータシステムで
処理されるデータはI/O（入出力）ユニットを用いてバ
ッファに蓄積され、このバッファから処理に供される。
従ってこのシステムは実時間軸で機能しない。更にこの
システムは特にビデオ信号を処理するのには特定のビデ
オラインメモリ手段およびフィールドメモリ手段を存在
させることのみならず、階層構造におけるすべてのレベ
ルでのクロック信号とビデオ信号をサンプリングするの
に必要とするクロック信号とを前述した一定関係にする
ことも考慮する必要がある。更に本発明によるビデオプ
ロセッサシステムのアーキテクチャは一例のプロセッサ
システムに基づくものではなく、ビデオプロセッサユニ
ットは直列、並列および／または帰還形態に接続でき、
これによりシステムの融通性を高めるものである。
本発明の特定の実施例では、プロセッサ素子における
メモリ手段の記憶容量を少なくとも１ビデオラインに関
連するデータを記憶するのに充分な値として例えば順次
のビデオライン間の補正動作をビデオプロセッサシステ
ムで行いうるようにし、更に１つ以上のビデオプロセッ
サユニットと通信する１つ以上の別々のフィールドメモ
リを存在させる。各プロセッサ素子は、それぞれのプロ
セッサ素子に対するプログラムメモリが収容されている
独自の制御素子を有する。このメモリ内にはブランチ・
フリー命令のサイクル、例えば最大16個の命令を記憶さ
せ、これら命令を用いてそれぞれのプロセッサ素子で処
理を実行しうる。クロスバスイッチはプロセッサモジュ
ールに属するプログラムメモリから制御される。プログ
ラムメモリがRAMメモリを以って構成されている場合に
は、このメモリに開始処理でロードする。これに必要な
開始バスを除いて、ビデオプロセッサユニットには他の
制御バスは存在しない。しかし開始バスに割当てを行う
リセット信号ラインは存在する。個々のプログラミング
の可能性のために、プロセッサ素子のプログラム長を互
いに異ならせることができ、これにより融通性を更に高
める。
クロスバスイッチの特性や種々のプロセッサ素子のプ
ログラミングの結果として矛盾が生じるおそれがある。
すなわち、例えば、１つのプロセッサ素子の１つのみの
入力端に対するつもりの情報が同時に２つのプロセッサ
素子の出力端に現れた場合、このような矛盾が生じたこ
とになる。このような矛盾に対する有効な解決策は米国
特許第4,521,874号明細書に開示されており、この場合
クロスバスイッチの各切換点にバッファレジスタが設け
られている。この解決策は比較的高価なものであり、大
きなチップ表面を必要とする、本発明の特定の実施例で
は、クロスバスイッチが有する出力端と同数のいわゆる
サイロレジスタを各プロセッサモジュールに設け、デー
タはこれらサイロレジスタに一定の順序で書込むも、そ
れぞれのプロセッサ素子のプログラムメモリにおけるプ
ログラムによって決定された順序で読出されるようにす
る。これによる本発明の解決策は、融通性がわずかに失
われるも前記の米国特許明細書の解決策よりも廉価とな
る。
各プログラムメモリでは、一定サイクルの命令が常に
生ぜしめれる。このサイクルを繰返す周波数はビデオ信
号流の周波数に対し一定の関係とする。すべてのプログ
ラムメモリのそれぞれのサイクルの第１命令を同時に発
生せしめるのはリセット信号により達成しうる。十分な
個数のビデオプロセッサユニットが存在する場合である
こと勿論であるが、周期的なプログラムは所望の処理を
実時間軸上の各ビデオ信号流に対し達成しうるようにす
る、更に、ビデオプロセッサユニット間の通信が比較的
簡単となる。その理由は、同期制御をプログラミング中
に予め決定しうる為である。異なるプロセッサモジュー
ル或いは異なるビデオプロセッサユニットにおいてでは
あるが、すべてのプロセッサ素子間の通信は前記の周期
的なプログラムによる制御の下で進行する。
上述したアーキテクチャはプログラミングを比較的簡
単にし、互いに接続されたプロセッサ素子を有効に利用
しうる。
本発明は更に、フレーム順次でライン順次のイメージ
情報をイメージ源装置から受ける手段と、本発明による
ビデオプロセッサシステムと、イメージ表示を行う手段
とを具えるイメージングシステムにも関するものであ
る。イメージ源装置はこの場合ビデオ信号受信機、ビデ
オレコーダ或いはビデオディスクを以って構成しうる。
本発明は更に、フレーム順次でライン順次のイメージ情
報をイメージ源装置から受ける手段と、本発明によるビ
デオプロセッサシステムと、イメージ蓄積を行う手段と
が設けられたイメージ蓄積システムにも関するものであ
る。この場合原理的には上述したイメージングシステム
と同じイメージ源装置を用いることができる。
また本発明は上述したビデオプロセッサユニットを設
けた集積回路にも関するものてある。
（実施例） 以下図面につき本発明を説明する。
第１図は本発明によるビデオプロセッサシステムの一
例を示す。ビデオカメラ、ビデオカセットレコーダ、ビ
デオディスクプレーヤにより既知のようにして或いはそ
の他の方法で形成されたアナログビデオ信号は入力端２
に現れる。これらのビデオ信号はクロック信号により決
定されるサンプリング周波数でアナログ−デジタル変換
器４によりデジタルビデオ信号サンプルの列に変換さ
れ、これらのビデオ信号サンプルは次にデマルチプレク
サ６により、予め決定された配分に応じて２つの出力端
に応じて２つの出力端に配分される。従って、完全な流
れのビデオ信号サンプルが供給される場合よりも各副流
のビデオ信号サンプル（各出力端に生じるビデオ信号サ
ンプル）を低い周波数で処理でき、従ってこのようにし
ない場合に過度に高いサンプリング周波数の為に処理で
きないような信号を処理しうるようになる。デマルチプ
レクサ６の上側の出力端には最初の処理を実行するビデ
オプロセッサユニット８が接続されている。この処理の
結果は２つの出力端を経てビデオプロセッサユニット10
に供給されるとともに、これら２つの出力端のうちの一
方を経てビデオプロセッサユニット12にも供給される。
またビデオプロセッサユニット12から生じる結果はビデ
オプロセッサユニット10で処理される。ビデオプロセッ
サユニット10の出力端はビデオプロセッサユニット14に
接続されている。このビデオプロセッサユニット14は、
この場合フィールドメモリ16、例えばCCDメモリと双方
向通信される。更にこのビデオプロセッサユニット14の
２つの出力端に処理結果が現れる。下側の出力端から生
じる結果はビデオプロセッサユニット８に帰還され、従
って再帰的処理が可能となる。ビデオプロセッサユニッ
ト14の上側の出力端はビデオプロセッサユニット18に接
続されている。デマルチプレクサ６の下側の出力端はビ
デオプロセッサユニット20に接続されており、このビデ
オプロセッサユニット20はフィールドメモリ22と双方向
通信される。ビデオプロセッサユニット18および20は互
いに双方向に接続されている。このようにして入力信号
の２部分を互いに異なるように処理でき、ビデオプロセ
ッサユニット18および20の双方向的相互接続により再相
関づけが可能となる。ビデオプロセッサユニット18およ
び20の出力端にはそれぞれデジタル−アナログ変換器24
および26が接続されている。これら変換器24および26の
出力信号は例えば陰極線管（図示せず）を駆動するのに
用いることができる。２つの他のサブシステム28および
30は一般的な制御を行う。サブシステム28はクロック装
置を構成し、このクロック装置は、アナログ−デジタル
変換器４、デマルチプレクサ６、ビデオプロセッサユニ
ット8,10,12,14,18,20、フィールドメモリ16,22および
デジタル−アナログ変換器24,26をこれらのすべての動
作が互いに固定の時間関係で行われるように制御するク
ロック信号を発生する。このサブシステム28の基本クロ
ック周波数、従ってこの周波数から取出されるビデオプ
ロセッサシステム制御用のクロック信号（供給されるビ
デオ信号をサンプリングするためのクロック信号を含
む）はこの場合、ビデオラインが生じる周波数、従って
個々のフィールドが生じる周波数と一定の周波数関係に
ある。サブシステム30はシステム制御装置を構成し、例
えばフィルタ係数を調整するための個々のビデオプロセ
ッサユニットにおける再プログラミング処理を実行しう
る。サブシステム28および30は双方向的に互いに接続さ
れている。サブシステム30は同時に、例えば上述した再
プログラミングを開始するためにシステムの外部から供
給される信号を受ける機能（図示せず）も有している。
図面を簡単とするためにサブシステム28および30の他の
接続は描いていない。
第２図は１つのビデオプロセッサユニットの構造の一
例を示す。このようなビデオプロセッサユニットはCMOS
技術で１つの集積回路（チップ）として実現され、破線
で囲んで示すプロセッサモジュールは27MHzクロック信
号により制御される。このビデオプロセッサユニット内
には３つのプロセッサモジュール32,34および36があ
り、これらモジュールは互いに双方向的に直接接続され
ている。これらモジュールの個数を一層多くすることも
有利であるが、必ずしもこのようにすることができな
い。その理由は、プロセッサモジュールの個数が増大す
ると、相互接続ラインの数が急激に増大し、これに応じ
てチップ表面積を大きくする必要がある為である。図示
の例では、各プロセッサモジュールは５つの入力チャネ
ルと５つの出力チャネルとを有し、各チャネルは12ビッ
トである。これらのチャネルのうち１つの入力チャネル
および１つの出力チャネルは存在する可能性のある他の
ビデオプロセッサユニット或いは他の種類のユニットと
接続を行うためのものである。第２図に示すチップは更
に、デマルチプレクサ38,40および42とマルチプレクサ4
4,46および48とをそれぞれ有する３つのデータゲートを
具えており、チップ開始制御回路50およびクロック回路
52も存在する。前述したように、プロセッサモジュール
は27MHzの周波数で動作し、ビデオ信号のサンプリング
周波数に対し一定の関係にあるこの周波数はチップに供
給される54MHzクロック信号から取出される。この場
合、このクロック信号はデータゲートにおけるマルチプ
レクサおよびデマルチプレクサを制御するのに用いら
れ、特にプロセッサモジュールにより与えられる12ビッ
ト/27MHzデータを６ビット/54MHzデータに変換し且つこ
れとは逆に６ビット/54MHzデータを、プロセッサモジュ
ールに供給すべき12ビット/27MHzデータに変換するのに
用いられる。この場合、存在する可能性のある他のビデ
オプロセッサユニットや他の種類のユニットに対する接
点は６ビット/54MHzチャネルを介してアクセスされる。
この接点の形成は任意であること明らかであるが、この
接点を形成することによりチップに対する外部接続の数
が厳格に制限されるという利点が得られる。27MHzクロ
ック信号はクロック回路52中で２分周回路を用いて54MH
zクロック信号から取出され、この27MHzクロック信号の
位相は、チップ上のすべてのプロセッサモジュールのみ
にだけではなくクロック回路52にも供給されるリセット
信号Ｒにより制御される。チップ開始制御回路50はクロ
ックおよび直列データ入力端と、各プロセッサユニット
に接続されたクロックおよび直列データ出力端とを有し
ている。この回路50を経てプロセッサモジュールに供給
される前記のクロックおよび直列データはICで示してあ
る。このチップ開始制御回路50には更に、８ビット直列
チップアドレスCAとチップアドレス有効信号Ｖとが蛇行
（serpentine）形態で与えられる。開始データのアドレ
シングは後に説明するように処理される。チップ上には
電力接続ラインと、１本のリセット信号接続ラインと、
２本のIC接続ラインと、開始データに対してチップをア
ドレスするための３本の接続ラインとが存在し、従って
チップは電力接続ライン以外に43本の接続ピンを有す
る。
プロセッサモジュールの説明 第３図は１つのプロセッサモジュールの構成を示す。
このプロセッサモジュールは算術論理演算を行うための
３つの同一の算術および論理演算プロセッサ素子（MIL
L）54,56および58と、メモリ機能を有する２つの同一の
メモリプロセッサ素子60および62と、１つの出力ゲート
プロセッサ素子64とを具えている。これらの素子は入力
回路66,68,70,72,74および76にそれぞれ接続されてい
る。これらの入力回路が相俟ってクロスバスイッチを構
成する。MILLプロセッサ素子54,56および58は算術論理
素子（ALE）78,80および82と、制御素子（CTRM）84,86
および88とをそれぞれ有している。メモリプロセッサ素
子60および62はメモリ素子（ME）90および92と制御素子
（CTRS）94および96とをそれぞれ有している。出力ゲー
トプロセッサ素子64は出力データバッファ98および制御
素子（CTRG）100を有している。プロセッサモジュール
入力信号は５本の12ビットチャネル102（第２データパ
ス）を経てクロスバスイッチに供給され、個々のプロセ
ッサモジュールに属するプロセッサ素子から生じる出力
信号が５本の12ビットチャネル104（第１データパス）
を経てクロスバスイッチに供給される。プロセッサモジ
ュールの出力信号はクロスバスイッチから５本の12ビッ
トチャネル106を経て得られる。更に、接続ライン108は
制御素子84,86,88,94,96および100に供給されるリセッ
ト信号Ｒに対するものであり、これらすべての制御素子
には２線式のクロックおよび直列データ（IC）接続ライ
ンも接続されている。更に、出力ゲートプロセッサ素子
64の代わりに同じ機能を有する入力ゲートプロセッサユ
ニット素子を用いることもできること明らかであり、こ
れらのいずれの場合でも種々のプロセッサモジュールが
互いに接続されている場合にはそれぞれ２つのプロセッ
サモジュール間にバッファが存在する。種々の入力回路
はそれぞれの制御素子から制御される。従って、それぞ
れのプロセッサ素子、プロセッサモジュールおよびビデ
オプロセッサユニットにまたがるデータ流の配分はこれ
ら制御素子によってのみ制御される。
第４図は破線の右側に算術論理素子（ALE）のブロッ
ク線図を、破線の左側に関連の制御素子（CTRM）を示し
ている。素子ALEはサイロ（silo）レジスタ112,114をそ
れぞれ有する２つの12ビット入力部を具え、これらサイ
ロレジスタの出力端は（例えば“バレルシフタ”より成
る）シフトユニット（SHA）116および（SHB）118にそれ
ぞれ接続されている。これらシフトユニットの出力端は
マルチプレクサ120および122をそれぞれ経て算術論理ユ
ニット（ALU）124の入力端ＰおよびＱにそれぞれ接続さ
れている。素子CTRMはプログラムメモリ126と、開始回
路128と、アドレスマルチプレクサ130と、プログラムア
ドレスカウンタ132と、ORゲート134とを有している。サ
イロレジスタ112および114は32ワードに対するメモリ機
能を有し、書込みは一定の順序で行われ、読出しはプロ
グラムメモリ126により決定された順序で行われる、書
込みアドレスはサイロレジスタに属する５ビットカウン
タにより生ぜしめられ、読出しアドレスはプログラムメ
モリ126により決定された相対読出しアドレス（RAD）を
書込みアドレスから減じることにより得られる。このよ
うにしてRADクロック期間に亘る遅延がサイロレジスタ
により実現される。RADは各クロックサイクル毎に変え
うる、正負符号に無関係な整数である。サイロレジスタ
112および114は同時に書込みおよび読出しを行いうる
が、同じアドレスでは同時に行えない為、０＜RAD≦31
とする。サイロレジスタから生じる12ビットデータワー
ドにはシフトユニット116および118内のプログラムユニ
ットによって決定されたソフト処理を行うことができ
る。例えば、右側への12回の論理シフト動作、左側への
12回の算術シフト動作が可能である。この目的のために
プログラムメモリにより６ビットのシフト制御信号を供
給しうる。シフトユニット116および118から生じる12ビ
ットのデータワードはマルチプレクサ120および122をそ
れぞれ経てユニット（ALU）124に供給され、このユニッ
ト124がALE出力信号を生じる。ユニット124はプログラ
ムメモリ126から特にＩ入力端を経て制御され、通常の
算術および論理演算を行う。マルチプレクサ120および1
22はデータワードをプログラムメモリからの定数と置き
換えることができる。この場合、この12ビット定数は例
えば、この定数に用いない場合RAD遅延に用いる５ビッ
トと、この定数に用いない場合にシフト制御信号として
用いる６ビットと、追加の１ビットとを以って形成しう
る。マルチプレクサ120および122はプログラムメモリか
らの１ビット制御信号により制御される。プログラムメ
モリは55ビットの16ワードに対する容量を有し、このプ
ログラムメモリにはアドレスマルチプレクサ130を経て
４ビットアドレスが供給される。プログラム長はプログ
ラムアドレスカウンタ132のリセット機能を用いること
により最大で16段階まで調整でき、この場合プログラム
メモリから取出されるリセット信号がORゲート134を経
て前記のカウンタ132に供給される。このプログラムア
ドレスカウンタ132は外部リセット信号Ｒによってもリ
セットせしめることができる。算術論理演算プロセッサ
素子にはチップ開始制御回路50を経て、各データ単位当
りプログラムメモリアドレスIAおよび開始データIDより
成る開始およびプログラミングデータを供給しうる。前
記のデータ単位はIC接続ラインの一本の線を経て直列に
供給され、クロック信号はデータ単位およびこれらデー
タ単位の個々のビットの開始および終了の双方を特定す
るために前記IC接続ラインの他の線を経て供給される。
開始回路128では、直列データ単位が並列形態に、特に
４ビットプログラムメモリアドレスIAと41ビット開始デ
ータIDとに変換される。これらのデータはプログラムメ
モリ126に供給される。この処理では、プログラムメモ
リアドレスがアドレスマルチプレクサ130を経てプログ
ラムメモリに供給される。開始回路128が１つのデータ
ユニットを受けると、マルチプレクサ130が動作せしめ
られ、前記の開始回路から生じるプログラムメモリアド
レスIAがこのマルチプレクサ130を通ってプログラムメ
モリ126に供給され、一方これと同時に書込み信号W/Rが
プログラムメモリに供給される為にデータIDをプログラ
ムメモリに書込むことができる。開始データIDのアドレ
シングは後に説明されるように処理する。プログラムメ
モリはクロスバスイッチに対する制御信号SCIを生じる
ということにも注意すべきである。
第５図はサイロレジスタの一実施例を詳細に示す。こ
のレジスタはサイロメモリ136と、アドレスカウンタ138
と、減算回路140とを有する。カウンタ138は、接続ライ
ン142を経てサイロレジスタに供給される12ビットワー
ドに対する順次の書込みアドレスを生じる。減算回路14
0でこの書込みアドレスから相対読出しアドレスRADを減
算したものが、接続ライン144を経てサイロメモリ136か
ら読出しすべき12ビットワードに対する読出しアドレス
を構成する。前記の相対読出しアドレスRADはサイロレ
ジスタにおけるデータワードの書込みおよび読出し間の
遅延時間をも決定する。
第６図は、破線の右側にメモリ素子MEを示し、破線の
左側に関連の制御素子CTRSを示す。素子MEはサイロレジ
スタ146および148をそれぞれ有する２つの12ビット入力
部ＡおよびＢを具えている。入力部Ａはアドレス入力部
を構成し、入力部Ｂはデータ入力部を構成する。アドレ
スサイロレジスタ146の出力は加算回路150に供給され、
この加算回路はいわゆるメモリページ付（memory pagin
ation）を可能にする。この加算はアドレスサイロレジ
スタ146の出力の下位９ビットと素子CTRSのプログラム
メモリ152からの９ビット定数とで実行される。これに
より得られた９ビットメモリアドレスはアドレスマルチ
プレクサ154を経てデータメモリ156に供給される。この
データメモリはデータサイロレジスタ148からデータマ
ルチプレクサ158を経てこのデータメモリに供給される5
12個の12ビットデータワードに対する容量を有してい
る。この容量は、１つのプロセッサモジュール当り２つ
のメモリプロセッサ素子、すなわち２つのデータメモリ
に対し、少なくとも１つのビデオラインの12ビットワー
ドを一緒にこれら２つのデータメモリに記憶しうるのに
充分となるように選択する。この目的のためには、ビデ
オ信号サンプリング周波数をプロセッサモジュールの27
MHzクロック周波数の半分に等しくする必要がある。更
にデータメモリ156は“探索テーブル”の機能を満足す
るようにする。この目的のために、このデータメモリに
開始バスを経てデータを入れるようにしうる。データメ
モリ156の出力端はメモリプロセッサ素子の出力端をも
構成する。サイロレジスタ146および148は第４および５
図につき前述したサイロレジスタ112および114と同様に
構成し同様に機能するようにする。素子CTRSは原理的に
第４図における素子CTRMと同様に構成することもでき
る。素子CTRSは前述したプログラムメモリ152以外に開
始回路160と、アドレスマルチプレクサ162と、プログラ
ムアドレスカウンタ164と、ORゲート166とを有してい
る。これらの素子（スイッチ）162,164および166は第４
図におけるアドレスマルチプレクサ130、プログラムア
ドレスカウンタ132およびORゲート134とそれぞれ同一で
あり同様に機能する。プログラムメモリ152は29ビット
の16ワードに対する容量を有する。開始回路160はプロ
グラムメモリ152のローディングと、この際探索テーブ
ルとして機能しているデータメモリ156のローディング
とを行う。第４図における開始回路128の場合における
ように、開始回路160により並列に生ぜしめられるデー
タ単位は33ビットのワードIADより成る。これらのワー
ドをプログラムメモリ152に書込むにはアドレシングの
ために４ビットが用いられ、一方29ビットのワードは特
に第４図におけるプログラムメモリ126に対する場合と
同様に書込まれる。プログラムメモリ152における29ビ
ットワードに対するメモリ位置のアドレシングはアドレ
スマルチプレクサ162を経て進行される。ワードをデー
タメモリ156に書込むには、マルチプレクサ154を経て進
行されるデータメモリ156のアドレシングに対し33ビッ
トのうちの９ビットが用いられ、一方33ビットのうちの
12ビットがマルチプレクサ158を経てデータメモリ156に
供給されるデータワードを形成する。開始回路160を経
て生ぜしめられる制御信号C'は開始回路160からのデー
タワードをデータメモリ156に書込む必要があるという
ことを表わし、マルチプレクサ154および158がこの信号
C'により制御される。メモリ素子MEもマルチプレクサ16
8を有し、このマルチプレクサはプログラムメモリ152か
ら読出し信号を目盛り156に供給するか或いは開始回路1
60からデータワードローディング用の書込み信号Ｃを目
盛り156に供給する。このマルチプレクサ168も制御信号
C'により制御される。プログラムメモリ152は更にクロ
スバスイッチに対する制御信号SC2をも生じる。
第７図は第３図における出力ゲートプロセッサ素子64
の一実施例を示す。５つの入出力信号の各々に対しバッ
ファ回路170が存在し、各バッファ回路は独自の制御回
路CTRGi（Ｉ＝1,−−−,5）を有する。５つのバッファ
回路が相俟って出力データバッファ98（第３図）を構成
し、５つの関連の制御回路が制御素子（CTRG）100（第
３図）を構成する。これらバッファ回路はサイロレジス
タSILOi（Ｉ＝1,−−−,5）を以って構成されている。
これらのサイロレジスタは第4,5および６図につき説明
したサイロレジスタ112,114,146および148と同一であ
る。制御回路は第４図につき前述した制御素子CTRMと同
一であり同様に機能する。第７図ではこれらの制御回路
の１つのみを詳細に示してあり、この制御回路はプログ
ラムメモリ172と、開始回路174と、アドレスマルチプレ
クサ176と、プログラムアドレスカウンタ178と、ORゲー
ト180とを有する。プログラムメモリ172は10ビットの16
ワードに対する容量を有する。10ビットのこれらのワー
ドID'は、アドレスマルチプレクサ176を経る４アドレス
ビットIA'を用いてアドレスされた後にプログラムメモ
リ172内に書込まれる。ビットIA'およびID'は、これら
ビットが開始回路174に直列的に供給された後にこの開
始回路により並列に生ぜしめられる。出力ゲートプロセ
ッサ素子の５つの部分CTRGiおよびSILOiは共通の直列ビ
ットバスICと、共通のリセット信号接続ラインＲとを有
している。これら５部分の各々におけるプログラムメモ
リはクロスバスイッチに対する制御信号SCGをも生じ
る。
種々のプログラムメモリおよびプロセッサメモリ素子
のデータメモリ（これらの探索テーブルとして用いた場
合）を開始させるためには、開始データを前述したよう
に２線式のバスICを経て送る。開始データは開始データ
のスタート表示と、アドレス情報と、データワードと、
メッセージの終了表示とを有している。情報は特別な直
列データラインと関連のクロックラインとを経て伝達さ
れる。第８図では、開始バスに信号がない状態がデータ
ラインａとクロックラインｂとの双方における低レベル
で表されている。開始データのスタートStはクロックパ
ルスの発生により表され、開始データの終了Ｅは少なく
とも１周期に亘ってクロックパルスが現れないことによ
り表される。開始データ自体のヘッダ（見出し）には種
々のアドレスが含まれている。最低レベルでのアドレス
プロセッサ素子内のメモリアドレスGAであり、このアド
レスにビデオプロセッサユニット内のプロセッサ素子の
アドレスGPが続き、最後に最大レベルでビデオプロセッ
サユニットのアドレスGVが続く。プロセッサ素子内のメ
モリアドレスGAはマルチプレクサ130（第４図）、154お
よび162（第６図）および176（第７図）を経てそれぞれ
のメモリに供給される。ビデオプロセッサユニット内の
共通のプロセッサモジュールのプロセッサ素子のアドレ
スGPはそれぞれの開始回路におけるハードウェアにより
導入されるアドレスと比較され、データワードDWがメモ
リアドレスGAに適合する場合にそれぞれの開始回路によ
りそれぞれのプログラムメモリプロセッサユニット、す
なわち数個のチップが存在する場合には、種々のチップ
アドレスCAが第１開始フェーズで蛇行ラインを経て導入
され、その結果各チップは識別しうるようになる。導入
されたチップアドレスCAがそれぞれのチップに対するも
のである場合には、このアドレスはチップアドレス有効
化信号Ｖを用いて指示される。蛇行ラインは各ビデオプ
ロセッサユニットの開始制御回路50内に存在する直列接
続されたシフトレジスタを以て構成される。第２開始フ
ェーズは各別のビデオプロセッサユニットのアドレスGV
が、蛇行ラインを経て導入されるチップアドレスCAと比
較され、これらが一致した場合にはデータワードDWがア
ドレスGAおよびGPと一緒にICメッセージとして開始制御
回路50により送られる。
【図面の簡単な説明】
第１図は、本発明によるビデオプロセッサシステムの一
例を示すブロック線図、 第２図は、１つのビデオプロセッサユニットの構成例を
示す線図、 第３図は、１つのプロセッサモジュールの構成例を示す
ブロック線図、 第４図は、プロセッサモジュールの算術論理プロセッサ
素子の具体例を示すブロック線図、 第５図は、サイロレジスタの具体例を示す構成図、 第６図は、プロセッサモジュールのメモリプロセッサ素
子の具体例を示す構成図、 第７図は、プロセッサモジュールのゲートプロセッサ素
子の具体例を示す構成図、 第８図は、別々のプロセッサ素子におけるプログラムメ
モリをローディングするための開示バス上の信号を示す
説明図である。 ５符号の説明 ４……アナログ−デジタル変換器 ６……デマルチプレクサ 8,10,12,14,18,20……ビデオプロセッサユニット 16,22……フィールドメモリ 24,26……デジタル−アナログ変換器 28……サブシステム（クロック装置） 30……サブシステム（システム制御装置） 32,34,36……プロセッサモジュール 38,40,42……デマルチプレクサ 44,46,48……マルチプレクサ 50……チップ開始制御回路 52……クロック回路 54,56,58……算術論理演算プロセッサ素子 60,62……メモリプロセッサ素子 64……出力ゲートプロセッサ素子 66,68,70,72,74,76……入力回路 78,80,82……算術論理素子 84,86,88,94,96,100……制御素子 90,92……メモリ素子 98……出力データバッファ 102,104……12ビットチャネル 112,114,146,148……サイロレジスタ 116,118……シフトユニット 120,122……マルチプレクサ 124……演算論理ユニット 126,152,172……プログラムメモリ 128,160,174……開始回路 130,154,162,176……アドレスマルチプレクサ 132,164,178……プログラムアドレスカウンタ 134,166,180……ORゲート 136……サイロメモリ 138……アドレスカウンタ 140……減算回路、156……データメモリ 158……データマルチプレクサ 168……マルチプレクサ、170……バッファ回路
フロントページの続き (72)発明者 コルネリス・マリヌス・フイゼル オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (72)発明者 ヘンドリク・ディエイクストラ オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (72)発明者 ヘリット・アリー・スラフェンブルク オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (56)参考文献 特開 昭61−80467（ＪＰ，Ａ) 特開 昭61−156363（ＪＰ，Ａ) 特開 昭60−151789（ＪＰ，Ａ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】実時間上でビデオ信号サンプルを処理する
    ビデオプロセッサシステムであって、前記ビデオ信号サ
    ンプルからイメージングユニットの駆動に適した信号を
    取出す少なくとも一つのビデオプロセッサユニットを具
    え、 当該ビデオプロセッサユニットは、複数のプロセッサモ
    ジュールを具え、 当該プロセッサモジュールは、時間的に並列動作する複
    数のプロセッサ素子とクロスバスイッチとを具えるビデ
    オプロセッサシステムにおいて、 前記プロセッサ素子は少なくとも一つの算術及び／また
    は論理プロセッサ素子と少なくとも一つのメモリプロセ
    ッサ素子とからなり、 前記プロセッサモジュールの前記クロスバスイッチは、
    当該プロセッサモジュールの前記プロセッサ素子それぞ
    れの出力に専ら接続される複数のチャネルからなる第１
    データパスと、当該プロセッサモジュールへの複数の入
    力チャネルからなる第２データパスとを有し、 各プロセッサモジュールの全プロセッサ素子は第１及び
    第２データパスの何れにも選択的に接続可能な入力と時
    間的に順次の書き込み及び読み出し可能なサイロレジス
    タとを有し、 前記クロスバスイッチは２つの相互接続されたプロセッ
    サモジュール間のインタフェースのためのバッファを持
    つ出力ゲートプロセッサ素子又は入力ゲートプロセッサ
    素子の何れかを具備し、 各プロセッサ素子はマルチ命令プログラムサイクルを収
    容する制御素子を持ち、 さらに前記ビデオプロセッサユニットを制御するクロッ
    ク装置を具え、当該クロック装置の周波数がビデオ信号
    サンプルを得る周波数と一定の関係を有することを特徴
    とするビデオプロセッサシステム。
  2. 【請求項２】少なくとも２つのビデオプロセッサユニッ
    トが設けられ、当該ビデオプロセッサユニットは少なく
    も２つのビデオプロセッサモジュールを有することを特
    徴とする請求項１に記載のビデオプロセッサシステム。
  3. 【請求項３】少なくとも一つのビデオプロセッサユニッ
    トと相互接続された少なくとも一つのフィールドメモリ
    が設けられていることを特徴とする請求項２に記載のビ
    デオプロセッサシステム。
  4. 【請求項４】前記ビデオプロセッサユニットのプロセッ
    サモジュール間を接続するため、各プロセッサモジュー
    ルが個々のビデオプロセッサユニットに属するマルチプ
    レックス／デマルチプレックス回路に接続され、ビデオ
    プロセッサユニット間のデータパスの数がプロセッサモ
    ジュールのデータ入力及びデータ出力のためのデータパ
    スの数より少ないことを特徴とする請求項２又は３に記
    載のビデオプロセッサシステム。
  5. 【請求項５】各プロセッサモジュールが少なくとも３つ
    の算術及び／又は論理プロセッサ素子と、少なくとも２
    つのメモリプロセッサ素子とを有することを特徴とする
    請求項１乃至４の何れか一項に記載のビデオプロセッサ
    システム。
  6. 【請求項６】各プロセッサ素子が対応する入力回路に接
    続され、これら入力回路が前記クロスバスイッチを構成
    していることを特徴とする請求項１乃至５の何れか一項
    に記載のビデオプロセッサシステム。
  7. 【請求項７】前記プログラムメモリがRAMメモリとして
    構成され、各プロセッサモジュールは当該プロセッサモ
    ジュールのRAMをロードするための開始バスを持つこと
    を特徴とする請求項１乃至６の何れか一項に記載のビデ
    オプロセッサシステム。
  8. 【請求項８】前記開始バスが単一チャネルであることを
    特徴とする請求項７に記載のビデオプロセッサシステ
    ム。
  9. 【請求項９】前記メモリプロセッサ素子が前記開始バス
    を介してデータメモリをロードすることを特徴とする請
    求項７又は８に記載のビデオプロセッサシステム。
  10. 【請求項１０】前記サイロレジスタが減算回路を有し、 前記減算回路において、前記プログラムメモリからの相
    対読み出しアドレスを実際の書込アドレスから減算して
    前記サイロレジスタに対する絶対読出しアドレスを得る
    ことを特徴とする請求項１乃至９の何れか一項に記載の
    ビデオプロセッサシステム。
  11. 【請求項１１】前記クロック装置の周波数がビデオプロ
    セッサシステムで順次ビデオラインを発生する周波数と
    一定の関係を有することを特徴とする請求項１乃至10の
    何れか一項に記載のビデオプロセッサシステム。
  12. 【請求項１２】プロセッサモジュールにおける前記メモ
    リプロセッサ素子の前記メモリ素子の容量が完全なビデ
    オフレームラインに関連するデータの記憶に充分な容量
    を有することを特徴とする請求項１乃至11の何れか一項
    に記載のビデオプロセッサシステム。
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