JPH01258184A - 逐次ビデオプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル式信号プロセッサシステム、さらに限
定的に言うとビデオ信号処理又はそれに似た処理のため
に特に有益な逐次プロセッサに関するものである。

〈従来の技術と発明が解決しようとする課題〉イメージ
エンハンスメントのためなどの標準的テレビのようなビ
デオ信号の実時間処理には、短時間での大量のデータ処
理が必要である。これまでイメージ処理のために提案さ
れてきた１つの方法は、１９８４年１０月３１日付のエ
レクトロニクスデザイン（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅ
ｓｉｇｎ　）誌２０７頁−２１８頁、そしてこの出版物
の後の一連の論文特にエレクトロニクスデザイン誌１９
８４年１１月１５日号２８９頁−３００頁、１９８４年
１１月９日号２５７頁−２６６頁、１９８４年１２月１
３日号２１７真−２２６頁、１９８５年１月１０日号３
４９頁−３５６頁においてデービス）（Ｄａｖｉｓ）そ
の他が報告している単一ビットマイクロプロセッサのア
レイを使用するものである。映像を実時間で処理するた
め、このシステムは、実際１チツプあたり６×１２のプ
ロセッサ要素を伴う３２のチップで形成された４８Ｘ４
８のプロセッサ要素のアレイを使っていた。各々のプロ
セッサ要素はデータ転送のためその４つの隣接する要素
、すなわち東西南北に接続されていた。このような構造
は、プロセッサ間そしてチップ間に真人な数の相互接続
を必要としその結果、容量に限りがありしかも信転性に
疑問のある高価な装置が生み出されることになった。

本発明の第１の目的は、改良されたビデオ信号プロセッ
サ又はそれに類するもの、特にビデオ信号の実時間処理
を可能にすることのできるプロセッサを提供することに
ある０本発明のもう１つの目的は、実時間で大量のデー
タについて畳み込み、又はそれに類するアルゴリズムを
実行することのできるイメージプロセッサを提供するこ
とにある。

さらにもう１つの目的は、１本の走査ラインの全ての画
素について同時に畳み込み、又はそれに類するものを行
なうよう構成された逐次プロセッサの線形アレイを提供
することである。さらにもう１つの目的は、ビデオ信号
処理又はイメージエンハンスメントのために役立つタイ
プのより低価格でより信鯨性の高いプロセッサを提供す
ることにある。

〈課題を解決するための手段〉 本発明の一実施態様に従うと、各々１水平走査の１画素
について動作する多数の１ビット逐次プロセッサ要素の
線形アレイを用いた、ビデオ信号の実時間デジタル処理
用のシステムが開示されている。ビデオ信号は、アナロ
グ−デジタル変換器によりデジタルに変換され、１本の
走査ライン全体が、各プロセッサ要素につき１つの入力
レジスタのセットの中に記憶される。これらの入力レジ
スタは全て、入力レジスタが交換子により逐次アドレッ
シングされるにつれて、水平走査の間にロードされる。

各プロセッサ要素には、１つの１ビツト２進加算器、１
セツトの１ビットレジスタ及び複数の走査からのデータ
を記憶するようなサイズの２つの１ビツトの広域データ
メモリが含まれている。「北及び南」のプロセッサ要素
に対する物理的接続は全くないが、その代りデータメモ
リがこの機能を提供する。プロセッサ要素は、全て、記
憶されたマイクロコード、又はシーケンサ、状態マシン
又はプロセッサにより共通に制御されている。処理され
たビデオデータは、各プロセッサ要素について１つの出
力レジスタに転送され、ここからコミュテータにより規
定された順序でオフロードされ、次にデジタル−アナロ
グ変換器によりビデオ信号に変換される０次のフレーム
を畳み込むのに用いるため処理済のフレームを保存する
のにはフレームメモリを用いることができる。フレーム
メモリの入力は出力レジスタにてとられ、フレームメモ
リの出力は入力レジスタに与えられる。

逐次プロセッサ要素は、線形アレイとして構成され、各
要素について１つのカラムを伴う動的ＲＡＭに似た規則
的なパターンの半導体集積回路の中に配置される。カラ
ムには２つのデータメモリ、入力及び出力レジスタ、コ
ミュテータ及び加算器とそのレジスタのセントが含まれ
ている。

このプロセッサは、ビデオ信号エンハンスメントのため
に用いられているものとして例示されているが、これは
イメージ処理全般、文字認識、信号処理、フィルタリン
グ、及びこのタイプの用途にも有効である。

本発明自体ならびにその他の特長及び利点については、
添付の図面と合わせて以下に記す説明を読み進むことに
より最大限に理解できることだろう。

〈実施例〉 第１図を参照すると、この例における本発明に従った逐
次ビデオプロセッサｌＯを用いることのできるテレビ又
はビデオシステムは、従来のテレビセットにおいて用い
られていたような標準的ビデオ回路１３から、入力端１
２においてアナログビデオ信号を受けとるラスク走査さ
れたタイプのＣＲＴＩＩで構成されている。アンテナ１
４又はＶＣＲ（ビデオカセットレコーダ）又はそれに類
するものからのビデオ信号は、チェーナ（同調器）のＲ
Ｆ段及びＩＰ段を通して通常のやり方で処理され、ライ
ン１５においてアナログ複合ビデオ信号を生成する。こ
のアナログ人力１５は、逐次ビデオプロセッサ１０が使
用されなかった場合のビデオ回路１３への入力１６と同
じであり、従って、この例においてプロセッサ１０が単
に！Ｆストリップの出力端にて信号ストリーム内に介在
させられているだけであるということがわかる。プロセ
ッサ１０は、ビデオ信号についてのさまざまな信号エン
ハンスメントオペレーシツクを実行するように機能し、
この目的のため通常１フレームメモ１Ｊ１７内に１つ（
又は複数）のフレームを保存する。水平同期、垂直同期
及びカラーバーストは別々に再生される。すなわち、例
示を目的としてビデオ信号のみを扱かっているここに図
示されている信号プロセッサをバイパスする。

第２図には、逐次ビデオプロセッサｌＯ及びフレームメ
モリ１７のブロックダイヤグラムがさらに詳細に示され
ている。ライン１５に入力されたビデオ信号入力は、例
えば１４．３２ＭＨｚ　　（カラーサブキャリヤ３．５
８ＭＨｚの４倍）のサンプリング周波数で動作するアナ
ログ−デジタル変換器１８内で８ビツトのデジタル化さ
れたされたデータに変換され、ビデオプロセッサ１０へ
の１入力としてライン１９上に８ビツトの並列出力を生
成する。プロセッサ１０に対するもう１つの８ビツトの
データ入力２０は、前のフレームのために処理されたビ
デオデータを記憶するフレームメモリ１７の出力である
。このフレームメモリ１７は、市販のもののような１つ
のビデオＤＲＡＭバンクで構成されていてもよいし、或
いは又、ランダムアクセス機能が必要とされていないこ
とから直列出入力のみをもつフレームメモリ装置を用い
てもよい、処理されたビデオデータは、８本のライン２
１上でビデオプロセッサから、ビデオ回路に対する入力
１６を生成する８ビツトのデジタル−アナログ変換器に
出力される。−例として示されているシステムは、実時
間イメージエンハンスメント処理が複合ビデオ信号につ
いて行なわれることから白黒でもカラーでもよい。この
プロセッサは、この用途では扱かわれていないが、カラ
ー分離も実行することができる。処理されたビデオデー
タは８つのライン２３によりフレームメモリ１７の入力
端に与えられる。フレームメモリ１７は又、ビデオプロ
セッサ１０又は制御装置２５からライン２４上で制御及
びクロッキングを受ける。比較的低い速度については、
制御袋！２５は、米国特許筒４．４３２，０５２号に詳
述されているように、市販のＴＭＳ７０００といった標
準的なマイクロプロセッサ又はマイクロ制御装置であっ
てよい。しかしそれより速い速度については、より高速
の制御装置が必要となる可能性がある。コードはＲＡＭ
又はＲＯＭに記憶することができ、又は従来の形の状態
マシン又はシーケンサを使用してもよい。

制御装置２５は、ライン２６上で２１のマイクロコード
制御ビット及び１６のアドレスビットをビデオプロセッ
サに与えるように機能する。実際、プログラム記憶装置
又は制御装置２５は、特にそれが単に付随するアドレス
カウンタを伴うＲＯＭ内で記憶されたコードで構成され
ているだけである場合、ビデオプロセッサ１０と同じ半
導体チップ上にあってもよい。

第３図を参照すると、逐次ビデオプロセッサ１０内に含
まれている逐次プロセッサ要素の一例が示されている。

例えば、ビデオプロセッサ１０は、線形アレイの形で第
３図に示されているような１０２４の同一のプロセッサ
要素を含んでいてもよい。各々のプロセッサ要素には、
アナログ−デジタル変換器及びフレームメモリ１７から
の２つの８ビット並列人力１９及び２０を受けとる１６
ビツトのデータ入力レジスタが含まれている。

ＤＩＲレジスタとも呼ばれる入力レジスタ３０は、１つ
の入力端３１に「使用可能」信号が適用されたときにの
みライン１９及び２０上でデータをロードする。なおこ
の「使用可能」信号は、水平のブランキング期間の最後
に始まりアナログ−デジタル変換器１８のサンプリング
周波数と同期化された１０２４サイクルの間継続するよ
うトリガーされた１０２４中の１つのコミュテータ又は
リングカウンタ３２から受けとられる。レジスタ３０の
１６のビットも又、以下に説明するようにデータメモリ
３３内に書き込むことを選択するため制御装置２５から
入力されたアドレスにより１度に１つずつアドレッシン
グされる。このデータメモリ３３はＲＡＭ０と呼ばれｌ
Ｘ１２８で構成された１２８ビツトの動的ランダムアク
セス記憶装置から成る。実際ＲＡＭ０データメモリ３３
及びＤＩＲ入力レジスタ３０は同じＩ　Ｘ　１４４ＤＲ
ＡＭカラムの一部であるが、ＤＩＲ部分が２重ボート付
きであるために入力端１９及び２０から１６のビット全
てを並列で書き込むことができるという点において、レ
ジスタ３０はＲＡＭ０部分と異なっている。ＲＡＭ０に
対する１ビツトデータ入出カライン３５はＤＲＡＭカラ
ムのセンス増幅器のためのカラム又はビットラインＩ１
０に結合される。カラムのｌＸ１２８メモリのＲＡＭ０
部分内にアドレッシングされている特定のビットは、１
０２４のプロセッサ要素の全てが共用する１２８のワー
ドラインにより選択される。共用の１４４中の１のデコ
ーダ３６は、制御装置２５から８ビツトのアドレス３７
　（実際には７つのアドレスビットと、２１の制御ビッ
ト中の１つを受けとり、同じワードラインセレクション
を１０２４全てのプロセッサ要素のＲＡＭ０又はＤＩＲ
に与える。

同様にして、第２の１ビツトの広域動的メモリ３８　（
ＲＡＭＩと呼ばれる）は、プロセッサの出力側で用いら
れ、同様に制御装置２５からのライン４１上の８ビツト
のアドレスから１４４中１のワードラインセレクション
を生成する共用のデコーダ３９をもつ。ＲＡＭＩメモリ
は、同様にＤＯＲと呼ばれ同様に共用デコーダ３９から
の１６中１の選択によりアドレッシングされる１６ビツ
トのデータ出力レジスタ４２と結びつけられている。

入力及び出力レジスタ３０及び４０及びデータメモリ３
３及び３８に対するアドレス３７及び４１は各々、１０
２４のプロセッサ要素により共用されるデコーダ３６及
び３９への８ビツトの入力３７及び４１である。なおこ
れらの入力３６及び３９は制御装置２５により生成され
ている。出力レジスタ４２は１０２４中の１のコミュテ
ータ又はリングカウンタ４９からの入力４８によりライ
ン２１及び２３上で１６ビツトの並列データ出力のため
に選択される。入力コミュテータ３２は、水平走査速度
の１０２４倍以上でクロッキングされ、そのため入力レ
ジスタ３０　１０２４個の全てが水平走査期間中にロー
ドされうる。出力交換子４９は入力と同じ速度でクロッ
キングされうる。

第３図のプロセッサ要素には、ＲＡＭ０及びＲＡＭＩか
らの１ビツト入力について１ビツトの演算論理関数を実
行するため及びＲＡＭ０又はＲＡＭＩに１ビツトの結果
を書き込むため機能する１つのＡＬＵ及びレジスタのセ
ットが含まれている。或いは代替的にはＡＬＵ５０の１
ビツト１０は、左又は右のデータ人力５２又は５３或い
は左／右データ出力のライン５４を介してのいずれかの
側の隣接する「東及び西」プロセッサ要素であワてもよ
い。１ビツトの演算／論理関数は、制御装置２５からの
２２ビツトのマイクロコード制御人力５５により定義づ
けされる。データ記憶機構３３及び３８のセンス増幅器
及びＡＬＵ５０へのクロック人力ＣＬＫにより定義づけ
された１つのクロックサイクル内で、第３図のプロセッ
サ要素は、ＲＡＭＯｌＲＡＭＩ、Ｌ又は′Ｒからの入力
について以下に説明されている命令セットのオペレーシ
ョンのうちの１つを実行しその結果をマイクロコード入
力５５及びアドレス３７及び４１により選択されるとお
りにＲＡＭＯｌＲＡＭＩ。

入力端のみ又は出力端のみに適用する。このＣＬに入力
は約５０ｎＳの反復速度すなわち２０ＭＨｚである。こ
れはコミュテータ３２及び４９のクロッキングと相関さ
れる必要はない。

第４図を参照すると、第３図のプロセッサ要素のＡＬＵ
及びレジスタのセット５０がさらに詳しく示されている
。このブロックダイヤグラムにおいて、ＲＡＭ０又はＲ
ＡＭＩからの選択された条件付き１ビツト入力は、ＲＯ
又はＲ１と呼ばれており、２１マイクロコード制御ビツ
トはＣＯ〜Ｃ２０と呼ばれており、繰上リビットはＣＹ
、借りビットはＢＷそして和ビットはＳＭである。４つ
の１ビツトクロツクレジスタ５６．５７．５８．５９が
含まれており、レジスタＡルジスタＢ。

レジスタＣ及びレジスタＭと呼ばれている。これらはＤ
及びＱの入出力端末とクロック人力ＣＬＫをもつ標準的
なりフリップフロクプ回路である。

レジスタ５６−５９の各々は、指示されているように、
マイクロコード制御ビット５５のうちのそれぞれの３つ
のビットにより制御される８中１のセレクタであるマル
チプレクサ６１．６２．６３又は６４を有している。こ
うして、例えばレジスタ５６又はＲｅｇＡは、それ自身
の出力端６６からライン６５上で１ビツトの入力を受け
、又はこの制御入力の２進値０００から１１１までに応
じてライン６７上で制御装置２５から３つのビットＣｌ
４−Ｃ１６により選択されるとおり、ＲＯ又はＲ１，又
は右又は左のライン５２又は５３又はＢ又はＣレジスタ
、或いはハード配線されたゼロを受けとる。レジスタＢ
、Ｃ及びＭは同様に制御される。レジスタＣは、そのマ
ルチプレクサ６３の入力端の１つとして除算マルチプレ
クサと呼ばれる付加的なマルチプレクサ６８を有し、そ
のセレクタビットとして制御ビットＣ２０及びＲｅｇＭ
の出力Ｍを受けとる。ＲＡＭ０データメモリ３３及びＲ
ＡＭＩデータメモリ３８のための入力はＲＡＭ０及びＲ
ＡＭＩ書込み制御マルチプレクサ７０及び７１により制
御される。０２０制御ビツト及びＲｅｇＭ出力に対し応
答性ある条件付きマルチプレクサ７２及び７３はＲＡＭ
０及びＲＡＭ　１のためのデータ独立型書込み入力を提
供する。マルチプレクサ６Ｌ６２．６３及び６４の入力
として用いられるＲＯ及びＲ１ビットはＲＡＭ０及びＲ
ＡＭＩのための「読取り」出力である。マルチプレクサ
７０．７１．７２及び７３の各々は、指示されるとおり
、２つの制御ビットｃｏ、ｃｔ、Ｃ３、Ｃ４、Ｃ２０又
はＭを受けとる４中１のセレクタである。制御ビットＣ
２及びＣ５はＲＡＭ０及びＲＡＭＩのためのアドレスビ
ットＡ７と同じであり、データ転送のためＲＡＭ０及び
ＲＡＭＩの代りにＤＩＲ又はＤＯＲを選択するために用
いられる。ＡＬＵそのものは２進の全加算器／減算器７
５及び、全て指示どおりＡ、Ｂ、Ｃ，Ｍ及びＣ２０（又
はＤ）という入力を受けとり示されているとおり出力和
、ＳＭ、桁上げｃｙ及び借りＢＷを生成する２人力の０
Ｒ−ＡＮＤゲート７６及び７７から構成されている。左
／右制御１Ｌ／Ｒは、制御ビットＣ６及びＣ７により選
択されるような入力ＲＯ１Ｒ１、Ｂ及び論理ゼロに基づ
いて４中１のマルチプレクサ７８により生成される。

２重ポート入力レジスタ３０は第５図に示されている。

この図において、コミュテータ３２からのポインタ人力
３１は、１６のデータライン１９ａ及び２０ａ　（並列
入力端１９及び２０からの）を動的メモリセル８２に接
続する１６の入力トランジスタ８１のセットを駆動して
いることがわかる。

これらのセルは２重ポート式であり、ワードライン８６
によりアドレッシングされたとき、センス増幅器８６に
接続された折たたみビットライン８４及び８５及びアク
セストランジスタ８３を通して書込み又は読みとりも行
なわれる。この１４４ビツトの動的ＲＡＭカラムのＲＡ
Ｍ０部分のためには１２８のワードライン８７と１６の
ワードライン８６がある。ＤＩＲは水平走査の完了直後
の３２のプロセッサーサイクル内においてのみＲＡＭ０
部分にロードされる（同時にＲＡＭ１部分がＤＯＲ部分
に転送される）ため、セルからの読みとりが行なわれて
いる間にこのセル８２への書込みをプロセッサが行なお
うとしても全く衝突はないはずである。制御装置２５内
に記憶されたプログラムがこの衝突を避けるように書き
込まれるが、ビデオ処理においてはいかなる場合であれ
、たとえ不定のデータのランダムビットが特にたたみ込
みアルゴリズムの後に導入されたとしても、顕著な影響
はない。

第５図には２重ボート出力レジスタ４２も図示されてお
り、これらは、セルがライン８８の長いデータ及びデー
ター・バ一対を駆動しなくてはならないたφに静的セル
８７が用いられていることを除いて、入力レジスタと同
じである。ここでも、センス増幅器８９からセル８７へ
の書き込みとライン２１．２３への読みとりの間の衝突
は、記憶されたプログラムにより解決されうる。すなわ
ち、水平走査の直後のわずか３２サイクルのみがＲＡＭ
ＩからＤＯＲをロードするのに用いられる。

第３図及び第４図のプロセッサ要素５０は表Ａとして以
下に示されているような命令セントを提供する。命令セ
ットの命令を形成するにあたって、レジスターＡＳＢＳ
Ｃ，Ｍ及びＡＬＵ７５の各々が同時オペレーションを実
行することができるということがわかる。例えば、 ０＞Ａ：Ａ＞Ｂ：ＲＯ（１２３）＞Ｃ：Ｍ＞Ｍ：ＳＭ＞
Ｒ１（２７）：Ｂ＞ＧＯ という形で表わされるオペレーションは、以下のような
同時事象を暗に示している。

０＞Ａ　　レジスタＡに０　（ゼロ）をロードする。

Ａ＞Ｂ　　レジスタＢに、以前Ａにあった内容をロード
する。

ＲＯ（１２３）＞ＣＲＡＭ０アドレス１２３からレジス
タＣまでデータを移動させる。

ＭＵＭ　　これはレジスタＭのためのＮｏ−０Ｐ（何も
せず）命令である。

ＳＭ＞Ｒ１（２７）加算の結果をＲＡＭＩアドレス（２
７）に書き込む。

Ｂ＞ＧＯレジスタＢをＧＬＯＢＡＬ　ＯυＴＰＩＩＴラ
イン上に出力する。

１つの命令の基本的フォーマットは、次のとおりである
。

発信源〉宛て先：発信源〉宛て先：６．。

右向矢印「〉」はデータの流れの方向を示し、コロン「
：」は同時に実行すべき命令文（同じクロックサイクル
）を分離する。新しいラインは新しいクロックサイクル
を示す。

Ａ、Ｘ８％　Ｃ％　Ｍはレジスタである。

ＳＭ、ＣＹ、ＢＷはＡＬＵ出力である。

ｘＲＯ（ｎ）　　　ＲＡＭ０、アドレスｎＯ＜＝＜＝１
２７ ｘｌＮＰ（ｍ）データ入力レジスタ Ｑ＜＝ｍ＜＝１５ Ｄ　Ｉ　Ｒ，ビット０−１５ ｘＲｌ　　（ｎ）　　　ＲＡＭＩ、アドレスｎＱ＜−ｆ
ｉ＜−１２７ ｘＯＵＴ　（ｍ）データ出力レジスタ ０く子ｍ＜−１５ ＤＯＲ，ビット０−１５ ＧＯ大域的出力ライン なおここで、 ｘ　＝ｂｌａｎｋ即時セル（すなわちプロセッサ要素）
が、発信源／宛先である。

ｘ＝ｌ、　　　即時セルの左のセルが、発信源／宛先で
ある。

ｘ＝Ｒ即時セルの右のセルが、発信源／宛先である。

１つの発信源は、１本の指令ライン内で一回以上規定さ
れうる。すなわちｒＡ＞Ｂ　：　Ａ＞ＣＪは規則を満た
す。しかしながら宛先は１つの指令ライン内で１回しか
規定できない。すなわち、「Ａ＞Ｂ　：　Ｂ＞ＣＪは規
則を満たすがｒＡ＞ＣＡＢ＞Ｃ」は規則を満たさない。

各々の記憶装置バンクは１発信源として１回以上規定さ
れうる。すなわちｒＲｏ　（１３）＞Ａ：ＲＯ（１３）
＞ＢＪは合法的である。ＲＡＭ０又はＲＡＭＩのバンク
の各々は宛先として１回しか規定され得ない、すなわち
ｒＡ＞Ｒｏ　（１３）：Ｂ＞ＲＯ（１３）Ｊは規則を満
たさないが、「Ａ＞ＲＯ（１３）：Ｂ＞Ｒ１（１３）Ｊ
は規則を満たす。

ＲＡＭ０又はＲＡＭＩの１バンクが１発信源及び１宛先
として規定された場合、原始アドレスと宛先アドレスは
同じでなくてはならない。すなわちｒＲｏ　（２２）＞
Ｃ：Ｃ＞ＲＯ（１２３）Ｊは規則を満たさない（同一バ
ンク、異なるアドレス）が、ｒＲＯ（２２）＞Ｂ　：　
ＳＭ＞ＲＯ（２２）Ｊは規則を満たすものであり（読み
とり／修正／書込み）、ｒＲＯ（２２）　＞ｃ　：　Ｃ
＞Ｒ１（１２３）Ｊは規則を満たすものである。ｘＲＯ
（ｎ）及びＸｌ　（ｎ）について上に規定されているこ
れらの規則のいずれもｘｌＮＰ（ｍ）及びｘＯＵＴ　（
ｍ）命令にも適用される。ただし、ｒｎＪのアドレス範
囲は０〜１２７であるがｒｍＪは０〜１５である。各々
の場合において、文字ＲＯに対する言及はことごと＜Ｉ
ＮＦにより置き換えることができ、文字Ｒ１はＯＵＴで
置き換えることができる。すなわち、ｒＲＯ（１０）＞
Ｂ　：　ＳＭ＞ＲＯ（１０）Ｊが合法的である場合、ｒ
ｌＮＰ　（１０）＞Ｂ：ＳＭ＞ＩＮＦ　（１０）Ｊも又
同様に規則を満たすものである。ところがｒＲｏ　（１
０）＞Ｂ　：　ＳＭ＞ＩＮＰ　（１０）Ｊは規則を満た
さないが、ｒＲｌ（２５）＞Ｂ：ＳＭ＞ＩＮＰ　（１０
）Ｊは規則を満たす（異なるバンク）。

上述の通りの又表Ａに示されているような命令セットを
用いて、表Ｂには固定小数点数演算のためのソフトウェ
ア−アルゴリズムの例が示されている。これらの例は、
発信源（原始）数のサイズとして８つのビットを任意的
に使用している。しかしながら、これらの数は、１ビツ
トから、１２８ビツトの２つのバンク内に蓄積しうるあ
らゆる数までのどんな長さであってもよい、これは、オ
ペレーションによって異なるが、少な（とも６３ビツト
である０表Ｂの命令例においてはＣ２０はｒＤＪと呼ば
れｒｏ＞ＤＪがｒｃ２０−ＯＪと同等であることに留意
されたい。

以下の表は、これらの固定小数点数演算のうちのいくつ
かの処理速度及び必要とされるクロックサイクル数を示
している。８ビツトの例が与えられているが、原則とし
てワード長については全く重要ではない。

・２の補数　　　　　　　　　　　８　　．５６μｓ・
絶対値・　　　　　　　　　　　　９　　．６３μｓ・
固定小数点加算　ＲＡＭＯ−ＲＩＭｌ　　　９　　　．
６３・固定小数点加算　ＲＡＮＧ→ＲＡ？１０　　１７
　　　１．１９・固定小数点減算　ＲＡＭ０−Ｒ７Ｖ１
　　９　　　．６３・固定小数点減算　Ｒ／１１０→Ｒ
ＡＭ０　　１７　　　１．１９・固定小数点乗算　　　
　　　　　７３　　　５．１１・固定小数点除算　　　
　　　　１３１　　　９．１７０．６３マイクロセカン
ド（μＳ）が２つの８ビツト数（９回の７０ｎＳサイク
ル）の固定小数点加算１回のために必要であったとして
も、これらが１０２４件同時定行なわれること、従って
実際の速度は０．６　ｎ　Ｓであることを認めなくては
ならない。同様に、８×８の乗算についての実際の速度
は５ｎＳである。

第３図及び第４図の逐次ビデオプロセッサは、そのため
のバー配置が第６図に示されている単一の集積回路内に
構成されている。１０２４のプロセッサ要素の各々はア
レイの垂直ストリップ９０であり、各々のストリップ９
０はＲＡＭ０メモリ３３、ＲＡＭＩメモリ３８．１６ビ
ツトデータ入力レジスタ３０．１６ビツトのデータ出力
レジスタ４２、領域９１内のマルチプレクサ６１．６２
．６３．６４．７０，７１．７２．７３及び７８、領域
９２内のレジスタ５６．５７．５８及び５９、加算器／
減算器７５及び領域９３内のゲート７６．７７ならびに
領域９４及び９５内のセンス増幅器８６及び８９で構成
されている。ＣＭＯＳセンス増幅器及び折りたたみビッ
トのラインＤＲＡＭセルの構造は、例えばテキサスイン
ツルメンツ社（Ｔｅｘａｓ　Ｉｎ５ｔｒｕａ＋ｅｎｔｓ
　）に譲渡されたボテイード（Ｐｏｔｅｅｔ　）に対し
発行された米国特許箱４．６３０．２４０号内に示され
ているタイプのものである。ワードライン８６及び８７
は、領域９７内に位置づけされたワードライン駆動機構
及びロー（行）デコーダからバーを横切って水平に走っ
ている。１０２４のセンス増幅器を伴うＲＡＭ０／Ｄ　
Ｉ　Ｒの組合せのオペレーションは、標準のＤＲＡＭの
ものと同様であるが、１０２４のプロセッサ要素は全て
各クロックサイクル毎に一度に動作するため当然いかな
るコラムデコードもコラムアドレッシングも必要でない
、ＲＡＭ０／ＤＯＲの組合せのオペレーションは、出力
レジスタ４２が静的セルを使用しうるという点を除いて
同じである。シフトポインタ３２及び４９は、リングカ
ウンタとして接続されている標準のシフトレジスタビッ
トである。

線形アレイとしてのこのビデオプロセッサの構成は、い
くつかの利点を提供している。「線形アレイ」というの
は、１０２４　（又はその他のいがなる数でも）のプロ
セッサ要素が、各々１つの１ビット逐次プロセッサ要素
内で並行して一度に１つの水平ライン全体上で同時に動
作することを意味する。こうしてメモリ、プロセッサ要
素及び最も近い隣接機構に対する相互接続はかなり規則
的になることができ、装置を１つの記憶チップのように
配置させることが可能となる。−度に１本のラインを処
理する線形アレイは、前のラインからの必要な中間デー
タが局所的プロセッサメモリＲＡＭ０及びＲＡＭＩ内に
保持されているため上下の画素のためのデータに対する
物理的接続を必要とせず、こうして過度のピンアウト又
は相互接続の問題は無くなることになる。

本発明に基づくプロセッサが、一定の与えられたライン
についてプロセッサ要素又は記憶機構に沿ってのデータ
の多量のシフトを全く必要としないということが重要で
ある。すなわち、一定の要素について入力レジスタＤＩ
Ｒを通して入力されたデータは、同じプロセッサ要素内
のＡＬＵを通して処理されＤＯＲを通して出力されるま
で、この要素のためのメモリＲＡＭ０及びＲＡＭＩ内に
とどまる。この技術によりプロセッサ要素は、独立して
クロッキングされたデータ入力及びデータ出力レジスタ
ＤＩＲ及びＤＯＲがＩ１０関数を処理している間、その
時間のほぼ全てを処理に費すことができる。プロセッサ
要素がすべきことは、単にシフトの前に出力及び入力レ
ジスタへそしてこれらからそれ自身のデータを転送する
ことだけである。

線形配置における規則性は、ライン長及びバラシテクス
（Ｐａｒａｓｉｔｉｃｓ　）を減少させ、プロセッサの
サイクル時間を最小限におさえる助けとなる。

逐次ビデオプロセッサのこの線形アーキテクチャにより
、アレイの長さ（プロセッサ要素の数）は、より大きい
ロードのために信号駆動機構のサイズを調整し、さらに
多くの要素をステッピングすることにより設計段階中に
任意に長くできることになる。ピンアウト（半導体パッ
ケージ用のピンの数）は、より多くの要素をもつプロセ
ッサのヴアージジンがそれより小さいヴアージョンとピ
ン互換性をもつように、アレイの長さによって影響され
ない。

独立してアドレッシング可能な２つの別々のバンク、す
なわちＲＡＭ０とＲＡＭＩを含んでいるという特長によ
り、単一のクロックサイクル内で完全な加算又は減算を
行なうことができる。従って、まず１サイクルでレジス
タに加数をロードし、次に第２のサイクルで加算を行な
う必要はない。

実時間ＴＶエンハンスメントにおいては、このことは必
要とされる処理能力（スループット）を達成できるとい
う点できわめて重要である。

１つの非常に重要な特長は、線形配置により、メモリ、
プロセッサ要素及び入出力レジスタの冗長度の実現が可
能となっていることである。これはチップ上の動的記憶
量が大量であることから、大切なことである。

第７図を参照すると、冗長度は、コミュテータ３２及び
４９内及びプロセッサ要素１０内にバイパス接続部分を
備え、これらの部分がユニットのオペレーシヨンから削
除されうるようにすることにより実現される。Ｄ　Ｉ　
ＲＳＲＡＭＯｌＲＡＭＩ及びＤＯＲは、ポインタ３１及
び４８がデータローディング及び出力のためＤＩＲ及び
ＤＯＲをアドレッシングしない場合いかなる結果ももた
らさないものであることから、バイパス接続は有してい
ない、第７図では、コミュテータ３２の各々のセル又は
段１０１は、通常開いているバイパススイッチ１０２及
び通常開じている直列式スイッチ１０３を有している。

これらのスイッチには、冗長性の行列をもつ記憶装置に
一般に用いられているようなレーザーヒユーズの焼切り
方法を用いて、レーザーにより短絡又は焼切れさせられ
るチップ上の導体が含まれている。同様に、各々プロセ
ッサ要素５０にはＬ／Ｒライン５４から次のセルのＬ入
力端５２までの接続のための通常開いているスイッチ１
０４及び１０５ならびに、このセルから左側要素５０の
Ｒ入力端５３及び右側要素５０のＬ入力端５２まで進む
Ｌ／Ｒ出力端５４と直列の通常閉鎖したスイッチ１０６
及び１０７が含まれている。入力レジスタ４２のための
接続部分には、コミュテータ４９の段１０９のための通
常開いたバイパススイッチ１０８、ならびにコミュテー
タ内のこの段１０９から次の段への接続部分及びライン
４０と直列の通常開じたスイッチ１１０及び１１１が含
まれている。これらのスイッチは全てレーザー焼切り式
ヒユーズ又はそれに類するものである。従って、チップ
は、すべて第７図のバイパスレーザーヒユーズを有する
数多くの余分なカラム９０又はプロセッサ要素（第３図
）をつけて設計されている０例えば、８つの予備があっ
てもよいため、必要なのは１０２４だけであるが１０３
２備えられることになる。チップはテストされ、不良な
カラムは、チップを含むスライスがまだテストステ、−
ジョンにある間にレーザーヒユーズ焼切り作業によりバ
イパスされる。

本発明は例としての一実施態様を参考にして説明されて
きたが、この説明は、制限的な意味をもつものとみなさ
れるべきではない、実施例に対するさまざまな変更なら
びに本発明のその他の実施態様も、本発明を参考にした
時点で当業者には明白なことと思われるはずである。

以上の記載に関連して以下の各項を開示する。

（１）以下のものを含む、ラスター走査された映像の実
時間処理のための逐次ビデオプロセッサシステム： デジタル化されたマルチビットビデオデータを受取るた
めの入力端； 各々以下に挙げるものを有する複数の逐次ビデオプロセ
ッサ二上記入力端から上記マルチビットビデオデータを
受け入れるように接続される入力レジスター；ビデオプ
ロセレサからのマルチビット処理済データを転送するよ
う接続される出力レジスタ；各々前記入力及び出力レジ
スタに接続されたデータ入力端及び出力端をもち、そし
て各々アドレス入力端をもつ第１及び第２のランダムア
クセス記憶装置；複数の１ビットレジスタと、前記第１
及び第２のランダムアクセス記憶装置のデータ入力端及
び出力端に前記レジスタ各々の入力端及び出力端を接続
するためのマルチプレクサ手段とを有する逐次ＡＬＵを
備えており、このマルチプレクサ手段は又幾つかのレジ
スタの入力端及び出力端を隣接するビデオプロセッサの
逐次ＡＬＵに接続しており、マルチプレクサ手段のオペ
レーションと、前記第１及び第２のランダムアクセス記
憶装置のアドレッシングとを選択するための制御及びア
ドレスビットセットを受けとり、こうして制御・アドレ
スビットセットの各々についてビデオプロセッサの各々
において１ビット逐次演算論理オペレーションを実行す
るような、全ての前記ビデオプロセッサに共通の制御用
入力端； 前記入力端から前記入力レジスタへ前記マルチビットビ
デオデータをロードするため、ラスター走査と相関され
た反復シーケンスで前記複数の逐次ビデオプロセッサの
入力レジスタをアドレッシングするコミュテータ手段を
備えており、かかるコミュテータ手段は又、処理された
マルチビットビデオデータを１つの出力端に転送するた
めラスター走査と相関された反復シーケンスで前記複数
の逐次ビデオプロセッサの出力レジスタをもアドレッシ
ングし； 前記マルチビットビデオデータの実時間処理が結果とし
て得られるよう制御及びアドレスビットのセントのシー
ケンスを前記制御入力端に適用するため、前記逐次ビデ
オプロセッサの前記制御入力端に共通に接続されたマル
チビットの並列出力端を有する制御用手段。

（２）アナログシステム出力端が、アナログ−デジタル
変換器を通して前記入力端に接続されており、前記出力
端はデジタル−アナログ変換器を通してアナログシステ
ム出力端に接続されている前記１に記載のシステム。

（３）前記のアナログシステム入力端が前記ラスター走
査の水平走査速度の倍数に関係づけされる速度にてサン
プリングされ、かかる倍数は少なくとも逐次ビデオプロ
セッサの数に等しい前記２に記載のシステム。

（４）前記のラスター走査の水平走査内の画素数と同数
以上の前記逐次ビデオプロセッサがある前記３に記載の
システム。

（５）前記の第１及び第２の記憶装置には、逐次ビデオ
プロセッサの各々について１つの差動センス増幅器を有
するダイナミックランダムアクセス記憶装置が含まれて
いる前記１に記載のシステム。

（６）前記の各ビデオプロセッサの入力レジスタには、
前記入力端から前記マルチビットビデオデータを受けと
るよう接続された第１のビットセットと、フレーム記憶
装置の出力端に接続された第２のビットセットが含まれ
ている前記ｌに記載のシステム。

（７）前記の各ビデオプロセッサの出力レジスタには、
前記ビデオプロセッサから前記出力端まで前記マルチビ
ットの処理済データを転送するよう接続された第１のビ
ットセット及び処理済データを前記フレーム記憶装置の
入力端に転送するため、接続された第２のビットセント
が含まれている前記６に記載のシステム。

（８）前記のラスター走査の水平走査内の画素数と同数
以上の前記逐次ビデオプロセッサがあり、そして前記入
力端へのビデオデータの入力と前記出力端における処理
済データの出力の間にはかかる水平走査１回分以上の遅
延がある前記７に記載のシステム。

（９）前記のフレーム記憶装置が前記ラスター走査の１
フレームについて処理済ビデオデータを記憶する前記８
に記載のシステム。

（１０）以下のものを含む高速処理逐次プロセッサシス
テム： デジタル化されたマルチビット信号データを受けとるた
めの入力端； 各々以下に挙げるものを有する線形アレイの形をした複
数の逐次プロセッサ：前記入力端からの前記マルチビッ
ト信号データを受けとるよう接続される入力レジスタ；
逐次プロセッサからのマルチビット処理済データを転送
するよう接続される出力レジスタ；前記入力レジスタ及
び出力レジスタに接続されたデータ入力端及び出力端を
もち、そして少なくとも１つのアドレス入力端をもつラ
ンダムアクセス記憶手段；複数の１ビットレジスタ及び
前記ランダムアクセス記憶手段のデータ入力端及び出力
端に前記レジスタの各々の入力端及び出力端を接続する
ためのマルチプレクサ手段を有する逐次ＡＬＵ要素を備
えており、このマルチプレクサ手段は又１ビットレジス
タのいくつかの入力端及び出力端を隣接する逐次プロセ
ッサの逐次ＡＬＵ要素に接続することもでき、マルチプ
レクサ手段のオペレーション及び前記ランダムアクセス
記憶手段のアドレッシングを選択するための制御及びア
ドレスビットを受けとり、こうして制御・アドレスビッ
トの各々について逐次プロセッサの各々において１ビツ
トの逐次演算論理オペレーションを実行するような、前
記逐次プロセッサの全ての共通の制御用入力端； 前記入力端から前記入力レジスタ内へ前記マルチビット
信号データをロードするため、前記信号データと相関さ
れた反復シーケンスで前記複数の逐次プロセッサの入力
レジスタをアドレッシングする第一のコミュテータ手段
、及び処理済マルチビットデータを１つの出力端へ転送
するよう反復シーケンスで前記複数の逐次プロセッサの
出力レジスタをアドレッシングする第２のコミュテータ
手段； 前記マルチビット信号データの高速処理が結果として得
られるように前記制御用入力端に制御・アドレスビット
セットのシーケンスを適用するため、前記逐次プロセッ
サの全てについての前記制御入力端及びアドレス入力端
に共通に接続されたマルチビットの並列出力端を有する
制御用手段。

（１１）以下のものを含む、ラスター走査された映像を
実時間処理するための故障許容逐次ビデオ装置システム
： デジタル化されたマルチビットビデオデータを受けとる
ための入力端； 各々以下のものを有するＮ個の逐次ビデオプロセッサの
セット：前記入力端からの前記マルチビットビデオデー
タを受取るよう接続された入力レジスタ；ビデオプロセ
ッサからのマルチビット処理済データを転送するよう接
続された出力レジスタ；各々前記入力レジスタ及び出力
レジスタに接続されたデータ入力端及び出力端を有し、
各々アドレス入力端を有する第１及び第２のランダムア
クセス記憶装置；複数の１ビットレジスタ及び、この各
々のレジスタの入力端及び出力端を前記第１及び第２の
ランダムアクセス記憶装置に接続するための手段を有す
る逐次ＡＬＵを備えていて、交叉接続手段が逐次ＡＬＵ
の入力端及び出力端を左側及び右側の隣接するビデオプ
ロセッサの逐次ＡＬＵに接続しており；センスＡＬＵの
オペレーション及び前記第１及び第２のランダムアクセ
ス記憶装置のアドレッシングを選択するため制御及びア
ドレスビットセットを受けとり、こうして各々の制御・
アドレスビットセットについてＮ個のビデオプロセッサ
の各セットにおいて１ビツトの逐次演算論理オペレーシ
ョンを実行するような、前記ビデオプロセッサの全てに
共通の制御用入力端； 前記入力端から前記入力レジスタ内に前記マルチビット
ビデオデータをロードするため、１ラスター走査と相関
された反復シーケンスで前記Ｎ個の逐次ビデオプロセッ
サのセットの入力レジスタをアドレッシングするＮ個の
段を有するコミュテータ手段、及び同様に、１つの出力
端に処理済のマルチビットビデオデータを転送するため
ラスター走査と相関された反復シーケンスで前記Ｎ個の
逐次ビデオプロセッサセットの出力レジスタをアドレッ
シングするＮ個の段を有するコミュテータ手段； 前記マルチビットビデオデータの実時間処理が結果とし
て得られるよう制御及びアドレスビットセットのシーケ
ンスを前記制御用入力端に適用するため、前記逐次ビデ
オプロセッサの全ての前記制御用入力端に共通に接続さ
れたマルチビット並列出力端を有する制御用手段；にお
いて、前記Ｎ個の逐次ビデオプロセッサセットの各々及
び前記コミュテータはバイパス手段を含み、こうして前
記逐次ビデオプロセッサのうち選ばれたものが装置のオ
ペレーションから削除されることになっていること、そ
してＮという数字は前記走査１ラインに必要なプロセッ
サの数を上回るものであることを特徴とするシステム。

（１２）アナログシステム入力端はアナログ−デジタル
変換器を通して前記入力端に接続され、そして前記出力
端はデジタル−アナログ変換器を通してアナログシステ
ム出力端に接続されている前記１１に記載の装置。

（１３）前記のアナログシステム入力端は前記ラスター
走査の水平走査速度の倍数に関連づけられた速度でサン
プリングされ、そして、かかる倍数は少なくとも逐次ビ
デオプロセッサの数に等しい前記１２に記載の装置。

（１４）前記のＮ個の逐次ビデオプロセッサのセットの
Ｎという数字が、前記ラスター走査の１水平走査内の画
素の数を上回っている前記１３に記載の装置。

（１５）前記の第１及び第２の記憶装置の各々には、差
動センス増幅器を有する動的ランダムアクセス記憶装置
が含まれている前記１１に記載のシステム。

（１６）前記の各ビデオプロセッサの入力レジスタには
、前記入力端から並列で前記マルチビットビデオデータ
を受けとるよう接続される第１のビットセットと、フレ
ーム記憶装置の出力端に並列で接続されている第２のビ
ットセットとが含まれている前記１１に記載のシステム
。

（１７）前記の各ビデオプロセッサの前記出力レジスタ
ーには、前記ビデオプロセッサから前記出力端まで並列
に前記マルチビット処理済データを転送するよう接続さ
れる第１のビットセントと、前記フレーム記憶装置の入
力端に並列に処理済データを転送するよう接続される第
２のビットセットとが含まれている前記１６に記載のシ
ステム。

（１８）前記のＮ個の逐次ビデオプロセッサセントのＮ
という数字は前記ラスター走査の１水平走査内の画素の
数よりも大きいものであり、そして前記入力端へのビデ
オ入力と前記出力端における処理済データの出力との間
に少なくとも１回の前記水平走査分の遅れがある前記１
７に記載のシステム。

（１９）前記のフレーム記憶装置は前記ラスター走査の
１フレームについての処理済ビデオデータを記憶する前
記１８に記載のシステム。

（２０）以下のものを含む、故障許容プロセッサ要素を
内含する高速処理用の逐次プロセッサシステム： デジタル化されたマルチビット信号データを受けとるた
めの入力端； 各々以下のものを含む線形アレイの形をしたＮ個の逐次
プロセッサセット：前記入力端から前記マルチビット信
号データを受けとるよう接続された入力レジスタ；逐次
プロセッサからマルチビット処理済データを転送するよ
う接続された出力レジスタ；前記入力レジスタ及び出力
レジスタに接続されたデータ入力端及び出力端をもち少
なくとも１つのアドレス入力端をもっランダムアクセス
記憶手段；複数の１ビットレジスタ及び前記ランダムア
クセス記憶手段のデータ入力端及び出力端に前記レジス
タの入力端及び出力端を各々接続するためのコネクタ手
段を有する逐次ＡＬＵ要素；　ＡＬＵ要素の入力端及び
出力端を左側及び右側の隣接する逐次プロセッサの逐次
ＡＬＵ要素に接続するための交叉接続手段；マルチプレ
クサ手段のオペレーション及び前記ランダムアドレス記
憶手段のアドレッシングを選択するための制御及びアド
レスビトのセットを受けとり、こうして制御及びアドレ
スビットの各別々のセットについての前記Ｎ個の逐次プ
ロセッサのセットの全てにおいて同時に１ビツトの逐次
演算論理オペレーションを実行するような前記Ｎ個の逐
次プロセッサのセントの全てに共通の制御用入力端； 前記入力端から前記入力レジスタまで前記マルチビット
信号データをロードするため、前記信号データと相関さ
れた反復シーケンスで前記Ｎ個の逐次プロセッサのセッ
トの入力レジスタをアドレッシングする第１のコミュテ
ータ手段；及び処理済のマルチビットデータを１出力端
まで転送するため反復シーケンスで前記Ｎ個の逐次プロ
セッサセットの出力レジスタをアドレッシングする第２
のコミュテータ手段； 前記マルチビット信号データの高速処理が結果として得
られるように前記制御入力端に対し制御及びアドレスビ
ットセントのシーケンスを適用するため、前記逐次プロ
セッサの全てについての前記制御入力端及びアドレス入
力端に共通に接続されたマルチビット並列出力端をもつ
制御用手段； において、前記Ｎ個の逐次プロセッサセットの各々及び
前記第１及び第２のコミュテータ手段の各々がバイパス
手段を有し、そのため前記逐次ビデオプロセッサのうち
の選択されたものが装置のオペレーションから削除され
ていることを特徴とするシステム。

（２１）前記のランダムアクセス記憶手段には、逐次プ
ロセッサ各々について第１及び第２の記憶装置の各々の
ための１つの差動センス増幅器を有する動的ランダムア
クセス記憶装置を含む第１及び第２の記憶装置が含まれ
ている前記１０又は１１に記載のシステム。

（２２）前記の各々の逐次プロセッサの前記入力レジス
タには、前記入力端から前記マルチビット信号データを
受けとるよう接続された第１のビットセット及び補助記
憶装置の出力端に接続された第２のビットセットが含ま
れている前記１０又は１１に記載のシステム。

（２３）前記の各ランダムアクセス記憶手段が前記入力
レジスタ及び出力レジスタの数の何倍もの数のビットを
有している前記１．１０又は１１のいずれかに記載のシ
ステム。

（２４）以下の段階を含む、ラスター走査されたビデオ
信号の実時間処理の方法： ｌサンプリング速度にてビデオ信号をマルチビットデジ
タルデータに変換し、かかるデジタルデータを１セツト
の入力レジスタ内に記憶させる段階、なおラスター走査
の１水平走査内の画素数と同じだけの数の前記入力レジ
スタがある： 前記レジスタ内のデジタルデータをデータ記憶装置セッ
トの記憶セルへ転送する段階；１ビット逐次プロセッサ
要素の１セツト内で前記データ記憶装置セット内の前記
デジタルデータについて複数の逐次演算論理オペレーシ
ョンを実行する段階、なお、前記入力レジスタの各々に
ついて１つの相応するプロセッサ要素がある； １つの出力レジスタセットに前記データ記憶装置セット
から処理済デジタルデータを転送する段階、なお、前記
入力レジスタ数に相当する前記出力レジスタ数がある； 前記出力レジスタ内のデジタルデータを出力ビデオ信号
に変換する段階。

（２５）前記のラスター走査の１垂直走査内の前記水平
走査の全ての各画素について、１つの記憶セルセットを
含むフレーム記憶装置内に前記出力レジスタセットから
の処理済ビデオデータを記憶させる段階、及びビデオ信
号の変換と同期的に前記入力レジスタセットに記憶され
たビデオデータを転送し、こうして人力レジスタには記
憶されたフレームからのデータならびに現在の水平走査
についての変換済のデータも含まれるようになる段階が
含まれている前記２４に記載の方法。

（２６）前記の逐次演算論理オペレーションを実行する
段階が前記プロセッサ要素の全てにおいて同時に行なわ
れる前記２４に記載の方法。

（２７）前記の水平走査のうち少なくとも２つが、入力
レジスタセットの１つにデジタルデータを記憶させる段
階と、前記水平走査の１つの一定の画素について前記出
力レジスタにデータ記憶機構セントからデジタルデータ
を転送する段階との間に少な（とも２つの前記水平走査
が起こる前記２４に記載の方法。

（２８）以下の段階を含む、高速信号処理方法：１サン
プリング速度にて入力信号をマルチビットデジタルデー
タに変換し、１つの入力レジスタセソトにこのデジタル
データを並列にロードする段階、 １つの１ビツト広域データ記憶装置の記憶セルに前記レ
ジスタからのデジタルデータを転送する段階、なおデー
タ記憶機構は、前記入力レジスタの１つの中のビット数
をはるかに超えるビット数をもっている； １つの１ビット逐次プロセッサ要素セント内で前記デー
タ記憶装置セント内の前記デジタルデータについて複数
の逐次演算論理オペレーションを行なう段階、なお、か
かる入力レジスタの各々について相当するプロセッサ要
素が１つずつある； 一度に１ビツトずつ前記データ記憶装置セントから１つ
の出力レジスタセソトへ処理済デジタルデータを転送す
る段階、なお、前記入力レジスタ数に相当する数の前記
出力レジスタがある。

（２９）前記の入力信号が完全に１反復シーケンスサイ
クルをし終える時間中緩衝記憶装置内に前記出力レジス
タセントからの処理済データを記憶させる段階、及び入
力信号の変換と同期的に前記入力レジスタセソトへと記
憶された処理済データを転送し、こうして入力レジスタ
には、緩衝記憶装置からのデータと同様に現行の入力信
号に対する変換器データも含まれるようになる段階が含
まれている前記２８に記載の方法。

（３０）前記の逐次演算論理オペレーションを実行する
段階が前記プロセッサ要素の全てにおいて同時に行なわ
れる上記２４又は２８に記載の方法。

（３１）前記のデータ記憶装置セントには、前記逐次プ
ロセッサ要素のクロッキングと同期的にクロッキングさ
れるセンス増幅器をもつ第１及び第２のランダムアクセ
ス記憶装置が含まれている上記２４又は２８に記載の方
法。

（３２）ビデオ信号の実時間デジタル処理用システムが
開示される。各々ｌ水平走査の１画素について動作する
多数の１ビット逐次プロセッサ要素（１０）が用いられ
る。ビデオ信号（１５）はアナログデジタル変換器（１
８）によりデジタルに変換され、各プロセッサ要素（１
０）につき１つの入力レジスタの１セツトの中に記憶さ
れる。これらの入力レジスタは全て、それらが１コミユ
テータにより順番にアドレスされるにつれて１水平走査
の間にロードされる。各プロセッサ要素（１０）には１
ビツトの２進加算器１つ、１ビットレジスタセツト１つ
そして、複数の走査からのデータを記憶するサイズの１
ビツトの広域データ記憶装置２つが含まれている。

プロセッサ要素は全て共通に１つのシーケンサ、状態マ
シン又はプロセッサ（２５）により制御されている。処
理済データは各プロセッサ要素（１０）のための１出力
レジスタへと転送され、ここからデジタル−アナログ変
換器（０）によりビデオ信号に変換される。次のフレー
ムを畳み込みするのに用いるため処理済フレームを保存
するには、フレーム記憶値！（１７）を用いることがで
きる。フレーム記憶装置（１７）の入力は出力レジスタ
にてとられ、フレーム記憶装置の出力は入力レジスタに
与えられる。

【図面の簡単な説明】

第１図は本発明に基づく逐次ビデオプロセッサを用いる
ビデオシステムの１例のブロックダイヤグラム形式の図
である。 第２図は、第１図のシステム上の逐次ビデオプロセッサ
のブロックダイヤグラム形式の図である。 第３図は、第１図と第２図の逐次ビデオプロセッサのさ
らに詳細なブロックダイヤグラム形式の図である。 第４図は、第３図のプロセッサのＡＬＵ、レジスタ、マ
ルチプレクサ、回路の概略図である。 第５図は、第３図のプロセッサ要素の入力及び出力レジ
スタの概略図である。 第６図は、第３図又は第４図のプロセッサを含む半導体
チップの配置の拡大図である。 第７図は、冗長性プロセッサ要素を用いるための接続の
ブロックダイヤグラム形式の図である。 １１−ＣＲＴ、　　　　　１４−アンテナ、３〇−人力
レジスタ、　　３２−リングカウンタ、３３−データメ
モリ、　　３７−アドレス、３８−動的メモリ、 ４２−データ出力レジスタ、 ４９−リングカウンタ、　　５Ｏ−ＡＬＵ。 ５５−マイクロコード制御入力、 ８１−人力トランジスタ、 ８２−動的メモリセル、 ８３−アクセストランジスタ、 ８４．８５−折りたたみビットライン、８６−ワートラ
イン、　　　８７−静的セル、８９−センス増幅器、 ９〇−垂直ストリップ。 ０−−ニー−つ 手続補正書（方式） ％式％ １、事件の表示　　　昭和６３年特許願第２８７４９３
２、発明の名称　　　逐次ビデオプロセッサシステム３
、補正をする者 事件との関係　　出願人 ４、代理人 願書に最初に添付した図面の浄 （内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 　以下のものを含む、ラスター走査された映像の実時間
   処理のための逐次ビデオプロセッサシステム： デジタル化されたマルチビットビデオデータを受取るた
   めの入力端； 各々以下に挙げるものを有する複数の逐次ビデオプロセ
   ッサ：上記入力端から上記マルチビットビデオデータを
   受け入れるために接続される入力レジスター；ビデオプ
   ロセッサからのマルチビット処理済データを転送するた
   め接続される出力レジスタ；各々前記入力及び出力レジ
   スタに接続されたデータ入力端及び出力端をもち、そし
   て各々アドレス入力端をもつ第１及び第２のランダムア
   クセス記憶装置；複数の１ビットレジスタと、前記第１
   及び第２のランダムアクセス記憶装置のデータ入力端及
   び出力端に前記レジスタ各々の入力端及び出力端を接続
   するためのマルチプレクサ手段とを有する逐次ＡＬＵを
   備えており、このマルチプレクサ手段は又幾つかのレジ
   スタの入力端及び出力端を隣接するビデオプロセッサの
   逐次ＡＬＵに接続しており；マルチプレクサ手段のオペ
   レーションと、前記第１及び第２のランダムアクセス記
   憶装置のアドレッシングとを選択するための制御及びア
   ドレスビットセットを受けとり、こうして制御・アドレ
   スビットセットの各々についてビデオプロセッサの各々
   において１ビット逐次演算論理オペレーションを実行す
   るような、全ての前記ビデオプロセッサに共通の制御用
   入力端；前記入力端から前記入力レジスタへ前記マルチ
   ビットビデオデータをロードするため、ラスター走査と
   相関された反復シーケンスで前記複数の逐次ビデオプロ
   セッサの入力レジスタをアドレッシングするコミュテー
   タ手段を備えており、かかるコミュテータ手段は又、処
   理されたマルチビットビデオデータを１つの出力端に転
   送するためラスター走査と相関された反復シーケンスで
   前記複数の逐次ビデオプロセッサの出力レジスタをもア
   ドレッシングし； 前記マルチビットビデオデータの実時間処理が結果とし
   て得られるよう制御及びアドレスビットのセットのシー
   ケンスを前記制御入力端に適用するため、前記逐次ビデ
   オプロセッサの前記制御入力端に共通に接続されたマル
   チビットの並列出力端を有する制御用手段。