KR970007011B1

KR970007011B1 - 직렬 비디오 프로세서와 고장 허용성 직렬 비디오 프로세서 장치 및 프로세스 방법

Info

Publication number: KR970007011B1
Application number: KR1019880014920A
Authority: KR
Inventors: 디. 차일더즈 지미; 히슬로프 애딘
Original assignee: 텍사스 인스트루먼츠 인코포레이티드; 엔. 라이스 머레트
Priority date: 1987-11-13
Filing date: 1988-11-12
Publication date: 1997-05-01
Also published as: DE3856124T2; JPH01258184A; DE3856124D1; KR890008671A; JP2774115B2; EP0317218A2; EP0317218A3; EP0317218B1

Abstract

내용없음

Description

직렬 비디오 프로세서와 고장 허용성 직렬 비디오 프로세서 장치 및 프로세스 방법

제1도는 본 발명에 따른 직렬 비디오 프로세서를 사용하는 비디오 시스템의 전기 계통도.

제2도는 제1도내의 시스템상의 직렬 비디오 프로세서의 전기 계통도.

제3도는 제1도 또는 제2도의 직렬 비디오 프로세서의 더욱 상세한 전기 계통도.

제4도는 제3도 프로세서의 레지스터, 멀티플렉서, 회로, 및 ALU의 전기 개략도.

제5도는 제3도 프로세서 소자의 입력 및 출력 레지스터의 전기 개략도.

제6도는 제3도 또는 제4도 프로세서를 포함하는 반도체 칩의 전기 개략도.

제7도는 여유 프로세서 소자를 사용하기 위한 접속부의 전기 계통도.

* 도면의 주요부분에 대한 부호의 설명

10 : 직렬 비디오 프로세서 11 : CRT

13 : 표준 비디오 회로 14 : 안테나

17 : 프레임 메모리 22 : D/A변환기

25 : 제어기 30 : 입력 레지스터

32, 49 : 링 카운터(커뮤테이터) 36, 39 : 디코더

42 : 출력 레지스터 50 : ALU

61, 62, 63, 64, 68, 70, 71, 72, 73, 78 : 멀티플렉서

75 : 이진 전가산기/감산기 81 : 입력 트랜지스터

82 : 억세스 트랜지스터 87 : 정적 셀

102, 103, 104, 105, 106, 107, 110, 111 : 스위치

본 발명은 디지탈 신호 프로세서 시스템에 관한 것으로, 특히 비디오 신호 프로세싱용으로 특히 유용한 직렬 프로세서에 관한 것이다

영상 향상등을 위한, 표준 TV와 같은 비디오 신호들의 실시간(real-time) 프로세싱에서는 대량의 데이타가 단기간내에 처리 및 프로세서되어야 한다. 영상 프로세싱용으로 지금까지 제안된 한가지 방법은 Electronic Design, 1984년 10월 31일, 207-218페이지; 1984년 11윌 15일, 289-300페이지; 1984년 11윌 29일, 257-266페이지, 1984년 12윌13일, 217-225페이지; 및1985년1월10일, 349-356폐이지에 데이비스(Davis) 등이 기술한 바와 같이 단일-비트 마이크로프로세서 어레이를 사용한다. 비디오를 실시간 프로세스하기 위해서, 이 시스템은 실제로 칩당 6×12개 프로세서 소자를 갖고 있는 32개 칩으로 형성된 48×48개 프로세서 소자 어레이를 사용하였다. 각 프로세서 소자들은 데이타 전송을 위해 4개의 인접 소자, 즉 North, South, East 및 West에 접속되었다. 이러한 구조는 프로세서들 사이 및 칩들 사이에 매우 많은 상호 접속부를 필요로 하였으므로, 제한된 용량 및 의심스러운 신뢰성의 비싼 장비를 제공하게 된다.

본 발명의 목적은 개량된 비디오 신호 프로세서, 특히 비디오 신호의 실시간 프로세싱이 가능한 프로세서를 제공하기 위한 것이다. 다른 목적은 실시간내에 다량의 데이타에 대한 콘벌루션(convolution) 또는 유사한 알고리즘을 수행할 수 있는 영상 프로세서를 제공하기 위한 것이다. 다른 목적은 스캔 라인(scan line)의 모든 픽셀(pixel)에 대한 콘벌루션 등을 동시에 행하도록 구성된 직렬 프로세서의 선형 어레이를 제공하기 위한 것이다.

부수적인 목적은 비디오 신호 프로세싱 또는 영상 향상용으로 유용한 형태의 더욱 저렴하고 더욱 신뢰할 수 있는 프로세서를 제공하기 위한 것이다.

본 발명의 한 실시예에 따르면, 비디오 신호의 실시간 디지탈 프로세싱용 시스템이 기술되어 있는데, 이시스템은 수평 스캔의 한 픽셀에 대해 각각 동작하는 다수의 1-비트 직렬 프로세서 소자들의 선형 어레이를 사용한다. 비디오 신호는 A/D 변환기에 의해 디지탈로 변환되고, 1개의 전(fu11) 스캔 라인은 프로세서 소자마다 1개씩 있는 한 셋트의 입력 레지스터내에 격납된다. 모든 이 입력 레지스터들은 수평 스캔중에 로드(load) 되는데, 이때 이 입력 레지스터들은 커뮤테이터(Commutator)에 의해 순차적으로 어드레스된다. 각 프로세서 소자는 1-비트 이전 가산기, 한 셋트의 1-비트 레지스터, 및 수회 스캔에 의한 데이타를 격납하기 위한 소정 크기의 2개의 1-비트 폭 데이타 메모리를 포함한다. "North와 South"의 물리적 접속은 없지만, 그 대신에 데이타 메모리는 이 기능을 제공한다. 프로세서 소자들은 격납된 마이크로코드, 또는 시퀀서, 상태기 또는 프로세서에 의해 모두 공통으로 제어된다. 프로세서된 비디오 데이타는 각 프로세서 소자용 출력 레지스터로 전송되는데, 이 레지스터에서 데이타는 커뮤테이터에 의해 정해진 순차로 오프-로드(off-load)된 다음, D/A 변환기에 의해 비디오 신호로 변환된다.

프로세스된 프레임을 다음 프레임을 콘벌브(convolve)할때 사용하도록 비축하기 위해 프래임 메모리가 사용될 수 있는데, 프레임 메모리의 입력은 출력 레지스터에서 취해지고, 프레임 메모리 출력은 입력 레지스터에 제공된다.

직렬 프로세서 소자들은 선형 어레이로서 구성되고, 소자마다 1개 열을 갖고 있는, 동적 RAM과 유사한 규칙적인 패턴으로 반도체 집적 회로내에 배치된다. 열은 2개의 데이타 메모리, 입력 및 출력 레지스터, 커뮤테이터, 및 가산기와 이것의 레지스터 셋트를 포함한다.

프로세서는 비디오 신호 향상용으로 사용되는 것으로 기술되어 있지만, 일반적으로 영상 프로세싱, 문자인지(character recognition), 신호 프로세싱, 필터링, 및 이 형태의 응용용으로도 유용하다.

이하, 첨부도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.

제1도를 참조하면, 본 발명에 따른 직렬 비디오 프로세서(10)을 사용할 수 있는 TV 또는 비디오 시스템은 종래의 TV 셋트내에 사용된 바와 같이 표준 비디오 회로(13)으로부터 아날로그 비디오 신호(12)에서 수신하는 래스터-스캔(raster-scan)형의 CRT(11)을 포함한다. 안테나(14) 또는 VCR등으로 부터의 비디오 신호는 라인(15)에서 아날로그 복합 비디오신호를 발생시키는 튜너 RF 및 IF단(stage)을 통해 통상적인 방식으로 처리된다. 이 아날로그 입력(15)는 직렬 비디오 프로세서(10)이 사용되지 않은 경우에 비디오 회로(l3)으로의 입력(16)과 동일하므로, 이 예내에서 프로세서(10)은 단지 IF 스트립(strip)의 출력에서 신호 스트림내에 삽입된다.

프로세서(10)은 비디오 신호에 대한 여러가지 신호 향상 동작을 수행하도록 작용하고, 이 목적을 달성하기 위해 통상적으로 프레임 메모리(17)내의 1개(또는 그 이상)의 프레임을 비축하게 된다. 수평 동기, 수직 동기 및 컬러 버스트(color burst)는 별도로 회복된다. 즉 설명 목적상 비디오 신호만을 취급하는 본 명세서내에 기술된 신호 프로세서를 바이-패스(by-pass)하게 된다.

제2도내에는, 직렬 비디오 프로세서(10) 및 프레임 메모리(17)의 계통도가 더욱 상세하게 도시되어 있다.

라인(15)상의 비디오 신호 입력은 예를 들어 14.32MHz(컬러 서브캐리어 3.58MHz의 4배)의 샘플링비로 동작하는 A/D 변환기 내에서 8-비트 숫자화 비디오 데이타로 변환되므로, 비디오 프로세서(10)으로의 한 입력으로서의 라인(19)상에 8-비트 병렬 출력을 발생시키게 된다.

프로세서(10)으로의 다른 8-비트 데이타 입력(20)은 이전 프레임용으로 프로세서된 비디오 데이타를 격납하는 프래임 버퍼 메모리(17)의 출력이다. 프래임 메모리(17)은 시판중인 비디오 DRAM의 뱅크(bank)로 구성될 수 있거나, 랜덤 억세스 기능이 필요없기 때문에, 단지 직렬 I/O를 갖고 있는 프레임 메모리 장치가 사용될 수도 있다.

프로세스된 비디오 데이타는 8개 라인(21)상의 비디오 프로세서로 부터 비디오 회로로의 입력(16)을 발생시키는 8-비트 D/A 변환기(22)로 출력된다. 일예로서 도시된 시스템은 흑백 또는 컬러로 될 수 있는데, 그 이유는 실시간 영상 향상 프로세싱이 복합 비디오 신호에 대해 행해지기 때문이다. 또한, 프로세서는 본 출원서내에서는 취급하지 않게 되는 컬러 분리를 수행할 수 있다. 또한, 프로세스된 비디오 데이타는 8개 라인(23)에 의해 프레임 메모리(17)의 입력에 제공된다. 또한, 프레임 메모리(17)은 비디오 프로세서(10) 또는 제어기(5)로부터 라인(24)상의 제어기 및 클럭킹 신호를 수신한다. 비교적 느린 속도인 경우에, 제어기(25)는 예를들어 미합중국 특허 제4,432,052호 내에 상세하게 기술된 바와 같이, 시판중인 TMS 7000과 같은 표준 마이크로 프로세서 또는 마이크로 제어기로 될 수 있다. 고속인 경우에, 코드가 RAM 또는 ROM내에 격납될 수 있는 고속 제어기가 요구될 수 있거나, 종래 형태의 상태기 또는 시퀀서가 사용될 수도 있다. 제어기(25)는 라인(26)상의 21개 마이크로코드 제어 비트 및 16개 어드레스 비트를 비디오 프로세서에 제공하도록 작용한다. 프로그램 격납 또는 제어기(25)는 특히 관련 어드레스 카운터를 갖고 있는 ROM내에 격납된 코드로 구성되는 경우에 비디오 프로세서(10)과 동일한 반도체 칩상에 있을 수 있다.

제3도를 참조하면, 직렬로 비디오 프로세서(10) 내에 포함된 직렬 프로세서 소자들 중 1개의 프로세서소자의 일례가 도시되어 있다. 비디오 프로세서(10)은 예를들어 선형 어레이상태인 제3도에 도시된 바와 같이 1024개의 동일 프로세서 소자들을 포함할 수 있다. 각 프로세서 소자는 D/A 변환기 및 프레임 메모리(17)로부터 2개의 8-비트 병렬 입력(19 및 20)을 수신하는 16-비트 데이타 입력을 포함하는데, D/R 레지스터라고 부르는 입력 레지스터(30)은 엔에이블 신호가 입력(31)에 제공될 때에만 라인(19 및 20)사이에 데이타를 로드시키고, 이 엔에이블 신호는 수평 공백(blanking) 기간 종료시에 시작하여, A/D 변환기(18)의 샘플링 주파수와 동기된 1024개 사이클동안 계속되도록 트리거된 1024개중 1개 커뮤테이터 또는 링 카운터(32)로 부터 수신된다. 또한, 레지스터(30)의 16개 비트는 데이타 메모리(33)내에 기입되도록 선택하기 위해, 기술하게 되는 바와 같이 제어기(25)로부터의 어드레스 입력에 의해 한번에 1개씩 어드레스되는데, 이 데이타 메모리(33)은 RAM0이라고 불리워지고, 1×128 형태로 된 128-비트 동적 랜덤 억세스 메모리로 구성된다. 실제로, RAM0 테이타 메모리(33) 및 DIR 입력 레지스터(30)은 동일한 1×44 DRAM 열 부분이지만, 레지스터(30)은 DIR 부분이 이중 포트로 되어 있으므로, 입력(19 및 20)으로 부터 모든 16개 비트들이 병렬로 기입될 수 있는 RAM0 부분과 상이하다. RAM0용 1-비트 데이타 입력/출력 라인(35)는 DRAM 열의 감지 증폭기용 열 또는 비트-라인 I/O에 결합된다. 열의 1×128 메모리 RAM0 부분내에 어드레스되는 특정 비트는 모든 1024개 프로세서 소자들에 의해 공유된 128개 워드 라인에 선택되는데, 공유된 144개중 1개 디코더(36)은 제어기(5)로부터 8-비트 어드레스(37)(실제로 7개 어드레스비트와 21개 제어 비트중 1개)을 수신하고, 동일한 워드 라인 선택을 메모리든 1024개 프로세서 소자에 제공한다. 이와 마찬가지로, RAM1이라고 부르는 제2의 1-비트 폭 동작 메모리(38)은 프로세서의 출력측상에 사용되어, 제어기(25)로 부터의 라인(41)상의 8-비트 어드레스로부터 144개중 1개 워드라인 선택을 발생시키는 공유 디코더(39)를 다시 갖게 된다. RAM1 메모리는 공유 디코더(39)로부터의 16개중 1개 선택에 의해 어드레스된 DOR이라고 부르는 16-비트 데이타 출력 레지스터(42)에 관련된다. 입력 및 출력 레지스터(30과 42) 및 데이타 메모리(33과 38)용 어드레스(37 및 41)은 모드 1024개의 프로세서 소자들에 의해 공유된 디코더(36 및 39)의 각각의 8-비트 입력(37 및 41)인데, 이 입력(36 및 39)는 제어기(25)에 의해 발생된다. 출력 레지스터(42)는 1024개중 1개 커뮤테이터 또는 링 카운터(49)로부터의 입력(48)에 의해 라인(21 및 23) 상의 16-비트 병렬 데이타 출력용으로 선택된다. 입력 커뮤테이터(32)는 1024배 이상의 수평 스캔비로 클럭되므로, 모든 1024개의 입력 레지스터(30)이 수평 스캔기간 동안에 로드될 수 있다. 출력 커뮤테이터(49)는 입력과 동일한 스캔비로 클럭될 수 있다.

제3도의 프로세서 소자는 RAM0 및 RAM1 로 부터의 1-비트 입력에 대한 1-비트 산술/논리 기능을 수행하고, RAM0 또는 RAM1에 1-비트 결과를 기입하도록 작용하도록 ALU와 레지스터 셋트(50)을 포함하거나, 선택적으로, ALU(50) 의 1-비트 IO가 좌측 또는 우측 데이타 입력(52 또는 53), 또는 좌측/우측 데이타 클럭 라인(54)를 경유하는 어느 한 측상의 인접 "East 및 West" 프로세서 소자들로 될 수 있다. 1-비트 산술/논리 기능은 제어기(25)로부터의 22-비트 마이크로코드 제어 입력(55)에 의해 정해진다. ALU(50)으로의 데이타 메모리(33 및 38)의 감지 증폭기로의 클럭 입력 CLK에 의해 정해진 1클럭 사이클내에서, 제3도의 프로세서 소자는 RAM0, RAM1, L 또는 R로부터의 입력에 대한 후술한 명령 셋트의 동작들 중 한가지 동작을 수행하고, 그 결과를 마이크로코드 입력(55) 및 어드레스(37 및 41)에 의해 선택된 바와 같이 RAM0, RAM1, 입력에만, 또는 출력에만 인가시킨다. 이 CLK 입력은 약 50nS 반복율 또는 20MHz에 있게 되는데, 이것은 커뮤테이터(32 및 49)의 클럭킹과 상관될 필요가 없다.

제4도를 참조하면, 제3도의 프로세서 소자의 ALU와 레지스터 셋트(50)이 더욱 상세하게 도시되어 있다. 이 계통도내에서, RAM0 또는 RAM1로부터의 선택 조건 1-비트입력을 R0 또는 R1이라고 하고, 21개 마이크로코드 제어 비트를 C0 내지 C20이라고 하며, 캐리 비트를 Cy라고 하고, 브로우(borrow)를 비트를 BW라고 하며, 합(sum) 비트를 SM이라고 한다. 레지스터 A, 레지스터 B, 레지스터 C 및 레지스터 D라고 부르는 4개의 1-비트 클럭 레지스터(56, 57, 58 및 59)가 포함되는데, 이들은 D 및 Q 입력/출력 단자 및 클럭 입력 CLK를 갖고 있는 표준 D 플립-플롭 회로이다. 각각의 레지스터(56-59)는 도시한 바와 같이 마이크로코드 제어 비트(55)의 3개의 각각의 비트에 의해 제어된 8개중 1개 선택기인 멀티플렉서(61, 62, 63 또는 64)를 갖는다. 그러므로, 예를 들어, 레지스터(56) 또는 Reg A는 자체 출력(66)으로부터 라인(65) 상의 1-비트 입력을 수신하거나, 이 제어 입력의 이진값 000 내지 111에 따라 라인(67)상의 제어기(25)로 부터의 3개 비트(C14-C16)에 의해 선택된 바와 같이, R0 또는 R1, 또는 우측 또는 좌측 라인(52 또는 53), 또는 B 또는 C 레지스터, 또는 하드-와이어드 제로(hard-wired zero)를 수신한다.

레지스터 B, C 및 M은 이와 마찬가지로 제어된다.

레지스터 C는 멀티플레서(63)의 한 입력으로시 제어 비트 C20, 및 선택기 비트로서 RegM 출력 M을 수신하는 분할 멀티플렉서라고 부르는 부수적인 멀티플렉서(68)을 갖는다.

RAM0 데이타이타 메모리(33) 및 RAM1 데이타 메모리(38)용 입력은 RAM0 및 RAM1 기입 제어 멀티플렉서(70 및 71)에 의해 제어된다. 자동건 멀티플렉서(72 및 73)은 C20제어 비트에 응답하고, RegM 출력은 RAM0 및 RAM1용 데이타-의존 기입 입력을 제공한다. 멀티플랙서(61, 62, 63 및 64)의 입력으로 사용된 R0 및 R1 비트는 RAM0 및 RAM1용 "해독"출력이다. 각각의 멀티플렉서(70, 71, 72 및 73)은 도시된 바와 같이 2개의 제어 비트 C0, C1, C3, C4, C20 또는 M을 수신하고 4개중 1개 선택기이다. 제어 비트 C2 및 C5는 RAM0 및 RAM1용 어드레스 비트 A7과 동일하고, 데이타 전송을 위해 RAM0 및 RAM1 대신에 DIR 또는 DOR 레지스터를 선택하기 위해 사용된다. ALU 자체는 도시된 바와 같이 입력 A, B, C, M 및 C20(또는 D)를 수신하고, 도시된 바와 같이 출력 합 SM, 캐리 Cy 및 브로우 BW를 발생시키는 이진 전 가산기/감산기(75) 및 2-입력 OR 및 AND게이트(76 및 77)로 구성된다. 좌측/우측 제어 L/R은 제어비트 C6 및 C7에 의해 선택된 바와 같이 입력 R0, R1, B 및 논리 0에 기초를 두고 4중 1개 멀티플렉서(78)에 의해 발생된다.

이중-포트 입력 레지스터(30)은 제5도에 도시되어 있는데, 이 도면내에서 커뮤테이터(32)로부터의 포인터 입력(31)은 {병렬 입력(19 및 20)으로부터} 16개 데이타 라인(19a 및 20a)를 동적 메모리 셀(82)에 접속시키는 한 셋트의 16개 입력 트랜지스터(81)을 구동시키는 것으로 도시되어 있다. 이 셀들은 이중-포트이고, 워드라인(86)에 의해 어드레스된때 억세스 트랜지스터(83) 및 폴드(fold)된 비트 라인(84 및 85)를 통해 기입 또는 해독된다. 이 144-비트 동적 RAM 열의 RAM0 부분용 워드 라인(87)의 16개의 워드라인(86 및 128)이 있다. DIR이 수평 스캔 완료 직후의 32개 프로세서 사이클 내에서만 RAM0 부분에 로드되기 때문에(동시에 RAM0 부분이 DOR 부분에 전송되기 때문에), 셀(82)가 해독되고 있는 동안 이셀이 기입하려고 하는 충돌이 프로세서내에 없애야 한다.

즉, 제어기(25)내에 격납된 프로그램은 충돌을 피하기 위해 기입되지만, 비디오 프로세싱시의 소정의 경우에는 중간데이타의 랜덤 비트가 특히 콘벌루션 알고리즘 후에 유입되었더라도 현저한 효과가 없었다.

또한, 이중-포트 출력 레지스터(42)도 제5도에 도시되어 있고, 이들은 정적(static)셀(87)이 사용되는 것을 제외하고는 입력 레지스터와 동일한데, 그 이유는 셀이 라인(88)의 긴 데이타 및 데이타-바 쌍을 구동 시켜야 하기 때문이다. 라인(21, 23)으로부터의 해독과 감지 증폭기(89)로 부터 셀(87)로의 기입 간의 충돌은 격납된 프로그램에 의해 해결될 수 있는데, 수평 스캔 직후의 32개 사이클만 RAM1로 부터 DOR을 로드시키기 위해 사용된다

제3도 및 제4도의 프로세서 소자(50)의 표 A에 기재된 것과 같은 명령 셋트를 제공한다. 명령 셋트의 명령을 형성할 때, 각각의 레지스터 A, B, C, M 및 ALU(75)는 동시 동작을 수행할 수 있다. 예를들어, 0＞A : A＞B : R0(123)＞C : M＞M : SM＞R1(27): B＞G0로 표현된 동작은 다음과 같은 동시 사상(event)을 부여한다.

A＞0 레지스터 A에 0을 로드

A＞B 레지스터 B에 A내에 사전 로드된 내용을 로드

R0(123)＞C 데이타를 ROM0 어드레스(123)으로부터 레지스터 C로 이동

M＞M 이것은 레지스터 M용. NO＞OP(비동작)명령이다.

SM＞Rl(27) 가산결과를 RAM1 어드레스(27)내에 기입

B＞GO 레지스터 B를 GLOBAL OUTPUT 라인 상에 출력

명령의 기본 포맷은 다음과 같다.

소오스＞목적지 : 소오스＞목적지 : …

우측 화살표 '＞'는 테이타 흐름의 방향을 나타내고, 콜론 ':'은 동시에(동일 크럭 사이클) 수행될 명령문(statement)들을 분리시킨다. 새로운 라인을 새로운 클럭 사이클을 나타낸다.

A, xB, C, M 레지스터

SM, Cy, B ALU 출력

xP0(n) RAM0, 어드레스 n 0＜=n＜=127

xINP(m) 데이타 입력 레지스터 DIR,

비트 0-15 0＜=m＜=15

xR1(n) RAM1, 어드레스 n 0＜=n＜=127

xOUT(m) 데이타 출력 레지스터 DOR,

비트 0-15 0＜=m＜=15

GO 전역(global) 출력 라인

여기서,

x=공백 즉각(immediate) 셀(즉, 프로세서소자)은 소오스/목적지

x=L 즉각셀의 좌측으로의 셀은

소오스/목적지

x=R 즉각셀 우측으로의 셀은

소오스/목적지

소오스는 공통 라인내에서 1회 이상 지정될 수 있다.

즉, "A＞B : A＞C"가 정당하다. 그러나, 목적지는 공통 라인 내에서 단 1회 지정될 수 있다. 즉 , "A＞B : B＞C"는 정당하지 못하다.

각 메모리 뱅크는 소오스로서 1회 이상 지정될 수 있다. 즉, "R0(13)＞A : R0(13) : B"는 정당하지만(동일 어드레스), "R0(13)＞A : R0(100)＞B"는 정당하지 못하고(동일 뱅크, 상이한 가산기), "R0(13)＞A : R1(100)＞B"는 정당하다(상이한 뱅크). 각각의 뱅크 RAM0 또는 RAM1은 목적지로서 단 1회 지정될 수 있다. 특, "A＞R0(13) : B＞R0(13)"은 정당하지 못하지만, "A＞R0(13) : B＞R1(13)"은 정당하다.

뱅크 RAM0 또는 RAM1이 소오스 및 목적지로서 지정되면, 소오스와 목적지 어드레스는 동일해야 한다. 즉, "R0(22)＞C : C＞R0(123)"은 정당하지 못하지만(동일 뱅크, 상이한 어드레스), "R0(22)＞B : SM＞R0(22)"는 정당하고(해독/변형/기입), "R0(22)＞C : C＞R1(123)"은 정당하다. xP0(n) 및 Xr1(n)에 대해 상술한 소정의 이 룰(rule)은 'n'의 어드레스 범위가 0 내지 127이고, 'm'이 1 내지 15라는 것을 제외하고는 xINP(m) 및 xOUT(m)에 적용된다.

각 경우에, 문자 R0에 대한 모든 참조부호들은 INP로 대체될 수 있고, 문자 R1은 OUT으로 대체될 수 있다. 즉, "R0(10)＞B : SM＞R0(10)"이 정당하면, "INP(10)＞B : SM＞INP(10)"도 정당하다. 또는, "R0(10)＞B : SM＞INP(10)"은 정당하지 못하지만, "R1(25)＞B : SM＞INP(10)"은 정당하다(상이한 뱅크).

상술하고 표 A 내에 기재된 바와 같은 명령 셋트를 사용하는 고정 소숫점 산술용 소프트웨어 알고리즘의 예들이 표 B에 기재되어 있다. 이 예들은 소오스 수 크기로서 8개 비트를 임의로 사용하지만, 이 수 들은 1비트로부터 128개 비트의 2개 뱅크 내에 누산될 수 있는 비트까지의 소정길이로 될 수 있다. 이것은 동작에 따라 변하지만, 최소한 63개 비트이다. 표 B의 명령에 내에서, C20은 'D'라고 불리워지고, "0＞D"는 "C20=0"과 등가이다.

아래의 표는 몇가지 이 고정 소숫점 동작의 프로세싱 속도 및 요구된 클럭 사이클을 나타내는데, 8개의 비트예가 제공되고, 워드 길이는 전혀 고려되지 않는다.

0.63μS가 2개의 8-비트 수(9개의 70nS 사이클)의 고정 소숫점 가산용으로 요구되더라도, 이들중 1024개가 동시에 행해지므로, 유효 속도가 0.6nS라는 것을 알아야 한다. 이와 유사하게, 8×8 승산의 유효 속도는 5nS이다.

제3도 및 제4도의 직렬 비디오 프로세서는 바 배치가 제6도에 도시되어 있는 단일 집적 회로내에 구성된다.

각각의 1024개 프로세서 소자는 어레이의 수직 스트립(90)이고, 각 스트립(90)은 RAM0 메모리(33), RAM1 메모리(38), 16-비트 데이타 입력 레지스터(30), 16-비트 데이타 출력 레지스터(42), 영역(91)내의 멀티플렉서(61, 62, 63, 64, 70, 71, 72, 73 및 78), 영역(92)내의 레지스터(56, 57, 58 및 59), 영역(93)내의 가산기/감산기(75)와 게이트(76, 77), 및 영역(94와 95)내의 감지 증폭기(86과 89)로 형성된다.

CMOS 감지 증폭기 및 폴드된 비트 라인 DRAM 셀의 구조는 예를 들어 포티트(Poteet)등에게 허여되고 텍사스 인스트루먼츠에게 양도된 미합중국 특허 제4,630,240호내에 도시된 형태로 되어 있다. 워드라인(86 및 87)은 영역(97)내에 배치된 행 디코더 및 워드-라인 구동기로 부터의 바를 가로질러 수평으로 지나간다. 1024개 감지 증폭기(86)과의 RAM/DIR 결합체의 동작은 표준 동작 RAM의 동작과 유사하지만, 모든 1024개 프로세서 소자들이 매클럭 사이클마다 한번에 동작하기 때문에 열 디코드 또는 어드레싱이 전혀 요구되지 않는다. RAM1/DOR 결합체의 동작 출력 레지스터(42)가 정적 셀을 사용할 수 있다는 것을 제외하고는 동일하다. 쉬프트 포인터(32 및 42)는 링 카운터로서 접속된 표준 쉬프트 레지스터 비트이다.

선형 어레이로서의 이 비디오 프로세서의 형태는 몇가지 장점을 제공한다. "선형 어레이"는 1024개(또는, 가능한 수)의 프로세서 소자들의 1-비트 직렬 프로세서 소자 내에서 각각 병렬로 한번에 전체 수평 라인상에서 동시에 동작한다는 것을 의미한다. 이것은 메모리, 프로세서 소자 및 가장 가까운 소자들의 상호 접속이 매우 규칙적으로 되게 하여, 장치가 메모리 칩과 유사하게 배치되게 한다. 한번에 한 라인을 프로세싱하는 선형 어레이는 상하 픽셀용 데이타와의 물리적 접속을 요구하지 않는데, 그 이유는 이전 라인으로 부터의 필요한 중간(interim) 데이타가 국부 프로세서 메모리 RAM0 및 RAM1 내에 유지되므로, 과도한 핀 아웃(pin out) 또는 상호 접속 문제점을 제거하게 된다.

본 발명의 프로세서가 소정 라인용 프로세서 소자 또는 메모리들을 따르는 테이타의 대량 쉬프팅을 요구하지 않는다는 것, 즉 소정 소자용 입력 레지스터 DIR을 통해 입력된 데이타가 동일 프로세서 소자내의 ALU를 통해 프로세서되어 DOR을 통해 출력될 때까지 이 소자용 메모리 RAM0 및 RAM1 내에 머문다는 것이 중요하다. 이 기술은 독립적으로 클럭된 데이타-인 및 데이타-아웃 레지스터 DIR 및 DOR이 I/O기능을 처리하는 동안 프로세서 소자들이 실제로 모든 프로세싱 시간을 소모하게 한다. 프로세서 소자는 쉬프팅 전에 자체 데이타를 출력 및 입력 레지스터로 및 레지스터로부터 전송해야만 한다.

선형 배치내의 규칙성은 프로세서 사이클 시간을 최소화시키는 것을 돕기 위해 라인 길이 및 와류를 감소시킨다. 직렬 비디오 프로세서의 이 선형 아키텍쳐는 어레이의 길이(프로세서 소자들의 수)가 더 긴 소자들을 스텝핑시키고 더 많은 로드를 위해 신호 구동기 크기를 조정함으로써 설계 단계중에 임의로 길어지게 한다. 핀-아웃(반도체 팩키지용 핀의 수)은 어레이 길이에 의한 영향을 받지 않으므로, 더 많은 소자들을 갖고 있는 프로세서의 변형이 더 적은 소자들을 갖고 있는 변형과 핀-호환 가능하게 될 수 있다.

2개의 별도 독립-어드레스가능 RAM 뱅크, 즉 RAM0 및 RAM1을 포함하는 것의 특징은 완전한 가산 또는 감산이 단일 클럭 사이클내에서 수행되게 한다. 그러므로, 먼저, 1 사이클내에서 가산된 것을 레지스터에 로드시킨 다음, 제2 사이클내에서 가산을 수행할 필요가 없게 된다.

실시간 TV 향상시에, 이것은 요구된 시스템 효율을 달성 할 수 있다는 면에서 매우 중요하다.

매우 중요한 특징은 선형 배치가 메모리 프로세서 소자 및 입력/출력 레지스터의 여유의 보충을 허용한다는 것이다. 이것은 칩상의 다량의 동적 메모리로 인해 중요하다.

제7도를 참조하면, 커뮤테이터(32와, 49) 및 프로세서 소자(50) 내의 바이-패스 접속부를 제공함으로써 여유가 보충되므로, 이 부분들은 유니트 동작으로부터 생략될 수 있다. DIR, RAM0, RAM1 및 DOR은 바이-패스 접속부를 가질 필요가 없는데, 그 이유는 포인터(31 및 48)이 데이타 로딩 및 출력용으로 DIR 및 DOR을 어드레스하지 않을 때 이 부분들이 전혀 중요하지 않기 때문이다.

제7도내에서, 커뮤테이터(32)의 각 셀 또는 단(101)은 정상-개방 바이-패스 스위치(102) 및 정상-폐쇄직렬 스위치(103)을 갖고 있다. 이 스위치들은 여유 행 및 열을 갖고 있는 메모리 장치용으로 통상적으로 사용된 것과 같의 블로우잉(blowing) 레이저 퓨즈방법을 사용하여, 레이저에 의해 쇼트되거나 블로우될 수 있는 칩상의 도체를 포함한다. 이와 유사하게, 각 프로세서 소자(50)은 L/R 라인(54)로부터 다음 셀의 L 입력(52)까지의 접속용 정상-개방 스위치(104 및 105), 및 이 셀로부터 좌측 소자(50)의 R 입력(53) 및 우측 소자(50)의 L 입력(52)로 통하는 L/R 출력(54)와 직렬인 정상-폐쇄 스위치(106 및 107)을 포함한다. 출력레지스터(42)용 접속부는 커뮤테이터(49)의 단(109)용 정상-개방 바이 패스 스위치(108), 및 이 단(109)로부터 커뮤테이터의 다음단까지의 접속용으로 라인(40)과 직렬인 정상-폐쇄 스위치(110 및 111)을 포함한다. 이 모든 스위치들은 레이저-블로운 퓨즈등이다. 그러므로, 칩은 제7도의 바이-패스 레이저 퓨즈를 갖고 있는 다수의 예비 열(90) 또는 프로세서 소자(제3도)로 설계된다. 예를 들어, 8개의 예비 열이 있을 수 있으므로, 1024개만이 요구될 때 1032개로 된다. 칩이 검사되고, 불완전 열이 레이저 퓨즈 블로우잉 동작에 의해 바이-패스되지만, 칩을 포함하는 슬라이스는 여전히 검사 상태에 있게 된다.

지금까지, 실시예를 참조하여 본 발명에 대해서 기술하였지만, 이 설명은 이에 제한되지 않는다. 본 분야에 숙련된 기술자들은 본 발명의 범위로부터 벗어나지 않고서 본 발명을 여러가지 형태로 변경시킬 수 있다.

[표A]

레지스터 A

다음은 레지스터 A에 대한 정당한 명령들이다 :

레지스터 B

다음은 레지스터 B에 대한 정당한 명령들이다 :

레지스터 C

다음은 레지스터 C에 대한 정당한 명령들이다 :

레지스터 M

다음은 레지스터 M에 대한 정당한 명령들이다 :

A. ... 2의 보수(부호 변환):

동일 위치 내의 결과에 따른 RAM0 어드레스 7-0 내의 8비트 수의 2의 보수.

B. ... 절대 값 :

RAM1 어드레스 6-0 내의 크기 및 R0(7) 내의 부호에 따른 RAM 어드레스 7-0 내의 8비트 2의 보수의 절대값.

; 보수 부호(C 내의 결과)

;크기를 구하고; 제산 모드의 CY/BW 제어를 사용하며

;#<0인 경우, 이것을 0으로부터 감산하고; #>0인 경우, 이것을 0에 가산함

C. ... 고정 소숫점 가산 :

RAM0 어드레스 7-0 및 RAM1 어드레스 17-10 내에 배치된 2개의 8피트 수의 정수 또는 부호가 있는 2의 보수 가산; 합은 RAM0 어드레스 8-0 내에 누산 된다. 비트 8은 캐리 플랙이다.

어드레스 7-0 및 15-8에서 RAM0 내에 배치된 2개의 8비트 수의 정수 또는 부호가 있는 2의 보수 가산; 합은 어드레스 16-8 내에 누산된다. 동일한 RAM 뱅크 내의 2개의 소오스 어드레스는 가산용 최악의 경우이다.

D. ... 고정 소숫점 감산 :

RAM0 어드레스 7-0 및 RAM1 어드레스 17-10 내에 배치된 2개의 8비트 수의 정수 또는 부호가 있는 2의 보수 감산; 차이는 RAM0 어드레스 8-0 내로 다시 누산된다.

어드레스 7-0 및 15-8에서 RAM0 내에 배치된 2개의 8비트 수의 부호가 있는 2의 보수 감산; 차이는 어드레스 16-8 내에 다시 누산된다. 동일한 RAM 뱅크 내의 2개의 소오스 어드레스는 감산용 최악의 경우이다. (15-8)-(7-0)=(16-8)

E. ... 고정 소숫점 승산 :

RAM0 어드레서 7-0 및 RAM0 어드레스 15-8 내에 배치된 2개의 8비트 정(+) 정수의 승산; 16비트 적은 RAM1 어드레스 15-0 내에 누산된다.

F. ... 고정 소숫점 제산 :

2개의 8비트 정(+) 정수의 제산; RAM1 어드레스 7-0 내의 피젯수 및 RAM0 어드레스 7-0 내의 젯수; 몫의 정수부는 RAM0 어드레스 15-8 내에 누산된다. 이 예내에서, 나머지는 버려진다. 0에 의한 제산은 RAM0 어드레스 15-8 내에 누산된다. 이 예내에서, 나머지는 버려진다. 0에 의한 제산은 RAM0에 의해 플랙된다. 즉 비트 16=0, RAM1 어드레스 15-8은 스크래치 영역이다.

Claims

래스터-스캔 비디오 실시간 프로세싱을 직렬 비디오 프로세서 시스템에 있어서, 숫자화된 다중-비트 비디오 데이타를 수신하기 위한 입력, 상기 입력으로부터 다중-비트 비디오 데이타를 수신하기 위해 접속된 입력 레지스터, 비디오 프로세서로부터의 다중-비트 프로세스된 데이타를 전송하기 위해 접속된 출력 레지스터, 상기 입력 및 출력 레지스터에 접속된 데이타 입력 및 출력을 각각 갖고 있고 어드레스 입력을 각각 갖고 있는 제1 및 제2랜덤 억세스 메모리, 다수의 1-비트 레지스터 및 각각의 상기 레지스터의 입력 및 출력을 상기 제1 및 제2랜덤 억세스 메모리의 데이타 입력 및 출력에 접속시키고 소정 레지스터의 입력 및 출력을 인접 비디오 프로세서의 직렬 ALU에 접속시키는 멀티플렉서 수단을 갖고 있는 직렬 ALU 및 제어 및 어드레스 비트 셋트마다의 각각의 비디오 프로세서내에서 1-비트 직렬 산술/논리 동작을 수행하기 위해 멀티플렉서 수단의 동작 및 상기 제1 및 제2랜덤 억세스 메모리의 어드레싱을 선택하도록 제어 및 어드레스 비트 셋트를 수신하는 모든 비디오 프로세서와 공통인 제어 입력을 각각 갖고 있는 다수의 직렬 비디오 프로세서, 상기 입력으로부터의 상기 다중-비트 비디오 데이타를 입력 레지스터내에 로드시키기 위해 래스터 스캔과 상관된 반복 순차로 다수의 직렬 비디오 프로세서들의 입력 레지스터들을 어드레스하고, 프로세스된 다중-비트 비디오 데이타를 출력에 전송하기 위해 래스터 스캔과 상관된 반복 순차로 상기 다수의 직렬 비디오 프로세서의 출력 레지스터를 어드레스하는 커뮤테이터 수단, 및 상기 다중-비트 비디오 테이타의 실시간 프로세싱을 발생시키기 위해 제어 및 어드레스 비트 셋트의 순차를 제어 입력에 제공하도록 모든 상기 직렬 비디오 프로세서들의 상기 제어 입력에 공통 접속된 다중-비트 병렬 출력을 갖고 있는 제어수단을 포함하는 것을 특징으로 하는 시스템.
제1항에 있어서, 아날로그 시스템 입력이 아날로그-디지탈 변환기를 통해 상기 입력에 접속되고, 상기 출력이 디지탈-아날로그 변환기를 통해 아날로그 시스템 출력에 접속되는 것을 특징으로 하는 시스템.
제2항에 있어서, 상기 아날로그 시스템 입력이 상기 래스터 스캔의 수평 스캔비의 배수에 관련되는 속도로 샘플되고, 상기 배수가 직렬 비디오 프로세서의 수와 동일한 것을 특징으로 하는 시스템.
제3항에 있어서, 상기 래스터 스캔의 수평 스캔내의 픽셀들만큼 많은 수의 상기 직렬 비디오 프로세서가 있는 것을 특징으로 하는 시스템.
제1항에 있어서, 상기 제1 및 제2메모리가 직렬 비디오 프로세서마다 1개의 차동 감시 증폭기를 갖고있는 동적 랜덤 억세스 메모리를 포함하는 것을 특징으로 하는 시스템.
제1항에 있어서, 각 비디오 프로세서의 상기 입력 레지스터가 상기 입력으로부터의 상기 다중-비트 비디오 데이타를 수신하기 위해 접속된 제1비트 셋트, 및 프레임 메모리의 출력에 접속된 제1비트 셋트를 포함하는 것을 특징으로 하는 시스템.
제6항에 있어서, 각 비디오 프로세서의 상기 출력 레지스터가 상기 비디오 프로세서로부터의 상기 다중-비트 프로세스된 데이타를 상기 출력에 전송하기 위해 접속된 제1비트 셋트, 및 프로세스된 데이타를 상기 프레임 메모리의 입력에 전송하기 위해 접속된 제2비트 셋트를 포함하는 것을 특징으로 하는 시스템.
제7항에 있어서, 상기 래스터 스캔의 수평 스캔내의 픽셀수만큼 많은 수의 상기 직렬 비디오 프로세서가 있고, 상기 입력으로의 비디오 테이타의 입력과 상기 출력에서 프로세스된 데이타의 출력 사이에 수평 스캔들중 1개 이상의 수평 스캔의 지연이 있는 것을 특징으로 하는 시스템.
제8항에 있어서, 상기 프레임 메모리가 상기 래스터 스캔의 l개 프래임용으로 프로세스된 비디오 데이타를 격납하는 것을 특징으로 하는 시스템.
제l항에 있어서, 각각의 랜덤 억세스 메모리 수단이 상기 입력 및 출력 레지스터내의 비트수의 다수배인 비트수를 갖고 있는 것을 특징으로 하는 시스템.
고속 프로세싱용 직렬 프로세서 시스템에 있어서, 숫자화된 다중-비트 신호 데이타를 수신하기 위한 입력, 상기 입력으로부터 상기 다중-비트 신호 데이타를 수신하기 위해 접속된 입력 레지스터, 직렬 프로세서로부터의 다중-비트 프로세스 데이타를 전송하기 위해 접속된 출력 레지스터, 상기 입력 및 출력 레지스터에 접속된 데이타 입력 및 출력을 갖고 있고 1개 이상의 어드레스 입력을 갖고 있는 랜덤 억세스 메모리, 다수의 1-비트 레지스터 및 각 상기 레지스터의 입력 및 출력을 상기 랜덤 억세스 메모리 수단의 데이타 입력 및 출력에 접속시키고 소정의 1-비트 레지스터의 입력 및 출력을 인접 직렬 프로세서의 직렬 ALU 소자에 접속시킬 수도 있는 멀티플렉서 수단을 갖고 있는 직렬 ALU 소자, 및 각각의 제어 및 어드레스 비트 셋트마다의 각각의 직렬 프로세서내에서 1-비트 직렬 산술/논리 동작을 수행하기 위해 멀티플렉서 수단의 동작 및 상기 랜덤 억세스 메모리 수단의 어드레싱을 선택하도록 제어 및 어드레스 비트 셋트를 수신하는 모든 상기 직렬 프로세서와 공통인 제어 입력을 각각 갖고 있는 선형 어레이내의 다수의 직렬 프로세서, 상기 입력으로부터의 상기 다중-비트 신호 데이타를 상기 입력 레지스터에 로드시키기 위해 상기 신호 데이타와 상관된 반복 순차로 상기 다수의 직렬 프로세서들의 입력 레지스터를 어드레스하는 제1커뮤테이터 수단과, 프로세스된 다중-비트 데이타를 출력에 전송하기 위해 반복 순차로 상기 다수의 직렬 프로세서들의 출력 레지스터를 어드레스하는 제2커뮤테이트 수단, 및 상기 다중-비트 신호 데이타의 고속 프로세싱을 발생시키기 위해 제어 및 어드레스 비트 셋트의 순차를 상기 제어 입력에 제공하도록 모든 상기 직렬 프로세서용 상기 제어 입력 및 어드레스 입력에 공통 접속된 다중-비트 병렬 출력을 갖고 있는 제어 수단을 포함하는 것을 특징으로 하는 시스템.
제11항에 있어서, 상기 랜덤 억세스 메모리 수단이 직렬 프로세서마다의 제1 및 제2메모리마다 1개의 차동 감지 증폭기를 갖고 있는 동적 랜덤 억세스 메모리를 포함하는 제1 및 제2메모리를 포함하는 것을 특징으로 하는 시스템.
제11항에 있어서, 각 직렬 프로세서의 상기 입력 레지스터가 상기 입력으로부터의 다중-비트 신호 데이타를 수신하기 위해 접속된 제1비트 셋트, 및 보조 메모리의 출력에 접속된 제2비트 셋트를 포함하는 것을 특징으로 하는 시스템.
제11항에 있어서, 각각의 랜덤 억세스 메모리 수단이 상기 입력 및 출력 레지스터내의 비트수의 다수배인 비트수를 갖고 있는 것을 특징으로 하는 시스템.
래스터-스캔 비디오의 실시간 프로세싱용 고장 허용성 직렬 비디오 장치에 있어서, 숫자화된 다중-비트 비디오 데이타를 수신하기 위한 입력, 상기 입력으로부터 상기 다중-비트 비디오 데이타를 수신하기 위해 접속된 입력 레지스터, 비디오 프로세서로부터의 다중-비트 프로세서 데이타를 전송하기 위해 접속된 출력 레지스터, 상기 입력 및 출력 레지스터에 접속된 테이타 입력 및 출력을 각각 갖고 있고 어드레스 입력을 각각 갖고 있는 제1 및 제2랜덤 억세스 메모리, 다수의 1-비트 레지스터 및 각 상기 레지스터의 입력 및 출력을 상기 제1 및 제2랜덤 억세스 메모리의 데이타 입력 및 출력에 접속시키고 직렬 ALU의 입력 및 출력을 좌측 및 우측상의 인접 비디오 프로세서의 직렬 ALU에 접속시키는 교차-접속 수단을 갖고 있는 직렬 ALU, 및 제어 및 어드래스 비트 셋트마다의 각각의 N개 비디오 프로세서 세트내에서 1-비트 직렬 산술/논리 동작을 수행하기 위해, 감지 ALU의 동작 및 상기 제1 및 제2랜덤 억세스 메모리의 어드레싱을 선택하도록 제어 및 어드레스 비트 셋트를 수신하는 모든 상기 비디오 프로세서와 공통인 제어입력을 각각 갖고 있는 N개 직렬 비디오 프로세서 셋트, 상기 입력으로부터의 상기 다중-비트 비디오 데이타를 입력 레지스터내에 로드시키기 위해 래스터 스캔과 상관된 반복 순차로 상기 N개 직렬 비디오 프로세서 셋트의 입력 레지스터를 어드레스하는 N개의 단을 갖고 있고, 프로세스된 다중-비트 비디오 데이타를 출력에 전송하기 위해 래스터 스캔과 상관된 반복 순차로 상기 N개 직렬 비디오 프로세서 셋트의 출력 레지스터를 어드레스하는 N개의 단을 갖고 있는 커뮤테이터 수단, 및 상기 다중-비트 비디오 데이타의 실시간 프로세싱을 발생시키기 위해 제어 및 어드레스 비트 셋트의 순차를 상기 제어 입력에 제공하도록 모든 직렬 비디오 프로세서들의 상기 제어 입력에 공통 접속된 다중-비트 병렬 출력을 갖고 있는 제어 장치를 포함하고, 각각의 상기 N개 직렬 비디오 프로세서 셋트 및 상기 커뮤테이터 수단이 바이-패스 수단을 포함하므로, 상기 직렬 비디오 프로세서들중 선택된 프로세서가 장치의 동작으로부터 생략되고, 수 N이 상기 스캔의 1개 라인용으로 요구된 프로세서들의 수를 초과하는 것을 특징으로 하는 장치.
제15항에 있어서, 상기 랜덤 억세스 메모리 수단이 직렬 프로세서마다의 제1 및 제2메모리마다 1개의 차동 감지 증폭기를 갖고 있는 동적 랜덤 억세스 메모리를 포함하는 제1 및 제2메모리를 포함하는 것을 특징으로 하는 장치.
제15항에 있어서, 각 직렬 프로세서의 상기 입력 레지스터가 상기 입력으로부터의 다중-비트 신호데이타를 수신하기 위해 접속된 제1비트 셋트, 및 보조 메모리의 출력에 접속된 제2비트 셋트를 포함하는 것을 특징으로 하는 장치.
제15항에 있어서, 각각의 랜덤 억세스 메모리 수단이 상기 입력 및 출력 레지스터내의 비트수의 다수배인 비트수를 갖고 있는 것을 특징으로 하는 장치.
제15항에 있어서, 아날로그 시스템 입력이 아날로그 디지탈- 변환기를 통해 상기 입력에 접속되고, 출력이 디지탈-아날로그 변환기를 통해 아날로그 시스템 출력에 접속되는 것을 특징으로 하는 장치.
제19항에 있어서, 상기 아날로그 시스템 입력이 상기 래스터 스캔의 수평 스캔비의 배수에 관련되는 속도로 샘플되고, 배수가 직렬 비디오 프로세서들의 수와 동일한 것을 특징으로 하는 장치.
제20항에 있어서, N개 직렬 비디오 프로세서 셋트의 상기 수 N이 상기 래스터 스캔의 수평 스캔내의 픽셀수를 초과하는 것을 특징으로 하는 장치.
제15항에 있어서, 각각의 상기 제1 및 제2메모리가 차동 감지 증폭기를 갖고 있는 동적 랜덤 억세스 메모리를 포함하는 것을 특징으로 하는 장치.
제15항에 있어시, 각 비디오 프로세서의 상기 입력 레지스터가 상기 입력으로부터 상기 다중-비트 비디오 데이타를 병렬로 수신하기 위해 접속된 제1비트 셋트, 및 프래임 메모리의 출력에 병렬 접속된 제2비트 셋트를 포함하는 것을 특징으로 하는 장치.
제23항에 있어서, 각 비디오 프로세서의 상기 출력 레지스터가 상기 비디오 프로세서로부터의 상기 다중-비트 프로세서 테이타를 출력에 병렬로 전송하기 위해 접속된 제1비트 셋트, 및 프로세스된 데이타를 상기 프레임 메모리의 입력에 병렬로 전송하기 위해 접속된 제2비트 셋트를 포함하는 것을 특징으로 하는장치.
제24항에 있어서, 상기 N개 직렬 비디오 프로세서 셋트의 수 N이 상기 래스터 스캔의 주사 스캔내의 픽셀수보다 많고, 상기 입력으로의 비디오 데이타의 입력과 상기 출력에서 프로세스된 데이타의 출력 사이에 상기 수평 스캔들중 1개 이상의 스캔의 지연이 있는 것을 특징으로 하는 장치.
제25항에 있어서, 상기 프레임 메모리가 상기 래스터 스캔의 1개 프레임용으로 프로세스된 비디오 데이타를 격납하는 것을 특징으로 하는 장치.
고장 허용성 프로세서 소자들을 포함하는 고속 프로세싱용 직렬 프로세서 시스템에 있어서, 숫자화된 다중-비트 신호 데이타를 수신하기 위한 입력, 상기 입력으로부터 상기 다중-비트 신호 데이타를 수신하기 위해 접속된 입력 레지스터, 직렬 프로세서로부터의 다중-비트 프로세서 데이타를 전송하기 위해 접속된 출력 레지스터, 상기 입력 및 출력 레지스터에 접속된 데이타 입력 및 출력을 갖고 있고 1개 이상의 어드레스 입력을 갖고 있는 랜덤 억세스 메모리 수단, 다수의 1-비트 레지스터 및 각 상기 레지스터의 입력 및 출력을 좌측 및 우측상의 인접 직렬 프로세서의 직렬 ALU 소자에 접속시키는 교차- 접속 수단을 갖고 있는직렬 ALU 소자, 및 별도 제어 및 어드레스 비트 셋트마다의 모든 상기 N개 직렬 프로세서 셋트내에서 동시에 1-비트 직렬 산술/논리 동작을 수행하기 위해 멀티플렉서 수단의 동작 및 상기 랜덤 억세스 메모리 수단의 어드레싱을 선택하도록 제어 및 어드레스 비트 셋트를 수신하는 모든 상기 N개 직렬 프로세서 셋트와 공통인 제어 입력을 각각 갖고 있는 선형 어레이내의 N개 직렬 프로세서 셋트, 상기 입력으로부터의 상기 다중-비트 신호 데이타를 입력 레지스터내에 로드시키기 위해 신호 데이타와 상관된 반복 순차로 상기 N개 직렬 프로세서 셋트의 입력 레지스터를 어드레스하는 제1커뮤테이터 수단, 및 프로세스된 다중-비트 데이타를 출력에 전송하기 위해 반복 순차로 상기 N개 직렬 프로세서 셋트의 출력 레지스터를 어드레스하는 제2커뮤테이터 수단, 및 상기 다중-비트 신호 데이타의 고속 프로세싱을 발생시키기 위해 제어 및 어드레스 비트 셋트의 순차를 상기 제어 입력에 제공하도록 모든 상기 직렬 프로세서용 제어 입력 및 어드레스 입력에 공통 접속된 다중-비트 병렬 출력을 갖고 있는 제어 수단을 포함하고, 각각의 상기 N개 직렬 프로세서 셋트 및 각각의 제1과 제2커뮤테이터 수단이 바이-패스 수을 갖고 있으므로, 상기 직렬 비디오 프로세서들중 선택된 프로세서가 장치의 동작으로부터 생략되는 것을 특징으로 하는 시스템.
래스터-스캔 비디오 신호를 실시간 프로세스하는 방법에 있어서, 비디오 신호를 샘플링비로 다중-비트 디지탈 데이타로 변환시켜, 수가 래스터 스캔의 수평 스캔내의 픽셀수에 대응하는 입력 레지스터 셋트내에 상기 디지탈 데이타를 격납하는 단계, 상기 레지스터내의 디지탈 데이타를 데이타 메모리 셋트의 메모리 셀에 전송하는 단계, 상기 입력 레지스터마다 1개씩 있는 1-비트 직렬 프로세서 소자 셋트내의 상기 데이타 메모리 셋트내의 상기 디지탈 데이타에 대한 다수의 직렬 산술/논리 동작을 수행하는 단계, 수가 입력 레지스터수에 대응하는 출력 레지스터 셋트에 상기 데이타 메모리 셋트로부터 프로세스된 디지탈 데이타를 전송하는 단계 및 상기 출력 레지스터내의 디지탈 데이타를 출력 비디오 신호로 변환시키는 단계를 포함하는 것을 특징으로 하는 방법.
제28항에 있어서, 래스터 스캔의 1개의 수직 스캔내의 모든 상기 수평 스캔의 픽셀마다 메모리 셀 셋트를 포함하는 프레임 메모리내에 상기 출력 레지스터 셋트로부터 프로세스된 비디오 데이타를 격납하는 단계 및 격납된 비디오 데이타를 비디오 신호의 변환과 동시에 상기 입력 레지스터 셋트로 전송하는 단계를 포함함으로써, 입력 레지스터가 격납된 프레임으로부터의 데이타 및 현재 수평 스캔용으로 변환된 데이타를 포함하는 것을 특징으로 하는 방법.
제28항에 있어서, 직렬 산술/논리 동작을 수행하는 상기 단계가 모든 상기 프로세서 소자들내에서 동시에 수행되는 것을 특징으로 하는 방법.
제28항에 있어서, 상기 수평 스캔들중 2개 이상의 수평 스캔이 입력 레지스터 셋트중 1개의 래지스터내에 디지탈 데이타를 격납하는 단계와 데이타 메모리 셋트로부터의 디지탈 데이타를 상기 수평 스캔들 중 1개의 스캔의 소정 픽셀용 상기 출력 레지스터에 전송하는 단계 사이에서 발생하는 것을 특징으로 하는 방법.
제28항에 있어서, 직렬 산술/논리 동작을 수행하는 상기 단계가 모든 상기 프로세서 소자내에서 동시에 수행되는 것을 특징으로 하는 방법.
제28항에 있어서, 상기 데이타 메모리 셋트가 상기 직렬 프로세서 소자의 클럭킹과 동시에 클럭된 감지 증폭기를 갖고 있는 제1 및 제2동적 랜덤 억세스 메모리를 포함하는 것을 특징으로 하는 방법.
고속 신호 프로세싱 방법에 있어서, 입력 신호를 샘플링비로 다중-비트 디지탈 데이타로 변환시켜, 입력 레지스터 셋트내에 상기 디지탈 데이타를 병렬로 로드시키는 단계, 상기 입력 레지스터들중 1개의 레지스터내의 비트수를 크게 초과하는 비트수를 갖고 있는 1-비트폭 데이타 메모리 셋트의 메모리 셀에 상기 레지스터로부터의 디지탈 데이타를 전송하는 단계, 상기 입력 레지스터마다 1개씩 있는 1-비트 직렬 프로세서 소자 셋트내의 상기 데이타 메모리 셋트내의 디지탈 데이타에 대한 다수의 직렬 산술/논리 동작을 수행하는 단계 및 수가 입력 레지스터수에 대응하는 출력 레지스터 셋트에 상기 데이타 메모리 셋트로부터 프로세스된 디지탈 데이타를 한번에 1비트씩 전송하는 단계를 포함하는 것을 특징으로 하는 방법.
제34항에 있어서, 상기 입력 신호가 반복 순차의 완전한 사이클을 형성하는 기간동안 버퍼 메모리내에 상기 출력 레지스터 셋트로부터 프로세스된 데이타를 격납하는 단계 및 격납된 프로세스 데이타를 입력신호의 변환과 동시에 상기 입력 레지스터 셋트에 전송하는 단계를 포함함으로써, 입력 레지스터가 버퍼 메모리로부터의 데이타 및 현재 입력 신호용으로 변환된 데이타를 포함하는 것을 특징으로 하는 방법.
제34항에 있어서, 직렬 산술/논리 동작을 수행하는 상기 단계가 모든 상기 프로세서 소자내에서 동시에 수행되는 것을 특징으로 하는 방법.
제34항에 있어서, 상기 데이타 메모리 셋트가 상기 직렬 프로세서 소자의 클럭킹과 동시에 클럭된 감지 증폭기를 갖고 있는 제1 및 제2동적 랜덤 억세스 메모리를 포함하는 것을 특징으로 하는 방법.