JPH0259943A - 塗潰しパターン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は演算機能を備えたメモリ装置に係り、特に大
量のデータを高速に演算処理する必要があるグラフィッ
ク処理等で使用される演算機能付メモリ装置に関する。

（従来の技術） 例えばグラフィックのような、画素演算等の演算処理を
行なう場合、処理装置はメモリ装置内のデータを大量に
かつ高速に処理する必要がある。

グラフィックに使用されるメモリ装置は画像メモリとし
ての機能の他に、各画素間の演算も行なえることが必須
となっている。この画素間演算には画像データの重ね合
せだけではなく、隣どうしの画素間の演算や複数画素間
の演算等がある。

しかしながら、画素間の演算機能を有する従来の処理装
置は、第１１図のブロック図に示すように演算処理装置
９１．システムメモリ９２及び画像メモリ９３がデータ
バス９４を介して相互に接続されて構成されており、画
像データを格納している画像メモリ９３が演算処理装置
９１とは切り離された場所に存在している。このため、
演算処理装置９１は、データバス９４を通して画像メモ
リ９３のデータを読み出し、処理後に再びデータバス９
４を通して画像メモリ９３に書き込むという処理を実行
することになる。このため、演算処理装置９１の処理能
力が潜在的に非常に高い場合でも、画像メモリ９３にお
けるデータの読み書きに費やされる時間や１回のアクセ
スで取り扱えるデータ量で全体の性能が決められてしま
う。演算処理装置９１を効率良く動作させるには、画像
メモリ９３におけるデータの読み書きに費やされる時間
をできるだけ短縮し、かつ演算処理袋ｆ９１が１回のア
クセスで取り扱えるデータ量を１回のメモリアクセスで
行なえる必要がある。画像メモリ９３との読み書きの時
間については、年々、性能は向上しているものの、特殊
な用途向けの高速で小容量のものはあるが、価格が高価
であり、かつ大容量には向かない。１回のアクセスで読
み書きできるデータ幅については、メモリの種類にもよ
るが、１ビット幅、４ビット幅、８ビット幅等にとどま
っており、データ幅を広げるためにメモリを多数個使用
することになり、コスト的にも物理的にもやはり限界が
ある。

以上の理由から画像メモリ９３との読み書きの時間をで
きるだけ速くシ、かつデータバス９４の幅をできるだけ
広くし、さらに演算処理装置９１の処理能力を高め、結
果的にバンド幅を上げ、全体の性能を向上させているの
が現状である。

（発明が解決しようとする課題） このように従来では画素演算等の演算処理を行なう場合
、演算処理装置とメモリ装置とが分離されているため、
大量の画素データの演算処理を高速に行なうことができ
ないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、大量の画素データの演算処理を高速
に実行することができる演算機能付メモリ装置を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） この発明の演算機能付メモリ装置は、メモリセルがｍ行
ｎ列に配列された第１のメモリセルアレイと、上記第１
のメモリセルアレイの１行を選択してｎビットのデータ
を読み出す第１の読み出し制御手段と、上記第１のメモ
リセルアレイの１行を選択してｎビットのデータを書き
込む第１の書き込み制御手段と、上記第１のメモリセル
アレイとは独立に設けられｎビットのデータを記憶する
レジスタと、上記第１の読み出し制御手段により上記第
１のメモリセルアレイから読み出されたｎビットのデー
タと上記レジスタで記憶されているｎビットのデータの
対応するビットの内容を変数として論理演算を行ない各
ビット毎の論理演算結果を得る論理演算回路とが同一集
積回路内に構成され、上記第１の書き込み制御手段は上
記論理演算回路で得られた論理演算結果を構成ビットと
するｎビットのデータを上記第１のメモリセルアレイの
所望する１行に書き込むように構成したことを特徴とす
る。

（作用） メモリセルがｍ行ｎ列のメモリセルアレイは、１行ｎビ
ット単位でデータの読み書きが行なわれる。また、上記
メモリセルアレイの１行分に相当するｎビット幅のレジ
スタが設けら札ている。上記メモリセルアレイの１行分
のデータが読み出され、この読み出されたデータと上記
レジスタの記憶データとが論理演算回路によって演算さ
れ、この演算結果が上記メモリセルアレイの任意の１行
に書き込まれる。そして、上記メモリセルアレイ、レジ
スタ、論理演算回路等が同一集積回路内に構成されてお
り、外部データバスを介さずに内部だけで画素演算等の
演算処理を行なうことができる。

この結果、大量の画素データの演算処理を高速に行なう
ことができる。

（実施例） 以下、図面を参照してこの発明を実施６例により説明す
る。

第１図はこの発明に係る演算機能付メモリ装置の基本的
な構成を示すブロック図である。図において、１１は、
記憶要素としてのメモリセルがｍ行ｎ列に配置されたメ
モリである。このメモリー１は１行ｎビット単位でデー
タの読み書きが行なえるようになっている。１２はＭＡ
＋　　ａＯ＋”Ｉ＋　・・・ａ　の引数を持った関数ｆ
　（ＭＡ　、　　ａＱ　、　　ａｌ・・・ａ　Ｊ　）の
論理演算を実行する演算器である。そして、引数ａＯ，
ａ１．・・・ａ、ｅは引数ＭＡと同様にそれぞれｎビッ
ト幅を持つデータであり、これらはそれぞれｎビット幅
のラッチで構成されたレジスタの出力データであったり
、あるいは上記メモリ１１もしくは図示しない他のメモ
リから読み出されるｎビット幅のデータである。

このような構成において、演算器１２では、メモリ１１
から読み出された１行分のデータＭＡと、他の引数であ
るａＱ、ａｌ、・・・ａｐとの間で演算が行なわれ、そ
の結果がメモリ１１の任意の行に書き込まれる。

第２図は上記第１図の構成を具体的な装置を用いて実現
した、この発明の第１の実施例による構成を示すブロッ
ク図である。図において、２１は第１図中のメモリ１１
に対応したメモリセルアレイであり、記憶要素としての
メモリセルがｍ行ｎ　列に配置されている。２２は読み
出し制御回路である。

この読み出し制御回路２２は上記メモリセルアレイ２１
の任意の１行を選択し、その１行ｎビット分のメモリセ
ルの記憶データを読み出す。２３は書き込み制御回路で
ある。この書き込み制御回路２３は上記メモリセルアレ
イ２１の任意の１行を選択し、その１行ｎビット分のメ
モリセルにデータを書き込む。２４は第１図中の演算器
１２に対応した論理演算回路であり、ｎ個の排他的論理
和回路２５で構成されている。２８はｎビットのデータ
からなる引数ａｏを記憶するｎ個のラッチからなるレジ
スタであり、２７はこのレジスタ２６のｎ個の各ラッチ
にデータを書き込む書き込み制御回路である。なお、上
記メモリセルアレイ２１、読み出し制御回路２２、書き
込み制御回路２３、論理演算回路２４、レジスタ２６及
び書き込み制御回路２７は同一集積回路内に構成され、
全体が１チツプ化されている。

このような構成において、読み出し制御回路２２により
上記メモリセルアレイ２Ｉから任意の１行分のｎビット
の記憶データＭＡが読み出され、レジスタ２６で記憶さ
れているｎビットのデータａＯと共に論理演算回路２４
に供給される。論理演算回路２４はｎ個の排他的論理和
回路２５を用いてこれらのデータＭ＾及びａ、）の同一
ビット毎の排他的論理演算を実行する。そして、この演
算結果は書き込み制御回路２３により上記メモリセルア
レイ２１の元の１行分のｎビットのメモリセルに書き込
まれると共に、書き込み制御回路２７によりレジスタ２
６にも書き込まれる。

次に第３図を用いて上記第２図の実施例装置の具体的な
動作を説明する。なお、この場合には、前記メモリセル
アレイ２１が１０行×８列（ｍ−１０，ｎ−８）のメモ
リセルで構成されているとする。第３図（ａ）は演算処
理前のメモリセルアレイ２１°における画素データの記
憶状態を示し、第３図（ｂ）は演算処理後の画素データ
の記憶状態を示している。

まず、最初にメモリセルアレイ２１の０行目の８ビツト
のデータが読み出され、論理演算回路２４に供給される
。これと並行してレジスタ２Ｂにおける８ビツトの記憶
データも論理演算回路２４に供給される。なお、予め上
記レジスタ２６の内容はクリアされており、８ビツトの
記憶データは全て“０”レベルにされている。次に論理
演算回路２４の各排他的論理和回路２５で、メモリセル
アレイ２１からの８ビツトの各データとレジスタ２６の
対応するビットのデータとの間で論理演算が行なわれ、
その結果が再びメモリセルアレイ２１の０行目に書き込
まれると共にレジスタ２６に書き込まれる。すなわち、
論理演算が行なわれる前のメモリセルアレイ２１の０行
目の８ビツトのデータは図示するように全て′Ｏ”レベ
ルであり、レジスタ２６の８ビツトの記憶データも全て
“０“レベルにされているので、上記論理演算が行なわ
れ、データの書き込みが行なわれた後に、メモリセルア
レイ２１の０行目における８ビツトのデータは図示する
ように全て“０”レベルとなる。

次に、メモリセルアレイ２１の１行目の８ビツトのデー
タとレジスタ２６の８ビツトの記憶データとの間で論理
演算が行なわれ、その結果が再びメモリセルアレイ２Ｉ
の１行目に書き込まれると共にレジスタ２６に書き込ま
れる。この場合、論理演算が行なわれる前のメモリセル
アレイ２１の１行目における８ビツトのデータは図示す
るように全て“０“レベルであり、レジスタ２Ｂの８ビ
ツトの記憶データも全て“０“レベルにされているので
、上記論理演算が行なわれた後のメモリセルアレイ２１
の１行目の８ビツトのデータも図示するように全て“０
°レベルとなる。以下、同様にこのような動作がメモリ
セルアレイ２１の各行毎に実行されることにより、メモ
リセルアレイ２１には第３図（ｂ）に示すように元の画
素データに論理演算が施された後の画素データが記憶さ
れる。

ところで、第２図の実施例装置は全ての回路が同一集積
回路内に構成されており、メモリセルアレイ２１におけ
る１回のアクセスで取り扱えるデータ量を１行単位とす
ることができるため、論理演算回路２４を効率良く動作
させることができ、大量の画素データの演算処理を高速
に行なうことができる。

第４図は上記第１図の構成を具体的な装置を用いて実現
した、この発明の第２の実施例による構成を示すブロッ
ク図である。この実施例は、第１図中のメモリ１１に対
応したメモリセルアレイが２個設けられている場合であ
る。すなわち、第４図において、３１．３４はそれぞれ
第１図中のメモリ１１に対応したメモリセルアレイであ
り、それぞれ記憶要素としてのメモリセルがｍ行ｎ列に
配置されている。３２．３５は上記メモリセルアレイ３
１．３４それぞれの任意の１行を選択し、その１行ｎビ
ット分のメモリセルの記憶データを読み出す読み出し制
御回路であり、３３は上記メモリセルアレイ３１の任意
の１行を選択し、その１行ｎビット分のメモリセルにデ
ータを書き込む書き込み制御回路である。また、３６は
第１図中の演算器１２に対応した論理演算回路であり、
この論理演算回路３６はｎ個の排他的論理和回路３７と
ｎ個の論理和回路３８とから構成されている。３９はｎ
ビットのデータからなる引数ａＱを記憶するｎ個のラッ
チからなるレジスタであり、４０はこのレジスタ３９の
ｎ個の各ラッチにデータを書き込む書き込み制御回路で
ある。なお、この場合にも、上記メモリセルアレイ３１
．３４、読み出し制御回路３２．３５、書き込み制御回
路３３、論理演算回路３６、レジスタ３９及び書き込み
制御回路４０は全て同一集積回路内に構成され、全体が
１チツプ化されている。

このような１１■成において、読み出し制御回路３２゜
２５により上記各メモリセルアレイ３１．３４それぞれ
の任意の１行分のｎビットの記憶データＭＡ。

Ｍ（、か読み出され、レジスタ３９に記憶されているｎ
ビットのデータａ□と共に論理演算回路３６に供給され
る。ここで、論理演算回路３６内のｎ個の各排他的論理
和回路３７にはメモリセルアレイ３１の記憶データＭＡ
の各ビットデータとレジスタ３９からの対応するビット
データとが供給され、ｎ個の各論理和回路３８には対応
するビットの排他的論理和回路３７の出力とメモリセル
アレイ３４の記憶データＭ［ｌの対応するビットのデー
タが供給される。そして、各排他的論理和回路３７の出
力がメモリセルアレイ３１の書き込み制御回路３３に供
給され、各論理和回路３８の出力がレジスタ３９の書き
込み制御回路４０に供給される。すなわち、論理演算回
路３７はそれぞれｎ個の排他的論理和回路３８及び論理
回路３９を用いてこれらのデータＭＡ、Ｍ３及びａ。の
同一ビット毎の論理演算を実行する。そして、この演算
結果は書き込み制御回路３３により上記メモリセルアレ
イ３１の元の１行分のｎビットのメモリセルに書き込ま
れると共にレジスタ３９にも書き込まれる。

次に第５図を用いて上記第４図の実施例装置の具体的な
動作を説明する。なお、この場合にも、メモリセルアレ
イ３１．３４それぞれが１０行×８列（ｍ−１０、ｎ−
８）のメモリセルで構成されているとする。第５図（ａ
）は演算処理前のメモリセルアレイ３１における画素デ
ータの記憶状態を、第５図（ｂ）は演算処理前のメモリ
セルアレイ３４における画素データの記憶状態をそれぞ
れ示し、第５図（Ｃ）は演算処理後のメモリセルアレイ
３１における画素データの記憶状態を示している。

まず、最初にメモリセルアレイ３１と３４それぞれのＯ
行目の８ビツトのデータが読み出され、論理演算回路３
６に供給される。これと並行してレジスタ３９における
８ビツトの記憶データが論理演算回路３Ｇに供給される
。なお、予め上記レジスタ３９の内容はクリアされてお
り、８ビツトの記憶データは全て″０°レベルにされて
いる。次に論理演算回路３６の各排他的論理和回路３７
で、メモリセルアレイ３１からの８ビツトの各データと
レジスタ３９の対応するビットのデータとの間で論理演
算が行なわれ、さらに各論理和回路３７でこの結果とメ
モリセルアレイ３４からの８ビツトの各データとの間で
論理演算が行なわれ、それぞれの結果が再びメモリセル
アレイ３１の０行目に書き込まれると共にレジスタ３９
に書き込まれる。すなわち、論理演算が行なわれる前の
メモリセルアレイ３１及び３４それぞれのＯ行目の８ビ
ツトのデータは図示するように全て“０“レベルであり
、レジスタ３９の８ビツトの始めの記憶データも全て“
０“レベルにされているので、上記論理演算が行なわれ
、データの書き込みが行なわれた後、メモリセルアレイ
３１の０行目における８ビツトのデータは図示するよう
に全て“０“レベルとなる。以下同様に、このような動
作がメモリセルアレイ３１．３４の各行毎に実行される
ことにより、メモリセルアレイ３１には第５図（Ｃ）に
示すように元の画素データに論理演算が施された画素デ
ータが記憶される。

この実施例装置でも、全ての回路が同一集積回路内に構
成されており、メモリセルアレイ３１．３４における１
回のアクセスで取り扱えるデータ量を１行単位とするこ
とができるため、論理演算回路３Ｇを効率良く動作させ
ることができ、大量の画素データの演算処理を高速に行
なうことができる。

なお、上記各実施例では、レジスタ２６．３９はデ−タ
の記憶／読み出しを行なうためのＬｌｉなるワークレジ
スタとして用いているが、これらの代りにシフト機能を
有するレジスタを用いて、演算結果を外部にシフトして
出力するような構成にしてもよい。

第６図は上記第４図の実施例装置を用いたこの発明の応
用例回路の構成を示すプロ・ツク図である。

この応用例回路は、アウトライン・フォントブタに基づ
き、塗潰しが行なわれた文字ノくターンを発生するワー
ドプロセッサ等における文字ノくターン発生回路である
。

図において、外部データバス５１、インターフェース回
路５２及び内部データバス５３を介してアウトライン・
フォントデータがｄｘ、ｄｙ発生回路５４に供給される
。このｄｘ、ｄｙ発生回路５４ではアウトラインードツ
ト変換が行なわれ、直線や曲線に近似された量子化デー
タ（ｄ　ｘ、　　ｄ　ｙ）が発生される。この量子化デ
ータ（ｄ　ｘ、　　ｄ　ｙ）はそれぞれ＋１．−１．０
のいずれか一つの値をとり、この量子化データに基づい
て２つのメモリセルアレイ５５及び５６に描画が行なわ
れる。この描画の際、アウトライン内を塗潰すためにメ
モリセルアレイ５６の描画は単純描画ではなく、特異点
処理が施された描画が行なわれる。上記両メモリセルア
レイ５５、５６への描画は、描画塗潰し制御回路５７の
制御の下にＸカウンタ５８、Ｙカウンタ５９、メモリセ
ルアレイ５５の行デコーダ６０．メモリセルアレイ５６
の行デコーダＧｌ、メモリセルアレイ５５に対するＩ１
０バッファ回路［ｉ２、メモリセルアレイ５６に対する
Ｉ１０バッファ回路６３、メモリセルアレイ５５の書き
込み／センスアン１回路６４、メモリセルアレイ５６の
書き込み／センスアンプ回路６５を用いて行なわれる。

両メモリセルアレイ５５．５［ｉに対する描画が行なわ
れた後は、一方のメモリセルアレイ５５に描画されたア
ウトライン内を塗潰すために、メモリセルアレイ５５．
５６に記憶されたデータが１行単位で読み出され、塗潰
し回路６Ｂに供給される。°この塗潰し回路６６は前記
第４図中のレジスタ３９及び書き込み制御回路４０を含
み、前記論理演算回路３６に相当する論理演算を実行す
るものであり、論理演算後のデータは行デコーダ８０、
列デコーダ６７及び書き込み／センスアン１回路６４を
用いてメモリセルアレイ５５の下の１行に書き込まれる
。なお、第６図において、６８．６９は内部ｄｘババス
び内部ｄｙババス７０は外部ｄｘ、ｄｙバスであり、さ
らに７１はメモリ制御回路である。

ここで、上記メモリセルアレイ５５．５６は前記第４図
中のメモリセルアレイ３１．３４に相当しており、行デ
コーダ６０．書き込み／センスアン１回路６４及び列デ
コーダ６７は前記第４図中の読み出し制御回路３２と書
き込み制御回路３３とを含む回路に相当しており、さら
に行デコーダ６１．書き込み／センスアンプ回路６５は
前記第４図中の読み出し制御回路３５に相当している。

第７図は上記第６図の応用例回路における塗潰し回路６
６の詳細な構成を示す回路図である。この回路は、各ビ
ットが排他的論理和回路３７と論理和回路３８とから構
成された前記第４図中の論理演算回路３６において、各
排他的論理和回路３７と論理和回路３８の経路の途中に
、前記レジスタ３９の各ビットデータを記憶する１ビツ
トラツチ３９ａをそれぞれ挿入して構成されている。な
お、上記各１ビツトラツチ３９ａはクリア信号によって
クリアが可能にされている。

第８図は上記第６図の応用例回路における塗潰し回路６
Ｇの他の詳細な構成を示す回路図である。

この塗潰し回路は、上記第７図の塗潰し回路中の１ビツ
トラツチ３９ａと論理和回路３８との間に、論理和回路
８１１２個の論理積回路８２．８３及びインバータ８４
からなり２ビツトのモード選択信号ＭＯ。

Ｍｌに基づき１ビツトラツチ３９の出力及び前記メモリ
セルアレイ５Ｇからの読み出しデータＡＳＯＲ〜ＡＳ　
（ｎ−１）Ｈのいずれかを選択する選択回路８５を追加
するようにしたものである。

このような構成において、２ビツトのモード選択信号Ｍ
Ｏ，Ｍｌを共に“０“レベルに設定したときは各選択回
路８５内の２個の論理積回路８２．８３の出力が共に“
０２レベルにされ、このときメモリセルアレイ５５にデ
ータの書き込みを行なうとメモリセルアレイ５５がクリ
アされる。また２ビツトのモード選択信号のうちＭＯを
“０“レベル、Ｍｌを“１ルベルに設定したときにメモ
リセルアレイ５５にデータの書き込みを行なうと、メモ
リセルアレイ５５には境界を含まない文字パターンの書
き込みが行なわれる。さらに、２ビツトのモード選択信
号のうちＭＯを“１“レベルに設定したときにメモリセ
ルアレイ５５にデータの書き込みを行なうと、メモリセ
ルアレイ５５には境界を含む文字パターンの書き込みが
行なわれる。

次に、上記第６図の応用例回路を用いて実際に塗潰し処
理を行なった例について説明する。第９図（ａ）はこの
塗潰し処理が行なわれる前のメモリセルアレイ５６にお
けるデータの記憶状態を、第９図（ｂ）は塗潰し処理が
行なわれる前のメモリセルアレイ５５におけるデータの
記憶状態をそれぞれ示し、第９図（Ｃ）は処理後のメモ
リセルアレイ５５におけるデータの記憶状態を示してい
る。なお、第１０図は第９図（Ｃ）の場合と比べ、ドツ
ト数を増加させて演算を実行したときに得られる高精細
度文字パターンの一例を示すものである。

［発明の効果］ 以上説明したようにこの発明の演算機能付メモリ装置に
よれば、大量の画素データの演算処理を高速に実行する
ことができ、アウトライン・フォントのような高精細度
文字パターンの発生を短時間で行なうことができる。

【図面の簡単な説明】

第１図はこの発明に係る演算機能付メモリ装置の基本的
な構成を示すブロック図、第２図はこの発明の第１の実
施例による構成を示すブロック図、第３図は上記第１の
実施例装置の動作を説明するための図、第４図はこの発
明の第２の実施例による構成を示すブロック図、第５図
は上記第２の実施例装置の動作を説明するための図、第
６図は上１１第４図の実施例装置を用いたこの発明の応
用例回路の構成を示すブロック図、第７図は上記第６図
の応用例回路における塗潰し回路の詳細な構成を示す回
路図、第８図は上記第６図の応用例回路における塗潰し
回路の他の詳細な構成を示す回路図、第９図は上記第６
図の応用例回路におけるメモリセルアレイのデータ記憶
状態を示す図、第１０図は上記第６図の応用例回路で得
られる高精細度文字パターンの一例を示す図、第１１図
は従来の処理装置のプロブ゛り図である。 １１・・・メモリ、１２・・・演算器、２１．３１．３
４・・・メモリセルアレイ、２２　３２．３５・・・読
み出し制御回路、２３゜２７、３３．４０・・・書き込
み制御回路、２４．３６・・・論理演算回路、２５．３
７・・・排他的論理和回路、２６．３９・・・レジスタ
、３８・・・論理和回路。 出願人代理人　弁理士　鈴江武彦 第２図 （ｂ） 第 図 クリア第 図 第 図 第 図 第 図 手 続 補 正 書 平成元年 ８．３１ 月 日

Claims (6)

【特許請求の範囲】
1. （１）メモリセルがｍ行ｎ列に配列された第１のメモリ
   セルアレイと、 上記第１のメモリセルアレイの１行を選択してｎビット
   のデータを読み出す第１の読み出し制御手段と、 上記第１のメモリセルアレイの１行を選択してｎビット
   のデータを書き込む第１の書き込み制御手段と、 上記第１のメモリセルアレイとは独立に設けられｎビッ
   トのデータを記憶するレジスタと、上記第１の読み出し
   制御手段により上記第１のメモリセルアレイから読み出
   されたｎビットのデータと上記レジスタで記憶されてい
   るｎビットのデータの対応するビットの内容を変数とし
   て論理演算を行ない各ビット毎の論理演算結果を得る論
   理演算回路とを同一集積回路内に構成し、 上記第１の書き込み制御手段は上記論理演算回路で得ら
   れた論理演算結果を構成ビットとするｎビットのデータ
   を上記第１のメモリセルアレイの所望する１行に書き込
   むように構成したことを特徴とする演算機能付メモリ装
   置。
2. （２）前記レジスタにデータを書き込む第２の書き込み
   制御手段が前記集積回路内に設けられ、この第２の書き
   込み制御手段は前記論理演算回路で得られた論理演算結
   果を構成ビットとするｎビットのデータを前記レジスタ
   に書き込むように構成したことを特徴とする請求項１記
   載の演算機能付メモリ装置。
3. （３）前記第１のメモリセルアレイとは独立した第２の
   メモリセルアレイ及びこの第２のメモリセルアレイの１
   行を選択してｎビットのデータを読み出す第２の読み出
   し制御手段が前記集積回路内に設けられ、 前記論理演算回路は上記第２の読み出し制御手段により
   上記第２のメモリセルアレイから読み出されたｎビット
   のデータを変数として論理演算を行なうように構成した
   ことを特徴とする請求項１記載の演算機能付メモリ装置
   。
4. （４）前記第１のメモリセルアレイとは独立した第２の
   メモリセルアレイ及びこの第２のメモリセルアレイの１
   行を選択してｎビットのデータを書き込む第３の書き込
   み制御手段が前記集積回路内に設けられ、 上記第３の書き込み制御手段は前記論理演算回路で得ら
   れた論理演算結果を構成ビットとするｎビットのデータ
   を上記第２のメモリセルアレイの１行を選択して書き込
   むように構成したことを特徴とする請求項１記載の演算
   機能付メモリ装置。
5. （５）前記第２のメモリセルアレイにデータを書き込む
   第３の書き込み制御手段が前記集積回路内に設けられ、 上記第３の書き込み制御手段は前記論理演算回路で得ら
   れた論理演算結果を構成ビットとするｎビットのデータ
   を前記第２のメモリセルアレイに書き込むように構成し
   たことを特徴とする請求項３記載の演算機能付メモリ装
   置。
6. （６）前記論理演算回路は、前記第１の読み出し制御手
   段により前記第１のメモリセルアレイから読み出された
   データと前記レジスタで記憶されているデータの各対応
   するビット間の排他的論理和演算を行なうように構成さ
   れていることを特徴とする請求項１記載の演算機能付メ
   モリ装置。